CN104867922B - 半导体集成电路装置以及使用该装置的电子设备 - Google Patents

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Abstract

本发明提供一种半导体集成电路装置以及使用该装置的电子设备。所述半导体集成电路装置具备：输出缓冲电路，其包括被连接于第一电源端子与信号端子之间的P沟道晶体管；电位控制电路，其根据信号端子的电位而从第一电源端子或信号端子向P沟道晶体管的背栅极供给电位；第一保护二极管，其具有与信号端子连接的阳极；共用放电线，其与第一保护二极管的阴极连接；静电放电保护电路，其被连接于共用放电线与第二电源端子之间；第二保护二极管，其具有与第二电源端子连接的阳极以及与信号端子连接的阴极。

Description

半导体集成电路装置以及使用该装置的电子设备
技术领域
本发明一般涉及一种半导体集成电路装置(IC)，特别涉及一种内置了具有容限功能的输出缓冲电路的半导体集成电路装置。而且，本发明还涉及应用了这种半导体集成电路装置的电子设备等。
背景技术
容限功能是指，即使与电源电压相比较高的电压从外部被施加于信号端子上，也不会有电流从信号端子朝向电源流通的功能。例如，在半导体集成电路装置中，在向与输入电路以及输出缓冲电路连接的输入输出端子输入具有与电源电压相比较高的电压的信号时，在信号被施加于P沟道MOS场效应晶体管的漏极的输出缓冲电路中，需要避免电流从漏极经由背栅极而流向电源。
此外，在半导体集成电路装置中，为了防止由ESD(Electro-Static Discharge：静电放电)造成的内部电路的破坏，一般情况下会在信号端子与电源端子之间，将保护用的二极管连接于与电压的朝向相反的方向上。然而，在具有容限功能的输出缓冲电路中，无法在被施加有与高电位侧的电源电位相比较高的电位的信号端子与高电位侧的电源端子之间连接保护用的二极管。
因此，在具有容限功能的现有的输出缓冲电路中，在因静电放电而有正电荷被施加于信号端子上的情况下，被连接于信号端子与低电位侧的电源端子之间的保护用的二极管被击穿而流有反向电流，从而正电荷向低电位侧的电源端子被放出。因此，由于作为保护用的二极管而需要对由击穿时的浪涌电流所产生的发热耐受的较大的二极管，因此半导体基板的面积增加，导致半导体集成电路装置的成本上升。
作为相关技术，在专利文献1中公开了一种无需进行特殊调谐，减少工艺工序以及开发期间，并能够缩小尺寸的具有静电放电(ESD)保护电路的半导体装置。该半导体装置具有：输入输出衬垫101；电源电压节点VDE，其被供给电源电压；基准电位节点GND，其被供给基准电位；第一二极管131，其阳极与输入输出衬垫101连接，阴极与第一节点BP连接；电位控制电路103，其与输入输出衬垫101以及电源电压节点VDE连接，当在输入输出衬垫101上输入有与电源电压相比较低的电压时，以使第一节点BP成为电源电压的方式进行控制；触发电路109，当在输入输出衬垫101上输入有静电时输出静电导通信号；静电放电浪涌通道电路108，其在静电导通信号被输出时，使静电放电电流在第一节点BP以及基准电位节点GND之间流通。
在专利文献1的半导体装置中，输出缓冲器110的P沟道MOS场效应晶体管121的背栅极与ESD保护电路106的第一节点BP连接，而不是与电源电压节点VDE连接。因此，即使与电源电压相比较高的电压被施加于输入输出衬垫101上，也不会有电流从输出衬垫101向电源电压节点VDE流通，从而电压从输入输出衬垫101经由第一二极管131或P沟道MOS场效应晶体管112而被施加于晶体管121的背栅极上。然而，在半导体装置中设置有多个输入输出衬垫的情况下，为了对与这些输入输出衬垫连接的P沟道MOS场效应晶体管的背栅极的电位进行分离，每个输入输出衬垫均需要ESD保护电路。
此外，在专利文献2中公开了一种半导体装置，其目的在于，在不增大芯片面积或不使内部电路的布局设计繁杂的条件下，提高电源端子与接地端子之间的静电破坏耐受量。该半导体装置具有：多个金属端子，其被设置于半导体基板上；第一共用放电线，其与上述多个金属端子中的至少一部分金属端子中的各个金属端子共同连接；第二共用放电线，其与相同的一部分金属端子中的各个金属端子共同连接；第一静电保护元件，其以与上述多个金属端子之中的至少一部分电源端子以及接地端子相对应的方式被设置，且用于将该电源端子以及接地端子分别与上述第一共用放电线连接从而从静电破坏中保护内部电路；第二静电保护元件，其以与至少一部分电源端子以及接地端子相对应的方式被设置，且用于将该电源端子以及接地端子分别与上述第二共用放电线连接从而从静电破坏中保护内部电路。
而且，在专利文献3中公开了在具有电源系统被分离的多个电路块的半导体装置中提高相对于静电的耐受性的内容。该半导体装置具备：电源系统被分离的多个电路块；第一组二极管，其具有与多个电路块的接地电位线分别连接的阳极；第二组二极管，其具有与多个电路块的接地电位线分别连接的阴极；共用放电线，其处于浮置状态,并与第一组二极管的阴极以及第二组二极管的阳极连接。
虽然专利文献2以及专利文献3公开了一个或多个共用放电线，但并未提出在内置了具有容限功能的输出缓冲电路的半导体集成电路装置中，对于信号端子的静电放电保护对策。
专利文献1：日本特许第5082841号公报(0014-0015段、图1)
专利文献2：日本特开平10-214940公报(0011-0012段、图1)
专利文献3：日本特开2010-80472号公报(0017－0018段、图1)
发明内容
在内置了具有容限功能的输出缓冲电路的半导体集成电路装置中，由于无法在信号端子与高电位侧的电源端子之间连接保护用的二极管，因此需要对信号端子实施特别的静电放电保护措施。因此，鉴于上述要点，本发明的第一目的在于，在内置了具有容限功能的输出缓冲电路的半导体集成电路装置中，通过使保护用的二极管中只流有正向电流，从而无需采用对由击穿时的浪涌电流所产生的发热耐受的较大的保护二极管，进而抑制半导体基板的面积增加与半导体集成电路装置的成本上升。此外，本发明的第二目的在于，即使在设置有与多个信号端子分别连接的多个输出缓冲电路的情况下，也不会引起多个输出缓冲电路间的干涉，并通过简单的电路结构而从静电放电中保护内部电路。
为了解决以上的课题，本发明的一个观点所涉及的半导体集成电路装置具备：第一电源端子，其被供给高电位侧的电源电位；第二电源端子，其被供给低电位侧的电源电位；信号端子，其至少被用于输出信号；输出缓冲电路，其包括被连接于第一电源端子与信号端子之间的P沟道晶体管，以及被连接于信号端子与第二电源端子之间的N沟道晶体管；电位控制电路，其根据信号端子的电位而从第一电源端子或信号端子向P沟道晶体管的背栅极供给电位；第一保护二极管，其具有与信号端子连接的阳极；共用放电线，其与第一保护二极管的阴极连接；静电放电保护电路，其被连接于共用放电线与第二电源端子之间；第二保护二极管，其具有与第二电源端子连接的阳极以及与信号端子连接的阴极。
根据本发明的一个观点，由于因静电放电而被施加于信号端子上的正的电荷经由第一保护二极管、共用放电线以及静电放电保护电路而向第二电源端子被放出，并且因静电放电而被施加于信号端子上的负的电荷经由第二保护二极管而向第二电源端子被放出，因此能够使保护二极管中仅流有正向电流。因此，无需采用对由击穿时的浪涌电流所产生的发热耐受的较大的保护二极管，从而能够抑制半导体基板的面积增加与半导体集成电路装置的成本上升。
此外，由于输出缓冲电路的P沟道晶体管的背栅极与共用放电线分离，因此即使在设置有与多个信号端子分别连接的多个输出缓冲电路的情况下，也能够不引起多个输出缓冲电路间的干涉，并通过一个静电放电保护电路从静电放电中保护内部电路。
该半导体集成电路装置也可以采用如下方式，即，还具备二极管，所述二极管具有与第一电源端子连接的阳极以及与共用放电线连接的阴极，并根据高电位侧的电源电位而向共用放电线施加电位。在该情况下，在通常工作时，由于共用放电线的电位被固定为与高电位侧的电源电位相比低出二极管的正向电压的电位，因此能够防止电流从信号端子经由第一保护二极管而流向共用放电线的情况。
此外，优选为，与低电位侧的电源电位相比较高的电位被施加于共用放电线时的静电放电保护电路的触发电压，小于第二保护二极管的反向耐压。在该情况下，在因静电放电而有正电荷被施加于信号端子上时，能够在不使第二保护二极管击穿的条件下，通过静电放电保护电路而将正的电荷向第二电源端子放出。
而且，还可以采用如下方式，即，静电放电保护电路包括：晶闸管，其具有与共用放电线连接的阳极以及与第二电源端子连接的阴极；二极管，其具有与第二电源端子连接的阳极以及与共用放电线连接的阴极。由于当共用放电线与第二电源端子之间的电位差达到触发电压以上时晶闸管将导通，因此在因静电放电而有正的电荷被施加于信号端子上而使共用放电线的电位上升时，将正的电荷向第二电源端子放出，从而使共用放电线的电位接近于第二电源端子的电位。此外，由于在因静电放电而有正的电荷被施加于第二电源端子上时，正的电荷经由二极管而向共用放电线被放出，因此共用放电线与第二电源端子之间的电位差变小。由此，能够防止半导体集成电路装置的内部电路的破坏。
本发明的一个观点所涉及的电子设备具备上述任意一种半导体集成电路装置。由此，能够在各种电子设备的制造工序中，从静电放电中对内置了具有容限功能的输出缓冲电路的半导体集成电路装置的内部电路进行保护。
附图说明
图1为表示本发明的一个实施方式所涉及的半导体集成电路装置的结构例的电路图。
图2为表示形成有接口电路的晶体管的半导体基板的截面的剖视图。
具体实施方式
以下，参照附图对本发明的实施方式进行详细说明。
图1为，表示本发明的一个实施方式所涉及的半导体集成电路装置的结构例的电路图。该半导体集成电路装置包括：被供给高电位侧的电源电位VDD的电源端子(衬垫)PV1、被供给低电位侧的电源电位VSS的电源端子(衬垫)PV2、至少一个信号端子(衬垫)、至少一个接口电路、共用放电线30、ESD(静电放电)保护电路40。此外，半导体集成电路装置还可以包括二极管50。
在图1中，作为一个示例而图示有多个信号端子PS1以及PS2和多个接口电路10以及20。信号端子PS1以及PS2分别既可以被用于输入以及输出信号，也可以被用于输出信号。因此，与信号端子PS1以及PS2分别连接的接口电路10以及20分别既可以包括输入电路以及输出电路，也可以只包括输出电路。在图1中，作为一个示例而图示了仅包括输出电路的接口电路10以及20。由于接口电路20的结构与接口电路10的结构相同，因此在下文中对接口电路10的结构进行说明。
接口电路10包括输出缓冲电路11、电位控制电路12、保护二极管D1以及D2。此外，接口电路10还可以包括具有较小的电阻值的保护用的电阻R1。输出缓冲电路11包括被连接于电源端子PV1与信号端子PS1之间的P沟道MOS场效应晶体管QP1，和被连接于信号端子PS1与电源端子PV2之间的N沟道MOS场效应晶体管QN1。
晶体管QP1具有与电源端子PV1连接的源极和经由电阻R1而与信号端子PS1连接的漏极。此外，晶体管QN1具有经由电阻R1而与信号端子PS1连接的漏极和与电源端子PV2连接的源极。输出缓冲电路11将被施加于晶体管QP1以及QN1的栅极上的信号的电平反转，并将具有被反转的电平的输出信号经由电阻R1而供给至信号端子PS1。
在此，通过晶体管QP1的漏极与背栅极从而形成了PN结(寄生二极管)。如果为通常的输出缓冲电路，则由于晶体管QP1的背栅极与电源端子PV1连接，因此当有与电源电位VDD相比高出寄生二极管的正向电压以上的电位被施加于信号端子PS1上时，将有电流从信号端子PS1经由寄生二极管而流向电源端子PV1。
为了防止该情况，在本实施方式中，晶体管QP1的背栅极通过浮置N阱而被构成，从而使输出缓冲电路11具有容限功能。电位控制电路12包括P沟道MOS场效应晶体管QP2～QP4，并根据信号端子PS1的电位而从电源端子PV1或信号端子PS1向晶体管QP1的背栅极(浮置N阱)供给电位。
晶体管QP2具有与电源端子PV1连接的源极、与晶体管QP1的背栅极连接的漏极和经由电阻R1而与信号端子PS1连接的栅极。晶体管QP3具有经由电阻R1而与信号端子PS1连接的源极、与晶体管QP1的背栅极连接的漏极和与电源端子PV1连接的栅极。晶体管QP4具有与晶体管QP1的背栅极连接的源极、与晶体管QP1的栅极连接的漏极和与电源端子PV1连接的栅极。例如，通过由同一浮置N阱构成晶体管QP1～QP4的背栅极，从而晶体管QP1～QP4的背栅极被设为同一电位。
图2为模式化地表示形成有接口电路的晶体管的半导体基板的截面的剖视图。如图2所示，在P型的半导体基板60内设置有浮置N阱61、P阱62和P型的杂质扩散区域70。在浮置N阱61中形成有图1所示的晶体管QP1～QP4(晶体管QP4未图示)，在P阱62中形成有图1所示的晶体管QN1。P型的杂质扩散区域70与半导体基板60电连接，并且是为了向半导体基板60供给电源电位VSS而被设置的。
在浮置N阱61内，设置有P型的杂质扩散区域71～76和N型的杂质扩散区域77。P型杂质扩散区域71以及72分别构成晶体管QP1的源极以及漏极。P型的杂质扩散区域73以及74分别构成晶体管QP2的源极以及漏极。P型的杂质扩散区域75以及76分别构成晶体管QP3的源极以及漏极。浮置N阱61构成晶体管QP1～QP3的背栅极。N型的杂质扩散区域77与浮置N阱61电连接，并且是为了从晶体管QP2或QP3向浮置N阱61供给所需的电位而被设置的。此外，在半导体基板60的主面上，隔着栅极绝缘膜而设置有晶体管QP1～QP3的栅极电极81～83。
在P阱62内，设置有N型的杂质扩散区域78以及79和P型的杂质扩散区域80。N型的杂质扩散区域78以及79分别构成晶体管QN1的源极以及漏极。P阱62构成晶体管QN1的背栅极。P型的杂质扩散区域80与P阱62电连接，并且是为了向P阱62供给电源电位VSS而被设置的。此外，在半导体基板60的主面上，隔着栅极绝缘膜而设置有晶体管QN1的栅极电极84。
再次参照图1来对晶体管QP1～QP4的动作进行说明。在下文中，作为一个示例，而设定为向电源端子PV1被供给的电源电位VDD为3.3V、向电源端子PV2被供给的电源电位VSS为接地电位(0V)，并对未从外部电路向信号端子PS1施加有电位的情况和从外部电路向信号端子PS1施加有5V的电位的情况进行说明。
在未从外部电路向信号端子PS1施加电位的情况下，当输出缓冲电路11的输出信号为低电平(0V)时，晶体管QP2成为导通状态，从而从电源端子PV1向晶体管QP1的背栅极供给3.3V的电源电位VDD。此外，晶体管QP3以及QP4成为截止状态。如此，由于晶体管QP1的背栅极被维持为3.3V的电源电位VDD，从而晶体管QP1能够正常工作。
另一方面，在从外部电路向信号端子PS1施加有5V的电位的情况下，晶体管QP3成为导通状态，从而从信号端子PS1经由电阻R1而向晶体管QP1的背栅极供给5V的电位。此外，晶体管QP2成为截止状态。晶体管QP4成为导通状态，从而从晶体管QP1的背栅极向晶体管QP1的栅极供给5V的电位。
如此，由于晶体管QP1的背栅极以及栅极被维持为5V的电位，从而能够避免电流从信号端子PS1向电源端子PV1流通。此时，电位控制电路12也可以使对晶体管QP1的栅极进行驱动的前级电路的动作停止，以提高前级电路的输出阻抗。
此外，在接口电路10中，为了从因静电放电而被施加于信号端子PS1上的电荷中保护内部电路，而设置有保护二极管D1以及D2。保护二极管D1具有与信号端子PS1连接的阳极和与共用放电线30连接的阴极。此外，保护二极管D2具有与电源端子PV2连接的阳极和与信号端子PS1连接的阴极。
在此，如果将保护二极管D1的阴极与电源端子PV1连接，则无法实现接口电路10的容限功能。此外，如果将保护二极管D1的阴极与晶体管QP1的背栅极(浮置N阱)连接，则为了防止多个输出缓冲电路间的干涉，每个接口电路均需要ESD保护电路。
因此，在本实施方式中，设置有与多个接口电路10以及20的保护二极管D1的阴极连接的共用放电线30。此外，ESD保护电路40被连接于共用放电线30与电源端子PV2之间。如果采用这种方式，则能够通过一个ESD保护电路40而从静电放电中保护多个接口电路10以及20。而且，也可以在电源端子PV1与电源端子PV2之间设置ESD保护电路40。
此外，也可以设置二极管50，以向共用放电线30施加适当的电位。二极管50具有与电源端子PV1连接的阳极和与共用放电线30连接的阴极，并根据电源电位VDD而向共用放电线30施加电位。由此，在通常工作时，由于共用放电线30的电位被固定为与电源电位VDD相比低出二极管50的正向电压的电位，因此能够防止电流从信号端子PS1以及PS2经由保护二极管D1而流向共用放电线30的情况。
例如，ESD保护电路40也可以包括由晶闸管41与二极管42构成的RCT(逆导通晶闸管)。晶闸管41的等效电路通过PNP双极性晶体管QB1与NPN双极性晶体管QB2的组合来表示。晶体管QB1的发射极相当于晶闸管41的阳极，晶体管QB2的发射极相当于晶闸管41的阴极，晶体管QB2的基极相当于晶闸管41的栅极。
晶闸管41的阳极与共用放电线30连接，晶闸管41的阴极与电源端子PV2相连接。此外，电阻R2被连接于共用放电线30与晶体管QB1的基极之间，电阻R3被连接于晶体管QB2的基极与电源端子PV2之间。
由于当共用放电线30与电源端子PV2之间的电位差达到触发电压以上时晶闸管41导通，因此在因静电放电而使正电荷被施加于信号端子PS1或PS2上从而使共用放电线30的电位上升时，将正的电荷向电源端子PV2放出，从而使共用放电线30的电位接近于电源端子PV2的电位。另外，除晶闸管41以外，也可以使用当共用放电线30与电源端子PV2之间的电位差达到触发电压以上时导通的钳位元件。
此外，二极管42具有与电源端子PV2连接的阳极和与共用放电线30连接的阴极。在因静电放电而有正的电荷被施加于电源端子PV2上时，由于正的电荷经由二极管42而向共用放电线30放出，因此共用放电线30与电源端子PV2之间的电位差变小。由此，能够防止半导体集成电路装置的内部电路的破坏。
在以上述方式构成的半导体集成电路装置中，在因静电放电而有正的电荷被施加于信号端子PS1上的情况下，正的电荷经由保护二极管D1、共用放电线30以及ESD保护电路40而向电源端子PV2被放出。另一方面，在因静电放电而有负的电荷被施加于信号端子PS1上时，负的电荷经由保护二极管D2而向电源端子PV2被放出。
如此，根据本实施方式，能够使保护二极管D1以及D2中仅流有正向电流。因此，无需采用对由击穿时的浪涌电流所产生的发热耐受的较大的保护二极管，从而能够抑制半导体基板的面积增加与半导体集成电路装置的成本上升。
此外，由于输出缓冲电路11的晶体管QP1的背栅极与共用放电线30分离，因此即使在设置有与多个信号端子PS1以及PS2分别连接的多个输出缓冲电路的情况下，也不会引起多个输出缓冲电路间的干涉，并能够通过一个静电放电保护电路40而从静电中保护内部电路。
在此，优选为，与电源电位VSS相比较高的电位被施加于共用放电线30时的ESD保护电路40的触发电压被设定为，与保护二极管D2的反向耐压相比较小。由此，在因静电放电而有正的电荷被施加于信号端子PS1或PS2上时，能够在不使保护二极管D2击穿的条件下，通过ESD保护电路40而使正电荷向电源端子PV2放出。
本实施方式所涉及的半导体集成电路装置能够在各种电子设备中使用。特别是，在使用了微型电子计算机等的电子设备中，由于具备在不同的电源电压下进行工作的多个半导体集成电路装置，因此能够有效地利用本实施方式所涉及的半导体集成电路装置，其中，所述微型电子计算机包括具有液晶面板以及对液晶面板进行驱动的液晶驱动器的显示装置、CPU(中央运算装置)以及存储器。由此，能够在各种电子设备的制造工序中，从静电放电中对内置了具有容限功能的输出缓冲电路的半导体集成电路装置的内部电路进行保护。
本发明并不被限定于以上所说明的实施方式，对于在本技术领域中具有公知常识的人员来说，能够在本发明的技术思想内进行多种改变。
符号说明
10、20…接口电路；11…输出缓冲电路；12…电位控制电路；30…共用放电线；40…静电放电保护电路；41…晶闸管；42、50…二极管；60…半导体基板；61…浮置N阱；62…P阱；70～76、80…P型杂质扩散区域；77～79…N型杂质扩散区域；81～84…栅极电极；PV1、PV2…电源端子；PS1、PS2…信号端子；QP1～QP4…P沟道MOS场效应晶体管；QN1…N沟道MOS场效应晶体管；QB1…PNP双极性晶体管；QB2…NPN双极性晶体管；D1、D2…保护二极管；R1～R3…电阻。

Claims (5)

1.一种半导体集成电路装置，其特征在于，具备：
第一电源端子，其被供给第一电源电位；
第二电源端子，其被供给与所述第一电源电位相比为低电位的第二电源电位；
信号端子，其至少被用于输出信号；
输出缓冲电路，其包括被连接于所述第一电源端子与所述信号端子之间的P沟道晶体管，以及被连接于所述信号端子与所述第二电源端子之间的N沟道晶体管；
电位控制电路，其根据所述信号端子的电位而从所述第一电源端子或所述信号端子向所述P沟道晶体管的背栅极供给电位；
第一保护二极管，其具有与所述信号端子连接的阳极；
共用放电线，其与所述第一保护二极管的阴极连接；
静电放电保护电路，其被连接于所述共用放电线与所述第二电源端子之间；
第二保护二极管，其具有与所述第二电源端子连接的阳极以及与所述信号端子连接的阴极。
2.如权利要求1所述的半导体集成电路装置，其特征在于，
还具备二极管，所述二极管具有与所述第一电源端子连接的阳极以及与所述共用放电线连接的阴极，并根据第一电源电位而向所述共用放电线施加电位。
3.如权利要求1或2所述的半导体集成电路装置，其特征在于，
与第二电源电位相比较高的电位被施加于所述共用放电线时的所述静电放电保护电路的触发电压，小于所述第二保护二极管的反向耐压。
4.如权利要求1或2所述的半导体集成电路装置，其特征在于，
所述静电放电保护电路包括：晶闸管，其具有与所述共用放电线连接的阳极以及与所述第二电源端子连接的阴极；二极管，其具有与所述第二电源端子连接的阳极以及与所述共用放电线连接的阴极。
5.一种电子设备，其特征在于，
具备权利要求1至4中任一项所述的半导体集成电路装置。
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