JP2940506B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2940506B2 JP2940506B2 JP9018246A JP1824697A JP2940506B2 JP 2940506 B2 JP2940506 B2 JP 2940506B2 JP 9018246 A JP9018246 A JP 9018246A JP 1824697 A JP1824697 A JP 1824697A JP 2940506 B2 JP2940506 B2 JP 2940506B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- common discharge
- power supply
- discharge line
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 37
- 229910052751 metal Inorganic materials 0.000 claims description 16
- 239000002184 metal Substances 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 15
- 230000015556 catabolic process Effects 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 5
- 239000011229 interlayer Substances 0.000 claims description 4
- 230000002093 peripheral effect Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 25
- 238000010586 diagram Methods 0.000 description 19
- 238000009792 diffusion process Methods 0.000 description 15
- 230000006378 damage Effects 0.000 description 5
- 230000002159 abnormal effect Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置に係
り、詳しくは、半導体集積回路を静電パルス等の過電圧
から保護するための静電保護素子を備える半導体装置に
関する。
り、詳しくは、半導体集積回路を静電パルス等の過電圧
から保護するための静電保護素子を備える半導体装置に
関する。
【０００２】
【従来の技術】従来、この種の静電保護技術としては、
特開平７−８６５１０号公報に記載の技術が知られてい
る。図９は、同公報記載の技術が適用されたＣＭＯＳ集
積回路の構成を示す図である。このＣＭＯＳ集積回路
は、同図に示すように、チップ面積の大部分を占有し、
ＣＭＯＳ回路構成の内部回路１と、その他のチップ面積
を占有する各種端子２1〜２nと、電圧クランプ素子３1
〜３n及びダイオード４1〜４nの並列接続素子である静
電保護素子とから概略構成されている。
特開平７−８６５１０号公報に記載の技術が知られてい
る。図９は、同公報記載の技術が適用されたＣＭＯＳ集
積回路の構成を示す図である。このＣＭＯＳ集積回路
は、同図に示すように、チップ面積の大部分を占有し、
ＣＭＯＳ回路構成の内部回路１と、その他のチップ面積
を占有する各種端子２1〜２nと、電圧クランプ素子３1
〜３n及びダイオード４1〜４nの並列接続素子である静
電保護素子とから概略構成されている。
【０００３】同図において、入力端子２2から入力され
る信号は、入力抵抗５を経由し、ＰＭＯＳとＮＭＯＳと
で形成されるインバータ６のゲートに入力される。Ｖdd
端子（電源端子）２1及びＶss端子（接地端子）２3は、
内部回路１に電源電位や接地電位を供給する端子であ
る。出力端子２5は、ゲート電位をメイン回路８によっ
て駆動されるＣＭＯＳ出力トランジスタ７の出力に接続
されている。通常、出力端子２5は、瞬時的に大きな電
流を流すので、ノイズ等の影響を排除するために、これ
に接続される電源電位及び接地電位を、メイン回路８用
の電源電位及び接地電位とは別に設けたＶddＱ端子（電
源端子）２4及びＶssＱ端子（接地端子）２6から供給し
ている。
る信号は、入力抵抗５を経由し、ＰＭＯＳとＮＭＯＳと
で形成されるインバータ６のゲートに入力される。Ｖdd
端子（電源端子）２1及びＶss端子（接地端子）２3は、
内部回路１に電源電位や接地電位を供給する端子であ
る。出力端子２5は、ゲート電位をメイン回路８によっ
て駆動されるＣＭＯＳ出力トランジスタ７の出力に接続
されている。通常、出力端子２5は、瞬時的に大きな電
流を流すので、ノイズ等の影響を排除するために、これ
に接続される電源電位及び接地電位を、メイン回路８用
の電源電位及び接地電位とは別に設けたＶddＱ端子（電
源端子）２4及びＶssＱ端子（接地端子）２6から供給し
ている。
【０００４】各端子２1〜２nは、また、電圧クランプ素
子３1〜３nとダイオード４1〜４nとの並列接続素子（静
電保護素子）によって共通放電線９に接続されている。
上記構成の半導体集積回路では、任意の２端子間に静電
パルス等の過電圧が加えられると、対応する電圧クラン
プ素子とダイオードと共通放電線９とによって放電経路
が形成される。したがって、内部回路１には過度の電流
が流れないため、半導体集積回路は静電破壊を免れるこ
とができる。
子３1〜３nとダイオード４1〜４nとの並列接続素子（静
電保護素子）によって共通放電線９に接続されている。
上記構成の半導体集積回路では、任意の２端子間に静電
パルス等の過電圧が加えられると、対応する電圧クラン
プ素子とダイオードと共通放電線９とによって放電経路
が形成される。したがって、内部回路１には過度の電流
が流れないため、半導体集積回路は静電破壊を免れるこ
とができる。
【０００５】図１０は、図９の静電保護システムの中か
らＶdd端子２1、入力端子２2及びＶss端子２3まわりの
みを抜き出した図であるが、例えば、今、Ｖss端子２3
を基準として、入力端子２2に正極の静電パルス（過電
圧）が印加されたとすると、印加静電パルスは、電圧ク
ランプ素子３2→共通放電線９→ダイオード４3という経
路Ｄａを経てＶss端子２3に放電（ＥＳＤ）される。こ
れに対して、入力端子１に負極の静電パルスが印加され
ると、放電電流が、Ｖss端子２3から、電圧クランプ素
子３3→共通放電線９→ダイオード４2という経路Ｄｂを
経て、入力端子２2に流れる。それゆえ、内部回路１
は、静電パルスによる破壊から保護される。このよう
に、静電パルスが、入力端子２2−Ｖss端子２3間に印加
される場合には、内部回路１の入力インピーダンスが高
いので、電圧クランプ素子３2，３3が動作し易くなり、
放電電流が、静電保護素子３2，４3（３3、４2）経由で
流れ、良好な保護性を確保できる。
らＶdd端子２1、入力端子２2及びＶss端子２3まわりの
みを抜き出した図であるが、例えば、今、Ｖss端子２3
を基準として、入力端子２2に正極の静電パルス（過電
圧）が印加されたとすると、印加静電パルスは、電圧ク
ランプ素子３2→共通放電線９→ダイオード４3という経
路Ｄａを経てＶss端子２3に放電（ＥＳＤ）される。こ
れに対して、入力端子１に負極の静電パルスが印加され
ると、放電電流が、Ｖss端子２3から、電圧クランプ素
子３3→共通放電線９→ダイオード４2という経路Ｄｂを
経て、入力端子２2に流れる。それゆえ、内部回路１
は、静電パルスによる破壊から保護される。このよう
に、静電パルスが、入力端子２2−Ｖss端子２3間に印加
される場合には、内部回路１の入力インピーダンスが高
いので、電圧クランプ素子３2，３3が動作し易くなり、
放電電流が、静電保護素子３2，４3（３3、４2）経由で
流れ、良好な保護性を確保できる。
【０００６】ところで、静電パルスが、Ｖdd端子２1−
Ｖss端子２3間に印加される場合、印加される静電パル
スの極性如何によっては、内部回路１に過度の放電電流
が流れ、内部回路１を破壊する事態が起こり得る。以
下、このことについて詳述する。図１１は、図１０にお
いてＶss端子２3を基準として、Ｖdd端子２1に電圧が印
加された場合の電圧クランプ素子３1〜３nの電流−電圧
特性図、また、図１２は、同じく内部回路１の電流−電
圧特性図である。まず、図１１に示すように、しきい値
電圧Ｖtp，Ｖtm以下では、電圧クランプ素子３1〜３nは
動作せず、電流値はゼロであるが、この値を越えると、
低インピーダンスとなって電流を流し、電圧をＶsbp，
Ｖsbmにクランプする。電圧クランプ素子３1〜３nの電
流−電圧特性は、同図に示すように、Ｖdd端子２1に加
わる電圧が正と負で全く対称である。
Ｖss端子２3間に印加される場合、印加される静電パル
スの極性如何によっては、内部回路１に過度の放電電流
が流れ、内部回路１を破壊する事態が起こり得る。以
下、このことについて詳述する。図１１は、図１０にお
いてＶss端子２3を基準として、Ｖdd端子２1に電圧が印
加された場合の電圧クランプ素子３1〜３nの電流−電圧
特性図、また、図１２は、同じく内部回路１の電流−電
圧特性図である。まず、図１１に示すように、しきい値
電圧Ｖtp，Ｖtm以下では、電圧クランプ素子３1〜３nは
動作せず、電流値はゼロであるが、この値を越えると、
低インピーダンスとなって電流を流し、電圧をＶsbp，
Ｖsbmにクランプする。電圧クランプ素子３1〜３nの電
流−電圧特性は、同図に示すように、Ｖdd端子２1に加
わる電圧が正と負で全く対称である。
【０００７】次に、内部回路１の電流−電圧特性は、図
１２に示すように、Ｖss端子２3を基準として、Ｖdd端
子２1に印加される電圧が正の場合と負の場合とでは一
般に対称ではない。すなわち、Ｖdd端子２1に印加され
る電圧が正極の場合は、内部回路１のインピーダンスが
高く、内部回路１には電流が僅かしか流れないため、し
きい値電圧Ｖtpを越えると、電圧クランプ素子３1〜３n
が動作し、電圧がＶsbpにクランプされるので、内部回
路１に過剰な電圧がかかることも、過剰な電流が流れる
こともない。これに対して、Ｖdd端子２1に印加される
電圧が負の場合には、内部回路１のインピーダンスが低
く、電圧クランプ素子３1〜３nが動作し、電圧がＶsbm
にクランプされても、同図に示すように、過剰な電流Ｉ
sbmが、内部回路１（図１０中の経路Ｄｃ）を流れるこ
とになる。
１２に示すように、Ｖss端子２3を基準として、Ｖdd端
子２1に印加される電圧が正の場合と負の場合とでは一
般に対称ではない。すなわち、Ｖdd端子２1に印加され
る電圧が正極の場合は、内部回路１のインピーダンスが
高く、内部回路１には電流が僅かしか流れないため、し
きい値電圧Ｖtpを越えると、電圧クランプ素子３1〜３n
が動作し、電圧がＶsbpにクランプされるので、内部回
路１に過剰な電圧がかかることも、過剰な電流が流れる
こともない。これに対して、Ｖdd端子２1に印加される
電圧が負の場合には、内部回路１のインピーダンスが低
く、電圧クランプ素子３1〜３nが動作し、電圧がＶsbm
にクランプされても、同図に示すように、過剰な電流Ｉ
sbmが、内部回路１（図１０中の経路Ｄｃ）を流れるこ
とになる。
【０００８】このとき、電流が、内部回路１の微細な素
子に集中すると、素子が静電破壊される虞がある。この
ような静電破壊を防ぐには、図１３に示すように、Ｖdd
端子２1−Ｖss端子２3間、ＶddＱ端子２4−Ｖss端子２3
間、ＶddＱ端子２4−ＶssＱ端子２6間、Ｖdd端子２1−
ＶddＱ端子２4間、Ｖss端子２3−ＶssＱ端子２6間、及
びＶdd端子２1−ＶssＱ端子２6間に、ダイオード特性を
持つ電源保護素子１０ａ〜１０ｆを介挿する必要があ
る。
子に集中すると、素子が静電破壊される虞がある。この
ような静電破壊を防ぐには、図１３に示すように、Ｖdd
端子２1−Ｖss端子２3間、ＶddＱ端子２4−Ｖss端子２3
間、ＶddＱ端子２4−ＶssＱ端子２6間、Ｖdd端子２1−
ＶddＱ端子２4間、Ｖss端子２3−ＶssＱ端子２6間、及
びＶdd端子２1−ＶssＱ端子２6間に、ダイオード特性を
持つ電源保護素子１０ａ〜１０ｆを介挿する必要があ
る。
【０００９】
【発明が解決しようとする課題】しかしながら、上記の
ような電源保護素子による静電破壊防止手段は、ＬＳＩ
（大規模集積回路）には、到底採用し難い、という問題
がある。何故なら、ＬＳＩは、互いに独立したＶdd端
子、Ｖss端子（ＶddＱ端子、ＶssＱ端子を含む）を多数
持っているが、静電破壊耐量を高めるために、これら全
ての組み合わせの２端子間に、上記のような電源保護素
子を挿入するとすれば、チップ面積の縮小化が著しく妨
げられるからである。加えて、画像用メモリ等のＬＳＩ
では、Ｖdd端子、Ｖss端子をそれぞれ７つ以上持つもの
があり、このようなＬＳＩでは、１００個以上もの電源
保護素子を必要とするが、全ての組み合わせで電源保護
素子を設けることは極めて困難だからである。
ような電源保護素子による静電破壊防止手段は、ＬＳＩ
（大規模集積回路）には、到底採用し難い、という問題
がある。何故なら、ＬＳＩは、互いに独立したＶdd端
子、Ｖss端子（ＶddＱ端子、ＶssＱ端子を含む）を多数
持っているが、静電破壊耐量を高めるために、これら全
ての組み合わせの２端子間に、上記のような電源保護素
子を挿入するとすれば、チップ面積の縮小化が著しく妨
げられるからである。加えて、画像用メモリ等のＬＳＩ
では、Ｖdd端子、Ｖss端子をそれぞれ７つ以上持つもの
があり、このようなＬＳＩでは、１００個以上もの電源
保護素子を必要とするが、全ての組み合わせで電源保護
素子を設けることは極めて困難だからである。
【００１０】さらに、電源保護素子の配置レイアウト
は、ＬＳＩチップ上のＶdd端子やＶss端子の配置にも影
響を与える。つまり、仮に、電源保護素子の位置を固定
とすれば、端子から電源保護素子までの配線長が端子毎
に異なってくる。配線長が異なることは、配線抵抗が異
なることを意味する。たとえ、配線長が異なることによ
る配線抵抗のばらつきが僅か（数Ω）でも、静電放電時
のように、瞬間的に大電流（数Ａ）が流れるような場合
には、無視できず、静電破壊耐量に良からぬ影響を及ぼ
すこととなる。これを避けるために、各端子からそれぞ
れの電源保護素子までの配線抵抗を一様にしようとすれ
ば、容易に推測できるように、電源保護素子を、内部回
路に割り込ませる配置をとらざるを得ず、レイアウト設
計に著しく支障をきたしてしまう。
は、ＬＳＩチップ上のＶdd端子やＶss端子の配置にも影
響を与える。つまり、仮に、電源保護素子の位置を固定
とすれば、端子から電源保護素子までの配線長が端子毎
に異なってくる。配線長が異なることは、配線抵抗が異
なることを意味する。たとえ、配線長が異なることによ
る配線抵抗のばらつきが僅か（数Ω）でも、静電放電時
のように、瞬間的に大電流（数Ａ）が流れるような場合
には、無視できず、静電破壊耐量に良からぬ影響を及ぼ
すこととなる。これを避けるために、各端子からそれぞ
れの電源保護素子までの配線抵抗を一様にしようとすれ
ば、容易に推測できるように、電源保護素子を、内部回
路に割り込ませる配置をとらざるを得ず、レイアウト設
計に著しく支障をきたしてしまう。
【００１１】この発明は、上述の事情に鑑みてなされた
もので、チップ面積を増大させることも、内部回路のレ
イアウト設計を煩雑にすることもなしに、電源端子−接
地端子間の静電破壊耐量を高めることができる半導体装
置を提供することを目的としている。
もので、チップ面積を増大させることも、内部回路のレ
イアウト設計を煩雑にすることもなしに、電源端子−接
地端子間の静電破壊耐量を高めることができる半導体装
置を提供することを目的としている。
【００１２】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明に係る半導体装置は、半導体基
板上に設けられた複数の金属端子と、上記複数の金属端
子のうち少なくとも一部の金属端子のそれぞれに共通に
接続される第１の共通放電線と、同じく一部の金属端子
のそれぞれに共通に接続される第２の共通放電線と、上
記複数の金属端子のうち少なくとも一部の電源端子及び
接地端子に対応して設けられ、かつ、当該電源端子及び
接地端子のそれぞれと上記第１の共通放電線とを接続し
て内部回路を静電破壊から保護するための第１の静電保
護素子と、同じく、少なくとも一部の電源端子及び接地
端子に対応して設けられ、かつ、当該電源端子及び接地
端子のそれぞれと上記第２の共通放電線とを接続して内
部回路を静電破壊から保護するための第２の静電保護素
子とを有してなることを特徴としている。
に、請求項１記載の発明に係る半導体装置は、半導体基
板上に設けられた複数の金属端子と、上記複数の金属端
子のうち少なくとも一部の金属端子のそれぞれに共通に
接続される第１の共通放電線と、同じく一部の金属端子
のそれぞれに共通に接続される第２の共通放電線と、上
記複数の金属端子のうち少なくとも一部の電源端子及び
接地端子に対応して設けられ、かつ、当該電源端子及び
接地端子のそれぞれと上記第１の共通放電線とを接続し
て内部回路を静電破壊から保護するための第１の静電保
護素子と、同じく、少なくとも一部の電源端子及び接地
端子に対応して設けられ、かつ、当該電源端子及び接地
端子のそれぞれと上記第２の共通放電線とを接続して内
部回路を静電破壊から保護するための第２の静電保護素
子とを有してなることを特徴としている。
【００１３】また、請求項２記載の発明は、請求項１記
載の半導体装置に係り、上記第１の静電保護素子が、ダ
イオードと電圧クランプ素子との並列接続素子からなる
と共に、上記ダイオードのカソードが上記電源端子又は
接地端子に接続される一方、アノードが上記第１の共通
放電線に接続されていることを特徴としている。
載の半導体装置に係り、上記第１の静電保護素子が、ダ
イオードと電圧クランプ素子との並列接続素子からなる
と共に、上記ダイオードのカソードが上記電源端子又は
接地端子に接続される一方、アノードが上記第１の共通
放電線に接続されていることを特徴としている。
【００１４】また、請求項３記載の発明は、請求項１又
は２記載の半導体装置に係り、上記第２の静電保護素子
が、ダイオードからなると共に、上記接地端子に対応す
る上記第２の静電保護素子にあっては、アノードが上記
接地端子に接続される一方、カソードが上記第２の共通
放電線に接続され、上記電源端子に対応する上記第２の
静電保護素子にあっては、カソードが上記電源端子に接
続される一方、アノードが上記第２の共通放電線に接続
されていることを特徴としている。
は２記載の半導体装置に係り、上記第２の静電保護素子
が、ダイオードからなると共に、上記接地端子に対応す
る上記第２の静電保護素子にあっては、アノードが上記
接地端子に接続される一方、カソードが上記第２の共通
放電線に接続され、上記電源端子に対応する上記第２の
静電保護素子にあっては、カソードが上記電源端子に接
続される一方、アノードが上記第２の共通放電線に接続
されていることを特徴としている。
【００１５】また、請求項４記載の発明は、請求項１，
２又は３記載の半導体装置に係り、上記第１及び第２の
共通放電線のうち何れか一方は、上記半導体基板に接続
されていることを特徴としている。
２又は３記載の半導体装置に係り、上記第１及び第２の
共通放電線のうち何れか一方は、上記半導体基板に接続
されていることを特徴としている。
【００１６】また、請求項５記載の発明は、請求項１，
２，３又は４記載の半導体装置に係り、上記第１及び第
２の共通放電線が、層間絶縁膜を介して、互いに上下に
重合状態で配設されていることを特徴としている。
２，３又は４記載の半導体装置に係り、上記第１及び第
２の共通放電線が、層間絶縁膜を介して、互いに上下に
重合状態で配設されていることを特徴としている。
【００１７】また、請求項６記載の発明は、請求項１，
２，３，４又は５記載の半導体装置に係り、上記第１及
び第２の共通放電線が、チップ外周部に配設され、上記
電源端子及び接地端子が、内部回路と上記第１及び第２
の共通放電線の間に配列され、上記第１及び第２の共通
放電線と上記電源端子及び接地端子との間に上記第１及
び第２の静電保護素子が配列されていることを特徴とし
ている。
２，３，４又は５記載の半導体装置に係り、上記第１及
び第２の共通放電線が、チップ外周部に配設され、上記
電源端子及び接地端子が、内部回路と上記第１及び第２
の共通放電線の間に配列され、上記第１及び第２の共通
放電線と上記電源端子及び接地端子との間に上記第１及
び第２の静電保護素子が配列されていることを特徴とし
ている。
【００１８】
【作用】この発明の構成によれば、複数の電源端子−接
地端子間の全ての組み合わせで第２静電保護素子を設け
る必要はなく、電源端子、接地端子と、１対１で、第２
静電保護素子を設ければ済むので、電源端子、接地端子
が多数存在するＬＳＩチップにおいて、第２静電保護素
子の個数を著しく削減でき、したがって、第２静電保護
素子の占有面積を著しく削減できる。換言すれば、チッ
プ面積を増大させることなく、電源端子−接地端子間の
静電破壊耐量を高めることができる。なお、この発明の
構成において、第１及び第２静電保護素子を、電源端
子、接地端子、第１及び第２共通放電線の近傍に配置す
るようにすれば、第１及び第２静電保護素子の配線抵抗
にばらつきが生じず、内部回路のレイアウト設計に支障
をきたさないので、好ましい。
地端子間の全ての組み合わせで第２静電保護素子を設け
る必要はなく、電源端子、接地端子と、１対１で、第２
静電保護素子を設ければ済むので、電源端子、接地端子
が多数存在するＬＳＩチップにおいて、第２静電保護素
子の個数を著しく削減でき、したがって、第２静電保護
素子の占有面積を著しく削減できる。換言すれば、チッ
プ面積を増大させることなく、電源端子−接地端子間の
静電破壊耐量を高めることができる。なお、この発明の
構成において、第１及び第２静電保護素子を、電源端
子、接地端子、第１及び第２共通放電線の近傍に配置す
るようにすれば、第１及び第２静電保護素子の配線抵抗
にばらつきが生じず、内部回路のレイアウト設計に支障
をきたさないので、好ましい。
【００１９】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。図１は、この発明の一実施例であるＬ
ＳＩ（半導体装置）の構成を示す回路図、図２は、同Ｌ
ＳＩの入力端子と電源端子との間に静電パルスが印加さ
れた場合の動作を説明するための図、図３は、同ＬＳＩ
の電源端子と接地端子との間に静電パルスが印加された
場合の動作を説明するための図、図４は、同ＬＳＩの電
源端子と接地端子とに接続された静電保護素子の構成を
示す平面図、図５は、図４のＡ−Ａ線に沿う断面図、図
６は、図４のＢ−Ｂ線に沿う断面図、また、図７は、図
４のＣ−Ｃ線に沿う断面図である。
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。図１は、この発明の一実施例であるＬ
ＳＩ（半導体装置）の構成を示す回路図、図２は、同Ｌ
ＳＩの入力端子と電源端子との間に静電パルスが印加さ
れた場合の動作を説明するための図、図３は、同ＬＳＩ
の電源端子と接地端子との間に静電パルスが印加された
場合の動作を説明するための図、図４は、同ＬＳＩの電
源端子と接地端子とに接続された静電保護素子の構成を
示す平面図、図５は、図４のＡ−Ａ線に沿う断面図、図
６は、図４のＢ−Ｂ線に沿う断面図、また、図７は、図
４のＣ−Ｃ線に沿う断面図である。
【００２０】この例のＬＳＩは、ＰＭＯＳとＮＭＯＳと
で形成されるＣＭＯＳＬＳＩに係り、図１に示すよう
に、チップ面積の大部分を占有して、主要なＣＭＯＳ回
路によって構成される内部回路１１と、その他のチップ
面積を占有し、内部回路１１にそれぞれ接続されている
各種金属端子２０1〜２０6と、内部回路１１を静電破壊
から保護するための第１及び第２静電保護素子と、各種
金属端子２０1〜２０6に印加された静電パルスを放電す
るための第１共通放電線９ａ及び第２の共通放電線９ｂ
とから概略構成されている。
で形成されるＣＭＯＳＬＳＩに係り、図１に示すよう
に、チップ面積の大部分を占有して、主要なＣＭＯＳ回
路によって構成される内部回路１１と、その他のチップ
面積を占有し、内部回路１１にそれぞれ接続されている
各種金属端子２０1〜２０6と、内部回路１１を静電破壊
から保護するための第１及び第２静電保護素子と、各種
金属端子２０1〜２０6に印加された静電パルスを放電す
るための第１共通放電線９ａ及び第２の共通放電線９ｂ
とから概略構成されている。
【００２１】ここで、各種金属端子２０1〜２０6には、
内部回路１１に各種信号を入力するための入力端子２０
1、内部回路１１から各種信号を出力するための出力端
子２０4、内部回路１１に電源電位を供給するためのＶd
d1端子２０3、Ｖdd2端子２０6等の電源端子、及び内部
回路１１に接地電位を供給するためのＶss1端子２０2、
Ｖss2端子２０5等の接地端子が含まれている。なお、図
１では、入力端子、出力端子は、説明を簡略化するた
め、各１つしか描かれていないが、一般には、多数の入
出力端子が存在する。同様に、接地端子、電源端子も、
説明を簡略化するため、２組（２０2，２０3）,（２
０5，２０6）しか描かれていないが、一般には、多数組
存在する。
内部回路１１に各種信号を入力するための入力端子２０
1、内部回路１１から各種信号を出力するための出力端
子２０4、内部回路１１に電源電位を供給するためのＶd
d1端子２０3、Ｖdd2端子２０6等の電源端子、及び内部
回路１１に接地電位を供給するためのＶss1端子２０2、
Ｖss2端子２０5等の接地端子が含まれている。なお、図
１では、入力端子、出力端子は、説明を簡略化するた
め、各１つしか描かれていないが、一般には、多数の入
出力端子が存在する。同様に、接地端子、電源端子も、
説明を簡略化するため、２組（２０2，２０3）,（２
０5，２０6）しか描かれていないが、一般には、多数組
存在する。
【００２２】また、上記第１静電保護素子は、電圧クラ
ンプ素子３０1〜３０6とダイオード４０1〜４０6との並
列接続素子からなり、これらの並列接続素子によって、
各種金属端子２０1〜２０6は、第１共通放電線９ａに接
続されている。詳述すれば、上記ダイオード４０1〜４
０6では、カソードが各種金属端子２０1〜２０6に接続
される一方、アノードが第１共通放電線９ａに接続され
ている。この例では、電圧クランプ素子３０1〜３０6の
動作電圧Ｖtp（図１１参照）は、内部回路１１の破壊耐
圧よりも充分低い値、すなわち、略１０Ｖに設定され、
クランプ電圧Ｖsbp（同図参照）は、略６Ｖに設定され
ている。また、ダイオード４０1〜４０6のビルトイン電
圧Ｖbi1は、略０．８Ｖに設定されている。
ンプ素子３０1〜３０6とダイオード４０1〜４０6との並
列接続素子からなり、これらの並列接続素子によって、
各種金属端子２０1〜２０6は、第１共通放電線９ａに接
続されている。詳述すれば、上記ダイオード４０1〜４
０6では、カソードが各種金属端子２０1〜２０6に接続
される一方、アノードが第１共通放電線９ａに接続され
ている。この例では、電圧クランプ素子３０1〜３０6の
動作電圧Ｖtp（図１１参照）は、内部回路１１の破壊耐
圧よりも充分低い値、すなわち、略１０Ｖに設定され、
クランプ電圧Ｖsbp（同図参照）は、略６Ｖに設定され
ている。また、ダイオード４０1〜４０6のビルトイン電
圧Ｖbi1は、略０．８Ｖに設定されている。
【００２３】第２静電保護素子は、ダイオード５０2，
５０3，５０5，５０6のみから形成され、これらの並列
接続素子によって、Ｖss1端子２０2、Ｖss2端子２０5等
の接地端子、及びＶdd1端子２０3、Ｖdd2端子２０6等の
電源端子は、第２共通放電線９ｂにも接続されている。
詳述すれば、Ｖss1端子２０2、Ｖss2端子２０5等の接地
端子に対応して設けられた第２静電保護素子にあって
は、アノードが接地端子に接続される一方、カソードが
第２共通放電線９ｂに接続され、Ｖdd1端子２０3、Ｖdd
2端子２０6等の電源端子に対応して設けられた第２静電
保護素子９ｂにあっては、カソードが電源端子に接続さ
れる一方、アノードが第２共通放電線９ｂに接続されて
いる。この例では、ダイオード５０1〜５０6のビルトイ
ン電圧Ｖbi2も、略０．８Ｖに設定されている。
５０3，５０5，５０6のみから形成され、これらの並列
接続素子によって、Ｖss1端子２０2、Ｖss2端子２０5等
の接地端子、及びＶdd1端子２０3、Ｖdd2端子２０6等の
電源端子は、第２共通放電線９ｂにも接続されている。
詳述すれば、Ｖss1端子２０2、Ｖss2端子２０5等の接地
端子に対応して設けられた第２静電保護素子にあって
は、アノードが接地端子に接続される一方、カソードが
第２共通放電線９ｂに接続され、Ｖdd1端子２０3、Ｖdd
2端子２０6等の電源端子に対応して設けられた第２静電
保護素子９ｂにあっては、カソードが電源端子に接続さ
れる一方、アノードが第２共通放電線９ｂに接続されて
いる。この例では、ダイオード５０1〜５０6のビルトイ
ン電圧Ｖbi2も、略０．８Ｖに設定されている。
【００２４】次に、図２及び図３を参照して、この例の
動作について説明する。まず最初に、チップやパッケー
ジの局部的帯電等により、例えば、図１中のＶdd1端子
２０3を基準にして、入力端子２０1に異常電圧（過電
圧）が印加された場合を例に挙げて説明する。Ｖdd1端
子２０3に対して、入力端子２０1に印加された異常電圧
が、正極の静電パルスのときは、内部回路１１のインピ
ーダンスは、一般に高いため、印加電圧が、１０Ｖを越
えて上昇しても、内部回路１１には電流がほとんど流れ
ない。この例では、印加電圧が１０Ｖを越えると、電圧
クランプ素子３０1が動作するので、Ｖdd1端子２０3−
入力端子２０1間の電圧が、電圧クランプ素子３０1のク
ランプ電圧Ｖsbp＝６Ｖ（図１１参照）とダイオード４
０3のビルトイン電圧（順方向電圧）Ｖbi1＝０．８Ｖと
の和Ｖsbp＋Ｖbi1＝６．８Ｖに保持される（この電圧で
は、内部回路１１にはほとんど電流が流れない）。それ
ゆえ、入力端子２０1に印加された静電パルスは、図２
に示すように、電圧クランプ素子３０1→第１共通放電
線９ａ→ダイオード４０3という経路Ｐａを経て、Ｖdd1
端子２０3に放電（ＥＳＤ）される。それゆえ、内部回
路１１は、静電パルスによる破壊から保護される。
動作について説明する。まず最初に、チップやパッケー
ジの局部的帯電等により、例えば、図１中のＶdd1端子
２０3を基準にして、入力端子２０1に異常電圧（過電
圧）が印加された場合を例に挙げて説明する。Ｖdd1端
子２０3に対して、入力端子２０1に印加された異常電圧
が、正極の静電パルスのときは、内部回路１１のインピ
ーダンスは、一般に高いため、印加電圧が、１０Ｖを越
えて上昇しても、内部回路１１には電流がほとんど流れ
ない。この例では、印加電圧が１０Ｖを越えると、電圧
クランプ素子３０1が動作するので、Ｖdd1端子２０3−
入力端子２０1間の電圧が、電圧クランプ素子３０1のク
ランプ電圧Ｖsbp＝６Ｖ（図１１参照）とダイオード４
０3のビルトイン電圧（順方向電圧）Ｖbi1＝０．８Ｖと
の和Ｖsbp＋Ｖbi1＝６．８Ｖに保持される（この電圧で
は、内部回路１１にはほとんど電流が流れない）。それ
ゆえ、入力端子２０1に印加された静電パルスは、図２
に示すように、電圧クランプ素子３０1→第１共通放電
線９ａ→ダイオード４０3という経路Ｐａを経て、Ｖdd1
端子２０3に放電（ＥＳＤ）される。それゆえ、内部回
路１１は、静電パルスによる破壊から保護される。
【００２５】一方、入力端子２０1に負極の静電パルス
が印加されたときも、内部回路１１のインピーダンス
は、一般に高いため、印加電圧が、１０Ｖ程度上昇して
も、内部回路１１には電流がほとんど流れない。それゆ
え、印加電圧が１０Ｖを越えると、電圧クランプ素子３
０1が動作するので、Ｖdd1端子２０3−入力端子２０1間
の電圧が、電圧クランプ素子３０3のクランプ電圧Ｖsbp
＝６Ｖとダイオード４０1のビルトイン電圧（順方向電
圧）Ｖbi1＝０．８Ｖとの和Ｖsbp＋Ｖbi1＝６．８Ｖに
保持され、同図に示すように、放電電流が、Ｖdd1端子
２０3から、電圧クランプ素子３０3→第１共通放電線９
ａ→ダイオード４０1という経路Ｐｂを経て、入力端子
２０1に流れる。それゆえ、内部回路１１は、静電パル
スによる破壊から保護される。
が印加されたときも、内部回路１１のインピーダンス
は、一般に高いため、印加電圧が、１０Ｖ程度上昇して
も、内部回路１１には電流がほとんど流れない。それゆ
え、印加電圧が１０Ｖを越えると、電圧クランプ素子３
０1が動作するので、Ｖdd1端子２０3−入力端子２０1間
の電圧が、電圧クランプ素子３０3のクランプ電圧Ｖsbp
＝６Ｖとダイオード４０1のビルトイン電圧（順方向電
圧）Ｖbi1＝０．８Ｖとの和Ｖsbp＋Ｖbi1＝６．８Ｖに
保持され、同図に示すように、放電電流が、Ｖdd1端子
２０3から、電圧クランプ素子３０3→第１共通放電線９
ａ→ダイオード４０1という経路Ｐｂを経て、入力端子
２０1に流れる。それゆえ、内部回路１１は、静電パル
スによる破壊から保護される。
【００２６】次に、例えば、図１中のＶdd1端子２０3を
基準にして、Ｖss1端子２０2に異常電圧（過電圧）が印
加された場合を例に挙げて説明する。Ｖdd1端子２０3に
対して、Ｖss1端子２０2に印加された異常電圧が、負極
の静電パルスであるときは、このときも、内部回路１１
のインピーダンスは、一般に高いため、印加電圧が、１
０Ｖ程度上昇しても、内部回路１１には電流がほとんど
流れない。それゆえ、この場合も、印加電圧が１０Ｖを
越えると、電圧クランプ素子３０1が動作するので、Ｖd
d1端子２０3−Ｖss1端子２０2間の電圧が、電圧クラン
プ素子３０3のクランプ電圧Ｖsbp＝６Ｖとダイオード４
０2のビルトイン電圧（順方向電圧）Ｖbi1＝０．８Ｖと
の和Ｖsbp＋Ｖbi1＝６．８Ｖに保持され、図３に示すよ
うに、放電電流が、Ｖdd1端子２０3から、電圧クランプ
素子３０3→第１共通放電線９ａ→ダイオード４０2とい
う経路Ｐｃを経て、Ｖss1端子２０2に流れる。それゆ
え、内部回路１１は、静電パルスによる破壊から保護さ
れる。
基準にして、Ｖss1端子２０2に異常電圧（過電圧）が印
加された場合を例に挙げて説明する。Ｖdd1端子２０3に
対して、Ｖss1端子２０2に印加された異常電圧が、負極
の静電パルスであるときは、このときも、内部回路１１
のインピーダンスは、一般に高いため、印加電圧が、１
０Ｖ程度上昇しても、内部回路１１には電流がほとんど
流れない。それゆえ、この場合も、印加電圧が１０Ｖを
越えると、電圧クランプ素子３０1が動作するので、Ｖd
d1端子２０3−Ｖss1端子２０2間の電圧が、電圧クラン
プ素子３０3のクランプ電圧Ｖsbp＝６Ｖとダイオード４
０2のビルトイン電圧（順方向電圧）Ｖbi1＝０．８Ｖと
の和Ｖsbp＋Ｖbi1＝６．８Ｖに保持され、図３に示すよ
うに、放電電流が、Ｖdd1端子２０3から、電圧クランプ
素子３０3→第１共通放電線９ａ→ダイオード４０2とい
う経路Ｐｃを経て、Ｖss1端子２０2に流れる。それゆ
え、内部回路１１は、静電パルスによる破壊から保護さ
れる。
【００２７】これに対して、Ｖdd1端子２０3に対して、
Ｖss1端子２０2に正極の静電パルスが印加されたとき
は、内部回路１１のインピーダンスは一般に低いが、Ｖ
dd1端子２０3−Ｖss1端子２０2間は、図１及び図３に示
すように、直列順方向接続の２つのダイオード（第２静
電保護素子）５０2，５０3によって、２Ｖbi2＝１．６
Ｖ程度の低い電圧値にクランプされるため、Ｖss1端子
２０2に印加された静電パルスは、図３に示すように、
Ｖss1端子２０2から、ダイオード（第２静電保護素子）
５０2→第２共通放電線９ｂ→ダイオード（第２静電保
護素子）５０3という経路Ｐｄを経て、Ｖdd1端子２０3
に放電（ＥＳＤ）されることになり、内部回路１１に流
れる電流は、従来に較べて、非常に僅かに抑えられる。
したがって、内部回路１１は、静電パルスによる破壊か
ら保護される。
Ｖss1端子２０2に正極の静電パルスが印加されたとき
は、内部回路１１のインピーダンスは一般に低いが、Ｖ
dd1端子２０3−Ｖss1端子２０2間は、図１及び図３に示
すように、直列順方向接続の２つのダイオード（第２静
電保護素子）５０2，５０3によって、２Ｖbi2＝１．６
Ｖ程度の低い電圧値にクランプされるため、Ｖss1端子
２０2に印加された静電パルスは、図３に示すように、
Ｖss1端子２０2から、ダイオード（第２静電保護素子）
５０2→第２共通放電線９ｂ→ダイオード（第２静電保
護素子）５０3という経路Ｐｄを経て、Ｖdd1端子２０3
に放電（ＥＳＤ）されることになり、内部回路１１に流
れる電流は、従来に較べて、非常に僅かに抑えられる。
したがって、内部回路１１は、静電パルスによる破壊か
ら保護される。
【００２８】以上、Ｖdd1端子２０3−入力端子２０
1間、及びＶdd1端子２０3−Ｖss1端子２０2間に過電圧
が印加された場合の静電保護動作について述べたが、図
１に示す各種金属端子２０1〜２０6の任意の組み合わせ
についても、上述したと略同様である。
1間、及びＶdd1端子２０3−Ｖss1端子２０2間に過電圧
が印加された場合の静電保護動作について述べたが、図
１に示す各種金属端子２０1〜２０6の任意の組み合わせ
についても、上述したと略同様である。
【００２９】上記構成のＬＳＩは、ＣＭＯＳＬＳＩプロ
セス技術で形成され、ｐ型半導体基板上には、電圧クラ
ンプ素子３０1〜３０6とダイオード４０1〜４０6との並
列接続素子からなる第１及び第２静電保護素子も形成さ
れている。第１静電保護素子において、電圧クランプ素
子３０2，３０3は、図４乃至図６に示すように、Ｎ型拡
散層７１，７２とＰ型半導体基板７０とによって形成さ
れるラテラル型ＮＰＮバイポーラトランジスタによって
形成され、ダイオード４０2，４０3は、Ｎ型拡散層７２
とＰ型拡散層７３とによって形成されている。
セス技術で形成され、ｐ型半導体基板上には、電圧クラ
ンプ素子３０1〜３０6とダイオード４０1〜４０6との並
列接続素子からなる第１及び第２静電保護素子も形成さ
れている。第１静電保護素子において、電圧クランプ素
子３０2，３０3は、図４乃至図６に示すように、Ｎ型拡
散層７１，７２とＰ型半導体基板７０とによって形成さ
れるラテラル型ＮＰＮバイポーラトランジスタによって
形成され、ダイオード４０2，４０3は、Ｎ型拡散層７２
とＰ型拡散層７３とによって形成されている。
【００３０】また、第２静電保護素子のダイオード５０
2，５０3は、Ｎウェル７４内に形成したＮ型拡散層７５
とＰ型拡散層７６とによって構成されている。Ｎ型拡散
層７１，７２間、Ｐ型拡散層７３，７６間及びＮ型拡散
層７２，７５とＰ型拡散層７３，７６との間には、素子
分離絶縁膜８１，８１，…が設けられている。ＮＰＮバ
イポーラトランジスタによる電圧クランプ素子３０2，
３０3は、２つのＮ型拡散層７１，７２間の距離を調整
することによってクランプ電圧Ｖsbpをコントロールす
ることができる。例えば、Ｎ型拡散層７１，７２間の距
離を狭める程クランプ電圧Ｖsbpは低く設定される。な
お、図４乃至図６では、Ｖss1端子２０2、Ｖdd1端子２
０3に対応して設けられた第１及び第２静電保護素子の
層構造を示しているが、図１に示される他の第１及び第
２静電保護素子の層構造も、図４乃至図６に示す層構造
と同様である。
2，５０3は、Ｎウェル７４内に形成したＮ型拡散層７５
とＰ型拡散層７６とによって構成されている。Ｎ型拡散
層７１，７２間、Ｐ型拡散層７３，７６間及びＮ型拡散
層７２，７５とＰ型拡散層７３，７６との間には、素子
分離絶縁膜８１，８１，…が設けられている。ＮＰＮバ
イポーラトランジスタによる電圧クランプ素子３０2，
３０3は、２つのＮ型拡散層７１，７２間の距離を調整
することによってクランプ電圧Ｖsbpをコントロールす
ることができる。例えば、Ｎ型拡散層７１，７２間の距
離を狭める程クランプ電圧Ｖsbpは低く設定される。な
お、図４乃至図６では、Ｖss1端子２０2、Ｖdd1端子２
０3に対応して設けられた第１及び第２静電保護素子の
層構造を示しているが、図１に示される他の第１及び第
２静電保護素子の層構造も、図４乃至図６に示す層構造
と同様である。
【００３１】第１共通放電線９ａ及び第２共通放電線９
ｂは、図７に示すように、層間絶縁膜８２で隔てられた
２層のアルミ配線によって形成されている。この例で
は、下層に第１共通放電線９ａが、上層に第２共通放電
線９ｂが配線されている。これらの放電線のうち、第１
共通放電線９ａは、図１に示すように、内部回路１１の
基板電圧発生回路１１ａに接続され、さらに、図７に示
すように、Ｐ型半導体基板７０上に形成されたＰ型拡散
層７７に接続され、通常使用状態では、基板電圧発生回
路１１ａで発生された電圧をＰ型半導体基板７０に供給
することで、Ｐ型半導体基板７０の電位を一定に保つ役
割も兼ねている。換言すれば、ＣＭＯＳＬＳＩにおい
て、チップの最外周に通常設けられるスクライブ配線を
第１共通放電線９ａとして使用できる。
ｂは、図７に示すように、層間絶縁膜８２で隔てられた
２層のアルミ配線によって形成されている。この例で
は、下層に第１共通放電線９ａが、上層に第２共通放電
線９ｂが配線されている。これらの放電線のうち、第１
共通放電線９ａは、図１に示すように、内部回路１１の
基板電圧発生回路１１ａに接続され、さらに、図７に示
すように、Ｐ型半導体基板７０上に形成されたＰ型拡散
層７７に接続され、通常使用状態では、基板電圧発生回
路１１ａで発生された電圧をＰ型半導体基板７０に供給
することで、Ｐ型半導体基板７０の電位を一定に保つ役
割も兼ねている。換言すれば、ＣＭＯＳＬＳＩにおい
て、チップの最外周に通常設けられるスクライブ配線を
第１共通放電線９ａとして使用できる。
【００３２】このように、この例の構成によれば、第１
及び第２静電保護素子は、図４に示すように、各種金属
端子２０1〜２０6、第１及び第２共通放電線９ａ，９ｂ
の近傍に配置することができるため、第１及び第２静電
保護素子の配線抵抗にばらつきが生じず、内部回路１１
のレイアウト設計に支障をきたすこともない。また、電
圧クランプ素子３０1〜３０6及びダイオード４０1〜４
０6、５０2，５０3，５０5，５０6は、ＰＮ接合構造ゆ
え、ＣＭＯＳＬＳＩを形成する過程で何等新しい工程を
付加することなしに、第１及び第２静電保護素子を形成
できる。
及び第２静電保護素子は、図４に示すように、各種金属
端子２０1〜２０6、第１及び第２共通放電線９ａ，９ｂ
の近傍に配置することができるため、第１及び第２静電
保護素子の配線抵抗にばらつきが生じず、内部回路１１
のレイアウト設計に支障をきたすこともない。また、電
圧クランプ素子３０1〜３０6及びダイオード４０1〜４
０6、５０2，５０3，５０5，５０6は、ＰＮ接合構造ゆ
え、ＣＭＯＳＬＳＩを形成する過程で何等新しい工程を
付加することなしに、第１及び第２静電保護素子を形成
できる。
【００３３】また、複数の電源端子−接地端子間の全て
の組み合わせで第２静電保護素子を設ける必要はなく、
電源端子、接地端子と、１対１で、第２静電保護素子を
設ければ済むので、電源端子、接地端子が多数存在する
ＬＳＩチップにおいて、第２静電保護素子の個数を著し
く削減でき、したがって、第２静電保護素子の占有面積
を著しく削減できる。換言すれば、チップ面積を増大さ
せることなく、電源端子−接地端子間の静電破壊耐量を
高めることができる。
の組み合わせで第２静電保護素子を設ける必要はなく、
電源端子、接地端子と、１対１で、第２静電保護素子を
設ければ済むので、電源端子、接地端子が多数存在する
ＬＳＩチップにおいて、第２静電保護素子の個数を著し
く削減でき、したがって、第２静電保護素子の占有面積
を著しく削減できる。換言すれば、チップ面積を増大さ
せることなく、電源端子−接地端子間の静電破壊耐量を
高めることができる。
【００３４】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、例えば、
電源クランプ素子は、ＮＰＮバイポーラトランジスタに
限らず、ＰＮＰバイポーラトランジスタあるいはサイリ
スタでも良い。また、上述の実施例では、下層に第１共
通放電線９ａを、上層に第２共通放電線９ｂを配線した
が、これに限らず、下層に第２共通放電線を、上層に第
１共通放電線を配線するようにしても良い。同様に、上
述の実施例では、スクライブ配線を第１共通放電線とし
て使用したが、これに代えて、スクライブ配線を第２共
通放電線として使用しても良い。
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、例えば、
電源クランプ素子は、ＮＰＮバイポーラトランジスタに
限らず、ＰＮＰバイポーラトランジスタあるいはサイリ
スタでも良い。また、上述の実施例では、下層に第１共
通放電線９ａを、上層に第２共通放電線９ｂを配線した
が、これに限らず、下層に第２共通放電線を、上層に第
１共通放電線を配線するようにしても良い。同様に、上
述の実施例では、スクライブ配線を第１共通放電線とし
て使用したが、これに代えて、スクライブ配線を第２共
通放電線として使用しても良い。
【００３５】また、上述の実施例では、第１共通放電線
９ａを、内部回路１１の基板電圧発生回路１１ａに接続
したが、これに代えて、図８に示すように、接地端子の
１つ（Ｖss3端子２０7）に直接接続するようにしても良
い。この場合、Ｐ型半導体基板７０の電位は、Ｖss電位
となる。もちろん、第１及び第２共通放電線９ａ，９ｂ
の電位を何れの値に固定しようとも、この例の効果が損
なわれることはない。
９ａを、内部回路１１の基板電圧発生回路１１ａに接続
したが、これに代えて、図８に示すように、接地端子の
１つ（Ｖss3端子２０7）に直接接続するようにしても良
い。この場合、Ｐ型半導体基板７０の電位は、Ｖss電位
となる。もちろん、第１及び第２共通放電線９ａ，９ｂ
の電位を何れの値に固定しようとも、この例の効果が損
なわれることはない。
【００３６】
【発明の効果】以上説明したように、この発明の半導体
装置によれば、複数の電源端子−接地端子間の全ての組
み合わせで第２静電保護素子を設ける必要はなく、電源
端子、接地端子と、１対１で、第２静電保護素子を設け
れば済むので、電源端子、接地端子が多数存在するＬＳ
Ｉチップにおいて、第２静電保護素子の個数を著しく削
減でき、したがって、第２静電保護素子の占有面積を著
しく削減できる。換言すれば、チップ面積を増大させる
ことなく、電源端子−接地端子間の静電破壊耐量を高め
ることができる。
装置によれば、複数の電源端子−接地端子間の全ての組
み合わせで第２静電保護素子を設ける必要はなく、電源
端子、接地端子と、１対１で、第２静電保護素子を設け
れば済むので、電源端子、接地端子が多数存在するＬＳ
Ｉチップにおいて、第２静電保護素子の個数を著しく削
減でき、したがって、第２静電保護素子の占有面積を著
しく削減できる。換言すれば、チップ面積を増大させる
ことなく、電源端子−接地端子間の静電破壊耐量を高め
ることができる。
【００３７】なお、この発明の構成において、第１及び
第２静電保護素子を、電源端子、接地端子、第１及び第
２共通放電線の近傍に配置するようにすれば、第１及び
第２静電保護素子の配線抵抗にばらつきが生じず、内部
回路のレイアウト設計に支障をきたさないので、好まし
い。
第２静電保護素子を、電源端子、接地端子、第１及び第
２共通放電線の近傍に配置するようにすれば、第１及び
第２静電保護素子の配線抵抗にばらつきが生じず、内部
回路のレイアウト設計に支障をきたさないので、好まし
い。
【図１】この発明の一実施例であるＬＳＩ(半導体装置)
の構成を示す回路図である。
の構成を示す回路図である。
【図２】同ＬＳＩの入力端子と電源端子との間に静電パ
ルスが印加された場合の動作を説明するための図であ
る。
ルスが印加された場合の動作を説明するための図であ
る。
【図３】同ＬＳＩの電源端子と接地端子との間に静電パ
ルスが印加された場合の動作を説明するための図であ
る。
ルスが印加された場合の動作を説明するための図であ
る。
【図４】同ＬＳＩの電源端子と接地端子とに接続された
静電保護素子の構成を示す平面図である。
静電保護素子の構成を示す平面図である。
【図５】図４のＡ−Ａ線に沿う断面図である。
【図６】図４のＢ−Ｂ線に沿う断面図である。
【図７】図４のＣ−Ｃ線に沿う断面図である。
【図８】同実施例の変形例であるであるＬＳＩの構成を
示す回路図である。
示す回路図である。
【図９】従来の静電保護技術を説明するためのＣＭＯＳ
半導体構成の回路図である。
半導体構成の回路図である。
【図１０】図９の回路において、入力端子とＶss端子と
の間、及びＶss端子とＶdd端子との間に静電パルスが印
加された場合の動作を説明するための図である。
の間、及びＶss端子とＶdd端子との間に静電パルスが印
加された場合の動作を説明するための図である。
【図１１】図１０においてＶss端子を基準として、Ｖdd
端子に電圧が印加された場合の電圧クランプ素子（静電
保護素子）の電流−電圧特性図である。
端子に電圧が印加された場合の電圧クランプ素子（静電
保護素子）の電流−電圧特性図である。
【図１２】図１０においてＶss端子を基準として、Ｖdd
端子に電圧が印加された場合の内部回路の電流−電圧特
性図である。
端子に電圧が印加された場合の内部回路の電流−電圧特
性図である。
【図１３】従来の静電保護技術の問題点を説明するため
のＣＭＯＳ半導体構成の回路図である。
のＣＭＯＳ半導体構成の回路図である。
２０1〜２０6 金属端子 ２０1 入力端子 ２０2 Ｖss1端子（接地端子） ２０3 Ｖdd1端子（電源端子） ２０4 出力端子 ２０5 Ｖss2端子（接地端子） ２０6 Ｖdd2端子（電源端子） ９ａ 第１の共通放電線（第１共通放電線） ９ｂ 第２の共通放電線（第２共通放電線） １１ 内部回路 ３０1〜３０6 電圧クランプ素子（第１の静電保護
素子） ４０1〜４０6 ダイオード（第１の静電保護素子） ５０2，５０3，５０5，５０6 ダイオード（第２の
静電保護素子） ７０ Ｐ型半導体基板（半導体基板） ７１，７２ Ｎ型拡散層（第１静電保護素子の構成
部分） ７３ （第１静電保護素子の構成部分） ７４ Ｎウェル（第２静電保護素子の構成部分） ７５ Ｎ型拡散層（第２静電保護素子の構成部分） ７６ Ｐ型拡散層（第２静電保護素子の構成部分） ８１ 素子分離絶縁膜 ８２ 層間絶縁膜
素子） ４０1〜４０6 ダイオード（第１の静電保護素子） ５０2，５０3，５０5，５０6 ダイオード（第２の
静電保護素子） ７０ Ｐ型半導体基板（半導体基板） ７１，７２ Ｎ型拡散層（第１静電保護素子の構成
部分） ７３ （第１静電保護素子の構成部分） ７４ Ｎウェル（第２静電保護素子の構成部分） ７５ Ｎ型拡散層（第２静電保護素子の構成部分） ７６ Ｐ型拡散層（第２静電保護素子の構成部分） ８１ 素子分離絶縁膜 ８２ 層間絶縁膜
Claims (6)
- 【請求項１】 半導体基板上に設けられた複数の金属端
子と、前記複数の金属端子のうち少なくとも一部の金属
端子のそれぞれに共通に接続される第１の共通放電線
と、同じく一部の金属端子のそれぞれに共通に接続され
る第２の共通放電線と、 前記複数の金属端子のうち少なくとも一部の電源端子及
び接地端子に対応して設けられ、かつ、当該電源端子及
び接地端子のそれぞれと前記第１の共通放電線とを接続
して内部回路を静電破壊から保護するための第１の静電
保護素子と、 同じく、少なくとも一部の電源端子及び接地端子に対応
して設けられ、かつ、当該電源端子及び接地端子のそれ
ぞれと前記第２の共通放電線とを接続して内部回路を静
電破壊から保護するための第２の静電保護素子とを有し
てなることを特徴とする半導体装置。 - 【請求項２】 前記第１の静電保護素子が、ダイオード
と電圧クランプ素子との並列接続素子からなると共に、
前記ダイオードのカソードが前記電源端子又は接地端子
に接続される一方、アノードが前記第１の共通放電線に
接続されていることを特徴とする請求項１記載の半導体
装置。 - 【請求項３】 前記第２の静電保護素子が、ダイオード
からなると共に、 前記接地端子に対応する前記第２の静電保護素子にあっ
ては、アノードが前記接地端子に接続される一方、カソ
ードが前記第２の共通放電線に接続され、 前記電源端子に対応する前記第２の静電保護素子にあっ
ては、カソードが前記電源端子に接続される一方、アノ
ードが前記第２の共通放電線に接続されていることを特
徴とする請求項１又は２記載の半導体装置。 - 【請求項４】 前記第１及び第２の共通放電線のうち何
れか一方は、前記半導体基板に接続されていることを特
徴とする請求項１，２又は３記載の半導体装置。 - 【請求項５】 前記第１及び第２の共通放電線は、層間
絶縁膜を介して、互いに上下に重合状態で配設されてい
ることを特徴とする請求項１，２，３又は４記載の半導
体装置。 - 【請求項６】 前記第１及び第２の共通放電線は、チッ
プ外周部に配設され、前記電源端子及び接地端子は、内
部回路と前記第１及び第２の共通放電線の間に配列さ
れ、 前記第１及び第２の共通放電線と前記電源端子及び接地
端子との間に前記第１及び第２の静電保護素子が配列さ
れていることを特徴とする請求項１，２，３，４又は５
記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9018246A JP2940506B2 (ja) | 1997-01-31 | 1997-01-31 | 半導体装置 |
| TW087101137A TW390017B (en) | 1997-01-31 | 1998-01-26 | Protection circuit against electrostatic charge applied between power supply terminals for preventing internal circuit therefrom regardless of polarity thereof |
| US09/016,636 US5953191A (en) | 1997-01-31 | 1998-01-30 | Protection circuit against electrostatic charge applied between power supply terminals for preventing internal circuit therefrom regardless of polarity thereof |
| KR1019980003633A KR100270949B1 (ko) | 1997-01-31 | 1998-01-31 | 극성에 상관없이 내부 회로를 보호하기 위하여 전원 공급 단자들 사이에 적용한 정전기 방지 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9018246A JP2940506B2 (ja) | 1997-01-31 | 1997-01-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10214940A JPH10214940A (ja) | 1998-08-11 |
| JP2940506B2 true JP2940506B2 (ja) | 1999-08-25 |
Family
ID=11966333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9018246A Expired - Fee Related JP2940506B2 (ja) | 1997-01-31 | 1997-01-31 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5953191A (ja) |
| JP (1) | JP2940506B2 (ja) |
| KR (1) | KR100270949B1 (ja) |
| TW (1) | TW390017B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2803100B1 (fr) | 1999-12-28 | 2002-12-06 | St Microelectronics Sa | Dispositif de protection de lignes d'interconnexions dans un circuit integre |
| JP4188728B2 (ja) * | 2003-03-07 | 2008-11-26 | 三菱電機株式会社 | 液晶表示回路の保護回路 |
| US6756834B1 (en) | 2003-04-29 | 2004-06-29 | Pericom Semiconductor Corp. | Direct power-to-ground ESD protection with an electrostatic common-discharge line |
| CN103794190B (zh) * | 2012-10-26 | 2016-08-10 | 纬创资通股份有限公司 | 具有静电放电防护功能的连接装置 |
| JP2015180050A (ja) | 2014-02-26 | 2015-10-08 | セイコーエプソン株式会社 | 半導体集積回路装置及びそれを用いた電子機器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2972494B2 (ja) * | 1993-06-30 | 1999-11-08 | 日本電気株式会社 | 半導体装置 |
| JP2830783B2 (ja) * | 1995-07-18 | 1998-12-02 | 日本電気株式会社 | 半導体装置 |
-
1997
- 1997-01-31 JP JP9018246A patent/JP2940506B2/ja not_active Expired - Fee Related
-
1998
- 1998-01-26 TW TW087101137A patent/TW390017B/zh not_active IP Right Cessation
- 1998-01-30 US US09/016,636 patent/US5953191A/en not_active Expired - Lifetime
- 1998-01-31 KR KR1019980003633A patent/KR100270949B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10214940A (ja) | 1998-08-11 |
| TW390017B (en) | 2000-05-11 |
| US5953191A (en) | 1999-09-14 |
| KR19980071185A (ko) | 1998-10-26 |
| KR100270949B1 (ko) | 2000-11-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7782583B2 (en) | Electrostatic discharge protection device having low junction capacitance and operational voltage | |
| EP0723706B1 (en) | Electrostatic discharge protection circuit | |
| US5895940A (en) | Integrated circuit buffer devices having built-in electrostatic discharge protection thyristors | |
| US8143700B2 (en) | Electrostatic discharge protection circuit | |
| JP2914292B2 (ja) | 半導体装置 | |
| US6239958B1 (en) | Electrostatic damage protection circuit and dynamic random access memory | |
| US7643258B2 (en) | Methods and apparatus for electrostatic discharge protection in a semiconductor circuit | |
| KR20130012565A (ko) | 반도체 집적 회로 | |
| JP2006121007A (ja) | 半導体集積回路 | |
| US6756642B2 (en) | Integrated circuit having improved ESD protection | |
| KR100390155B1 (ko) | Ｅｓｄ 보호회로 | |
| KR20050122166A (ko) | 격리된 전원 정전방전 보호회로 및 그것을 갖는 집적회로 | |
| JP2006080160A (ja) | 静電保護回路 | |
| US6172861B1 (en) | Protection circuit for semiconductor device | |
| US7408754B1 (en) | Fast trigger ESD device for protection of integrated circuits | |
| US6414360B1 (en) | Method of programmability and an architecture for cold sparing of CMOS arrays | |
| JP4437682B2 (ja) | 低容量ｅｓｄ保護回路 | |
| JP2940506B2 (ja) | 半導体装置 | |
| US6218881B1 (en) | Semiconductor integrated circuit device | |
| JPH07106455A (ja) | 半導体集積回路装置の静電破壊保護回路 | |
| JPH1084098A (ja) | 三重井戸技術を用いた高密度ｄｒａｍのｅｓｄ保護 | |
| US20020175425A1 (en) | Semiconductor device having an integral protection circuit | |
| US6583475B2 (en) | Semiconductor device | |
| JP2839624B2 (ja) | 半導体集積回路 | |
| JP3932896B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080618 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090618 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100618 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100618 Year of fee payment: 11 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100618 Year of fee payment: 11 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100618 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110618 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120618 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120618 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130618 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130618 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140618 Year of fee payment: 15 |
|
| LAPS | Cancellation because of no payment of annual fees |