JP2940506B2 - 半導体装置 - Google Patents
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Description
り、詳しくは、半導体集積回路を静電パルス等の過電圧
から保護するための静電保護素子を備える半導体装置に
関する。
特開平7−86510号公報に記載の技術が知られてい
る。図9は、同公報記載の技術が適用されたCMOS集
積回路の構成を示す図である。このCMOS集積回路
は、同図に示すように、チップ面積の大部分を占有し、
CMOS回路構成の内部回路1と、その他のチップ面積
を占有する各種端子21〜2nと、電圧クランプ素子31
〜3n及びダイオード41〜4nの並列接続素子である静
電保護素子とから概略構成されている。
る信号は、入力抵抗5を経由し、PMOSとNMOSと
で形成されるインバータ6のゲートに入力される。Vdd
端子(電源端子)21及びVss端子(接地端子)23は、
内部回路1に電源電位や接地電位を供給する端子であ
る。出力端子25は、ゲート電位をメイン回路8によっ
て駆動されるCMOS出力トランジスタ7の出力に接続
されている。通常、出力端子25は、瞬時的に大きな電
流を流すので、ノイズ等の影響を排除するために、これ
に接続される電源電位及び接地電位を、メイン回路8用
の電源電位及び接地電位とは別に設けたVddQ端子(電
源端子)24及びVssQ端子(接地端子)26から供給し
ている。
子31〜3nとダイオード41〜4nとの並列接続素子(静
電保護素子)によって共通放電線9に接続されている。
上記構成の半導体集積回路では、任意の2端子間に静電
パルス等の過電圧が加えられると、対応する電圧クラン
プ素子とダイオードと共通放電線9とによって放電経路
が形成される。したがって、内部回路1には過度の電流
が流れないため、半導体集積回路は静電破壊を免れるこ
とができる。
らVdd端子21、入力端子22及びVss端子23まわりの
みを抜き出した図であるが、例えば、今、Vss端子23
を基準として、入力端子22に正極の静電パルス(過電
圧)が印加されたとすると、印加静電パルスは、電圧ク
ランプ素子32→共通放電線9→ダイオード43という経
路Daを経てVss端子23に放電(ESD)される。こ
れに対して、入力端子1に負極の静電パルスが印加され
ると、放電電流が、Vss端子23から、電圧クランプ素
子33→共通放電線9→ダイオード42という経路Dbを
経て、入力端子22に流れる。それゆえ、内部回路1
は、静電パルスによる破壊から保護される。このよう
に、静電パルスが、入力端子22−Vss端子23間に印加
される場合には、内部回路1の入力インピーダンスが高
いので、電圧クランプ素子32,33が動作し易くなり、
放電電流が、静電保護素子32,43(33、42)経由で
流れ、良好な保護性を確保できる。
Vss端子23間に印加される場合、印加される静電パル
スの極性如何によっては、内部回路1に過度の放電電流
が流れ、内部回路1を破壊する事態が起こり得る。以
下、このことについて詳述する。図11は、図10にお
いてVss端子23を基準として、Vdd端子21に電圧が印
加された場合の電圧クランプ素子31〜3nの電流−電圧
特性図、また、図12は、同じく内部回路1の電流−電
圧特性図である。まず、図11に示すように、しきい値
電圧Vtp,Vtm以下では、電圧クランプ素子31〜3nは
動作せず、電流値はゼロであるが、この値を越えると、
低インピーダンスとなって電流を流し、電圧をVsbp,
Vsbmにクランプする。電圧クランプ素子31〜3nの電
流−電圧特性は、同図に示すように、Vdd端子21に加
わる電圧が正と負で全く対称である。
12に示すように、Vss端子23を基準として、Vdd端
子21に印加される電圧が正の場合と負の場合とでは一
般に対称ではない。すなわち、Vdd端子21に印加され
る電圧が正極の場合は、内部回路1のインピーダンスが
高く、内部回路1には電流が僅かしか流れないため、し
きい値電圧Vtpを越えると、電圧クランプ素子31〜3n
が動作し、電圧がVsbpにクランプされるので、内部回
路1に過剰な電圧がかかることも、過剰な電流が流れる
こともない。これに対して、Vdd端子21に印加される
電圧が負の場合には、内部回路1のインピーダンスが低
く、電圧クランプ素子31〜3nが動作し、電圧がVsbm
にクランプされても、同図に示すように、過剰な電流I
sbmが、内部回路1(図10中の経路Dc)を流れるこ
とになる。
子に集中すると、素子が静電破壊される虞がある。この
ような静電破壊を防ぐには、図13に示すように、Vdd
端子21−Vss端子23間、VddQ端子24−Vss端子23
間、VddQ端子24−VssQ端子26間、Vdd端子21−
VddQ端子24間、Vss端子23−VssQ端子26間、及
びVdd端子21−VssQ端子26間に、ダイオード特性を
持つ電源保護素子10a〜10fを介挿する必要があ
る。
ような電源保護素子による静電破壊防止手段は、LSI
(大規模集積回路)には、到底採用し難い、という問題
がある。何故なら、LSIは、互いに独立したVdd端
子、Vss端子(VddQ端子、VssQ端子を含む)を多数
持っているが、静電破壊耐量を高めるために、これら全
ての組み合わせの2端子間に、上記のような電源保護素
子を挿入するとすれば、チップ面積の縮小化が著しく妨
げられるからである。加えて、画像用メモリ等のLSI
では、Vdd端子、Vss端子をそれぞれ7つ以上持つもの
があり、このようなLSIでは、100個以上もの電源
保護素子を必要とするが、全ての組み合わせで電源保護
素子を設けることは極めて困難だからである。
は、LSIチップ上のVdd端子やVss端子の配置にも影
響を与える。つまり、仮に、電源保護素子の位置を固定
とすれば、端子から電源保護素子までの配線長が端子毎
に異なってくる。配線長が異なることは、配線抵抗が異
なることを意味する。たとえ、配線長が異なることによ
る配線抵抗のばらつきが僅か(数Ω)でも、静電放電時
のように、瞬間的に大電流(数A)が流れるような場合
には、無視できず、静電破壊耐量に良からぬ影響を及ぼ
すこととなる。これを避けるために、各端子からそれぞ
れの電源保護素子までの配線抵抗を一様にしようとすれ
ば、容易に推測できるように、電源保護素子を、内部回
路に割り込ませる配置をとらざるを得ず、レイアウト設
計に著しく支障をきたしてしまう。
もので、チップ面積を増大させることも、内部回路のレ
イアウト設計を煩雑にすることもなしに、電源端子−接
地端子間の静電破壊耐量を高めることができる半導体装
置を提供することを目的としている。
に、請求項1記載の発明に係る半導体装置は、半導体基
板上に設けられた複数の金属端子と、上記複数の金属端
子のうち少なくとも一部の金属端子のそれぞれに共通に
接続される第1の共通放電線と、同じく一部の金属端子
のそれぞれに共通に接続される第2の共通放電線と、上
記複数の金属端子のうち少なくとも一部の電源端子及び
接地端子に対応して設けられ、かつ、当該電源端子及び
接地端子のそれぞれと上記第1の共通放電線とを接続し
て内部回路を静電破壊から保護するための第1の静電保
護素子と、同じく、少なくとも一部の電源端子及び接地
端子に対応して設けられ、かつ、当該電源端子及び接地
端子のそれぞれと上記第2の共通放電線とを接続して内
部回路を静電破壊から保護するための第2の静電保護素
子とを有してなることを特徴としている。
載の半導体装置に係り、上記第1の静電保護素子が、ダ
イオードと電圧クランプ素子との並列接続素子からなる
と共に、上記ダイオードのカソードが上記電源端子又は
接地端子に接続される一方、アノードが上記第1の共通
放電線に接続されていることを特徴としている。
は2記載の半導体装置に係り、上記第2の静電保護素子
が、ダイオードからなると共に、上記接地端子に対応す
る上記第2の静電保護素子にあっては、アノードが上記
接地端子に接続される一方、カソードが上記第2の共通
放電線に接続され、上記電源端子に対応する上記第2の
静電保護素子にあっては、カソードが上記電源端子に接
続される一方、アノードが上記第2の共通放電線に接続
されていることを特徴としている。
2又は3記載の半導体装置に係り、上記第1及び第2の
共通放電線のうち何れか一方は、上記半導体基板に接続
されていることを特徴としている。
2,3又は4記載の半導体装置に係り、上記第1及び第
2の共通放電線が、層間絶縁膜を介して、互いに上下に
重合状態で配設されていることを特徴としている。
2,3,4又は5記載の半導体装置に係り、上記第1及
び第2の共通放電線が、チップ外周部に配設され、上記
電源端子及び接地端子が、内部回路と上記第1及び第2
の共通放電線の間に配列され、上記第1及び第2の共通
放電線と上記電源端子及び接地端子との間に上記第1及
び第2の静電保護素子が配列されていることを特徴とし
ている。
地端子間の全ての組み合わせで第2静電保護素子を設け
る必要はなく、電源端子、接地端子と、1対1で、第2
静電保護素子を設ければ済むので、電源端子、接地端子
が多数存在するLSIチップにおいて、第2静電保護素
子の個数を著しく削減でき、したがって、第2静電保護
素子の占有面積を著しく削減できる。換言すれば、チッ
プ面積を増大させることなく、電源端子−接地端子間の
静電破壊耐量を高めることができる。なお、この発明の
構成において、第1及び第2静電保護素子を、電源端
子、接地端子、第1及び第2共通放電線の近傍に配置す
るようにすれば、第1及び第2静電保護素子の配線抵抗
にばらつきが生じず、内部回路のレイアウト設計に支障
をきたさないので、好ましい。
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。図1は、この発明の一実施例であるL
SI(半導体装置)の構成を示す回路図、図2は、同L
SIの入力端子と電源端子との間に静電パルスが印加さ
れた場合の動作を説明するための図、図3は、同LSI
の電源端子と接地端子との間に静電パルスが印加された
場合の動作を説明するための図、図4は、同LSIの電
源端子と接地端子とに接続された静電保護素子の構成を
示す平面図、図5は、図4のA−A線に沿う断面図、図
6は、図4のB−B線に沿う断面図、また、図7は、図
4のC−C線に沿う断面図である。
で形成されるCMOSLSIに係り、図1に示すよう
に、チップ面積の大部分を占有して、主要なCMOS回
路によって構成される内部回路11と、その他のチップ
面積を占有し、内部回路11にそれぞれ接続されている
各種金属端子201〜206と、内部回路11を静電破壊
から保護するための第1及び第2静電保護素子と、各種
金属端子201〜206に印加された静電パルスを放電す
るための第1共通放電線9a及び第2の共通放電線9b
とから概略構成されている。
内部回路11に各種信号を入力するための入力端子20
1、内部回路11から各種信号を出力するための出力端
子204、内部回路11に電源電位を供給するためのVd
d1端子203、Vdd2端子206等の電源端子、及び内部
回路11に接地電位を供給するためのVss1端子202、
Vss2端子205等の接地端子が含まれている。なお、図
1では、入力端子、出力端子は、説明を簡略化するた
め、各1つしか描かれていないが、一般には、多数の入
出力端子が存在する。同様に、接地端子、電源端子も、
説明を簡略化するため、2組(202,203),(2
05,206)しか描かれていないが、一般には、多数組
存在する。
ンプ素子301〜306とダイオード401〜406との並
列接続素子からなり、これらの並列接続素子によって、
各種金属端子201〜206は、第1共通放電線9aに接
続されている。詳述すれば、上記ダイオード401〜4
06では、カソードが各種金属端子201〜206に接続
される一方、アノードが第1共通放電線9aに接続され
ている。この例では、電圧クランプ素子301〜306の
動作電圧Vtp(図11参照)は、内部回路11の破壊耐
圧よりも充分低い値、すなわち、略10Vに設定され、
クランプ電圧Vsbp(同図参照)は、略6Vに設定され
ている。また、ダイオード401〜406のビルトイン電
圧Vbi1は、略0.8Vに設定されている。
503,505,506のみから形成され、これらの並列
接続素子によって、Vss1端子202、Vss2端子205等
の接地端子、及びVdd1端子203、Vdd2端子206等の
電源端子は、第2共通放電線9bにも接続されている。
詳述すれば、Vss1端子202、Vss2端子205等の接地
端子に対応して設けられた第2静電保護素子にあって
は、アノードが接地端子に接続される一方、カソードが
第2共通放電線9bに接続され、Vdd1端子203、Vdd
2端子206等の電源端子に対応して設けられた第2静電
保護素子9bにあっては、カソードが電源端子に接続さ
れる一方、アノードが第2共通放電線9bに接続されて
いる。この例では、ダイオード501〜506のビルトイ
ン電圧Vbi2も、略0.8Vに設定されている。
動作について説明する。まず最初に、チップやパッケー
ジの局部的帯電等により、例えば、図1中のVdd1端子
203を基準にして、入力端子201に異常電圧(過電
圧)が印加された場合を例に挙げて説明する。Vdd1端
子203に対して、入力端子201に印加された異常電圧
が、正極の静電パルスのときは、内部回路11のインピ
ーダンスは、一般に高いため、印加電圧が、10Vを越
えて上昇しても、内部回路11には電流がほとんど流れ
ない。この例では、印加電圧が10Vを越えると、電圧
クランプ素子301が動作するので、Vdd1端子203−
入力端子201間の電圧が、電圧クランプ素子301のク
ランプ電圧Vsbp=6V(図11参照)とダイオード4
03のビルトイン電圧(順方向電圧)Vbi1=0.8Vと
の和Vsbp+Vbi1=6.8Vに保持される(この電圧で
は、内部回路11にはほとんど電流が流れない)。それ
ゆえ、入力端子201に印加された静電パルスは、図2
に示すように、電圧クランプ素子301→第1共通放電
線9a→ダイオード403という経路Paを経て、Vdd1
端子203に放電(ESD)される。それゆえ、内部回
路11は、静電パルスによる破壊から保護される。
が印加されたときも、内部回路11のインピーダンス
は、一般に高いため、印加電圧が、10V程度上昇して
も、内部回路11には電流がほとんど流れない。それゆ
え、印加電圧が10Vを越えると、電圧クランプ素子3
01が動作するので、Vdd1端子203−入力端子201間
の電圧が、電圧クランプ素子303のクランプ電圧Vsbp
=6Vとダイオード401のビルトイン電圧(順方向電
圧)Vbi1=0.8Vとの和Vsbp+Vbi1=6.8Vに
保持され、同図に示すように、放電電流が、Vdd1端子
203から、電圧クランプ素子303→第1共通放電線9
a→ダイオード401という経路Pbを経て、入力端子
201に流れる。それゆえ、内部回路11は、静電パル
スによる破壊から保護される。
基準にして、Vss1端子202に異常電圧(過電圧)が印
加された場合を例に挙げて説明する。Vdd1端子203に
対して、Vss1端子202に印加された異常電圧が、負極
の静電パルスであるときは、このときも、内部回路11
のインピーダンスは、一般に高いため、印加電圧が、1
0V程度上昇しても、内部回路11には電流がほとんど
流れない。それゆえ、この場合も、印加電圧が10Vを
越えると、電圧クランプ素子301が動作するので、Vd
d1端子203−Vss1端子202間の電圧が、電圧クラン
プ素子303のクランプ電圧Vsbp=6Vとダイオード4
02のビルトイン電圧(順方向電圧)Vbi1=0.8Vと
の和Vsbp+Vbi1=6.8Vに保持され、図3に示すよ
うに、放電電流が、Vdd1端子203から、電圧クランプ
素子303→第1共通放電線9a→ダイオード402とい
う経路Pcを経て、Vss1端子202に流れる。それゆ
え、内部回路11は、静電パルスによる破壊から保護さ
れる。
Vss1端子202に正極の静電パルスが印加されたとき
は、内部回路11のインピーダンスは一般に低いが、V
dd1端子203−Vss1端子202間は、図1及び図3に示
すように、直列順方向接続の2つのダイオード(第2静
電保護素子)502,503によって、2Vbi2=1.6
V程度の低い電圧値にクランプされるため、Vss1端子
202に印加された静電パルスは、図3に示すように、
Vss1端子202から、ダイオード(第2静電保護素子)
502→第2共通放電線9b→ダイオード(第2静電保
護素子)503という経路Pdを経て、Vdd1端子203
に放電(ESD)されることになり、内部回路11に流
れる電流は、従来に較べて、非常に僅かに抑えられる。
したがって、内部回路11は、静電パルスによる破壊か
ら保護される。
1間、及びVdd1端子203−Vss1端子202間に過電圧
が印加された場合の静電保護動作について述べたが、図
1に示す各種金属端子201〜206の任意の組み合わせ
についても、上述したと略同様である。
セス技術で形成され、p型半導体基板上には、電圧クラ
ンプ素子301〜306とダイオード401〜406との並
列接続素子からなる第1及び第2静電保護素子も形成さ
れている。第1静電保護素子において、電圧クランプ素
子302,303は、図4乃至図6に示すように、N型拡
散層71,72とP型半導体基板70とによって形成さ
れるラテラル型NPNバイポーラトランジスタによって
形成され、ダイオード402,403は、N型拡散層72
とP型拡散層73とによって形成されている。
2,503は、Nウェル74内に形成したN型拡散層75
とP型拡散層76とによって構成されている。N型拡散
層71,72間、P型拡散層73,76間及びN型拡散
層72,75とP型拡散層73,76との間には、素子
分離絶縁膜81,81,…が設けられている。NPNバ
イポーラトランジスタによる電圧クランプ素子302,
303は、2つのN型拡散層71,72間の距離を調整
することによってクランプ電圧Vsbpをコントロールす
ることができる。例えば、N型拡散層71,72間の距
離を狭める程クランプ電圧Vsbpは低く設定される。な
お、図4乃至図6では、Vss1端子202、Vdd1端子2
03に対応して設けられた第1及び第2静電保護素子の
層構造を示しているが、図1に示される他の第1及び第
2静電保護素子の層構造も、図4乃至図6に示す層構造
と同様である。
bは、図7に示すように、層間絶縁膜82で隔てられた
2層のアルミ配線によって形成されている。この例で
は、下層に第1共通放電線9aが、上層に第2共通放電
線9bが配線されている。これらの放電線のうち、第1
共通放電線9aは、図1に示すように、内部回路11の
基板電圧発生回路11aに接続され、さらに、図7に示
すように、P型半導体基板70上に形成されたP型拡散
層77に接続され、通常使用状態では、基板電圧発生回
路11aで発生された電圧をP型半導体基板70に供給
することで、P型半導体基板70の電位を一定に保つ役
割も兼ねている。換言すれば、CMOSLSIにおい
て、チップの最外周に通常設けられるスクライブ配線を
第1共通放電線9aとして使用できる。
及び第2静電保護素子は、図4に示すように、各種金属
端子201〜206、第1及び第2共通放電線9a,9b
の近傍に配置することができるため、第1及び第2静電
保護素子の配線抵抗にばらつきが生じず、内部回路11
のレイアウト設計に支障をきたすこともない。また、電
圧クランプ素子301〜306及びダイオード401〜4
06、502,503,505,506は、PN接合構造ゆ
え、CMOSLSIを形成する過程で何等新しい工程を
付加することなしに、第1及び第2静電保護素子を形成
できる。
の組み合わせで第2静電保護素子を設ける必要はなく、
電源端子、接地端子と、1対1で、第2静電保護素子を
設ければ済むので、電源端子、接地端子が多数存在する
LSIチップにおいて、第2静電保護素子の個数を著し
く削減でき、したがって、第2静電保護素子の占有面積
を著しく削減できる。換言すれば、チップ面積を増大さ
せることなく、電源端子−接地端子間の静電破壊耐量を
高めることができる。
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、例えば、
電源クランプ素子は、NPNバイポーラトランジスタに
限らず、PNPバイポーラトランジスタあるいはサイリ
スタでも良い。また、上述の実施例では、下層に第1共
通放電線9aを、上層に第2共通放電線9bを配線した
が、これに限らず、下層に第2共通放電線を、上層に第
1共通放電線を配線するようにしても良い。同様に、上
述の実施例では、スクライブ配線を第1共通放電線とし
て使用したが、これに代えて、スクライブ配線を第2共
通放電線として使用しても良い。
9aを、内部回路11の基板電圧発生回路11aに接続
したが、これに代えて、図8に示すように、接地端子の
1つ(Vss3端子207)に直接接続するようにしても良
い。この場合、P型半導体基板70の電位は、Vss電位
となる。もちろん、第1及び第2共通放電線9a,9b
の電位を何れの値に固定しようとも、この例の効果が損
なわれることはない。
装置によれば、複数の電源端子−接地端子間の全ての組
み合わせで第2静電保護素子を設ける必要はなく、電源
端子、接地端子と、1対1で、第2静電保護素子を設け
れば済むので、電源端子、接地端子が多数存在するLS
Iチップにおいて、第2静電保護素子の個数を著しく削
減でき、したがって、第2静電保護素子の占有面積を著
しく削減できる。換言すれば、チップ面積を増大させる
ことなく、電源端子−接地端子間の静電破壊耐量を高め
ることができる。
第2静電保護素子を、電源端子、接地端子、第1及び第
2共通放電線の近傍に配置するようにすれば、第1及び
第2静電保護素子の配線抵抗にばらつきが生じず、内部
回路のレイアウト設計に支障をきたさないので、好まし
い。
の構成を示す回路図である。
ルスが印加された場合の動作を説明するための図であ
る。
ルスが印加された場合の動作を説明するための図であ
る。
静電保護素子の構成を示す平面図である。
示す回路図である。
半導体構成の回路図である。
の間、及びVss端子とVdd端子との間に静電パルスが印
加された場合の動作を説明するための図である。
端子に電圧が印加された場合の電圧クランプ素子(静電
保護素子)の電流−電圧特性図である。
端子に電圧が印加された場合の内部回路の電流−電圧特
性図である。
のCMOS半導体構成の回路図である。
素子) 401〜406 ダイオード(第1の静電保護素子) 502,503,505,506 ダイオード(第2の
静電保護素子) 70 P型半導体基板(半導体基板) 71,72 N型拡散層(第1静電保護素子の構成
部分) 73 (第1静電保護素子の構成部分) 74 Nウェル(第2静電保護素子の構成部分) 75 N型拡散層(第2静電保護素子の構成部分) 76 P型拡散層(第2静電保護素子の構成部分) 81 素子分離絶縁膜 82 層間絶縁膜
Claims (6)
- 【請求項1】 半導体基板上に設けられた複数の金属端
子と、前記複数の金属端子のうち少なくとも一部の金属
端子のそれぞれに共通に接続される第1の共通放電線
と、同じく一部の金属端子のそれぞれに共通に接続され
る第2の共通放電線と、 前記複数の金属端子のうち少なくとも一部の電源端子及
び接地端子に対応して設けられ、かつ、当該電源端子及
び接地端子のそれぞれと前記第1の共通放電線とを接続
して内部回路を静電破壊から保護するための第1の静電
保護素子と、 同じく、少なくとも一部の電源端子及び接地端子に対応
して設けられ、かつ、当該電源端子及び接地端子のそれ
ぞれと前記第2の共通放電線とを接続して内部回路を静
電破壊から保護するための第2の静電保護素子とを有し
てなることを特徴とする半導体装置。 - 【請求項2】 前記第1の静電保護素子が、ダイオード
と電圧クランプ素子との並列接続素子からなると共に、
前記ダイオードのカソードが前記電源端子又は接地端子
に接続される一方、アノードが前記第1の共通放電線に
接続されていることを特徴とする請求項1記載の半導体
装置。 - 【請求項3】 前記第2の静電保護素子が、ダイオード
からなると共に、 前記接地端子に対応する前記第2の静電保護素子にあっ
ては、アノードが前記接地端子に接続される一方、カソ
ードが前記第2の共通放電線に接続され、 前記電源端子に対応する前記第2の静電保護素子にあっ
ては、カソードが前記電源端子に接続される一方、アノ
ードが前記第2の共通放電線に接続されていることを特
徴とする請求項1又は2記載の半導体装置。 - 【請求項4】 前記第1及び第2の共通放電線のうち何
れか一方は、前記半導体基板に接続されていることを特
徴とする請求項1,2又は3記載の半導体装置。 - 【請求項5】 前記第1及び第2の共通放電線は、層間
絶縁膜を介して、互いに上下に重合状態で配設されてい
ることを特徴とする請求項1,2,3又は4記載の半導
体装置。 - 【請求項6】 前記第1及び第2の共通放電線は、チッ
プ外周部に配設され、前記電源端子及び接地端子は、内
部回路と前記第1及び第2の共通放電線の間に配列さ
れ、 前記第1及び第2の共通放電線と前記電源端子及び接地
端子との間に前記第1及び第2の静電保護素子が配列さ
れていることを特徴とする請求項1,2,3,4又は5
記載の半導体装置。
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