JP4437682B2

JP4437682B2 - 低容量ｅｓｄ保護回路

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Publication number: JP4437682B2
Application number: JP2004075980A
Authority: JP
Inventors: 弘小泉; 行雄小峰
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2004-03-17
Filing date: 2004-03-17
Publication date: 2010-03-24
Anticipated expiration: 2024-03-17
Also published as: JP2005268379A

Description

本発明は、半導体集積回路において入出力回路の保護回路に関し、特に静電放電保護回路（以下、ＥＳＤ保護回路と記す。）に関する。

半導体集積回路の入出力回路に対するＥＳＤ保護回路の従来用いられてきた基本的な回路構成について、図４を用いて説明する。ＣＭＯＳプロセスにおけるＥＳＤ保護回路は様々な構造や回路が提案されているが、いずれのＥＳＤ保護回路においても共通であるのは、静電ストレス（サージ）の入力がトリガとなって、保護回路が低インピーダンスの導体となる点である。内部回路２を保護するためには、できるだけサージ入力電圧が信号の入出力端子であるＩ／Ｏパッドにおける電圧上昇を抑制し、大電流を保護回路の方に通電することである。

このような機能を具備する素子として、サイリスタ、もしくはＳＣＲ（Silicon Controlled Rectifier）と呼ばれるＰＮＰＮ接合素子が古くから応用されてきた。しかし、一般にＳＣＲはトリガ電圧、すなわち素子を導通状態にせしめるに必要な電圧が数十Ｖと高く、サブミクロンクラスの微細ＩＣの保護には適さない。そこで、下記非特許文献１においては図４に示したような保護回路が提案された。図４に示した回路はＬＶＴＳＣＲ（Low-Voltage Triggering SCR）と呼ばれる。例えば、低電位側電源端子となるＶＳＳパッドに対してＩ／Ｏパッドに正極性のサージが印加された場合を想定する。

トリガＮＭＯＳＦＥＴ３は、通常０．５μｍプロセス以下の微細デバイスでは４〜８Ｖ程度で降伏し、サージ電流はＮ−ウェル抵抗４およびトリガＮＭＯＳ３を介してＶＳＳパッド２３へ流れる。Ｎ−ウェル抵抗４に電流が流れることで、トリガＮＭＯＳＦＥＴ３のドレイン電位がＩ／Ｏパッド２１よりも低くなり、かつ、トリガＮＭＯＳＦＥＴ３が導通状態となったことで、このＮＭＯＳＦＥＴ３のボディ電位がＶＳＳパッドより上昇する。この結果、ＳＣＲ１が導通状態となりし、主たるサージはオン抵抗の低いＳＣＲ１を流れてＩ／Ｏパッド２１電位の上昇を抑制する。

導通状態のＳＣＲ１は極めて低抵抗であるため、素子面積に対するＥＳＤ耐量が極めて高い特徴がある。このため、多くの研究がなされ、ＬＶＴＳＣＲの発展型ともいえる回路構造がいくつか報告されている。図５は、近年報告された代表的なＬＶＳＣＲの改良例として下記(非特許文献２)がある。この回路の特徴は、Ｉ／Ｏパッド２１とＶＳＳパッド２３の間に容量９及び抵抗８とで構成されたＲＣトリガネットワークと称する回路を導入し、サージ入力を検出して、トリガＮＭＯＳＦＥＴ３のターンオンを積極的に促進することにある。また、図４の従来例では、電源線間の保護を別途用意する必要がある上、電源線間保護回路とＩ／Ｏパッド２１とを接続するネットワークが不十分であるが、図５の従来例では、トリガＮＭＯＳＦＥＴ３が電源線間保護回路を兼ねており、例えばＶＤＤパッド２２を基準に正極性のサージが印加された場合でも、ＳＣＲ１を構成するＰＮＰトランジスタのＰＮ接合ダイオードを介して容易にサージを流すことが可能である。また、図４の従来回路では、Ｐ−ｓｕｂ基板をＶＳＳ電位として使用し回路の一部に活用するが、図５の従来回路はトリプルウェル構造を用いて回路全体をディープ−Ｎ−ウェルに内包させるため、基板と回路が完全に分離されている。このため、ノイズの影響の多少についても、図５の回路に改善が見られる。

しかしながら、近年の１０ＧＨｚを超える信号入出力動作（Ｉ／Ｏ動作）においては、パッド容量、つまりパッド面積でさえできる限り小さくする必要があり、保護回路は寄生容量をもたらす存在として敬遠される。ＳＣＲを用いたＥＳＤ保護回路の利点の１つは、回路面積を小さくできるため、保護回路の寄生容量を小さく抑制できる可能性が存在する点である。しかし、ＳＣＲにおける最大の問題点は、そのトリガ電圧が極めて高く、そのままでは実用に供せない点であった。図４に示した従来回路は、ＳＣＲのトリガ電圧を実用域に低下させる技術として画期的であった。しかし、構造的には、Ｎ−ウェル内のＰ＋拡散層とＮ＋拡散層の両方にＩ／Ｏパッドが接続されるため、大きな面積を有するＮ−ウェル容量が寄生容量としてＩ／Ｏパッドに付加されてしまうという欠点がある。Ｉ／Ｏパッドに接続されているＩ／Ｏ回路において高速動作が要求される場合には、この欠点は問題となる。このような寄生容量の点については、図５に示した従来回路の方が有利である。ＲＣトリガネットワークに必要な容量９も１０ｐＦ程度であり、充分小さい。しかし、図５におけるＲＣトリガネットワークはあくまでトリガ用のデバイスであるから、サージ経路としての役割は期待できない。１０ｐＦに相当するＰＮ接合面積は約４μｍ^２以下であり、この接合面積を有するダイオードのＨＢＭ（Human Body Model）−ＥＳＤ耐性は８００Ｖ程度に達するということが下記(非特許文献３)において報告されている。許容できる寄生容量が限定される場合は、全ての寄生容量に関わる構造がサージ経路として機能した方が望ましい。

さらに、ＲＣトリガネットワークの容量９が、Ｉ／Ｏパッドに接続されているため、高速動作するＩ／Ｏ回路においては、容量９のインピーダンスが低下してしまう危険性があり、これにより通常動作においてもトリガを与えかねないという欠点を有する。

また、図５の従来回路では、Ｉ／Ｏパッドに負極性のサージが印加された場合の保護機構が具備されていないため、負のサージについては内部回路を保護できない。

Chattergee and T. Polgreen, "A Low-Voltage Triggering SCR for On-Chip ESD Protection at Output and Input Pads," IEEE Electron Device Lett., vol.12 pp.21-22, 21-22, 1991 T. Nikolaidis and C. Papadas, "A Novel SCR ESD Protection for Triple ウェル CMOS Thechnologies," IEEE Electron Device Lett.," vol.22, pp. 185-187, 2001 C. Richier, et al "Investigation on Different ESD Protection Starategies Devoted to 3.3V RF Applications(2GHz) in a 0.18μm CMOS MOS Process, "Proc. EOS/ESD Symp. 2000, pp.251-259, 2000.

以上述べた様に、従来回路を用いたＥＳＤ保護回路においては、入出力端子となるＩ／Ｏパッドの特性が高速動作の点で十分とは言えず、また、サージの極性によっては保護できないといった問題点があった。このため、本発明においては、アナログ・デジタル混載ＬＳＩにおける入出力端子のＥＳＤ保護において、高耐圧性を損なうことなく高速性を実現する低寄生容量の保護回路の提供を目的とする。

上記目的を達成するために、本発明の請求項１においては、Ｐ型不純物を含むＰ型基板と、当該Ｐ型基板上に形成されたディープＮウェルと、当該ディープＮウェルに包含された第１Ｐウェルと、を含むトリプルウェル構造によって構成されたＳＣＲを、高電位側電源端子、低電位側電源端子、入出力端子に接続したＥＳＤ保護回路であって、
前記ＳＣＲは、
前記第１Ｐウェル内に形成され、該第１Ｐウェルよりも高濃度の不純物を含む第１Ｐ ^＋層と、前記第１Ｐウェル内にあって、かつ該第１Ｐウェルと接合される第１Ｎ ^＋層と、前記ディープＮウェル内に形成され、かつ該ディープＮウェルよりも高濃度の不純物を含む第２Ｎ ^＋層と、前記ディープＮウェル内に形成され、かつ該ディープＮウェルと接合される第２Ｐ ^＋層と、を含み、前記第２Ｐ ^＋層をアノード、前記第２Ｎ ^＋層をＮゲート、前記第１Ｐ ^＋層をＰゲート、前記第１Ｎ ^＋層をカソードとして構成され、
前記ディープＮウェルに包含され、かつ前記第１Ｐウェルとは分離して形成された第２Ｐウェル内に、該第２Ｐウェル内に形成された第３Ｎ ^＋層をドレイン、第４Ｎ ^＋層をソースとし、前記第３Ｎ ^＋層と前記第４Ｎ ^＋層に挟まれた前記第２Ｐウェル領域にゲートが設けられたＮＭＯＳトランジスタを備え、
前記ＮＭＯＳトランジスタの前記ソース及び前記ゲートがダイオード接続されて前記第１Ｐ ^＋層に接続され、前記ＮＭＯＳトランジスタのドレインが前記第２Ｐ ^＋層に接続され、
前記第１Ｎ ^＋層及び前記第２Ｐウェルが前記低電位側電源端子に接続され、前記第２Ｎ ^＋層が前記高電位側電源端子に接続され、前記第２Ｐ ^＋層及び前記第３Ｎ ^＋層が前記入出力端子に接続されることにより、ベース電極が前記低電位側電源に、コレクタ電極が前記高電位側電源に、エミッタ電極が前記入出力端子に接続される、寄生的なＮＰＮバイポーラトランジスタが形成され、
前記高電位側電源端子と前記低電位側電源端子との間に接続された電源線間保護回路を備えている構成について規定している。

請求項２においては、請求項１に記載のＥＳＤ保護回路において、前記入出力端子側に接続された前記ＮＭＯＳトランジスタのソースと、前記第１Ｐ ^＋層との間に抵抗素子を具備する構成について規定している。

請求項３においては、請求項１または請求項２に記載のＥＳＤ保護回路において、前記電源線間保護回路をダイオード接続したＮＭＯＳトランジスタによる構成について規定している。

本発明による実施例１によれば、Ｉ／Ｏパッドに付加される寄生容量をトリガＮＭＯＳのドレイン面積、およびＳＣＲのアノード面積で制御することができ、低寄生容量で高耐量の保護回路を構築できる。また、トリプルウェル構造を用いたＳＣＲと電源線間保護回路およびトリガＮＭＯＳを組み合わせ、電源線間保護回路を経由するサージ経路の通電と、トリガＮＭＯＳのターンオンによる通電によってＳＣＲのターンオンを促進することができる。

さらに、通常動作時においては、ＳＣＲのＮゲートがＶＤＤパッドに接続されているため、ＶＤＤパッドの電位を上回る電位がＩ／Ｏパッドに入力もしくは出力されないかぎり、誤動作する危険はなく、仮にノイズなどの影響で通常動作中にＳＣＲがターンオンしてしまったとしても、Ｉ／Ｏパッドの電位レベルが電源電圧より低下すればＳＣＲは遮断状態を回復する。
また、本発明では、各電源端子基準で正負どちらの極性のサージにおいても内部回路を保護するためのサージ経路を確保することができる。本発明における実施例２、および実施例３に拠れば、本発明の基本構造は複数の異なる拡散層構造で実現可能で、このため回路面積や保護能力、プロセスにおける設計ルールの制約などに応じて柔軟にレイアウトすることが可能である。

このように、本発明の保護回路は、通信用ＬＳＩに代表される高速アナログＬＳＩや高速アナログ・デジタル混載ＬＳＩにおいて、ＧＨｚ以上の高速動作が求められるＩ／Ｏ回路の保護に極めて有効である。

まず、本発明の特徴であるＥＳＤ保護回路の基本的な構成について図１（ａ）により、また、その集積回路の断面を図１（ｂ）により説明する。本発明のＥＳＤ保護回路は、アナログ・デジタル混載用ＣＭＯＳプロセスで一般的に用いられるトリプルウェル構造を利用し、Ｉ／Ｏパッド２１とＳＣＲ１のＰゲート（図１（ａ）におけるＰＧ７）との間にトリガＮＭＯＳ３をダイオード接続して設置したことが第１の従来になかった特徴である。ＳＣＲ１のＮゲート（図１（ａ）におけるＮＧ６）は従来回路と同様にＶＤＤパッド２２に接続する。

また、トリプルウェル構造内にトリガＮＭＯＳ３を構成し、上記のように接続することで、ＶＤＤパッド２２とＩ／Ｏパッド２１間に寄生的なＮＰＮトランジスタ９を構成させたことが第２の際立った特徴である。また、電源線間（ＶＤＤ−ＶＳＳ間）にトリガＮＭＯＳ３とは別に保護回路を具備することが従来技術と異なる第３の点である。図１（ａ）ではダイオード接続したＮＭＯＳ１０で示しているが、電源線間保護素子は、寄生容量の制約を受けないため、充分大きなサイズを選択できる。

このような構造により、本発明のＥＳＤ保護回路は、ＶＤＤパッド２２およびＶＳＳパッド２３基準の電位に対してＩ／Ｏパッド２１に印加される正負どちらのサージについても有効なサージ経路を確保することができる。
また、図１（ｂ）において、Ｉ／Ｏパッド２１に接続される拡散層領域（アノード１７およびドレイン２４）は、ディープ−Ｎ−ウェル（１３）内のＰ＋層（ＰＭＯＳトランジスタにおけるソース・ドレイン層に相当）とＰ−ウェル（１２）内のＮ＋層（ＮＭＯＳトランジスタにおけるソース・ドレイン層に相当）に接続されるため、Ｉ／Ｏパッド２１に接続される寄生容量はウェル容量と無関係となる。発明者による既出願特許「特願２００３−３５９６５６静電放電保護回路（未公開）」によれば、前記Ｉ／Ｏパッド２１に接続される拡散層領域の面積が各々４μｍ^２以下であれば、寄生容量は合計約２２ｆＦ以下となる。前記Ｉ／Ｏパッド２１に接続される拡散層領域の面積を適切に選択することで、Ｉ／Ｏ回路に許容される寄生容量以下に容易に抑制できる。

また、本発明は、ＳＣＲのトリガ機構にも特徴がある。ＶＳＳパッド２３基準に正のサージがＩ／Ｏパッド２１に印加された場合について説明する。図４および図５における従来回路では、サージ入力によりトリガＮＭＯＳ３のドレイン電圧上昇により、ドレイン電界があるレベルに達すると降伏し、電流を通電する。これにより、ＮゲートであるＮＧ６の電位がＩ／Ｏパッド２１の電位より低下し、また、トリガＮＭＯＳ３の降伏により、トリガＮＭＯＳ３のボディ、すなわちＰゲートであるＰＧ７の電位がＶＳＳパッド２３より上昇し、結果としてＳＣＲ１がターンオンする。図５の従来回路では、容量９と抵抗８により、サージ入力直後のＰＧ７の電位を積極的に上昇せしめ、ＳＣＲ１のターンオンをより確実にする手法である。

さらに、本発明においては独立した２経路のトリガ機構を有することも特徴である。すなわち、トリガＮＭＯＳ３と電源線間保護ＮＭＯＳ１０とがサージ入力に対して先ず降伏する。降伏のタイミングは、例えば各々のＮＭＯＳにおけるゲート長の長短で調整可能である。ＶＳＳパッド２３を基準としてＩ／Ｏパッド２１に正極性のサージ入力があったとする。前記従来回路のように、端子電位の上昇によってトリガＮＭＯＳ３と電源線間保護ＮＭＯＳ１０が同時もしくは相前後して降伏する。ＮＭＯＳ３の降伏によりＳＣＲ１のＰＧ７の電位がＶＳＳパッド２３の電位より上昇し、電源線間保護ＮＭＯＳ１０の降伏によってＳＣＲ１のＮＧ６の電位がＩ／Ｏパッドの電位より低下する。これによりＳＣＲ１がターンオンし、内部回路２を保護するのである。

仮に、電源線間保護ＮＭＯＳ１０かＮＭＯＳ３の先行するどちらかの降伏によってＳＣＲ１がターンオンしたが、該ＳＣＲ１のターンオンが不充分で、ＳＣＲ１のサージ通電能力が低下した場合は、Ｉ／Ｏパッド２１の電位が上昇し、降伏していないもう一方のＮＭＯＳが降伏してＳＣＲ１のターンオンを促進する。
このように、トリガ機構を独立の２系統とすることで、ＳＣＲ１のターンオンを確実に実行せしめることができる。

また、ＶＳＳパッド２３を基準として負極性のサージがＩ／Ｏパッド２１に入力された場合は、ＮＭＯＳ３のボディ、すなわちＰ−ウェル１２からＮＭＯＳ３のドレインにいたるＰＮ接合ダイオードがサージパスとなり内部回路２を保護する。ＶＤＤパッド２２を基準に正極性のサージが入力された場合は、Ｉ／Ｏパッド２１からＳＣＲ１のＮＧ６にいたるＰＮ接合ダイオードがサージ経路となる。従来のサージ経路においては、前記「非特許文献３」において開示されているように、典型的なダイオード保護回路（電源とＩ／Ｏパッド間にダイオードを逆バイアス方向に接続し、電源線間に保護回路を具備する。）で、ＶＤＤパッド２２から電源線間保護回路ＮＭＯＳ１０を介し、ＶＳＳパッド２３からＩ／Ｏパッド２１に至るＰＮ接合ダイオードを主たるサージ経路としていた。

これに対し、本発明においては、前記サージ経路に加えて寄生的に構成された寄生ＮＰＮトランジスタ９におけるＰＮ接合ダイオードもサージ経路として働くようにしたことを特徴としている。前記寄生ＮＰＮトランジスタ９のＰＮ接合ダイオードに電流が流れることは、すなわち寄生ＮＰＮトランジスタ９のべース電流が流れたことに相当する。したがって、この寄生ＮＰＮトランジスタ９がターンオンする。この経路は、ＶＤＤパッド２２からＩ／Ｏパッド２１へ直接流れる経路であるから、電源線間保護ＮＭＯＳ１０を介して流れるサージ経路に比べて低抵抗であり、内部回路２の保護に有利である。
このように本発明においては、ＶＤＤパッド２２、ＶＳＳパッド２３のどちらの電源端子を基準とする正負どちらの極性のサージについても、強力に内部回路を保護することができる。

（実施例１）
図１を用いて本発明第１の実施例を説明する。図１（ｂ）は、前項で説明した本発明回路の断面構成を模式的に示す図である。前述のとおり、本発明の保護回路は、ダイオード接続したトリガＮＭＯＳ３をＩ／Ｏパッド２１とＰＧ７の間に接続し、ＮＧ６をＶＤＤパッド２２に接続したＳＣＲ１をＩ／Ｏパッド２１とＶＳＳパッド２３間に接続し、ＶＤＤパッド２２とＶＳＳパッド２３間に電源線間保護ＮＭＯＳ１０を接続することで構成される。図１（ｂ）では電源線間保護ＮＭＯＳ１０を省略している。抵抗８は、トリガＮＭＯＳ３に過剰な電流が流れることを防止するための抵抗で、ＳＣＲ１の通電能力とトリガＮＭＯＳ３の通電能力とから、トリガＮＭＯＳ３がＥＳＤイベント中に破壊されない程度の抵抗値を選ぶことが望ましい。

ディープ−Ｎ−ウェル１３とディープ−Ｎ−ウェル１４は、ともにＶＤＤパッド２２に接続されるため、必ずしも図１（ｂ）に示すように分離する必要はない。ここでは構成の説明上便宜的に分離している。ディープ−Ｎ−ウェル１３内には、Ｐ−ウェル１１を構成し、ディープ−Ｎ−ウェル１３とＰ−ウェル１１内部にそれぞれにＰＮ接合ダイオードを構成する。ディープ−Ｎ−ウェル１３内に構成した第一のＰＮ接合ダイオードのアノード１７をＩ／Ｏパッド２１に、カソード（ＮＧ６）をＶＤＤパッド２２に接続し、Ｐ−ウェル１１内における第二のＰＮ接合ダイオードのカソード１６をＶＳＳパッド２３に接続し、アノード（ＰＧ７）は、トリガＮＭＯＳ３のゲート１８、およびソース２５に接続された抵抗素子８に接続する。

この構造により、第一のＰＮ接合ダイオードのアノード１７をアノードとし、カソードをＮゲート（ＮＧ６）とし、第二のＰＮ接合ダイオードのアノードをＰゲート（ＰＧ７）とし、カソード１６をカソードとするＳＣＲが寄生的に生成される。一方、ディープ−Ｎ−ウェル１４内部にはＰ−ウェル１２を設け、このＰ−ウェル１２内部にトリガＮＭＯＳ３を構成する。ここで、ディープ−Ｎ−ウェル１４はＶＤＤパッド２２に接続され、Ｐウェル１２はＶＳＳパッド２３に接続される。

このような構成により、第１図（ａ）のような回路を構築する。第１図（ｂ）におけるトリガＮＭＯＳ３は、１本のゲートで示されているが、ゲートを２本のフィンガーとし、ゲートで挟まれた領域をドレインとしてＩ／Ｏパッドに接続すれば、一本のゲートフィンガーでＮＭＯＳを構成にする場合に比べ、同じドレイン面積でゲート長が２倍となるため、トリガＮＭＯＳ３の許容電流を増加することができる。ただし、ゲートオーバーラップ容量も２倍となるため、寄生容量の見積もりには注意が必要である。

（実施例２）
次に、図２を用いて本発明第２の実施例を説明する。図２（ａ）は、本発明第２の実施例におけるＥＳＤ保護回路の等価回路であり、図２（ｂ）は、この保護回路の断面構成を模式的に示した図である。図２（ｂ）においても電源線間保護ＮＭＯＳ１０の記述は省略している。本第２の実施例では、第１の実施例で示したトリガＮＭＯＳ３を、ディープ−Ｎ−ウェル１４の内部に構成するのではなく、Ｐ−ｓｕｂ１５基板に直接構成した例である。この場合、第１の実施例で存在したＶＤＤパッド２２とＩ／Ｏパッド２１との間の寄生的な縦型（ヴァーティカル）ＮＰＮトランジスタ９は存在しないが、トリガＮＭＯＳ３の効果は第１の実施例と同様に実現することができる。ディープ−Ｎ−ウェル１４内にトリガＮＭＯＳ３を構成しないため、回路面積の縮小が可能となる。

（実施例３）
図３を用いて、本発明第３の実施例を説明する。本実施例は、前記第１、第２の実施例におけるＳＣＲ１の構成を変更した場合であり、ＳＣＲ１の構成法を、断面の模式図を用いて説明している。したがって、トリガＮＭＯＳ３については、実施例１もしくは実施例２で示した方法と組み合わせることが可能である。図３（ａ）はＳＣＲ１の等価回路であり、図３（ｂ）は前記実施例１及び実施例２で示したＳＣＲ１の構成の再掲であり、ダイオード型と称する事が出来る。図３（ｃ）は、ＳＣＲ１を構成するＰＮＰトランジスタ部３０をＮ−ウェル（２６）内に構成した横型（ラテラル）トランジスタとした例であり、図３（ｄ）は、図３（ｃ）のラテラルＰＮＰトランジスタ３０を包含するＮ−ウェル（２６）を、ＳＣＲ１を構成するＮＰＮトランジスタ３１を包含するディープ−Ｎ−ウェル１３と共通化した例である。図３（ｃ）および、図３（ｄ）のＳＣＲ１は、図３（ｂ）のＳＣＲ１と異なり、独立したＰＮＰトランジスタ３０とＮＰＮトランジスタ３１を配線接続することでＳＣＲ構造を実現している。

本発明によるＥＳＤ保護回路の第１の実施例で、（ａ）等価回路図（ｂ）断面構成図。本発明によるＥＳＤ保護回路の第２の実施例で、（ａ）等価回路図（ｂ）断面構成図。本発明におけるＳＣＲの構成例で（ａ）等価回路（ｂ）ダイオード型の断面構成図、（ｃ）ラテラル／ヴァーティカル混載型１の断面構成図。（ｄ）ラテラル／ヴァーティカル混載型２の断面構成図。ＳＣＲ使用のＥＳＤ保護回路の従来例を示す等価回路図。上記図４の改良型であるＥＳＤ保護回路の従来例を示す等価回路図。

符号の説明

１：ＳＣＲ２：内部回路３：トリガＮＭＯＳ
４：Ｎウェル抵抗５：Ｐウェル抵抗６：Ｎゲート
７：Ｐゲート８：抵抗９：容量
１０：電源線間保護ＮＭＯＳ１１、１２：Ｐウエル
１３、１４：ディープ−Ｎ−ウエル１５：Ｐ−ｓｕｂ
１６：カソード１７：アノード１８：ゲート
１９：ボディ２０：Ｎ−ｓｕｂコンタクト
２１：入出力パッド２２：高電位側電源端子
２３：低電位側電源端子２４：ドレイン
２５：ソース２６：Ｎ−ウエル３０：ＰＮＰトランジスタ
３１：ＮＰＮトランジスタ

Claims

Ｐ型不純物を含むＰ型基板と、当該Ｐ型基板上に形成されたディープＮウェルと、当該ディープＮウェルに包含された第１Ｐウェルと、を含むトリプルウェル構造によって構成されたＳＣＲを、高電位側電源端子、低電位側電源端子、入出力端子に接続したＥＳＤ保護回路であって、
前記ＳＣＲは、
前記第１Ｐウェル内に形成され、該第１Ｐウェルよりも高濃度の不純物を含む第１Ｐ ^＋層と、前記第１Ｐウェル内にあって、かつ該第１Ｐウェルと接合される第１Ｎ ^＋層と、前記ディープＮウェル内に形成され、かつ該ディープＮウェルよりも高濃度の不純物を含む第２Ｎ ^＋層と、前記ディープＮウェル内に形成され、かつ該ディープＮウェルと接合される第２Ｐ ^＋層と、を含み、前記第２Ｐ ^＋層をアノード、前記第２Ｎ ^＋層をＮゲート、前記第１Ｐ ^＋層をＰゲート、前記第１Ｎ ^＋層をカソードとして構成され、
前記ディープＮウェルに包含され、かつ前記第１Ｐウェルとは分離して形成された第２Ｐウェル内に、該第２Ｐウェル内に形成された第３Ｎ ^＋層をドレイン、第４Ｎ ^＋層をソースとし、前記第３Ｎ ^＋層と前記第４Ｎ ^＋層に挟まれた前記第２Ｐウェル領域にゲートが設けられたＮＭＯＳトランジスタを備え、
前記ＮＭＯＳトランジスタの前記ソース及び前記ゲートがダイオード接続されて前記第１Ｐ ^＋層に接続され、前記ＮＭＯＳトランジスタのドレインが前記第２Ｐ ^＋層に接続され、
前記第１Ｎ ^＋層及び前記第２Ｐウェルが前記低電位側電源端子に接続され、前記第２Ｎ ^＋層が前記高電位側電源端子に接続され、前記第２Ｐ ^＋層及び前記第３Ｎ ^＋層が前記入出力端子に接続されることにより、ベース電極が前記低電位側電源に、コレクタ電極が前記高電位側電源に、エミッタ電極が前記入出力端子に接続される、寄生的なＮＰＮバイポーラトランジスタが形成され、
前記高電位側電源端子と前記低電位側電源端子との間に接続された電源線間保護回路を備えていることを特徴とするＥＳＤ保護回路。
請求項１に記載のＥＳＤ保護回路において、
前記入出力端子側に接続された前記ＮＭＯＳトランジスタのソースと、前記第１Ｐ ^＋層との間に抵抗素子を具備することを特徴とするＥＳＤ保護回路。
請求項１または請求項２に記載のＥＳＤ保護回路において、
前記電源線間保護回路をダイオード接続したＮＭＯＳトランジスタで構成したことを特徴とするＥＳＤ保護回路。