CN116564961B - 一种lvtscr器件以及芯片静电放电电路 - Google Patents

一种lvtscr器件以及芯片静电放电电路 Download PDF

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Abstract

本申请公开了一种LVTSCR器件以及芯片静电放电电路，在掺杂类型相同的第二阱区和第四阱区之间设置一个掺杂类型不同的第三阱区，可以使得芯片静电放电电路中等效增加一个寄生电阻，该寄生电阻能够加快器件导通，降低器件触发电压。器件导通时，对掺杂类型不同的相邻两阱区的反向漏电流要求降低，更小的反向漏电流即可形成较大的压降，从而使得器件中寄生三极管结构更容易导通。

Description

一种LVTSCR器件以及芯片静电放电电路
技术领域
本申请涉及半导体器件技术领域，更具体的说，涉及一种LVTSCR器件以及芯片静电放电电路。
背景技术
芯片的静电放电（Electrostatic Discharge，简称ESD）防护设计是每一颗芯片必须具备的。ESD设计的目的在于保证芯片功能正常的情况下，防止静电能量对芯片内部的核心电路或者器件造成损伤。
可控硅晶闸管（Silicon Controlled Rectifier，简称SCR）器件具有高DC阻断，且导通后内部存在PNP和NPN的正反馈寄生电路，使其又具备导通电阻低以及电流泄放能力强的特点。所以SCR器件常被用于ESD保护设计。在初始的SCR器件结构中，器件触发电压（Trigger Voltage，简称Vt）由于SCR器件的高阻断特性，会高出ESD器件设计要求，于是业界设计出了各种低触发电压可控硅晶闸管（Low Trigger Voltage SCR，简称LVTSCR）器件，LVTSCR器件主要目的是降低SCR的触发电压，以满足随着工艺演进，越来越低的器件击穿电压所需的ESD防护设计要求。
除了Vt，ESD保护器件的维持电压（Holding Voltage，简称Vh）也同样重要。过低的维持电压，会导致SCR器件在开启后，可能存在无法关闭的风险。如图1所示，图1为SCR器件的I-V曲线图，SCR器件中ESD设计的设计窗口是否能够满足，主要就在于Vt和Vh的调制。图1中，器件能够正常工作的最高电压为VDDmax，器件的击穿电压为BV，设计窗口为VDDmax与BV之间的电压区间。低的Vt，相对高的Vh，能够在设计窗口不断缩小的情况下得到更好的ESD保护能力和效果。现有的SCR器件中虽然能够在一定程度上降低Vt，对于超低压工作的芯片，其Vt的降低并不能满足需求。
发明内容
有鉴于此，本申请提供了一种LVTSCR器件以及芯片静电放电电路，方案如下：
一种LVTSCR器件，所述LVTSCR器件包括：
半导体基底，具有第一表面；
位于所述第一表面内的阱区结构，包括在第一方向上依次设置的第一阱区、第二阱区、第三阱区和第四阱区；所述第一方向平行于所述第一表面；
在所述第一方向上，所述阱区结构的表面内依次设置有第一重掺杂区至第六重掺杂区；其中，所述第一重掺杂区和第二重掺杂区位于所述第一阱区的表面内；第三重掺杂区的一部分位于所述第一阱区的表面内，另一部分位于所述第二阱区的表面内；第四重掺杂区位于所述第二阱区的表面内；第五重掺杂区位于所述第三阱区的表面内；所述第六重掺杂区位于所述第四阱区的表面内；所述第三重掺杂区和所述第五重掺杂区连接；
栅极，位于所述第三重掺杂区和所述第四重掺杂区之间的第二阱区表面上；
与所述第一重掺杂区和所述第二重掺杂区分别连接的第一电极；
与所述栅极、所述第四重掺杂区以及所述第六重掺杂区分别连接的第二电极；
其中，所述第一重掺杂区、所述第三重掺杂区至所述第五重掺杂区、所述第一阱区和所述第三阱区为第一类型掺杂；所述半导体基底、所述第二重掺杂区、所述第六重掺杂区、所述第二阱区和所述第四阱区为第二类型掺杂。
优选的，在上述LVTSCR器件中，还包括：
浮空栅极，位于所述第二重掺杂区与所述第三重掺杂区之间的第一阱区表面上；
其中，所述浮空栅极与所述第三重掺杂区和所述第五重掺杂区分别连接，且与所述第一电极以及所述第二电极断路。
优选的，在上述LVTSCR器件中，所述浮空栅极与所述栅极位于同一导电层。
优选的，在上述LVTSCR器件中，所述栅极通过第一电阻与所述第二电极连接。
优选的，在上述LVTSCR器件中，所述第一表面上设置有金属结构，所述金属结构包括所述第一电阻。
优选的，在上述LVTSCR器件中，所述阱区结构内具有作为所述第一电阻的阱区内电阻。
优选的，在上述LVTSCR器件中，所述第一表面上设置有金属结构；
其中，所述金属结构包括：所述栅极以及各重掺杂区所连接的走线。
本申请还提供了一种具有上述LVTSCR器件的芯片静电放电电路，所述芯片静电放电电路包括：
位于所述阱区结构内的多个寄生电阻；
位于所述阱区结构内的多个寄生三极管结构，所述多个寄生三极管基于所述多个寄生电阻连接在所述第一电极和所述第二电极之间；
寄生MOS管，所述寄生MOS管基于所述寄生三极管以及所述寄生电阻连接在所述第一电极与所述第二电极之间。
优选的，在上述芯片静电放电电路中，所述多个寄生三极管包括：第一寄生三极管、第二寄生三极管和第三寄生三极管；所述多个寄生电阻包括：第一寄生电阻和第二寄生电阻；所述LVTSCR器件包括：第一阱区至第四阱区；第一重掺杂区至第六重掺杂区；所述第一阱区包括所述第一寄生电阻；所述第三阱区包括所述第二寄生电阻；
所述寄生MOS管的栅极位于第三重掺杂区和第四重掺杂区之间的第二阱区表面上，漏极与所述第一寄生三极管的基极连接，源极与所述第四重掺杂区连接；
所述第一寄生三极管的发射极与第二重掺杂区连接，集电极基于所述第二寄生电阻与所述第六重掺杂区连接；
所述第二寄生三极管的基极基于所述第二寄生电阻与所述第六重掺杂区连接，发射极与所述第四重掺杂区连接，集电极通过所述第一寄生电阻与所述第一重掺杂区连接；
所述第三寄生三极管的基极与所述第五重掺杂区连接，发射极基于所述第二寄生电阻与所述第六重掺杂区连接，集电极与所述第六重掺杂区连接。
优选的，在上述芯片静电放电电路中，所述第二重掺杂区与所述第三重掺杂区之间的第一阱区表面上具有浮空栅极；所述浮空栅极与所述第三重掺杂区和第五重掺杂区分别连接，且与所述第一电极以及所述第二电极断路；
和/或，所述栅极通过第一电阻与所述第二电极连接。
通过上述描述可知，本申请技术方案提供的LVTSCR器件以及芯片静电放电电路中，在掺杂类型相同的第二阱区和第四阱区之间设置一个掺杂类型不同的第三阱区，可以使得芯片静电放电电路中等效增加一个寄生电阻，该寄生电阻能够加快器件导通，降低器件触发电压。器件导通时，对掺杂类型不同的相邻两阱区的反向漏电流要求降低，更小的反向漏电流即可形成较大的压降，从而使得器件中寄生三极管结构更容易导通。
附图说明
为了更清楚地说明本申请实施例或相关技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
本说明书附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本申请可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本申请所能产生的功效及所能达成的目的下，均应仍落在本申请所揭示的技术内容涵盖的范围内。
图1为SCR器件的I-V曲线图；
图2为一种SCR器件的结构示意图；
图3为图2所示SCR器件的等效电路图；
图4为本申请实施例提供的一种LVTSCR器件的结构示意图；
图5为图4所示LVTSCR器件与其等效电路图中元件的对应关系示意图；
图6为图4所示LVTSCR器件的等效电路图；
图7为本申请实施例提供的另一种LVTSCR器件的结构示意图；
图8为图7所示LVTSCR器件与其等效电路图中元件的对应关系示意图；
图9为本申请实施例提供的又一种LVTSCR器件的结构示意图；
图10为图9所示LVTSCR器件与其等效电路图中元件的对应关系示意图；
图11为图9所示LVTSCR器件的等效电路图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请中的实施例进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在不脱离本申请的精神或范围的情况下，在本申请中能进行各种修改和变化，这对于本领域技术人员来说是显而易见的。因而，本申请意在覆盖落入所对应权利要求（要求保护的技术方案）及其等同物范围内的本申请的修改和变化。需要说明的是，本申请实施例所提供的实施方式，在不矛盾的情况下可以相互组合。
参考图2和图3所示，图2为一种SCR器件的结构示意图，图3为图2所示SCR器件的等效电路图，SCR器件包括：
P型掺杂的半导体基底10；
位于半导体基底10表面内的N型阱区11和P型阱区12；N型阱区11和P型阱区12的表面内均设置有重掺杂区14；
其中，N型阱区11表面内的重掺杂区14与正极15连接，P型阱区12表面内的重掺杂区14与负极16连接。N型阱区11表面内的重掺杂区14包括：N+掺杂区（N型重掺杂区）141和P+掺杂区（P型重掺杂区）142。P型阱区12表面内的重掺杂区14包括：N+掺杂区143和P+掺杂区144。
图2所示方式中，为了降低SCR器件的Vt，在N型阱区11和P型阱区12之间设置N+掺杂区145，和/或，在半导体基底10的表面内设置浅沟槽隔离（Shallow Trench Isolation，STI）区域13，使得SCR器件的Vt降低。P型阱区12表面上设置有栅极17，栅极17位于N+掺杂区143和N+掺杂区145之间。
N型阱区11包括寄生电阻RNW，P型阱区12包括寄生电阻RPW，N型阱区11和P型阱区12及其表面内的重掺杂区14可以等效为两个寄生三极管Q1/Q2以及一个寄生NMOS管N1，电路连接关系如图3所示。
结合图2和图3所示，在N型阱区11和P型阱区12之间的N+掺杂区145浮空，以降低N型阱区11和P型阱区12之间的反向击穿电压，从而达到降低SCR器件Vt的效果。而P型阱区12表面上的栅极17将所在区域的STI层进行了隔离，使载流子更加容易的在P型阱区12和浮空的N+掺杂区145聚集，加快SCR器件的导通速度。
图2所示方式虽然能够在一定程度上降低Vt，但是对于超低压工作的芯片，其Vt的降低并不能满足需求。而且图2所示方式中，Vh并未进行调制，对于设计窗口很窄的先进工艺，存在较大不满足设计要求的可能性。
为了解决上述问题，本申请实施例提供了一种LVTSCR器件以及芯片静电放电电路，本申请实施例提供的LVTSCR器件能够对器件的Vt进行调制，降低Vt。进一步的，基于该LVTSCR器件结构进行进一步改进，还能够对器件的Vh进行调制，以同时达到降低Vt，并提高Vh的效果。
为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本申请作进一步详细的说明。
参考图4所示，图4为本申请实施例提供的一种LVTSCR器件的结构示意图，所示LVTSCR器件包括：
半导体基底20，半导体基底20具有第一表面S1；
位于第一表面S1内的阱区结构21，阱区结构21包括在第一方向X上依次设置的第一阱区211、第二阱区212、第三阱区213和第四阱区214；第一方向X平行于第一表面S1；
在第一方向X上，阱区结构21的表面内依次设置有第一重掺杂区221至第六重掺杂区226；其中，第一重掺杂区221和第二重掺杂区222位于第一阱区211的表面内；第三重掺杂区223的一部分位于第一阱区211的表面内，另一部分位于第二阱区212的表面内；第四重掺杂区224位于第二阱区212的表面内；第五重掺杂区225位于第三阱区213的表面内；第六重掺杂区226位于第四阱区214的表面内；第三重掺杂区223和第五重掺杂区225连接；
栅极23，栅极23位于第三重掺杂区223和第四重掺杂区224之间的第二阱区212表面上；
与第一重掺杂区221和第二重掺杂区222分别连接的第一电极24；
与栅极23、第四重掺杂区224以及第六重掺杂区226分别连接的第二电极25；
其中，第一重掺杂区221、第三重掺杂区223至第五重掺杂区225、第一阱区211和第三阱区213为第一类型掺杂；半导体基底20、第二重掺杂区222、第六重掺杂区226、第二阱区212和第四阱区214为第二类型掺杂。
本申请实施例附图中，以第一类型掺杂为N型掺杂，第二类型掺杂为P型掺杂为例进行图示说明。此时，第一阱区211和第三阱区213均为N型阱区，第二阱区212和第四阱区214均为P型阱区，第一重掺杂区221和第三重掺杂区223至第五重掺杂区225为N+掺杂区，第二重掺杂区222和第六重掺杂区226为P+掺杂区。半导体基底20为P型掺杂基底。第一电极24为正极，第二电极25为负极。
显然，其他实施方式中，第一类型掺杂可以为P型掺杂，第二类型掺杂可以为N型掺杂。此时，第一阱区211和第三阱区213均为P型阱区，第二阱区212和第四阱区214均为N型阱区，第一重掺杂区221和第三重掺杂区223至第五重掺杂区225为P+掺杂区，第二重掺杂区222和第六重掺杂区226为N+掺杂区。半导体基底20为N型掺杂基底。第一电极24为负极，第二电极25为正极。
本申请实施例中，第一类型掺杂和第二类型掺杂不同，一者为N型掺杂，另一者为P型掺杂，本申请实施例对于第一类型掺杂和第二类型掺杂的实现方式不做限定。
参考图5和图6所示，图5为图4所示LVTSCR器件与其等效电路图中元件的对应关系示意图，图6为图4所示LVTSCR器件的等效电路图，该结构的LVTSCR器件等效为：位于阱区结构21内的多个寄生电阻；位于阱区结构21内的多个寄生三极管结构，多个寄生三极管基于多个寄生电阻连接在第一电极24和第二电极25之间；寄生MOS管M1，寄生MOS管M1基于寄生三极管以及寄生电阻连接在第一电极24与第二电极25之间。具体的，多个寄生三极管包括：第一寄生三极管Q1、第二寄生三极管Q2和第三寄生三极管Q3；多个寄生电阻包括：第一寄生电阻RWELL1和第二寄生电阻RWELL2。
第一阱区211包括第一寄生电阻RWELL1，第三阱区213包括第二寄生电阻RWELL2。多个寄生电阻还包括：第二阱区212所具有的第三寄生电阻RWELL3和第四阱区214所具有的第四寄生电阻RWELL4。
寄生MOS管M1的栅极23位于第三重掺杂区223和第四重掺杂区224之间的第二阱区212表面上，漏极与第一寄生三极管Q1的基极连接，源极与第四重掺杂区224连接。第一寄生三极管Q1的发射极与第二重掺杂区222连接，集电极基于第二寄生电阻RWELL2与第六重掺杂区226连接；第二寄生三极管Q2的基极基于第二寄生电阻RWELL2与第六重掺杂区226连接，发射极与第四重掺杂区224连接，集电极通过第一寄生电阻RWELL1与第一重掺杂区221连接；第三寄生三极管Q3的基极与第五重掺杂区225连接，发射极基于第二寄生电阻RWELL2与第六重掺杂区226连接，集电极与第六重掺杂区226连接。故图4所示LVTSCR器件的等效电路如图6所示。
其中，上述基于第二寄生电阻RWELL2与第六重掺杂区226连接的实现方式是指依次通过第三寄生电阻RWELL3、第二寄生电阻RWELL2和第四寄生电阻RWELL4与第六重掺杂区226连接。
以图2所示SCR器件结构为例，常规SCR器件中具有两个阱区，为了增大器件的寄生电阻，较为常用的手段是延长P型阱区12的横向尺寸，该方式虽然能够提升寄生电阻，但是会大幅增加器件的尺寸。如何在器件整体尺寸保持在比较合理的范围的前提下，增大器件的寄生电阻是SCR器件领域一个亟待解决的问题。
为了解决上述问题，本申请实施例中，第二阱区212和第四阱区214均为第二类型掺杂，第三阱区213为第一类型掺杂，在第二阱区212和第四阱区214之间设置第三阱区213，相当于在一个第二类型掺杂阱区中进行掺杂，将其分为两部分，该两部分分别作为第二阱区212和第四阱区214，与第二阱区212和第四阱区214掺杂类型不同的第三阱区213能够形成较大的寄生电阻（第二寄生电阻RWELL2），在上述第二类型掺杂阱区的横向宽度尺寸一定情况下，增加较大的寄生电阻，可以使得器件整体尺寸保持在比较合理的范围。
基于图6所示等效电路可知，图4所示LVTSCR器件中，在掺杂类型相同的第二阱区212和第四阱区214之间设置一个掺杂类型不同的第三阱区213，可以使得芯片静电放电电路中等效增加一个较大的第二寄生电阻RWELL2，第二寄生电阻RWELL2能够加快器件导通，降低器件触发电压。器件导通时，对掺杂类型不同的相邻两阱区的反向漏电流要求降低，更小的反向漏电流即可形成较大的压降，从而使得器件中寄生三极管结构更容易导通。
可选的，本申请实施例中，LVTSCR器件还包括位于第一表面S1内的浅沟槽隔离27，可以基于栅极屏蔽浅槽隔离技术，实现器件Vh的调制，以提高Vh。
参考图7和图8所示，图7为本申请实施例提供的另一种LVTSCR器件的结构示意图，图8为图7所示LVTSCR器件与其等效电路图中元件的对应关系示意图，在图4所示LVTSCR器件基础上，图7和图8所示LVTSCR器件还包括：浮空栅极26，浮空栅极26位于第二重掺杂区222与第三重掺杂区223之间的第一阱区211表面上；其中，浮空栅极26与第三重掺杂区223和第五重掺杂区225分别连接，且与第一电极24以及第二电极25断路。图7和图8所述LVTSCR器件的等效电路与图6相同。
图7和图8所示LVTSCR器件中，在第一阱区211的表面上设置有浮空栅极26，可以降低寄生PNP管的电流放大系数，从而抑制SCR器件导通后的正反馈效应，使得Vh提高。由于SCR器件正反馈效应与PNP管和NPN管的放大系数的乘积成正比关系，正反馈越强，负阻（snap back）效应发生时，回滞深度更深，Vh就相应更低，而该方式能够抑制正反馈效应，故可以提高Vh。该方式能够同时对器件Vt和Vh进行调制，降低Vt的同时提高Vh，使得SCR器件在更窄的ESD设计窗口中，仍然能够达到设计要求。
当未设置浮空栅极26时，第二重掺杂区222与第三重掺杂区223之间具有浅沟槽隔离27，当设置浮空栅极26时，第二重掺杂区222与第三重掺杂区223之间基于浮栅26将浅沟槽隔离层进行工艺上的阻挡，使得浅沟槽隔离工艺无法在该区域形成浅沟槽隔离。
本申请实施例中，浮空栅极26与栅极23位于同一导电层，这样，通过同一导电层进行图形化设计，即可同步制备浮空栅极26和栅极23，从而简化器件制作工艺，降低器件制作成本。
参考图9-图11所示，图9为本申请实施例提供的又一种LVTSCR器件的结构示意图，图10为图9所示LVTSCR器件与其等效电路图中元件的对应关系示意图，图11为图9所示LVTSCR器件的等效电路图，在上述任一种实时方式的基础上，图9-图11所示方式中，栅极23通过第一电阻R1与第二电极25连接。
通过设置第一电阻R1，利用栅极电阻耦合技术（即栅极23与第一电阻R1耦合），栅极23串接第一电阻R1后，连接到第二电极25，能够进一步降低器件的Vt。
需要说明的是，可以在图4所示器件基础上设置第一电阻R1，也可以在图8所示器件基础上设置第一电阻R1，也就是说，本申请实施例中，在图4所示器件基础上，LVTSCR器件可以同时设置第一电阻R1和浮空栅极26，也可以仅设置第一电阻R1或浮空栅极26。
本申请实施例中，第一表面S1上设置有金属结构，金属结构包括第一电阻R1。该方式利用器件表面上的金属结构形成第一电阻R1，以简化器件制作工艺，降低器件制作成本。
在本申请实施例的一些实施方式中，也可以设置阱区结构21内具有作为第一电阻R1的阱区内电阻，可以通过在阱区结构21内通过阱区结构21内掺杂区域的设计形成所需的第一电阻R1。该方式，利用阱区结构空间制备第一电阻R1，能够提高器件集成度。
本申请实施例中可以基于需求选择第一电阻R1的设计方式，不局限于基于器件表面金属结构或是阱内电阻实现第一电阻R1，还可以采用其他方式，如多晶硅电阻实现第一电阻R1等方式，本申请实施例对于第一电阻R1的实现方式不做限定。
在本申请实施例的一些实施方式中，第一表面S1上设置有金属结构；其中，金属结构包括：栅极23以及各重掺杂区所连接的走线。一般的，在器件的表面上具有多层依次层叠的金属层，金属层之间具有绝缘层。这些金属层可以用于制备器件上方的电极结构以及各种走线，走线用于实现器件的电路互连。该方式采用器件表面上的金属结构制备栅极23以及各重掺杂区所连接的走线，能够提高器件集成度。其他实施方式中，也可以通过外部打线方式实现器件中的电路互连。
基于上述实施例，本申请另一实施例还提供了一种芯片静电放电电路，该芯片静电放电电路包括上述实施例任一种实施方式所提供的LVTSCR器件。
LVTSCR器件的结构可以参考上述实施例附图所示，该芯片静电放电电路包括：
位于阱区结构内的多个寄生电阻；
位于阱区结构内的多个寄生三极管结构，多个寄生三极管基于多个寄生电阻连接在第一电极24和第二电极25之间；
寄生MOS管M1，寄生MOS管M1基于寄生三极管以及寄生电阻连接在第一电极24与第二电极25之间。
芯片静电放电电路采用上述实施例中的LVTSCR器件，在掺杂类型相同的第二阱区212和第四阱区214之间设置一个掺杂类型不同的第三阱区213，可以使得芯片静电放电电路中等效增加一个第二寄生电阻RWELL2，第二寄生电阻RWELL2能够加快器件导通，降低器件触发电压。器件导通时，对掺杂类型不同的相邻两阱区的反向漏电流要求降低，更小的反向漏电流即可形成较大的压降，从而使得器件中寄生三极管结构更容易导通。
本申请实施例的一些实施方式中，芯片静电放电电路可以如图6所示，如上述，多个寄生三极管包括：第一寄生三极管Q1、第二寄生三极管Q2和第三寄生三极管Q3；多个寄生电阻包括：第一寄生电阻RWELL1和第二寄生电阻 RWELL2；LVTSCR器件包括；第一阱区211至第四阱区214；第一重掺杂区221至第六重掺杂区226；第一阱区211包括第一寄生电阻RWELL1；第三阱区包括第二寄生电阻RWELL2。如上述多个寄生电阻还包括第三寄生电阻RWELL3和第四寄生电阻RWELL4。第二阱区212包括第三寄生电阻RWELL3，第四阱区214包括第四寄生电阻RWELL4。
寄生MOS管M1的栅极23位于第三重掺杂区223和第四重掺杂区224之间的第二阱区212表面上，漏极与第一寄生三极管Q1的基极连接，源极与第四重掺杂区224连接；第一寄生三极管Q1的发射极与第二重掺杂区222连接，集电极基于第二寄生电阻RWELL2与第六重掺杂区226连接；第二寄生三极管Q2的基极基于第二寄生电阻RWELL2与第六重掺杂区226连接，发射极与第四重掺杂区224连接，集电极通过第一寄生电阻RWELL1与第一重掺杂区221连接；第三寄生三极管Q3的基极与第五重掺杂区225连接，发射极基于第二寄生电阻RWELL2与第六重掺杂区226连接，集电极与第六重掺杂区226连接。
可选的，第二重掺杂区222与第三重掺杂区223之间的第一阱区211表面上具有浮空栅极26；浮空栅极26与第三重掺杂区223和第五重掺杂区225分别连接，且与第一电极24以及第二电极25断路；和/或，栅极23通过第一电阻R1与第二电极25连接。
芯片静电放电电路采用上述实施例中的LVTSCR器件，能够降低Vt，提高Vh，能够在设计窗口不断缩小的情况下得到更好的ESD保护能力以及效果。
本说明书中各个实施例采用递进、或并列、或递进和并列结合的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的芯片静电放电电路而言，由于其与实施例公开的LVTSCR器件相对应，所以描述的比较简单，相关之处参见LVTSCR器件相关部分说明即可。
需要说明的是，在本申请的描述中，需要理解的是，附图和实施例的描述是说明性的而不是限制性的。贯穿说明书实施例的同样的附图标记标识同样的结构。另外，处于理解和易于描述，附图可能夸大了一些层、膜、面板、区域等厚度。同时可以理解的是，当诸如层、膜、区域或基板的元件被称作“在”另一元件“上”时，该元件可以直接在其他元件上或者可以存在中间元件。另外，“在…上”是指将元件定位在另一元件上或者另一元件下方，但是本质上不是指根据重力方向定位在另一元件的上侧上。
术语“上”、“下”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。当一个组件被认为是“连接”另一个组件，它可以是直接连接到另一个组件或者可能同时存在居中设置的组件。
还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种LVTSCR器件，其特征在于，所述LVTSCR器件包括：
半导体基底，具有第一表面；
位于所述第一表面内的阱区结构，包括在第一方向上依次设置的第一阱区、第二阱区、第三阱区和第四阱区；所述第一方向平行于所述第一表面；
在所述第一方向上，所述阱区结构的表面内依次设置有第一重掺杂区至第六重掺杂区；其中，所述第一重掺杂区和第二重掺杂区位于所述第一阱区的表面内；第三重掺杂区的一部分位于所述第一阱区的表面内，另一部分位于所述第二阱区的表面内；第四重掺杂区位于所述第二阱区的表面内；第五重掺杂区位于所述第三阱区的表面内；所述第六重掺杂区位于所述第四阱区的表面内；所述第三重掺杂区和所述第五重掺杂区连接；
栅极，位于所述第三重掺杂区和所述第四重掺杂区之间的第二阱区表面上；
与所述第一重掺杂区和所述第二重掺杂区分别连接的第一电极；
与所述栅极、所述第四重掺杂区以及所述第六重掺杂区分别连接的第二电极；
其中，所述第一重掺杂区、所述第三重掺杂区至所述第五重掺杂区、所述第一阱区和所述第三阱区为第一类型掺杂；所述半导体基底、所述第二重掺杂区、所述第六重掺杂区、所述第二阱区和所述第四阱区为第二类型掺杂；
所述LVTSCR器件等效为：位于所述阱区结构内的多个寄生电阻；位于所述阱区结构内的多个寄生三极管结构，所述多个寄生三极管基于所述多个寄生电阻连接在所述第一电极和所述第二电极之间；寄生MOS管，所述寄生MOS管基于所述寄生三极管以及所述寄生电阻连接在所述第一电极与所述第二电极之间；所述寄生MOS管的栅极位于所述第三重掺杂区和所述第四重掺杂区之间的第二阱区表面上。
2.根据权利要求1所述的LVTSCR器件，其特征在于，还包括：
浮空栅极，位于所述第二重掺杂区与所述第三重掺杂区之间的第一阱区表面上；
其中，所述浮空栅极与所述第三重掺杂区和所述第五重掺杂区分别连接，且与所述第一电极以及所述第二电极断路。
3.根据权利要求2所述的LVTSCR器件，其特征在于，所述浮空栅极与所述栅极位于同一导电层。
4.根据权利要求1所述的LVTSCR器件，其特征在于，所述栅极通过第一电阻与所述第二电极连接。
5.根据权利要求4所述的LVTSCR器件，其特征在于，所述第一表面上设置有金属结构，所述金属结构包括所述第一电阻。
6.根据权利要求4所述的LVTSCR器件，其特征在于，所述阱区结构内具有作为所述第一电阻的阱区内电阻。
7.根据权利要求1所述的LVTSCR器件，其特征在于，所述第一表面上设置有金属结构；
其中，所述金属结构包括：所述栅极以及各重掺杂区所连接的走线。
8.一种具有如权利要求1-7任一项所述LVTSCR器件的芯片静电放电电路，其特征在于，所述芯片静电放电电路包括：
位于所述阱区结构内的多个寄生电阻；
位于所述阱区结构内的多个寄生三极管结构，所述多个寄生三极管基于所述多个寄生电阻连接在所述第一电极和所述第二电极之间；
寄生MOS管，所述寄生MOS管基于所述寄生三极管以及所述寄生电阻连接在所述第一电极与所述第二电极之间；所述寄生MOS管的栅极位于所述第三重掺杂区和所述第四重掺杂区之间的第二阱区表面上。
9.根据权利要求8所述的芯片静电放电电路，其特征在于，所述多个寄生三极管包括：第一寄生三极管、第二寄生三极管和第三寄生三极管；所述多个寄生电阻包括：第一寄生电阻和第二寄生电阻；所述LVTSCR器件包括：第一阱区至第四阱区；第一重掺杂区至第六重掺杂区；所述第一阱区包括所述第一寄生电阻；所述第三阱区包括所述第二寄生电阻；
所述寄生MOS管的漏极与所述第一寄生三极管的基极连接，源极与所述第四重掺杂区连接；
所述第一寄生三极管的发射极与第二重掺杂区连接，集电极基于所述第二寄生电阻与所述第六重掺杂区连接；
所述第二寄生三极管的基极基于所述第二寄生电阻与所述第六重掺杂区连接，发射极与所述第四重掺杂区连接，集电极通过所述第一寄生电阻与所述第一重掺杂区连接；
所述第三寄生三极管的基极与所述第五重掺杂区连接，发射极基于所述第二寄生电阻与所述第六重掺杂区连接，集电极与所述第六重掺杂区连接。
10.根据权利要求9所述的芯片静电放电电路，其特征在于，所述第二重掺杂区与所述第三重掺杂区之间的第一阱区表面上具有浮空栅极；所述浮空栅极与所述第三重掺杂区和第五重掺杂区分别连接，且与所述第一电极以及所述第二电极断路；
和/或，所述栅极通过第一电阻与所述第二电极连接。
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