CN1354516A - 静电放电防护元件及相关的电路 - Google Patents

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本发明提出一种ESD防护元件以及相关的ESD防护电路。本发明的ESD防护元件是以冗余的栅结构来取代公知LVTSCR中ESD电流必须绕行经过的STI层。如此,冗余的栅结构一方面可以提供掺杂区的隔离效果,另一方面,又不会阻碍了ESD事件发生时ESD电流的放电路径。可以提高了LVTSCR的导通速度与ESD耐受力。

Description

静电放电防护元件 及相关的电路
本发明涉及一种低电压触发的半导体控制整流器(Low-voltageTriggering semiconductor control rectier，LVTSCR)以及相关的电路，特别涉及一种适用于浅沟道隔离(shallow trench isolation，STI)制造工艺的LVTSCR与电路。
随着制造工艺技术的进步，静电放电(ESD)已经是集成电路(IC)的可靠度的主要考虑之一。尤其是半导体制造技术进入深次微米时代(deep submicronregime)后，缩小尺寸(scaled-down)的晶体管以及较薄的栅氧化层等相对于ESD应力而言都是比较脆弱的。因此，在IC的输出入端便必须设置ESD防护电路，用以保护IC中的元件免于遭受ESD损害。
参照图1，图1为一传统的LVTSCR的剖面图。图1中的LVTSCR是由一个侧向的半导体控制整流器(lateral semiconductor control rectifier，LSCR)以及一个NMOS晶体管组合而成。LSCR由P+掺杂区14、N型阱10、P型基底12以及N+掺杂区16所构成，以P+掺杂区14为阳极(anode)，以N+掺杂区16为阴极(cathode)。NMOS晶体管有一栅结构20、N+掺杂区16以及N+掺杂区18，可以用来降低LSCR触发时的电压，所以称为LVTSCR。以传统的场氧化层(field oxide，FOX)制造工艺制作LVTSCR时，掺杂区之间便以场氧化层26加以隔绝。图1中的虚线与箭头表示当ESD事件发生时的电流路径。ESD电流由阳极开始，经过场氧化层26下方，到阴极而释放。
然而，随着制造工艺的演进，比较先进的制造工艺中已经运用STI制造工艺来取代场氧化层制造工艺。参照图2，图2为图1中的FOX层以STI层取代后的结构示意图。STI制造工艺好处之一是半导体芯片的表面比较平坦。但是，为了达到隔离的效果，浅沟道便不得不有一定的深度，而且往往比重掺杂区的深度来的深，如图2所示。如此，在ESD事件发生时，由阳极出发的ESD电流必须绕过STI层30，才可以到达阴极，与图1中的ESD电流路径相比较，图2中的电流路径明显的比较长，所以，相对的，图2中以STI制造工艺所制造的LVTSCR将较难快速排放ESD电流。
有鉴于此，本发明的主要目的，在于提供一种适用于STI制造工艺的LVTSCR以及相关的电路，可以增进LVTSCR的静电放电耐受力与导通速度。
根据上述的目的，本发明提出一种ESD防护元件。该ESD防护元件包含有一第一导电型的第一阱区、一第二导电型的第二阱区、一第一导电型的金属氧化物半导体晶体管、一第二导电型的第一掺杂区、一第一导电型的第二掺杂区以及一冗余栅。该第二阱区邻接于该第一阱区，与该第一阱区形成一接面。该金属氧化物半导体晶体管包含有一控制栅、一第一导电型的第一漏/源极区以及一第一导电型的第二漏/源极区。控制栅设于该第二阱区上。该第一漏/源极区形成于该接面上。该第二漏/源极区形成于该第二阱区表面，耦合于一第一接合垫。该第一掺杂区耦合于一第二接合垫，形成于该第一阱区的表面，与该第一阱区、该第二阱区以及该第二漏/源极构成一侧向半导体控制整流器。该第二掺杂区形成于该第一掺杂区与该第一漏/源极区之间的第一阱区表面。该冗余栅设于该第二掺杂区与该第一漏/源极区之间的第一阱区表面。
本发明另提供一种ESD防护电路，耦合于一第一接合垫以及一第二接合垫之间。该ESD防护电路包含有一LVTSCR以及一静电放电检测电路。该LVTSCR包含有一第一导电型的第一阱区、一第二导电型的第二阱区、一第一导电型的金属氧化物半导体晶体管、一第二导电型的第一掺杂区、一第一导电型的第二掺杂区以及一冗余栅。该第二阱区邻接于该第一阱区，与该第一阱区形成一接面。该金属氧化物半导体晶体管包含有一控制栅、一第一导电型的第一漏/源极区以及一第二导电型的第一掺杂区。该控制栅设于该第二阱区上。该第一漏/源极区形成于该接面上。该第二漏/源极区形成于该第二阱区表面，作为一第一电极，耦合至该第一接合垫、该第一掺杂区形成于该第一阱区的表面，作为一第二电极，耦合至该第二接合垫，且与该第一阱区、该第二阱区以及该第二漏/源极构成一侧向半导体控制整流器。该第二掺杂区，形成于该第一掺杂区与该第一漏/源极区之间的第一阱区表面。该冗余栅设于该第二掺杂区与该第一漏/源极区之间的第一阱区上。该静电放电检测电路，用以检测发生于该第一接合垫以及该第二接合垫之间的一静电放电事件，以控制该控制栅，并触发该低电压触发的半导体控制整流器排放静电放电电流。
本发明的优点在于第一接合垫到第二接合垫之间，或是说第一电极到第二电极之间并没有STI层作为隔绝物，所以，ESD电流是以一比较短的放电路径放电。因此，本发明的ESD防护元件具有一快速的导通速度与良好的ESD耐受力。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明。
图1为一传统制程的LVTSCR的剖面图；
图2为图1中的FOX层以STI层取代后的结构示意图；
图3a为依据本发明的一个NMOS触发的LVTSCR；
图3b为图3a的电路代表符号；
图4a为依据本发明的一个PMOS触发的LVTSCR；
图4b为图4a的电路代表符号；
图5a为一依据本发明实施的ESD防护电路示意图；
图5b为图5a的一个实施例：
图6a为一同时运用本发明在I/O接合垫与VSS之间以及I/O接合垫与VDD之间的ESD防护电路的示意图；
图6b为图6a的一个实施例；
图7a为运用本发明的nSCR作成的电源线间ESD防护电路的示意图；
图7b为图7a的一种实施例；
图8a为运用本发明的pSCR作成的电源线间ESD防护电路的示意图；以及
图8b为图8a的一种实施例。
本发明的精神在于以冗余的栅结构来取代公知LVTSCR中ESD电流必须绕行经过的STI层，如此，冗余的栅结构一方面可以提供掺杂区的隔离效果，另一方面，又不会阻碍了ESD事件发生时ESD电流的放电路径。所以，提高了LVTSCR的导通速度与ESD耐受力。
参阅图3a以及图3b，图3a为依据本发明的一个NMOS触发的LVTSCR，图3b为图3a的电路代良符号图3a中的LVTSCR是以一个NMOS来触发，简称为nSCR。nSCR制作在一个P型基底40上，包含有的一个N型阱42以及一个P型阱44。
P型阱44中设有一P+掺杂区58，作为P型阱44的电性接触点。触发用的NMOS也设于P型阱44中，包含有一个控制栅56以及两个作为源极以及漏极的N+掺杂区(60与54)。N+掺杂区54设于N型阱42与P型阱44所形成的PN接面上。N+掺杂区60与P+掺杂区58之间以STI层62相隔离。
N型阱42中设有一N+掺杂区46，作为N型阱42的电性接触点，以及一P+掺杂区48。P+掺杂区48与N+掺杂区46以STI层62相隔绝。冗余栅52以及N+掺杂区50设于N型阱42中，用以隔绝P+掺杂区48与N+掺杂区54。由于冗余栅52的存在，使得该SCR元件的电流路径中，没有STI隔离层的阻挡，因而可以使该SCR元件具有较快的导通速度，用来释放ESD电流。
如图3a所示，P+掺杂区48、N型阱42、P型阱44以及N+掺杂区60构成了一个侧向的SCR。P+掺杂区48与N+掺杂区46彼此相耦合，作为nSCR的阳极。N+掺杂区60与P+掺杂区58相耦合，作为nSCR的阴极。图3b标示了nSCR的符号，同时也以符号C表示了控制栅56是位于P型阱44，而冗余栅52以符号D表示，是位于N型阱42。
NMOS的控制栅56可以耦合至一ESD检测电路。ESD检测电路负责检测ESD事件的发生，并相对应的控制NMOS的控制栅56，触发nSCR以释放ESD应力。
冗余栅52可以耦合至VSS或是VDD，甚至是呈现电浮动的状态，均不至于影响到ESD电流在该nSCR元件内的电流路径。
图3a中的虚线与箭头表示当ESD事件发生时，ESD电流在该SCR元件内的放电路径。由图3a中可知，ESD放电路径中，并没有STI层存在。所以本发明的nSCR可以具有快速的导通速度与良好的ESD耐受力。
相同的道理，本发明也可以运用于以PMOS作为触发晶体管的LVTSCR。如图4a所示，图4a为依据本发明的一个PMOS触发的LVTSCR。控制栅56′设于N型阱42′中，冗余栅52′设于P型阱44′而图4b为图4a的电路代表符号，控制栅以符号C表示，而冗余栅以符号D表示。ESD电流一样可以由阳极流到阴极，而不会绕行任何的STI层。
P型基底40可以用一N型基底取代，并不影响本发明的功能。同时，本发明也可以适用于SOI的结构，即为用一绝缘层取代图3a中的P型基底40，都可以达到本发明的目的。
参照图5a，图5a为一依据本发明实施的ESD防护电路示意图。本发明的nSCR的阴极耦合至VSS。nSCR的阳极以及冗余栅均耦合到一输出入接合垫(input/output pad，I/O pad)80，ESD检测电路84负责检测是否有ESD事件发生在I/O接合垫80上。当ESD事件发生时，ESD检测电路84会暂时的拉高nSCR的控制栅的电压，以触发nSCR导通以排放ESD电流。藉此保护内部电路82。图5b为图5a的一个实施例。ESD检测电路84以一个RC电路构成，包含有一个电阻R以及相串联的电容C，而nSCR的控制栅耦合至电阻R与电容C之间的串接点。
除了保护内部电路免于受I/O接合垫对VSS的ESD事件伤害外，本发明也可以运用在I/O接合垫与VDD之间，防止内部电路受I/O接合垫对VDD的ESD事件伤害。图6a为一同时运用本发明于I/O接合垫与VSS之间以及I/O接合垫与VDD之间的ESD防护电路的示意图。VDD与I/O接合垫80之间的ESD防护电路使用了一个本发明的pSCR以及一个ESD检测电路，pSCR的阳极耦合至VDD，pSCR的阴极与冗余栅耦合至I/O接合垫。ESD检测电路86控制pSCR的控制栅，以触发pSCR导通排放ESD电流。藉此保护内部电路82。图6b为图6a的一个实施例  ESD检测电路86以一个RC电路构成，包含有一个电阻R以及相串联的电容C。而pSCR的控制栅耦合至电阻R与电容C之间的串接点。
本发明的ESD防护电路可以用以防护发生于电源线之间的ESD事件，如图7a所示。图7a为运用本发明的nSCR作成的电源线间ESD防护电路的示意图。图7b为图7a的一种实施例。nSCR的阴极耦合至VSS，nSCR的阳极与冗余栅均耦合至VDD。ESD检测电路90以一个RC电路加上一个反向器构成。RC电路包含有一个电阻R以及相串联的电容C。反向器INV的输入端接至电阻R与电容C之间的串接点，反向器INV的输出端则负责驱动nSCR的控制栅。
相同的道理，电源线间的ESD防护电路也可以用本发明的pSCR来作为主要的ESD防护元件，如图8a所示。图8a为运用本发明的pSCR作成的电源线间ESD防护电路的示意图。图8b为图8a的一种实施例。pSCR的阳极耦合至VDD，pSCR的阴极与冗余栅均耦合至VSS，ESD检测电路94以一个RC电路加上两个串接反向器(INV 1与INV 2)构成。RC电路包含有一个电阻R以及相串联的电容C。反向器INV I的输入端接至电阻R与电容C之间的串接点，反向器INV 2的输出端则负责驱动nSCR的控制栅。
本发明虽以较佳实施例揭露如上，然其并非用以限定本发明，任何本领域的技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围应当以权利要求范围所界定的为准。

Claims (24)

1.一种静电放电防护元件，包含有：
一第一导电型的第一阱区；
一第二导电型的第二阱区，邻接于该第一阱区，与该第一阱区形成一接面；
一第一导电型的金属氧化物半导体晶体管，包含有：
一控制栅，设于该第二阱区上；
一第一导电型的第一漏/源极区，形成于该接面上；以及
一第一导电型的第二漏/源极区，形成于该第二阱区表面，耦合于一第一接合垫；
一第二导电型的第一掺杂区，耦合于一第二接合垫，形成于该第一阱区的表面，与该第一阱区、该第二阱区以及该第二漏/源极构成一侧向半导体控制整流器；
一第一导电型的第二掺杂区，形成于该第一掺杂区与该第一漏/源极区之间的第一阱区表面；以及
一冗余栅，设于该第二掺杂区与该第一漏/源极区之间的第一阱区上。
2.如权利要求1的静电放电防护元件，其中，该第一阱区与该第二阱区形成在一基板上。
3.如权利要求2的静电放电防护元件，其中，该基底为第一导电型半导体、第二导电型半导体或是绝缘体。
4.如权利要求1的静电放电防护元件，其中，该元件另包含有一第一导电型的第一接触区，形成在该第一阱区表面，耦合于该第二接合垫。
5.如权利要求4的静电放电防护元件，其中，该第一接触区与该第二掺杂区之间的第一阱区表面设有一浅沟道隔离区，以使该第一接触区与该第二掺杂区相隔绝。
6.如权利要求1的静电放电防护元件，其中，该元件另包含有一第二导电型的第二接触区，形成于该第二阱区表面，耦合于该第一接合垫。
7.如权利要求6的静电放电防护元件，其中，该第二接触区与该第二漏/源极区之间的第二阱区表面设有一浅沟道隔离区，以使该第二接触区与该第二漏/源极区相隔绝。
8.如权利要求1的静电放电防护元件，其中，该冗余栅为电浮动、耦合于该第一接合垫、或是耦合于该第二接合垫。
9.如权利要求1的静电放电防护元件，其中，当一静电放电事件于该第一以及第二接合垫发生时，一静电放电检测电路控制该控制栅，以触发该侧向半导体控制整流器，并释放静电应力。
10.如权利要求1的静电放电防护元件，其中，该第一导电型为P型，该第二导电型为N型。
11.如权利要求1的静电放电防护元件，其中，该第一导电型为N型，该第二导电型为P型。
12.一种静电放电防护电路，耦合于一第一接合垫以及一第二接合垫之间，包含有：
一低电压触发的半导体控制整流器，包含有：
一第一导电型的第一阱区；
一第二导电型的第二阱区，邻接于该第一阱区，与该第一阱区形成一接面；
一第一导电型的金属氧化物半导体晶体管，包含有：
一控制栅，设于该第二阱区上；
一第一导电型的第一漏/源极区，形成于该接面上；
一第一导电型的第二漏/源极区，形成于该第二阱区表面，作为一第一电极，耦合至该第一接合垫；
一第二导电型的第一掺杂区，形成于该第一阱区的表面，作为一第二电极，耦合至该第二接合垫，且与该第一阱区、该第二阱区以及该第二漏/源极构成一侧向半导体控制整流器；
一第一导电型的第二掺杂区，形成于该第一掺杂区与该第一漏/源极区之间的第一阱区表面；以及
一冗余栅，设于该第二掺杂区与该第一漏/源极区之间的第一阱区上；以及
一静电放电检测电路，用以检测发生于该第一接合垫以及该第二接合垫之间的一静电放电事件，以控制该控制栅，并触发该低电压触发的半导体控制整流器释放静电放电应力。
13.如权利要求12的静电放电防护电路，其中，该第一导电型为N型，该第二导电型为P型。
14.如权利要求13的静电放电防护电路，其中，该第二接合垫为一输出入接合垫，该第一接合垫为一低电源接合垫。
15.如权利要求13的静电放电防护电路，其中，该第二接合垫为一高电源接合垫，该第一接合垫为一低电源接合垫。
16.如权利要求15的静电放电防护电路，其中，该静电放电检测电路包含有：
一电阻电容电路，耦合在该第一接合垫与该第二接合垫之间，包含有串接的一电阻以及一电容；以及
一反向器，包含有一输入耦合至该电阻与电容的串接点，以及一输出耦合至该控制栅。
17.如权利要求12的静电放电防护电路，其中，该静电放电检测电路包含有一电阻电容电路，包含有串接的一电阻以及一电容，且该电阻电容电路耦合于该第一接合垫与该第二接合垫。
18.如权利要求17的静电放电防护电路，其中，该控制栅是耦合至该电阻与该电容之间的接点。
19.如权利要求12的静电放电防护电路，其中，该冗余栅为电浮动、耦合于该第一接合垫、或是耦合于该第二接合垫。
20.如权利要求12的静电放电防护电路，其中，该第一导电型为P型，该第二导电型为N型。
21.如权利要求20的静电放电防护电路，其中，该第一接合垫为一高电源接合垫，该第二接合垫为一输出入接合垫。
22.如权利要求20的静电放电防护电路，其中，该第一接合垫为一高电源接合垫，该第二接合垫为一低电源接合垫。
23.如权利要求22的静电放电防护电路，其中，该静电放电检测电路包含有：
一电阻电容电路，耦合于该第一接合垫与该第二接合垫之间，包含有串接的一电阻以及一电容；以及
一驱动器，用以检测该电阻与电容的串接点的电压，并驱动该控制栅。
24.如权利要求23的静电放电防护电路，其中，该驱动器是以两个串接的反向器所构成。
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