CN1450638A

CN1450638A - 双向过电压与静电放电防护装置

Info

Publication number: CN1450638A
Application number: CN 02106160
Authority: CN
Inventors: 陈伟梵
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 2002-04-05
Filing date: 2002-04-05
Publication date: 2003-10-22
Anticipated expiration: 2022-04-05
Also published as: CN1228843C

Abstract

本发明涉及一种双向过电压与静电放电防护装置，用于一输出/输入端。其包括P型半导体层、第一N型导电层、第二N型导电层、第一P型掺杂区、第一N型掺杂区、第二P型掺杂区及第二N型掺杂区。第一N型导电层及第二N型导电层分开地设于P型半导体层的表面。第一P型掺杂区以及第一N型掺杂区均设于第一N型导电层的表面。第二P型掺杂区及第二N型掺杂区均设于第二N型导电层的表面。第一N掺杂区是耦合至一输出输入端接合焊垫，第二N掺杂区是耦合至一电源线。不论正或负电压的信号均以通过该输出输入端接合焊垫传送。当输出输入端接合焊垫上的电压超过一定范围时，双向防护装置便导通而释放应力，保护一内部电路。

Description

双向过电压与静电放电防护装置

技术领域

本发明涉及一种集成电路上的过电压(electrical overstress，EOS)与静电放电(electrostatic discharge，ESD)防护装置，特别涉及一种双向(bi-directional)的EOS/ESD防护元件。

背景技术

随着集成电路(integrated circuit，IC)的发展，IC的集成度越来越高，其中的元件越来越精密，却也使得IC中的元件越容易受到意外的过电压或是静电电压所损毁。因此，EOS以及ESD便成为IC的可靠度的重要因素之一。在IC设计上，往往在输出/输入端与电源线间、或是不同的电源线间设置EOS/ESD防护电路，以确保IC中的元件不受到EOS/ESD的损害。

图1-1为常见的以二极管实施的EOS/ESD防护电路；图1-2为图1-1中的二极管的电压电流曲线图。当输出输入端接合焊垫10上的电压超过二极管的崩溃电压V_break时，二极管便导通而释放在输出输入端接合焊垫10上的应力，以保护IC中的内部电路12。

图2-1为常见的硅控整流器(semiconductor controlled rectifier，SCR)的剖面图与元件符号；图2-2为图2-1中的二极管的电压电流曲线图；图2-3是为图2-1中的SCR应用于输出输入端接合焊垫时的电路示意图。在触发之后，SCR的跨压将限制在非常小的保持电压V_hold。因此，在过电压的状态或是ESD事件时，SCR可以释放大量的电流，而不至于烧毁了自己、

然而，由图1-2与图2-2中的IC曲线可知，不论是二极管或是SCR，在负偏压时，都是呈现导通的状态。也就是说，输出输入端接合焊垫10处的信号，会受到二极管或是SCR的箝制，而无法有负电压的值出现。即，在图1-1以及图2-3的架构中，输出输入端接合焊垫10上的信号只可以是单向的(大于0)。一旦一输出/输入端需要传送双向的信号(可以大于或小于0)，便必须有双向的EOS/ESD防护电路来保护IC中的元件。而在常见的EOS/ESD防护电路中，并没有如此的功能。

发明内容

本发明的主要目的，在于提供一种双向的EOS/ESD防护电路，不单单是防止当电源线为正电压的EOS/ESD冲击对IC所可能造成的损害，而且可以防止当电源线为负电压的EUS/ESD冲击所可能造成的影响。

根据上述的目的，本发明提出一种双向的EOS/ESD防护装置，适用于一输出输入端接合焊垫。该双向的EOS/ESD防护装置包括一NPN双接面电晶体、一第一PNP双接面电晶体以及一第二PNP双接面电晶体。每个双接面电晶体都具有一基极、一第一射/集极以及一第二射/集极。该NPN双接面电晶体的该基极与该第一PNP双接面电晶体的第二射/集极以及该第二PNP双接面电晶体的第二射/集极相连接。该第一PNP双接面电晶体的基极与该NPN双接面电晶体的该第一射/集极是以一第一N型导电层所构成。该第一N型导电层耦合至该输出输入端接合焊垫。该第二PNP双接面电晶体的基极与该NPN双接面电晶体的该第二射/集极是以一第二N型导电层所构成，且该第二N型导电层耦合至一电源线。

第一PNP双接面电晶体的第一射/集极可以耦接至该输出输入端接合焊垫。该第二PNP双接面电晶体的第一射/集极可以耦接至该电源线。

所述的EOS与ESD防护装置还包括有一第一电容，连接于该第一PNP双接面电晶体的一射极与该输出输入端接合焊垫之间以及一第二电容，连接于该第二PNP双接面电晶体的一射极与该电源线之间。

本发明还提出一种双向EOS/ESD防护装置，适用于一输出/输入端。该EOS/ESD防护装置包括有一P型半导体层、一第一N型导电层、一第二N型导电层、一第一P型掺杂区、一第一N型掺杂区、一第二P型掺杂区以及一第二N型掺杂区。该第一N型导电层以及该第二N型导电层分开地设于该P型半导体层的表面。该第一P型掺杂区以及该第一N型掺杂区均设于该第一N型导电层的表面。该第二P型掺杂区以及该第二N型掺杂区均设于该第二N型导电层的表面。该第一N掺杂区是耦合至一输出输入端接合焊垫，该第二N掺杂区是耦合至一电源线。

当该输出输入端接合焊垫上的电压，不论为电压值为正或负，只要不超过一定范围，均可以传送信号进入一内部电路。

当该输出输入端接合焊垫上与该电源线上的跨压超过该一定范围时，不论跨压为正值或是负值，本发明的EOS/ESD防护装置均可以适时的导通，箝制住该输出输入端接合焊垫上的电压，以产生一较低的功率来释放EOS/ESD应力。

所述的P型半导体层为一N型基底上的一P型井。

所述的第一N型导电层以及该第二N型导电层N型导电层均为制作DDD结构时所伴随产生的N-DDD区。

所述的双向EOS与ESD防护装置还包括有一第一N型掺杂区，设于该第一N型导电层的表面，耦合至该输出输入端接合焊垫，以及一第二N型掺杂区，设于该第二N型导电层的表面，耦合至该电源线。

所述的第一P型掺杂区环绕该第一N型掺杂区。

所述的第一P型掺杂区环绕该第一P型掺杂区。

所述的第一N型掺杂区环绕该第二P型掺杂区。

所述的第一N型导电层以及该第二N型导电层之间设有一场氧化层区。

所述的场氧化层区上另设有一多晶硅导电层。

所述的多晶硅导电层与该输出输入端接合焊垫之间设有一第一电容，且该多晶硅导电层与该电源线之间设有一第二电容。

所述的第一P型掺杂区以及该第二P型掺杂区是于制作一集成电路中的P型MOS电晶体的源/漏极时同时形成。

所述的第一N型掺杂区以及该第二N型掺杂区是于制作一集成电路中的P型MOS电晶体的源/漏极时同时形成。

所述的P型半导体层是为设于一N型基体上的一P型井。

所述的P型半导体层是为一P型基体。

为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1-1为常见的以二极管实施的EOS/ESD防护电路；

图1-2为图1-1中的二极管的电压电流曲线图；

图2-1为常见的硅控整流器的剖面图与元件符号；

图2-2为图2-1中的二极管的电压电流曲线图；

图2-3为图2-1中的SCR应用于输出输入端接合焊垫时的电路示意图；

图3-1为一本发明的EOS/ESD防护装置的剖面图；

图3-2为图3-1的等效电路图；

图3-3为图3-1的EOS/ESD的一种可能的布局图；

图4为图3-1中的EOS/ESD防护装置的电压电流曲线图；

图5为运用一浮动的P型井的实施例；

图6-1为本发明的另一实施例；

图6-2为图6-1的等效电路图；以及

图7为本发明运用一栅结构的实施例。

具体实施方式

图3-1为一本发明的EOS/ESD防护装置的剖面图；图3-2为图3-1的等效电路图。

本发明的EOS/ESD装置制作于一个P型基体30上。在垂直方向上，P+掺杂区32、N型井34以及P型基体30构成了一个寄生的pnp双接面电晶体Q1_pnp。垂直方向上，P+掺杂区42、N型井38以及P型基体30构成了一个寄生的pnp双接面电晶体Q2_pnp。在水平方向上，N型井38、P型基体30以及N型井34构成了另一个npn双接面电晶体Qnpn，形成在分隔两个N型井(34、38)之间的场氧化层48下方。N+掺杂区36作为N型井34的电性接触点，耦合至输出输入端接合垫44。Q1npn的基极与M+掺杂区36之间形同一个由N型井34的展阻(spread resistance)所构成电阻R1_well。相对的，N+掺杂区40作为N型井38的电性接触点，耦合至一电源线V_ss。Q2_npn的基极与N+掺杂区40之间形同一个由N型井38的展阻所构成电阻R2well。Qnpn的基极与输出输入端接合焊垫44之间有一个二极管D1以及一由P型基体展阻所构成的等效电阻R1_sub。Qnpn的基极与V_ss之间有一个二极管D2以及一由P型基体展阻所构成的等效电阻R2_sub。N+掺杂区以及P+掺杂区是于制作IC中的NMOS与PMOS的源/漏极时同时制作。

电容C1_opt与C2_opt为两个选择性(optional)电容，可以增进EOS/ESD装置的触发速度，分别耦接于P+掺杂区32与N+掺杂区36之间、以及R+掺杂区42与N+掺杂区40之间，如图3-1所示。P+掺杂区32以及P+掺杂区42在电性上，并没有耦接至任何特定的电位，可以视为是两个浮动的掺杂区。图3-1中的等效元件以及其连接关系重新整理排列于图3-2。

图3-3为图3-1的EOS/ESD的一种可能的布局图。其中，N型井38环绕N型井34，其间设有场氧化层(未显示)。N型井38中的两个环状掺杂区，由外而内1分别是N+掺杂区40以及P+掺杂区。N型井34中的两个环状掺杂区，由外面内，分别是P+掺杂区32以及N+掺杂区36。

图4为图3-1中的EOS/ESD防护装置的电压电流曲线图。

在正常的电源操作时，由于Qnpn中两个PN接面(介于P型基体30与N型井34以及介于P型基体30与N型井38之间)的存在，不论输出输入端接合焊垫44上的信号为正值或是为负值，两个PN接面其中的一一定是负向偏压。只要输出输入端接合焊垫44上的信号的强度(amplitude)不大于两个PN接面的崩溃电压，整个EOS/ESD保护装置便呈现开路(opencircuit)，如同图4中垂直座标的a与a’中的电压电流曲线所示。因此，输出输入端接合焊垫44便可以传输正电压或是负电压的信号至内部电路46中。

在对V_ss为正的EOS/ESD事件中，输出输入端接合焊垫44上出现了很大的正电压，导致了P型基体30与N型井34之间的PN接面崩溃。由实验中可知，浮动的P+掺杂区32、N型井34、P型基体30以及N型井38构成了一个假性(pseudo)硅控整流器(SCR)。此假性SCR一旦被触发之后，便会将输出输入端接合焊垫44处的电压值箝制在一相当小的正持守电压V_hold+，如同a以上的电压电流曲线所示。此时，放电电流I_dis+透过图3-2中的左半边电路，由输出输入端接合焊垫44流到V_ss。如此，内部电路46的元件便不至于受到高电压应力面损伤。

相同的理论，在对V_ss为负的EOS/ESD事件中，输出输入端接合焊垫44处的电压值箝制在一相当小的负持守电压V_hold-，如同a’以下的电压电流曲线所示。放电电流I_dis-透过过图3-2中的右半边电路，由V_ss流到输出输入端接合焊垫44。如此，内部电路46的元件便不至于受到高电压应力而损伤。

由此可见，本发明的双向EOS/ESD防护装置确实可以设置于传送带有正负电压信号的输出输入端接合焊垫。同时，也可以适当的提供EOS/ESD防护。

为了达到双向的目的，图3-1中的P型基体必须是浮动的(floating)。然而，在现今的集成电路设计中，大多数的P型基体都是直接耦接到V_ss。为了避免接地的P型基体而无法实施本发明，因此，本发明的EOS/ESD防护装置也可以利用一个浮动的P型井来实施，如同图5所示。

在图5中，浮动的P型井50设于一个N型基体52中，而且，以N-DDD掺杂区(54以及56)来取代图3-1中的N型井(34与38)。N-DDD掺杂区(54以及56)是在半导体制作中，要使集成电路中的NMOS的源/漏极形成DDD结构时，同时制作出来的。譬如说，一般为了增加ESD耐受力，都会在半导体制作中加入一到N-DDD离子布植制作，使耦接到输出输入端接合焊垫的NMOS具有DDD结构的源/漏极。N-DDD离子布植制作便可以用来同时形成图5中的N-DDD掺杂区54与56。如此，图5的EOS/ESD防护装置便完全相容于目前的半导体制作。然而，运用N-DDD离子布植制作的方法仅仅是实施本发明的一个实施例，N-DDD掺杂区54以及56也可以运用其他方法形成。

P型掺杂区32可以直接的耦接到输出输入端接合焊垫44，P型掺杂区42可以直接的耦接到V_ss，如图6-1所示。图6-2为图6-1的等效电路图。图6-1的EOS/ESD防护装置的电压电流曲线图类似图4。在图6-2中，完全对称的左半边与右半边的电路都呈现出类似SCR的结构。然而，与一般SCR的表现(图2-3中电压电流曲线)不同的，图4的曲线显示出了本发明的EOS/ESD防护装置确实可以提供双向的输出输入端接合焊垫良好的EOS/ESD防护作用。

在两个N型井或是N-DDD掺杂区之间，也可以形成一个栅结构。同时，可以将V_ss或输出输入端接合焊垫44上的瞬间电压(transientvoltage)分配一些到栅结构上的导电层，如图7所示。如此，可以加速SCR的触发速度。图7为本发明运用一栅结构的实施例。两个N-DDD掺杂区(54与56)之间有一个栅结构。栅结构以一场氧化层48为绝缘层、以上方的多晶硅导电层60作为栅极。耦合电容C1_cpl耦接于多晶硅导电层60与输出输入端接合焊垫44之间；耦合电容C2-3_pl耦接于多晶硅导电层60与输出输入端V_ss之间。

本发明虽以较佳实施例公开如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视后附的申请权利要求为准。

Claims

1.一种双向过电压与静电放电防护装置，适用于一输出输入端接合焊垫，其特征在于，包括有：

一NPN双接面电晶体，具有一基极、一第一射/集极以及一第二射/集极；

一第一PNP双接面电晶体；以及

一第二PNP双接面电晶体；

其中，该NPN双接面电晶体的该基极与该第一PNP双接面电晶体的一集极以及该第二PNP双接面电晶体的一集极相连接；

该第一PNP双接面电晶体的一基极与该NPN双接面电晶体的该第一射/集极是以一第一N型导电层所构成，且该第一N型导电层耦合至该输出输入端接合焊垫；以及

该第二PNP双接面电晶体的一基极与该NPN双接面电晶体的该第二射/集极是以一第二N型导电层所构成，且该第一N型导电层耦合至一电源线。

2.如权利要求1所述的双向EOS与ESD防护装置，其特征在于所述的EOS与ESD防护装置另包括有一第一电容，连接于该第一PNP双接面电晶体的一射极与该输出输入端接合焊垫之间以及一第二电容，连接于该第二PNP双接面电晶体的一射极与该电源线之间。

3.如权利要求1所述的双向EOS与ESD防护装置，其特征在于所述的第一PNP双接面电晶体的一射极耦合至该输出输入端接合焊垫，该第二PNP双接面电晶体的一射极耦合至该电源线。

4.一种双向EOS与ESD防护装置，适用于一输出/输入端，其特征在于，包括有：

一P型半导体层；

一第一N型导电层以及一第二N型导电层，分开地设于该P型半导体层的表面；

一第一P型掺杂区，设于该第一N型导电层的表面；以及

一第二P型掺杂区，设于该第一N型导电层的表面；

其中，该第一N型导电层是耦合至一输出输入端接合焊垫，该第一N型导电层是耦合至一电源线。

5.如权利要求4所述的双向EOS与ESD防护装置，其特征在于所述的P型半导体层为一N型基底上的一P型井。

6.如权利要求4所述的双向EOS与ESD防护装置，其特征在于所述的第一N型导电层以及该第二N型导电层N型导电层均为制作DDD结构时所伴随产生的N-DDD区。

7.如权利要求4所述的双向EOS与ESD防护装置，其特征在于所述的双向EOS与ESD防护装置还包括有一第一N型掺杂区，设于该第一N型导电层的表面，耦合至该输出输入端接合焊垫，以及一第二N型掺杂区，设于该第二N型导电层的表面，耦合至该电源线。

8.如权利要求7所述的双向EOS与ESD防护装置，其特征在于所述的第一P型掺杂区环绕该第一N型掺杂区。

9.如权利要求8所述的双向EOS与ESD防护装置，其特征在于所述的第一P型掺杂区环绕该第一P型掺杂区。

10.如权利要求9所述的双向EOS与ESD防护装置，其特征在于所述的第一N型掺杂区环绕该第二P型掺杂区。

11.如权利要求4所述的双向EOS与ESD防护装置，其特征在于所述的第一N型导电层以及该第二N型导电层之间设有一场氧化层区。

12.如权利要求10所述的双向EOS与ESD防护装置，其特征在于所述的场氧化层区上还设有一多晶硅导电层。

13.如权利要求11所述的双向EOS与ESD防护装置，其特征在于所述的多晶硅导电层与该输出输入端接合焊垫之间设有一第一电容，且该多晶硅导电层与该电源线之间设有一第二电容。

14.如权利要求4所述的双向EOS与ESD防护装置，其特征在于所述的第一P型掺杂区以及该第二P型掺杂区是于制作一集成电路中的P型MOS电晶体的源/漏极时同时形成。

15.如权利要求4所述的双向EOS与ESD防护装置，其特征在于所述的第一N型掺杂区以及该第二N型掺杂区是于制作一集成电路中的P型MOS电晶体的源/漏极时同时形成。

16.如权利要求4所述的双向EOS与ESD防护装置，其特征在于所述的P型半导体层是为设于一N型基体上的一P型井。

17.如权利要求4所述的双向EOS与ESD防护装置，其特征在于所述的P型半导体层是为一P型基体。