CN1277311C - 静电放电保护器件和集成电路 - Google Patents
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Abstract
一种静电放电保护器件，包括：半导体衬底；在半导体衬底中形成的隔离结构；设置在半导体衬底上并与隔离结构接触的电介质层；以及形成于电介质层上的硅层，该硅层包括第一p型部分，与第一p型部分邻接的第一n型部分，与第一p型部分和第一n型部分邻接的第二p型部分，第二n型部分，第三p型部分，与第三p型部分邻接的第三n型部分，与第三p型部分和第三n型部分邻接的第四p型部分，其中第一p型部分，第二p型部分，第三p型部分和第四p型部分中的至少一个与隔离结构重叠以提供静电放电保护。
Description
技术领域
本发明一般涉及半导体器件，并且更具体地涉及一种双向可控硅整流器。
背景技术
半导体集成电路(IC)一般很容易受静电放电(ESD)事件的影响，该静电放电可能损坏或者烧毁IC。ESD事件指的是在短时间内的(正或负)电流释放现象，在这很短的放电时间内，有很大的电流通过IC。高电流可能由各种源产生，如人体。许多方案已经措施，用于保护IC免受ESD事件的影响。图1和图2示出已知的ESD保护方案的例子。
在使用浅沟槽隔离(STI)的深亚微米互补金属氧化物半导体(“CMOS”)工艺中，已经使用一种可控硅整流器(SCR)来进行ESD保护。SCR的一个特性是其保持(/钳制)电压的能力。SCR可在维持其两端低电平的情况下保持高电流，而且可用于旁路与ESD事件相关的高电流放电。
图1是授予Rountre的名为“静电放电保护电路”的美国专利No.5012317中图3的再现。Rountre描述了由一个P+型区48、一个N型阱46、一个p型层44和一个N+区52组成的横向SCR结构。根据Rountre所述，与ESD事件相关的正电流流经区48，并引起阱46和层44间的PN结产生“雪崩效应”。接着该电流从层44经PN结流向区52最后到地，从而保护IC免受ESD事件影响。然而，图1所示的SCR结构的一个缺点是其容易被衬底噪声意外触发从而导致器件闭锁。
图2是授予Wang的名为“制造双向过电压和过电流保护设备的方法及其单元结构”的美国专利No.6,258,634(“634”专利)中图5的再现。“634”专利描述的是一种两端子ESD保护结构，该结构提供保护以防预可能出现在两端子正极A和负极K的正负ESD脉冲的影响。当一个正脉冲被施加在两端子A和K之间时，晶体管140和150导通。此后由p-n-p-n区114，116，118和120确定的SCR170被触发成阶跃恢复模式(snap-back)反过来，当一个负脉冲施加在两端子A和K之间时，晶体管140和130导通。接着，由p-n-p-n区118，116，114和112确定的SCR180被触发成阶跃恢复模式。SCR170或180触发成阶跃恢复模式导致两端子A和K之间形成了低电阻通路以便释放ESD电流。图3是“634”专利中图6的再现，它展示了公开在“634”专利中的ESD保护结构的电流--电压特性。但是，该结构形成在具有深n型阱的硅衬底内，因而必须用混合型CMOS工艺制造，该CMOS工艺支持深n阱制造处理步骤而不是一般的COMOS工艺。
发明内容
根据本发明，提供一种静电放电保护器件，该器件包括半导体衬底，形成于半导体衬底内的隔离结构，设置在半导体衬底上与隔离结构接触的电介质层，和形成于电介质层上的硅层，该硅层包括第一p型部分，与第一p型部分邻接的第一n型部分，与第一p型部分和第一n型部分邻接的第二p型部分，第二n型部分，第三p型部分，与第三p型部分邻接的第三n型部分，和与第三p型部分和第三n型部分邻接的第四p型部分，其中在第一p型部分，第二p型部分，第三p型部分，第四p型部分，第一n型部分，第二n型部分和第三n型部分中至少一个与隔离结构重叠以提供静电放电保护。
在一个方面，该硅层进一步包括设置在第二p型部分和第二n型部分之间的第一缓冲器部分。
另一个方面中，该硅层进一步包括设置在第二n型部分和第三p型部分之间的第二缓冲器部分。
同样根据本发明，提供一种集成电路。该电路包括第一端子，第二端子和耦合在第一端子和第二端子之间的静电放电保护器件。该静电放电保护器件包括半导体衬底，形成于半导体衬底内的隔离结构，设置在半导体衬底上与隔离结构接触的电介质层，和形成于电介质层上的硅层。该硅层包括第一p型部分，与第一p型部分邻接的第一n型部分，与第一p型部分和第一n型部分邻接的第二p型部分，第二n型部分，第三p型部分，与第三p型部分邻接的第三n型部分，与第三p型部分和第三n型部分邻接的第四p型部分。其中，第一p型部分，第二p型部分，第三p型部分，第四p型部分，第一n型部分，第二n型部分和第三n型部分与隔离结构重叠。并且其中第一p型部分和第一n型部分与第一端子耦合，而第四p型部分和第三n型部分与第二端子耦合。
本发明其它的目的和优点将部分地在后续的描述中说明。并且部分在描述中显而易见或者可在发明的实践中得到。本发明的目的和优点可以通过所附权利要求中具体指出的元件和组合实现。
应该理解，前面的概括和下面详细的描述仅是示例性和解释性的，而不是对本发明的限制。
并入说明书并且构成说明书的一部分的附图，展示了本发明的几个具体实施方案，并且和文字描述一起解释本发明的原理。
附图说明
图1是在集成电路中形成的一种已知可控硅整流器结构的横剖视图；
图2是在集成电路中形成另一种已知可控硅整流器结构的横剖视图；
图3表示图2所示的可控硅整流器结构的电流一电压特性；
图4是本发明的一种实施例的双向SCR结构的布局；
图5是图4所示的双向SCR结构的透视图；
图6是本发明的另一个实施例中的双向SCR结构的布局；
图7是图6所示的双向SCR结构的透视图；
图8是使用本发明双向SCR的ESD保护电路的电路图；以及
图9是另一个使用本发明双向SCR的ESD保护电路的电路图。
具体实施方式
参考附图中示出的例子，详细说明本发明的实施例。任何可能的情况下，在所有的附图中，用相同的附图标记表示相同或相似的部分。
根据本发明，在硅层中提供用于ESD保护的双向SCR。该双向SCR也可形成在多晶硅层(PSCR)中。本发明的SCR或PSCR设置在浅槽隔离(“STI”)上，因而与衬底电气隔离。所以本发明的SCR或PSCR对衬层噪音不敏感。尽管本发明的SCR一般地被描述成形成于多晶硅层里，但本技术领域的技术人员会理解本发明的SCR也可以在单硅层中形成，如在绝缘体上硅(silicon-on-insulator)IC中形成。
图4展示根据本发明的一个实施例的双向SCR结构的设计。参考图4，SCR 200包括第一p型部分201，与第一p型部分201邻接形成的第一n型部分202，与第一p型部分201和第一n型部分202邻接形成的第二p型部分203，与第二p型部分203邻接的第二n型部分204，与第二n型部分204邻接的第三p型部分205，第三n型部分206和与第三p型部分205邻接并且也与第三n型部分206邻接形成的第四p型部分207。SCR 200在多晶硅层212中形成。在SCR200的上方形成电阻保护氧化层(RPO)210以防止在SCR 200上的多酸生长。
图5是SCR 200的一个透视图。参照图5，SCR 200设置在电介质层218上。电介质层218可能是一个栅极电介质层，它被设置在形成于半导体衬底214内的STI区域216上。在本发明的一个实例中，半导体衬底214是一p型衬底。SCR 200与半导体衬底214电气隔离，因而免受衬底噪声的影响。
图6展示根据本发明的另一实施例的双向SCR结构的布局。参照图6，一个SCR 200包括第一p型部分201，与第一p型部分201邻接形成的第一n型部分202，与第一p型部分201和第一n型部分202邻接形成的第二p型部分203，第二n型部分204，第三p型部分205，第三n型部分206，和与第三p型部分205邻接也与第三n型部分206邻接形成的第四p型部分207。
SCR 200另外还包括第一缓冲器部分208，和第二缓冲器部分209。第一缓冲器部分208设置在第二p型部分203和第二n型部分204之间并与二者邻接。在一个实施例中，第一缓冲器部分208掺杂有n型掺杂剂，其掺杂浓度低于第一n型部分202，第二n型部分204或第三n型部分206中任何一个的掺杂浓度。在另一个实施例中，第一缓冲器部分208掺杂有p型掺杂剂，其掺杂浓度低于第一p型部分201，第二p型部分203，第三p型部分205或第四p型部分207中的任何一个的掺杂浓度。在又一个实施例中，第一缓冲器部分208不掺杂掺杂剂，即本征硅。
再参考图6，第二缓冲器部分209设置在第二n型部分204和第三p型部分205之间并与二者邻接。在一实施例中，第二缓冲器部分209掺杂有n型掺杂剂，其掺杂浓度低于第一n型部分202，第二n型部分204或第三n型部分206中任何一个的掺杂浓度。在另外一个实施例中，第二缓冲器部分209掺杂有p型掺杂剂，其掺杂浓度低于第一p型部分201，第二p型部分203，第三p型部分205或第四p型部分207中任何一个的掺杂浓度。在又一个实施例中，第二缓冲器部分209是不掺杂的。
在操作中，SCR 200利用第一缓冲器部分208，第二缓冲器部分209，或同时利用第一缓冲器部分208和第二缓冲器部分209抑制SCR 200的结漏电流，该漏电流是由于第一缓冲器部分208和第二缓冲器部分209上的掺杂剂浓度差而引起。
图7是SCR200的透视图。参考图7，SCR 200设置在电介质层218上。电介质层218设置在形成于半导体衬底214中的STI区216上。SCR200与半导体衬底214电气隔离因而免受衬底噪声的影响。
本发明中的双向SCR包含两个端子，ESD电流可以流经这两端子。第一端子连接到第一p型部分201和第一n型部分202，并且第二端子连接到第四p型部分207和第三n型部分206。在一个实施例中，SCR的一个端子连接到电压源，该电压源或者是高电压源VDD，或者是低电压源VSS，并且另一个端子连接到信号焊盘，以便接收ESD电流。另一种选择是，SCR一个端子与高电压源VDD连接并且另一个端子与低电压源VSS连接。在另一个实施例中，SCR的一个端子连接到第一信号焊盘而另一个端子连接到第二信号焊盘。在操作中，当ESD事件出现在两个端子中的一个端子上时，包括第一p型部分201，第二p型部分203，第二n型部分204，第三p型部分205和第三n型部分206的第一SCR执行正电流事件的从第一端子到第二端子的旁路，或者包括第四p型部分207，第三p型部分205，第二n型部分204，第二p型部分203和第一n型部分202的第二SCR执行负电流事件的从第二端子到第一端子的旁路。
本发明中的双向SCR也可以在绝缘体上硅(SOI)CMOS集成电路中实现。在SOI CMOS器件中，绝缘体设置在半导体衬底的上。在上述及图4-7中所描述的所有实施例中，然后本发明中的双向SCR形成在位于单硅或多晶硅层中的绝缘体上。
在操作中，绝缘体隔离SOI集成电路中的器件。因此，一种保护硅绝缘体上硅器件免受静电放电影响的方法，包括通过SOI电路把信号提供给器件。接着，在SOI电路中提供双向可控硅整流器同时将其与SOI电路的衬底隔离。于是多晶硅可控整流器可以保护SOI器件免受静电放电的影响。
图8是具有两个双向SCR，BD ESD箝位电路1和BD ESD箝位电路2的ESD保护电路的电路图。如图8所示，每一个双向SCR用作双向ESD钳位电路，以导通输入焊盘和所设计的ESD路径间的ESD电流。在操作中，当ESD事件被施加到在输入焊盘时，其中VSS相对接地，ESD电流触发BD ESD钳位电路1并且被通过BD ESD钳位电路1导向地。
如图9所示，双向SCR可控硅整流器还可以在耐高压的I/O电路中的ESD钳位电路中实现。这样的耐高压电路是公知的，它被描述在“AVersatile 3.3/2.5/1.8-V CMOS I/O Driver Built in a 0.2-Φm，3.5-nmTox，1.8-V CMOS Technology”中，该文章发表在IEEE(电气和电子工程师协会)Journal of Solid-State Circuits，Vol.34，No.11，pp.1501-11(Nov.1999)。耐高压电路还被描述在“High-Voltage-TolerantI/O Buffers with Low-Voltage CMOS Process”中，该文章由Singh etal，发表在ld.at pp.1512-25。上述文章以参考的方式并入本文。
因此，本发明也包括保护CMOS半导体器件免受静电放电影响的方法。该方法通过CMOS电路和互补金属氧化物半导体电路中的双向可控硅整流器给器件提供信号。双向可控硅整流器与CMOS器件的衬底相隔离。
通过参阅在此公开的本发明的说明书和实际应用，本发明的其它实施例对本领域的技术人员来说是显而易见的。这是指说明书和实施例仅是示例性的。本发明的真正范围和实质将在接下来的权利要求中指出。
Claims (15)
1.一种静电放电保护器件，包括：
半导体衬底；
在半导体衬底中形成的隔离结构；
设置在半导体衬底上并与隔离结构接触的电介质层；以及
形成于电介质层上的硅层，该硅层包括第一p型部分，与第一p型部分邻接的第一n型部分，与第一p型部分和第一n型部分邻接的第二p型部分，第二n型部分，第三p型部分，与第三p型部分邻接的第三n型部分，与第三p型部分和第三n型部分邻接的第四p型部分，其中第一p型部分，第二p型部分，第三p型部分和第四p型部分中的至少一个与隔离结构重叠以提供静电放电保护。
2.如权利要求1所述的器件，其中第二n型部分与第二p型部分邻接。
3.如权利要求1所述的器件，其中第三p型部分与第二n型部分邻接。
4.如权利要求1所述的器件，其中所述硅层进一步包括设置于第二p型部分和第二n型部分之间的第一缓冲器部分。
5.如权利要求4所述的器件，其中所述硅层的第一缓冲器部分掺杂有n型掺杂剂，其掺杂浓度低于第一n型部分，第二n型部分或第三n型部分中任一个的掺杂浓度。
6.如权利要求4所述的器件，其中该硅层的第一缓冲器部分掺杂有p型掺杂剂，其掺杂浓度低于第一p型部分，第二p型部分，第三p型部分，或者第四p型部分中任一个的掺杂浓度。
7.如权利要求4所述的器件，其中该硅层的第一缓冲器部分是不掺杂的。
8.如权利要求1所述的器件，其中该硅层进一步包括设置于第二n型部分和第三p型部分之间的第二缓冲器部分。
9.如权利要求1所述的器件，其中第一p型部分，第二p型部分，第三p型部分，第四p型部分，第一n型部分，第二n型部分，和第三n型部分全都与隔离结构重叠以提供静电放电保护。
10.一种集成电路，包括：
第一端子；
第二端子；以及
耦合于第一端子和第二端子之间的静电放电保护器件，该静电放电保护器件包括：
半导体衬底；
在半导体衬底中形成的隔离结构；
设置在半导体衬底上与隔离结构接触的电介质层；以及
形成在电介质上的硅层，该硅层包括第一p型部分，与第一p型部分邻接的第一n型部分，与第一p型部分和第一n型部分邻接的第二p型部分，第二n型部分，第三p型部分，与第三p型部分邻接的第三n型部分，和与第三p型部分和第三n型部分邻接的第四p型部分，
其中，第一p型部分，第二p型部分，第三p型部分，第四p型部分，第一n型部分，第二n型部分，第三n型部分与隔离结构重叠，以及
其中，第一p型部分和第一n型部分连接到第一端子上，第四p型部分和第三n型部分连接到第二端子。
11.如权利要求10所述的集成电路，其中第一端子连接到电压源，第二端子连接到信号焊盘。
12.如权利要求10所述的集成电路，其中第一端子连接到VDD源，第二端子连接到VSS源。
13.如权利要求10所述的集成电路，其中第一端子连接到第一信号焊盘并且第二端子连接到第二信号焊盘。
14.如权利要求10所述的集成电路，其中硅层进一步包括设置于第二p型部分和第二n型部分之间的第一缓冲器部分。
15.如权利要求10所述的集成电路，其中硅层进一步包括设置于第二n型部分和第三p型部分之间的第二缓冲器部分。
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