KR100192975B1 - 정전기 보호 소자 - Google Patents
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Abstract
정전기 보호 소자 및 이를 제조하는 방법에 대해 기재되어 있다. 본 발명에 의한 정전기 보호 소자는, 반도체 기판에 형성된 제 1 도전형의 웰과 제 2 도전형의 저농도 영역과 제 1 도전형의 제 1 고농도 영역으로 된 바이폴라 트랜지스터와, 제 2 도전형의 저농도 영역과 인접하도록 상기한 웰에 형성된 제 2 도전형의 고농도 영역과, 제 2 도전형의 고농도 영역과 인접하도록 상기한 웰에 형성된 제 1 도전형의 제 2 고농도 영역을 구비하는 것을 특징으로 한다. 이때, 제 2 도전형의 저농도 영역은 전기적으로 플로우팅 상태이다. 따라서, 본 발명에 의하면, 제 2 도전형의 저농도 영역을 형성함으로써 고내압 공정에 적용하기 적합하다.
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 정전기 보호 소자 및 이를 제조하는 방법에 관한 것이다.
반도체 집적회로가 고집적화함에 따라 정전기에 의한 불량은 신뢰성 측면에서 그 중요성이 더해가고 있다. 반도체 집적회로의 제조과정에서 그 사용에 이르기까지 정전기는 집적회로(Intergrated Circuit; IC)의 성능을 위협하는 요소이기 때문에 광범위하고도 다각적인 연구가 필요하다.
이에, IC의 제조과정에서부터 실장에 이르기까지 정전기 보호 장치(이하, ESD라 칭함)에 대한 개발이 많은 발전을 거듭하고 있을 뿐만 아니라 반도체 IC에서도 기능이나 성능면에서 다양하고 우수한 보호소자 및 보호회로들이 개발되고 있다.
그러나, 반도체 소자가 서브-미크론(sub-micron)화되고 고집적화 됨에 따라 ESD에 의한 소자 불량은 더욱 자주 나타나게 되는데, 이는, 칩 크기가 작아짐에 따라 정전기에 대한 칩의 면역성이 더욱 낮아지기 때문이다. 정전기에 의한 칩의 불량 현상은, 첫째, 어떤 기능을 구현하는 회로인가, 둘째, 어떻게 설계하였는가, 셋째, 어떤 공정으로 제조되었는가, 넷째, 어떤 디자인 룰을 가지고 레이아웃 하였는가, 다섯째, 어떤 형태의 패키지(package)를 사용하였는가에 따라 그 형태나 수준이 달라진다.
정전기에 의한 소자의 불량의 형태로는 정션 브레이크 다운(junction breakdown), 절연 브레이크 다운(dielectric breakdown) 또는 메탈 멜팅(metal melting) 등의 파괴적 형태의 불량과 단순히 소자의 수명을 감소시키거나 성능을 저하시키는 비파괴적 형태의 불량이 있다. 이와 같은 불량을 막기 위해서는 정전기 인가시에 취약한 부위로 전류가 흐르지 않도록 정전기 보호 소자를 설치해야 한다.
CMOS에서는 정전기에 취약한 소자는 주로 NMOS인데, 이는 NMOS의 트리거(trigger) 전압과 홀딩(holding) 전압이 다이오드(diode)의 정션 브레이크 다운(junction breakdown) 전압이나, PMOS의 브레이크 다운 전압 또는 기생 NPN나 PNP 바이폴라 트랜지스터의 브레이크 다운 전압 보다 낮기 때문이다. 한편, NMOS는 보호소자로도 사용되는데, 이는 전술한 바와 같은 이유와 더불어 NMOS의 역방향 동작저항이 작기 때문에 소자가 파괴에 이르기는 전류가 다른 소자에 비해 크기 때문이다.
한편, 정전기 보호 소자가 갖추어야할 특성으로는 아래와 같다. 첫째, 소자의 기능을 구현하는데 장애가 되어서는 안된다. 즉, IC 사용 스펙(spec.) 내에서 기능(function)의 오동작이나 래치-업(latch-up) 등의 신뢰성 문제가 없어야 한다. 둘째, 정전기 인가시에 보호소자 자체가 일정 수준 이하에서 파괴되어서는 안된다. 즉, 정전기 보호 소자는 정전기 스펙 이상으로 강해야 한다. 셋째, 정전기 보호 소자는 IC를 보호할 수 있어야 한다. 즉, 전류 션팅(current shunting)이나 전압 클램핑(voltage clamping) 등의 기능을 통해 보호하려고 하는 대상을 보호할 수 있어야 한다.
정전기 보호 소자로 가장 먼저 사용한 것은 다이오드이다. 다이오드는, 특히 씨모스 게이트 입력단(CMOS gate input)에서 전압 클램핑 기능으로 게이트 산화막(gate oxide)을 보호하는데 유용하게 사용되었다. 그러나, 씨모스 출력단(CMOS output)에서는 역방향 동작 저항이 크기 때문에 전류 션팅에는 비효율적인 소자가 되었다. 정전기 보호 소자로 상기한 다이오드 다음으로 사용된 것은 역방향 동작 저항이 비교적 작고 스냅-백(snap-back) 특성을 가진 필드 트랜지스터(field transistor)와 같은 기생 소자이다. 그러나, 이는, 다이오드에 비해 훨씬 효율적이나 칩에서 차지하는 면적이 크다는 문제를 안고 있다. 따라서, 출력 버퍼(output buffer) 그 자체로 정전기를 방전하기 위하여, 방전 능력이 보다 우수하고 칩 상에 구현하기 쉬운 NMOS를 보호소자로 사용하게 되었다. 그러나 NMOS도 방전 능력에 한계가 있을 뿐만 아니라 불가피하게 큰 면적을 차지한다는 문제점이 있다.
근래에는, 정전기 보호 소자로 SCR 동작을 응용한 소자들이 개발되기 시작하였다. SCR 계열의 소자들은 방전 능력이 뛰어날 뿐만 아니라 칩에서 보호소자가 차지하는 면적을 매우 줄일 수 있다는 장점이 있다. 정전기 보호 소자로서 SCR을 개발하는데 있어서 관건이 되는 것은 트리거(trigger) 소자의 개발에 있다.
도 1은 종래의 정전기 보호 소자를 도시한 단면도로서, 도면부호 10은 반도체 기판을, 12는 P웰을, 14는 N웰을, 16은 N+ 영역을, 18은 P+ 영역을 그리고 20은 게이트를 나타낸다.
정전기 보호 소자로 사용되는 기존의 SCR로는, 도 1에서 도시한 바와 같은 NMOS를 트리거 소자로 사용한 LVTSCR과 필드 트랜지스터를 트리거 소자로 사용한 MLSCR 등이 있다.
CMOS 공정에서 자연스럽게 형성되는 SCR (natural SCR)은 웰 사이의 브레이크 다운 전압에서 트리거가 일어나기 때문에 CMOS 소자들을 보호하기에는 너무 큰 트리거 전압을 가지고 있다. 그러나 일단 트리거가 일어나면 매우 낮은 스냅-백 전압에서도 방전이 이루어지고 매우 적은 동작 저항을 가지고 있어 높은 정전기 수준을 가지고 있을 뿐만 아니라 칩 면적을 줄이는데 큰 기여를 할 수 있다.
본 발명의 목적은 트리거 소자로 바이폴라 트랜지스터를 사용한 정전기 보호 소자를 제공하는데 있다.
본 발명의 다른 목적은 상기한 정전기 보호 소자를 제조하는데 있어서, 가장 적합한 제조방법을 제공하는데 있다.
도 1 은 종래의 정전기 보호 소자를 도시한 단면도이다.
도 2 는 본 발명에 의한 정전기 보호 소자를 도시한 단면도이다.
도 3 내지 도 5 는 본 발명에 의한 정전기 보호 소자의 제조 방법을 설명하기 위해 도시한 단면도이다.
상기 목적을 달성하기 위한, 본 발명에 의한 정전기 보호 소자는, 반도체 기판에 형성된 제 1 도전형의 웰과 상기 제 1 도전형의 웰에 형성된 제 2 도전형의 저농도 영역과 상기 제 2 도전형의 저농도 영역에 형성된 제 1 도전형의 제 1 고농도 영역으로 된 바이폴라 트랜지스터와; 상기 제 2 도전형의 저농도 영역과 인접하도록 상기 제 1 도전형의 웰에 형성된 제 2 도전형의 고농도 영역과; 상기 제 2 도전형의 고농도 영역과 인접하도록 상기 제 1 도전형의 웰에 형성된 제 1 도전형의 제2 고농도 영역을 구비하는 것을 특징으로 한다.
이때, 상기 제2 도전형의 저농도 영역은 전기적으로 플로우팅(floating) 상태이고, 상기 제1 도전형의 제1 고농도 영역은 제1 단자에 연결되어 있고, 상기 제2 도전형의 고농도 영역과 제1 도전형의 제2 고농도 영역은 제2 단자에 연결되어 있는 것이 바람직하다.
상기 다른 목적을 달성하기 위한, 본 발명에 의한 정전기 보호 소자의 제조방법은, 반도체 기판에 제1 도전형의 웰을 형성하는 제1 공정; 상기 제1 도전형의 웰의 일 영역에 제2 도전형의 저농도 영역을 형성하는 제2 공정; 상기 제2 도전형의 저농도 영역과 상기 제1 도전형의 웰의 다른 영역에 각각 제1 도전형의 제1 고농도 영역과 제1 도전형의 제2 고농도 영역을 형성하는 제3 공정; 및 상기 제2 도전형의 저농도 영역과 상기 제1 도전형의 제2 고농도 영역 사이에 제2 도전형의 고농도 영역을 형성하는 제4 공정을 구비하는 것을 특징으로 한다.
이때, 상기 제4 공정 후, 상기 제1 도전형의 제1 고농도 영역은 제1 단자에 연결하고, 상기 제2 도전형의 고농도 영역과 상기 제1 도전형의제2 고농도 영역은 제2 단자에 연결하는 공정을 추가하는 것이 바람직하다.
이하, 첨부한 도면을 참조하여, 본 발명을 더욱 자세하게 설명하고자 한다.
도 2는 본 발명에 의한 정전기 보호 소자를 도시한 단면도로서, 수직 바이폴라 트랜지스터를 트리거 소자로 사용한 SCR (Vertical Bipolar Transistor SCR)을 정전기 보호 소자로 사용한 경우이다. 기존의 SCR은 도 1을 참조한 바와 같이 두 웰(P웰(12) 및 N웰(14))을 이용한 것이 특징이지만 본 발명은 하나의 웰 내에 SCR 이 형성되어 있다.
도면부호 30은 반도체 기판을, 32는 제1 도전형 웰을, 34는 제2 도전형 전농도 영역을, 36은 제1 도전형 제1 고농도 영역을, 38은 제1 도전형 제2 고농도 영역을, 40은 제2 도전형 고농도 영역을, 42는 제1 단자를 그리고 44는 제2 단자를 나타낸다.
본 발명에 의한 정전기 보호 소자는, 반도체 기판(30)에, 예컨대 N형의 불순물이 도우프되어 형성된 제1 도전형의 웰(32)과 상기 제1 도전형의 웰(32)에, 예컨대 P형의 불순물이 저농도로 도우프되어 형성된 제2 도전형의 저농도 영역(34)과 상기 제2 도전형의 저농도 영역(34)에, 예컨대 N형의 불순물이 고농도로 도우프되어 형성된 제1 도전형의 제1 고농도 영역(36)으로 된 수직형 바이폴라 트랜지스터와, 상기 제2 도전형의 저농도 영역(34)과 인접하도록 상기 제1 도전형의 웰(32)에, 예컨대 P형의 불순물이 고농도로 도우프되어 형성된 제2 도전형의 고농도 영역(40)과, 상기 제2 도전형의 고농도 영역(40)과 인접하도록 상기 제1 도전형의 웰(32)에, 예컨대 N형의 불순물이 고농도로 도우프되어 형성된 제1 도전형의 제2 고농도 영역(38)로 되어 있다.
이때, 상기 제2 도전형의 저농도 영역(34)은 전기적으로 플로우팅(floating) 상태이다. 즉, 상기 제2 도전형의 저농도 영역(34)은 전기적으로 다른 소자와 연결되어 있지 않다.
또한, 상기 제1 도전형의 제1 고농도 영역(36)은 제1 단자(42)에 연결되어 있고, 상기 제2 도전형의 고농도 영역(40)과 제1 도전형의 제2 고농도 영역(38)은 제2 단자(44)에 연결되어 있다. 이때, 상기 제1 단자(42)는 핀(pin)이나 접지선(Vss)과 연결되어 있고, 상기 제2 단자(44)는 핀이나 전원선(Vdd)과 연결되어 있다.
제1 단자(42)에서 마이너스 전압(- 전압)이 인가되면 제2 도전형의 저농도 영역(34)과 제1 도전형의 웰(32) 사이의 정션(junction)에서 브레이크 다운이 일어난다. 이때, 이 브레이크 다운 전압은 상기 제2 도전형의 저농도 영역(34)과 제1 도전형의 웰(32) 사이의 내압으로 결정된다. 브레이크 다운에 의해 상기 제1 도전형의 웰(32)로 넘어온 전자들은 제1 도전형의 제2 고농도 영역(웰 플럭 영역)(38)으로 흘러든다. 이때, 상기 제1 도전형의 웰(32)에서 발생한 전압강하에 의해 제2 도전형의 고농도 영역(40)에서 상기 웰로 홀이 주입된다. 웰(32)로 주입된 홀은 웰을 지나 상기 제2 도전형의 저농도 영역(34)으로 넘어간 후 제1 도전형의 제1 고농도 영역(36)에서 더 많은 전자의 주입을 유발시킨다.
상술한 바와 같은 동작에 의해, 낮은 홀딩 전압(holding voltage)과 낮은 동작저항으로도 두 단자 사이에 큰 전류가 흐르게 된다.
도 3 내지 도 5는 본 발명에 의한 정전기 보호 소자의 제조 방법을 설명하기 위해 도시한 단면도이다.
먼저, 반도체 기판(30)에, 예컨대 N형의 불순물을 도우프하여 제1 도전형의 웰(32)을 형성한 후, 이 제1 도전형의 웰(32)의 일 영역, 예컨대 P 형의 불순물을 저농도로 도우프하여 제2 도전형의 저농도 영역(34)를 형성한다 (도 3),
이어서, 예컨대, N형의 불순물을 고농도로 도우프하여 상기 제2 도전형의 저농도 영역(34)과 상기 제1 도전형의 웰(32)의 다른 영역에 각각 제1 도전형의 제1 고농도 영역(36)과 제1 도전형의 제2 고농도 영역(38)을 형성한다 (도 4).
계속해서, 예컨대 P형의 불순물을 고농도로 도우프하여 상기 제2 도전형의 저농도 영역(34)과 상기 제1 도전형의 제2 고농도 영역(38) 사이에 제2 도전형의 고농도 영역(40)을 형성한 후, 상기 제2 도전형의 제1 고농도 영역(36)은 제1 단자(42)에 연결하고, 상기 제1 도전형의 제2 고농도 영역(38)과 제2 도전형의 고농도 영역(40)은 제2 단자(44)에 연결한다 (도 5).
이때, 상기 제2 도전형의 저농도 영역(34)은 외부 단자와 연결하지 않고 전기적으로 플로우팅된 상태로 둔다.
본 발명에 의한 VBTSCR은, 제2 도전형의 저농도 영역과 같은 저농도 확산층에 의해 고내압을 얻을 수 있기 때문에, 특히 고전압의 CMOS에 적용하는 것이 적합하다.
본 발명에 의한 정전기 보호 소자에 의하면, 제2 도전형의 저농동 영역을 형성함으로써 내압에는 큰 변화를 유발하지 않지만 정전기 펄스(pulse) 인가시 수직방향으로 방전이 이루어져 브레이크 다운 방전시 큰 손상(damage)를 입지않으므로 고내압 공정에 적용하기 적합하다.
Claims (5)
- 반도체 기판에 형성된 제1 도전형의 웰과 상기 제1 도전형의 웰에 형성된 제2 도전형의 저농도 영역과 상기 제2 도전형의 저농도 영역에 형성된 제1 도전형의 제1 고농도 영역으로 된 바이폴라 트랜지스터와;상기 제2 도전형의 저농도 영역과 인접하도록 상기 제1 도전형의 웰에 형성된 제2 도전형의 고농도 영역과;상기 제2 도전형의 고농도 영역과 인접하도록 상기 제1 도전형의 웰에 형성된 제1 도전형의 제2 고농도 영역을 구비하는 것을 특징으로 하는 정전기 보호 소자.
- 제1항에 있어서,상기 제2 도전형의 저농도 영역은 전기적으로 플로우팅(floating) 상태인 것을 특징으로 하는 정전기 보호 소자.
- 제2항에 있어서, 상기 제1 도전형의 제1 고농도 영역은 제1 단자에 연결되어 있고, 상기 제2 도전형의 고농도 영역과 제1 도전형의 제2 고농도 영역은 제2 단자에 연결되어 있는 것을 특징으로 하는 정전기 보호 소자.
- 반도체 기판에 제1 도전형의 웰을 형성하는 제1 공정;상기 제1 도전형의 웰의 일 영역에 제2 도전형의 저농도 영역을 형성하는 제2 공정;상기 제2 도전형의 저농도 영역과 상기 제1 도전형의 웰의 다른 영역에 각각 제1 도전형의 제1 고농도 영역과 제1 도전형의 제2 고농도 영역을 형성하는 제3 공정; 및상기 제2 도전형의 저농도 영역과 상기 제1 도전형의 제2 고농도 영역 사이에 제2 도전형의 고농도 영역을 형성하는 제4 공정을 구비하는 것을 특징으로 하는 정전기 보호 소자의 제조방법.
- 제4항에 있어서, 상기 제4 공정 후, 상기 제1 도전형의 제1 고농도 영역은 제1 단자에 연결하고, 상기 제2 도전형의 고농도 영역과 상기 제1 도전형의제2 고농도 영역은 제2 단자에 연결하는 공정을 추가하는 것을 특징으로 하는 정전기 보호 소자의 제조방법.
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