CN111370401B - 一种esd保护结构、集成电路及电子设备 - Google Patents

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Abstract

本发明公开了一种ESD保护结构、集成电路和电子设备，该ESD保护结构包括：依次相连排布于顶硅层的第一N阱区和第一P阱区；位于第一N阱区中的第一N+区、第一P+区、第二N+区和第二P+区；位于第一N阱区和第一P阱区连接处的第三N+区；位于第一P阱区中的第四N+区、第三P+区、第五N+区和第四P+区；第一电阻、第一电容、第一反相器和第二反相器。本发明提供的结构，电路和设备，用以解决现有技术中集成电路的ESD防护存在的保护线路不周全和防护响应过慢的技术问题。提供了一种全面保护，响应迅速的ESD保护结构。

Description

一种ESD保护结构、集成电路及电子设备
技术领域
本公开内容涉及半导体领域，尤其涉及一种ESD保护结构、集成电路及电子设备。
背景技术
静电放电(ESD，Electron Static Discharge)是当一个集成电路的管脚浮接时，大量静电荷从外向内灌入集成电路的瞬时过程，整个过程大约耗时100ns。在集成电路的静电放电时会产生数百甚至数千伏特的高压，将集成电路中输入级的栅氧化层击穿。静电放电造成集成电路的损坏已是众所周知的可靠度问题。集成电路工艺的不断先进，使得特征尺寸不断降低。一方面有利于提高芯片性能，降低制作成本；但另一方面也带来了可靠性问题。尤其在SOI BCD功率电路中，ESD引起的电路失效更是成为限制电路可靠性的最大因素。在这种趋势下使用高性能的ESD防护器件来泄放静电电荷以保护栅极氧化层显得十分重要。
常用的ESD保护器件有二极管、MOS管、BJT管、SCR等。一般SCR器件结构图有一个缺陷就是触发电压过高。简单SCR的触发电压与N阱P阱形成的PN结的反向击穿电压相当，一般在十几伏到几十伏之间，如此高的击穿电压无法对内部电路元件形成有效的ESD保护，因为在SCR开启之前，内部元件已经被ESD脉冲电压打坏。
并且，在现有芯片防护方案中，一般都是只在输入与输出端处添加ESD防护电路设计，普遍忽略了VDD到VSS间的ESD防护设计，致使芯片内部产生异常损伤。
也就是说，现有技术中集成电路的ESD防护存在保护线路不周全和防护响应过慢的技术问题。
发明内容
本公开内容的目的至少部分在于，提供一种性能有提升和改进的ESD保护结构、集成电路及电子设备。
第一方面，本公开内容的实施例提供了如下技术方案：
一种SOI集成电路的全芯片ESD保护结构，包括：
依次相连排布于顶硅层的第一N阱区和第一P阱区；
位于第一N阱区中的第一N+区、第一P+区、第二N+区和第二P+区；
位于第一N阱区和第一P阱区连接处的第三N+区；
位于第一P阱区中的第四N+区、第三P+区、第五N+区和第四P+区；
第一电阻、第一电容、第一反相器和第二反相器；
其中，所述第一N+区和所述第二P+区与所述集成电路的供电电压端导通连接；所述第四N+区和所述第四P+区与所述集成电路的接地端导通连接；所述第一P+区和所述第五N+区与所述集成电路的输入端或输出端连接；
其中，所述第一电阻的一端与所述供电电压端导通连接，另一端与所述第一电容及所述第一反相器的输入端导通连接；所述第一电容的一端与所述第一电阻导通连接，另一端与所述接地端导通连接；所述第一反相器的输出端与所述第二反相器的输入端及所述第三P+区导通连接；所述第二反相器的输入端与所述第二N+区导通连接。
可选的，所述第一电阻的阻值为10K,所述第一电容的电容值为400f。
可选的，有源区上设置有多晶硅层。
可选的，从所述输入端或所述输出端到所述供电电压端的正向电流泄放路径依次为所述第一P+区、所述第一N阱区和所述第一N+区；从所述供电电压端到所述输入端或所述输出端的正向电流泄放路径依次为所述第二P+区、所述第一N阱区、所述第一P阱区和所述第五N+区；从所述输入端或所述输出端到所述接地端的正向电流泄放路径依次为所述第一P+区、所述第一N阱区、所述第一P阱区和所述第四N+区；从所述接地端到所述输入端或所述输出端的正向电流泄放路径依次为所述第四P+区、所述第一P阱区和所述第五N+区；从所述供电电压端到所述接地端的正向电流泄放路径依次为所述第二P+区、所述第一N阱区、所述第一P阱区和所述第四N+区；从所述接地端到所述供电电压端的正向电流泄放路径依次为所述第四P+区、所述第一P阱区、所述第一N阱区和所述第一N+区。
可选的，所述第一N阱区下方设置有第二N阱区；所述第一P阱区下方设置有第二P阱区，所述第一N阱区的掺杂浓度大于第二N阱区，所述第一P阱区的掺杂浓度大于第二P阱区。
可选的，所述第一N阱区和所述第一P阱区下方依次为双深N阱隔离结构、P型顶硅层、埋氧化层和背衬底。
可选的，所述第一N阱区远离所述第一P阱区的一侧，和所述第一P阱区远离所述第一N阱区的一侧均设置有浅槽隔离结构。
第二方面，本公开内容的实施例提供了如下技术方案：
一种SOI集成电路，包括第一方面所述的全芯片ESD保护结构。
第三方面，本公开内容的实施例提供了如下技术方案：
一种电子设备，包括第二方面所述的SOI集成电路。
本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：
本申请实施例提供的ESD保护结构、集成电路及电子设备，通过结构设计和与集成电路的连接，能通过本申请的一个ESD保护结构提供从输入端或输出端到供电电压端，从供电电压端到输入端或输出端，从输入端或输出端到接地端，从接地端到输入端或输出端，从接地端到供电电压端，以及从供电电压端到接地端这六条线路的正向电流泄放路径，全方位全路径的对集成电路进行ESD防护，不需要每个路径均设计保护电路，有效节省了芯片ESD防护电路占用的面积，大大降低了功耗，减少成本和提高芯片性能。
并且，本申请设置的第一电阻和第一电容的结构，结合两个反相器，能降低从供电电压端到输入端或输出端，以及从供电电压端到接地端的正向电流泄放路径的导通触发电压，降低了SCR结构的触发电压，更有效的保护内部电路，加快了静电电流泄放速度，提高ESD防护响应速度。
附图说明
为了更清楚地说明本公开内容实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开内容的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为依据本公开一个或多个实施方式的ESD保护结构的示意图；
图2为依据本公开一个或多个实施方式的ESD保护结构的电流泄放路径图一；
图3为依据本公开一个或多个实施方式的ESD保护结构的电流泄放路径图二。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。在本公开的上下文中，相似或者相同的部件可能会用相同或者相似的标号来表示。
为了更好的理解上述技术方案，下面将结合具体的实施方式对上述技术方案进行详细说明，应当理解本公开内容实施例以及实施例中的具体特征是对本申请技术方案的详细的说明，而不是对本申请技术方案的限定，在不冲突的情况下，本申请实施例以及实施例中的技术特征可以相互组合。
根据本公开的一个方面，提供了一种SOI集成电路的全芯片ESD保护结构，如图1所示，包括：
依次相连排布于顶硅层10(P-Sub)的第一N阱区20(NG)和第一P阱区30(PG)；
位于第一N阱区20中的第一N+区21、第一P+区31、第二N+区22和第二P+区32；
位于第一N阱区20和第一P阱区30连接处的第三N+区23；
位于第一P阱区30中的第四N+区24、第三P+区33、第五N+区25和第四P+区34；
第一电阻40、第一电容50、第一反相器61和第二反相器62；
其中，所述第一N+区21和所述第二P+区32与所述集成电路的供电电压端70(VDD)导通连接；所述第四N+区24和所述第四P+区34与所述集成电路的接地端80(VSS)导通连接；所述第一P+区31和所述第五N+区25与所述集成电路的输入端或输出端90(I/O)导通连接；
其中，所述第一电阻40的一端与所述供电电压端70导通连接，另一端与所述第一电容50及所述第一反相器61的输入端导通连接；所述第一电容50的一端与所述第一电阻40导通连接，另一端与所述接地端80导通连接；所述第一反相器61的输出端与所述第二反相器62的输入端及所述第三P+区33导通连接；所述第二反相器62的输入端与所述第二N+区22导通连接。
需要说明的是，上述与所述集成电路的输入端或输出端90连接是指要么与集成电路的输入端导通连接，要么与集成电路的输出端导通连接。如过输入端和输出端均需要进行ESD保护，则需要设置两个上述ESD保护结构，分别与所述输入端和所述输出端连接，来实现对两个端的保护。
需要说明的是，本实施例提供的ESD保护结构通过结构设计和电路连接实现了对芯片各个端口的ESD防护，不仅能防护I/O端，也能防护VDD与VSS之间的ESD冲击，具体每个端口之间的ESD防护的正向电流泄放路径如下：
第一条电流泄放路径，如图2中的路径1所示，从所述输入端或所述输出端90到所述供电电压端70，当I/O端受到正向ESD冲击时，第一P+区31电压上升，由于正向PN结触发电压一般为0.7V，故所述第一P+区31、所述第一N阱区20和所述第一N+区21的PN结导通，形成正向电流泄放路径，且由于PN结具有良好的ESD电压承受能力，该路径能可靠承受ESD冲击。
第二条电流泄放路径，如图2中的路径2所示，从所述供电电压端70到所述输入端或所述输出端90，当VDD端受到正向ESD冲击时，VSS端经其与I/O耦合电容作用会维持在较低的电位。并且，VDD与VSS间的第一电阻40和第一电容50组成的RC耦合电路，以及第一反相器61和第二反相器62组成的两级反相器按下述原理发挥效果：一方面由于第一电阻40的降压作用使两级反相器的输出端压降低于VDD端压降，即使得第二N+区22的压降降低，从而带动第一N阱区20电位有所降低，PNP(第二P+区32—第一N阱区20—第一P阱区30)晶体管提前触发；另一方面，由于第一电阻40的降压作用和第一反相器61的反相作用使第一反相器61的输出端压降大大降低，即使得第三P+区33的压降大幅降低，进而带动使得第一P阱区30电位大幅降低，NPN(第一N阱区20—第一P阱区30—第五N+区25)晶体管提前触发。至此，辅助触发了依次为第二P+区32、第一N阱区20、第一P阱区30和第五N+区25的电流泄放路径，降低了SCR结构的触发电压，能更及时的进行ESD冲击保护。
第三条电流泄放路径，如图2中的路径3所示，从所述输入端或所述输出端90到所述接地端80，当I/O端受到正向ESD冲击时，第一P+区31电压上升，触发SCR结构，形成依次为所述第一P+区31、所述第一N阱区20、所述第一P阱区30和所述第四N+区24的正向电流泄放路径。
第四条电流泄放路径，如图2中的路径4所示，从所述接地端80到所述输入端或所述输出端90，当VSS端受到正向ESD冲击时，第四P+区34电压上升，由于正向PN结触发电压一般为0.7V，故所述第四P+区34、所述第一P阱区30和所述第五N+区25的PN结导通，形成正向电流泄放路径，且由于PN结具有良好的ESD电压承受能力，该路径能可靠承受ESD冲击。
第五条电流泄放路径，如图2中的路径5所示，从所述供电电压端70到所述接地端80，当VDD端受到正向ESD冲击时，与第二条电流泄放路径的辅助触发机制相同，VSS端经其与I/O耦合电容作用会维持在较低的电位。并且，VDD与VSS间的第一电阻40和第一电容50组成的RC耦合电路，以及第一反相器61和第二反相器62组成的两级反相器按下述原理发挥效果：一方面由于第一电阻40的降压作用使两级反相器的输出端压降低于VDD端压降，即使得第二N+区22的压降降低，从而带动第一N阱区20电位有所降低，PNP(第二P+区32—第一N阱区20—第一P阱区30)晶体管提前触发；另一方面，由于第一电阻40的降压作用和第一反相器61的反相作用使第一反相器61的输出端压降大大降低，即使得第三P+区33的压降大幅降低，进而带动使得第一P阱区30电位大幅降低，NPN(第一N阱区20—第一P阱区30—第四N+区24)晶体管提前触发。至此，辅助触发了依次为第二P+区32、第一N阱区20、第一P阱区30和第四N+区24的电流泄放路径，降低了SCR结构的触发电压，能更及时的进行ESD冲击保护。
第六条电流泄放路径，如图3中的路径6所示，从所述接地端80到所述供电电压端70，当VSS端受到正向ESD冲击时，第四P+区34电压上升，由于正向PN结触发电压一般为0.7V，故所述第四P+区34、所述第一P阱区30、所述第一N阱区20和所述第一N+区21的PN结导通，形成正向电流泄放路径，且由于PN结具有良好的ESD电压承受能力，该路径能可靠承受ESD冲击。
综上，本实施例提供的ESD保护结构，采用全芯片防护于一体的结构设计，在减小ESD保护结构占用的芯片面积，降低功耗，节约成本的同时，还可有效全面避免芯片内部电路受到ESD电流的损伤。此外，RC耦合电路和两级反相器的辅助触发结构在降低了触发电压的同时，也提高了器件的ESD防护能力。
并且，本实施例中的第三N+区23，通过在第一N阱区20和第一P阱区30之间的交界处设置N+重掺杂，使重掺杂区跨接在N阱与P阱之间，来进一步降低触发电压。
在一种可选的实施方式中，如图1所示，所述第一N阱区20下方设置有第二N阱区26(NX)；所述第一P阱区30下方设置有第二P阱区35(PX)，所述第一N阱区20的掺杂浓度大于第二N阱区26，所述第一P阱区30的掺杂浓度大于第二P阱区35。
在一种可选的实施方式中，如图1所示，可以设置所述第一电阻的阻值为10K,所述第一电容的电容值为400f，当然，在具体实施过程中，可以根据需要设置阻值和电容值，在此不作限制。
在一种可选的实施方式中，如图1所示，有源区(N阱区和P阱区)上设置有多晶硅层100。
在一种可选的实施方式中，如图1所示，所述第一N阱区20和所述第一P阱区30下方依次为双深N阱隔离结构110(DNW)、P型顶硅层10、埋氧化层120(BOX)和背衬底130(例如Si衬底)。
在一种可选的实施方式中，如图1所示，所述第一N阱区20远离所述第一P阱区30的一侧，和所述第一P阱区30远离所述第一N阱区20的一侧均设置有浅槽隔离结构140(TR)。
另一方面，本公开还提供了包括前述全芯片ESD保护结构的SOI集成电路，该集成电路可以包括一个或多个前述的全芯片ESD保护结构，也可以还包括其他器件，在此不作限制。
另一方面，本申请还提供了包括前述全芯片ESD保护结构的电子设备，包括前述全芯片ESD保护结构，和/或前述SOI集成电路。
该电子设备可以为：智能电话、计算机、平板电脑、人工智能、可穿戴设备或移动电源等，在此不作限制。
上述本申请实施例中的技术方案，至少具有如下的技术效果或优点：
本申请实施例提供的ESD保护结构、集成电路及电子设备，通过结构设计和与集成电路的连接，能通过本申请的一个ESD保护结构提供从输入端或输出端到供电电压端，从供电电压端到输入端或输出端，从输入端或输出端到接地端，从接地端到输入端或输出端，从接地端到供电电压端，以及从供电电压端到接地端这六条线路的正向电流泄放路径，全方位全路径的对集成电路进行ESD防护，不需要每个路径均设计保护电路，有效节省了芯片ESD防护电路占用的面积，大大降低了功耗，减少成本和提高芯片性能。
并且，本申请设置的第一电阻和第一电容的结构，结合两个反相器，能降低从供电电压端到输入端或输出端，以及从供电电压端到接地端的正向电流泄放路径的导通触发电压，降低了SCR结构的触发电压，更有效的保护内部电路，加快了静电电流泄放速度，提高ESD防护响应速度。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
显然，本领域的技术人员可以对本公开内容进行各种改动和变型而不脱离本公开内容的精神和范围。这样，倘若本公开内容的这些修改和变型属于本公开内容权利要求及其等同技术的范围之内，则本公开内容也意图包含这些改动和变型在内。

Claims (8)

1.一种SOI集成电路的全芯片ESD保护结构，其特征在于，包括：
依次相连排布于顶硅层的第一N阱区和第一P阱区；
位于第一N阱区中的第一N+区、第一P+区、第二N+区和第二P+区；
位于第一N阱区和第一P阱区连接处的第三N+区；
位于第一P阱区中的第四N+区、第三P+区、第五N+区和第四P+区；
第一电阻、第一电容、第一反相器和第二反相器；
其中，所述第一N+区和所述第二P+区与所述SOI集成电路的供电电压端导通连接；所述第四N+区和所述第四P+区与所述SOI集成电路的接地端导通连接；所述第一P+区和所述第五N+区与所述SOI集成电路的输入端或输出端连接；
其中，所述第一电阻的一端与所述供电电压端导通连接，另一端与所述第一电容及所述第一反相器的输入端导通连接；所述第一电容的一端与所述第一电阻导通连接，另一端与所述接地端导通连接；所述第一反相器的输出端与所述第二反相器的输入端及所述第三P+区导通连接；所述第二反相器的输入端与所述第二N+区导通连接；
从所述输入端或所述输出端到所述供电电压端的正向电流泄放路径依次为所述第一P+区、所述第一N阱区和所述第一N+区；
从所述供电电压端到所述输入端或所述输出端的正向电流泄放路径依次为所述第二P+区、所述第一N阱区、所述第一P阱区和所述第五N+区；
从所述输入端或所述输出端到所述接地端的正向电流泄放路径依次为所述第一P+区、所述第一N阱区、所述第一P阱区和所述第四N+区；
从所述接地端到所述输入端或所述输出端的正向电流泄放路径依次为所述第四P+区、所述第一P阱区和所述第五N+区；
从所述供电电压端到所述接地端的正向电流泄放路径依次为所述第二P+区、所述第一N阱区、所述第一P阱区和所述第四N+区；
从所述接地端到所述供电电压端的正向电流泄放路径依次为所述第四P+区、所述第一P阱区、所述第一N阱区和所述第一N+区。
2.如权利要求1所述的全芯片ESD保护结构，其特征在于，所述第一电阻的阻值为10K,所述第一电容的电容值为400f。
3.如权利要求1所述的全芯片ESD保护结构，其特征在于，有源区上设置有多晶硅层。
4.如权利要求1所述的全芯片ESD保护结构，其特征在于，所述第一N阱区下方设置有第二N阱区；所述第一P阱区下方设置有第二P阱区，所述第一N阱区的掺杂浓度大于第二N阱区，所述第一P阱区的掺杂浓度大于第二P阱区。
5.如权利要求1所述的全芯片ESD保护结构，其特征在于，所述第一N阱区和所述第一P阱区下方依次为双深N阱隔离结构、P型顶硅层、埋氧化层和背衬底。
6.如权利要求1所述的全芯片ESD保护结构，其特征在于，所述第一N阱区远离所述第一P阱区的一侧，和所述第一P阱区远离所述第一N阱区的一侧均设置有浅槽隔离结构。
7.一种SOI集成电路，其特征在于，包括权利要求1~6任一所述的全芯片ESD保护结构。
8.一种电子设备，其特征在于，包括权利要求7所述的SOI集成电路。
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