CN109599393B - 侧向瞬时电压抑制器 - Google Patents

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Abstract

本发明公开了一种侧向瞬时电压抑制器，包括一掺杂基底层、设置于掺杂基底层上的侧向箝位结构、设置并隔绝于掺杂基底层与侧向箝位结构之间的埋入掺杂层、至少一二极管模块以及形成于掺杂基底层中的至少一沟槽。其中，沟槽的深度不小于埋入掺杂层的深度，且可设置于侧向箝位结构与二极管模块之间做为电性隔离。所述的掺杂基底层与埋入掺杂层具有相异的导电型，使得掺杂基底层为浮接。埋入掺杂层更可选择性地形成并电性隔离于二极管模块与掺杂基底层之间。藉由本发明的设计，此种侧向瞬时电压抑制器可兼具较低的箝位电压与较小的动态电阻值。

Description

侧向瞬时电压抑制器
技术领域
本发明有关于一种侧向瞬时电压抑制器，特别是一种包含埋入掺杂层以达到较低动态电阻值的侧向瞬时电压抑制器。
背景技术
随着现今科技的快速发展，集成电路(integrated circuit，IC)已被广泛地应用于各类电子元件中。然而，在这些电子元件于测试、组装、以及操作过程中，常会遭遇到静电放电(Electro Static discharge，ESD)的问题，进而对其内部的集成电路造成相当的损伤及威胁。一般而言，已知静电放电属于集成电路的芯片与外部物体之间电荷释放与移转的一种现象，由于短时间内大量电荷的移转，将引发过高能量的释放，当这些过多的能量超过芯片所能承受的范围，则会对于芯片造成其电路功能暂时性的失效或形成永久的损伤。为了降低此等静电放电问题的发生，在芯片的制造过程中可使用一静电消除腕带(wriststrap)或防静电布料(anti-static clothing)，但是，当芯片在不同的环境或条件下使用时，其好发于芯片与外部物体间的静电放电现象，仍无法因此被轻易地消弭。有鉴于此，为了提供一更佳的静电防护效果，直接在电路中设置有静电防护元件以作为放电路径，为现今一较佳的做法，藉此也可提升集成电路整体的可靠度与使用寿命。
请参考图1所示，其为现有技术对核心电路进行静电防护的示意图，如图1所示，静电防护元件1为目前在设计集成电路的布局时相当重要的存在，其可用以防止一被保护元件2免于遭受静电放电事件。此类被保护元件2例如可为易被静电放电事件所破坏的核心电路。在现有技术中，已有许多相关的文献，皆有公开瞬时电压抑制器(transient voltagesuppressors，TVS)为一种相当常见可用以进行静电防护的元件，举例来说，包括：美国专利US 8,169,000公开一种超低电容的侧向瞬时电压抑制器，美国专利US 8,232,601公开一种可提供定向静电防护的瞬时电压抑制器，以及，美国专利US 8,785,971公开一种不具漏电流的瞬时电压抑制器。然而，审视这些现有专利后可以发现，这些现有技术所公开的电路，其箝位电压仍然过高，除此之外，在美国专利US 8,232,601与美国专利US 8,785,971中，其设计使用的皆仅是垂直式的齐纳二极管，并不具备骤回效应(snapback)。由此可见，这些现有技术都仍具有许多可待改良的缺失存在。
发明内容
为解决现有技术存在的问题，本发明的一目的在于提出一种创新的侧向瞬时电压抑制器(lateral transient voltage suppressor device)。藉由本发明的设计，其可同时兼具较低的箝位电压(clamping voltage)与较小的动态电阻值(dynamic resistance)。
为达到本发明的发明目的，本发明公开一侧向瞬时电压抑制器，包括：一掺杂基底层、一侧向箝位结构、一埋入掺杂层、至少一二极管模块、以及至少一沟槽。其中，侧向箝位结构设置于掺杂基底层之上；埋入掺杂层设置并隔绝于掺杂基底层与侧向箝位结构之间；至少一二极管模块设置于侧向箝位结构的一侧面上；至少一沟槽形成于掺杂基底层中，且其深度不小于埋入掺杂层的深度，并且，该至少一沟槽设置于侧向箝位结构与至少一二极管模块之间，以作为电性隔离。
根据本发明的实施例，其中所述的掺杂基底层与埋入掺杂层具有相异的导电型，使得掺杂基底层为浮接。在一实施例中，当掺杂基底层为一N型基底层时，则埋入掺杂层为一P型埋入层。在其他实施例中，当掺杂基底层为一P型基底层时，则埋入掺杂层为一N型埋入层。
更进一步而言，本发明并不以所述的侧向箝位结构的实施态样为限。换言之，本发明所公开的侧向瞬时电压抑制器，其中的侧向箝位结构例如可以为一侧向双载子接面晶体管、一侧向硅控整流器、抑或其他种类的箝位电路，则皆可用以实施本发明的发明目的。
另外，本发明所公开的至少一二极管模块可包括一第一二极管模块，且该第一二极管模块包含一第一二极管与一第二二极管。甚者，本发明所公开的至少一二极管模块更可进一步地包括一第二二极管模块，且该第二二极管模块包含一第三二极管与一第四二极管。
在本发明的一较佳实施例中，则所述的埋入掺杂层更可选择性地形成于这些第一二极管、第二二极管、第三二极管、以及第四二极管其中的至少一者之下，以藉此与底部的掺杂基底层电性隔离。本领域具备通常知识者，在理解本发明的技术思想后，当可根据本发明的发明意旨自行变化与设计该等不同的实施态样，惟仍应隶属本发明的发明范围。
综上所陈，本发明所公开的侧向瞬时电压抑制器，其可成功地消弭现有技术存在已久的缺失，并藉由此创新的设计有效地达到较低的箝位电压与动态电阻值。
下面藉由具体实施例配合所附的图式详加说明，当更容易了解本发明的目的、技术内容、特点及其所达成的功效。
附图说明
图1为现有技术对核心电路进行静电防护的示意图。
图2为根据本发明第一实施例的侧向瞬时电压抑制器的示意图。
图3为根据本发明第二实施例的侧向瞬时电压抑制器的示意图。
图4为根据图2所示实施例的详细布局图。
图5为根据本发明第三实施例的侧向瞬时电压抑制器的示意图。
图6为根据图5所示实施例的详细布局图。
图7为根据本发明第四实施例的侧向瞬时电压抑制器的示意图。
图8为根据本发明第五实施例的侧向瞬时电压抑制器的示意图。
图9为根据图3所示实施例的详细布局图。
图10为根据本发明第六实施例的侧向瞬时电压抑制器的示意图。
图11为根据本发明第七实施例的侧向瞬时电压抑制器的示意图。
图12为根据本发明第八实施例的侧向瞬时电压抑制器的示意图。
图13为根据图12所示实施例的详细布局图。
附图标记说明：1-静电防护元件；2-被保护元件；10-掺杂基底层；12-第一二极管模块；14-第二二极管模块；20-侧向箝位结构；20a-侧向箝位结构；22-埋入掺杂层；30-沟槽；40-P型井型区；42-第一N型重掺杂区；44-第二N型重掺杂区；60-N型井型区；62-第一P型重掺杂区；64-第二N型重掺杂区；66-P型井型区；100-侧向瞬时电压抑制器；101-第一井型区；102-第二井型区；103-第三井型区；104-第四井型区；201-第一重掺杂区；202-第二重掺杂区；203-第三重掺杂区；204-第四重掺杂区；205-第五重掺杂区；206-第六重掺杂区；207-第七重掺杂区；208-第八重掺杂区。
具体实施方式
以上有关于本发明的内容说明，与以下的实施方式用以示范与解释本发明的精神与原理，并且提供本发明的权利要求更进一步的解释。本发明的实施例将藉由下文配合相关图式进一步加以解说，并尽可能的，于图式与说明书中，相同标号代表相同或相似构件。
以下本发明所公开的技术特征与方法手段，用以使本领域具备通常知识者能根据本发明所公开的技术思想了解、制造、与使用本发明。然而，该些实施并不能用以限制本发明的发明范畴。本领域具通常知识者在参阅以下本发明的详细说明后，当可在不超过本发明的发明范围内自行变化与修饰，而皆应隶属于本发明的发明范畴。有关本发明的特征、实作与功效，兹配合图式作较佳实施例详细说明如下。
为了有效克服现有技术的诸多缺失，本发明针对此发明目的提出一种较佳的改良设计，其为一种可同时达到较低的箝位电压与动态电阻值的侧向瞬时电压抑制器。请参阅图2，其为根据本发明第一实施例的侧向瞬时电压抑制器的示意图，如图2所示，此种侧向瞬时电压抑制器100包括一掺杂基底层10、一设置于该掺杂基底层10上的侧向箝位结构20、一设置于该掺杂基底层10与侧向箝位结构20之间的埋入掺杂层22、至少一沟槽30、以及至少一二极管模块，其设置于该侧向箝位结构20的至少一侧面上。根据本发明的实施例，其中所述的二极管模块可包含一第一二极管模块12与一第二二极管模块14，且第一二极管模块12与第二二极管模块14各自位于该侧向箝位结构20的相对二侧面上，以分别用来输入与输出信号。在本发明的实施例中，以两个输入输出接脚(I/O pins)做为一示范例以进行以下的说明，也就是第一二极管模块12电性链接至一第一输入输出接脚I/O 1，第二二极管模块14电性链接至一第二输入输出接脚I/O 2。唯值得说明的是，本发明并不以此实施例为限。换言之，当本发明所公开的电路结构具有多个输入输出接脚时，则所述的二极管模块亦可进一步地包括更多的二极管元件及/或二极管模块。以下，为便于解释本发明的技术思想，并且为使贵审查委员对于本发明有较佳的理解，以包含两个二极管模块(即第一二极管模块12、第二二极管模块14)作为本发明一示范例的说明。
根据本发明的实施例，其中，所述的掺杂基底层10与埋入掺杂层22具有相异的导电型(conductivity types)。例如，在一实施例中，当掺杂基底层10为一N型基底层时，则埋入掺杂层22为P型掺杂，如本发明图2所示，此时掺杂基底层10为一N型重掺杂基底层(N+substrate)，而埋入掺杂层22为一P型埋入层(P type buried layer，PBL)。图3为根据本发明第二实施例的侧向瞬时电压抑制器的示意图，如图3所示，在此情况下，掺杂基底层10亦可为一P型基底层，如图中P型重掺杂基底层(P+substrate)所示，而埋入掺杂层22为N型掺杂，如图中N型埋入层(N type buried layer，NBL)所示，则亦可用以实施本发明的发明目的。
续请参阅图2，其中，第一二极管模块12包括有一第一二极管与一第二二极管。详细而言，第一二极管包含一第一井型区(well region)101、一第一重掺杂区201、以及一第二重掺杂区202。第一井型区101设置于该掺杂基底层10上，且第一井型区101为一第一半导体型；第一重掺杂区201设置于所述的第一井型区101中，且第一重掺杂区201亦为第一半导体型；第二重掺杂区202设置于所述的第一井型区101中，且第二重掺杂区202为一第二半导体型。
第二二极管设置于所述的第一二极管与侧向箝位结构20之间，并且第二二极管包括一第二井型区102、一第三重掺杂区203、以及一第四重掺杂区204。其中，第二井型区102设置于该掺杂基底层10上，且第二井型区102为第二半导体型；第三重掺杂区203设置于所述的第二井型区102中，且第三重掺杂区203为第一半导体型；第四重掺杂区204设置于所述的第二井型区102中，且第四重掺杂区204为第二半导体型。并且，第一二极管中的第二重掺杂区202与第二二极管中的第三重掺杂区203共同电性连接至该第一输入输出接脚I/O 1，藉此进行信号的输入与输出。
同样地，位于侧向箝位结构20另一侧的第二二极管模块14包括一第三二极管与一第四二极管。其中，第三二极管包括一第三井型区103、一第五重掺杂区205、以及一第六重掺杂区206。第三井型区103设置于该掺杂基底层10上，且第三井型区103为第一半导体型；第五重掺杂区205设置于所述的第三井型区103中，且第五重掺杂区205亦为第一半导体型；第六重掺杂区206设置于所述的第三井型区103中，且第六重掺杂区206为第二半导体型。
第四二极管设置于所述的第三二极管与侧向箝位结构20之间，并且第四二极管包括一第四井型区104、一第七重掺杂区207、以及一第八重掺杂区208。其中，第四井型区104设置于该掺杂基底层10上，且第四井型区104为第二半导体型；第七重掺杂区207设置于所述的第四井型区104中，且第七重掺杂区207为第一半导体型；第八重掺杂区208设置于所述的第四井型区104中，且第八重掺杂区208为第二半导体型。并且，第三二极管中的第六重掺杂区206与第四二极管中的第七重掺杂区207共同电性连接至该第二输入输出接脚I/O 2，藉此进行信号的输入与输出。除此的外，第一二极管的第一重掺杂区201电性连接于第三二极管的第五重掺杂区205，第二二极管的第四重掺杂区204电性连接于第四二极管的第八重掺杂区208。
更进一步而言，请参照图4所示，其为根据图2所示实施例的详细布局图，如图观之，其中所述的第一半导体型为P型，第二半导体型为N型。也就是说，如图4所示，第一井型区101与第三井型区103为P型井型区(P well region)，第二井型区102与第四井型区104为N型井型区(N wellregion)；第一重掺杂区201、第三重掺杂区203、第五重掺杂区205、以及第七重掺杂区207为P型重掺杂区(P+region)，第二重掺杂区202、第四重掺杂区204、第六重掺杂区206、以及第八重掺杂区208为N型重掺杂区(N+region)。
沟槽30形成于所述的掺杂基底层10中，且沟槽30的深度不小于该埋入掺杂层22的深度。根据本发明的实施例，其中，沟槽30可选择性地形成于所述的侧向箝位结构20与第一二极管、第二二极管、第三二极管、以及第四二极管之间，以作为其中有效的电性隔离。
在本发明的实施例中，其中，所述的侧向箝位结构20例如可为一侧向双载子接面晶体管(bipolar junction transistor，BJT)。在本发明的其他实施例中，侧向箝位结构20亦可为其他的箝位电路，例如容后详述的硅控整流器(silicon controlled rectifier，SCR)。在图4所示的实施例中，我们先以侧向双载子接面晶体管作为本发明所公开的侧向箝位结构20进行说明，在此实施例中，侧向双载子接面晶体管包括一第一N型重掺杂区(N+region)42、一第二N型重掺杂区(N+region)44、以及一P型井型区(P well region)40。其中，第一N型重掺杂区42连接一高电压准位VDD，第二N型重掺杂区44接地GND。埋入掺杂层22设置并隔绝于所述的掺杂基底层10与侧向双载子接面晶体管的P型井型区40之间。在此情况下，如图所示，此埋入掺杂层22(P型埋入层，PBL)的作用可有效降低寄生垂直NPN结构的β增益(beta gain)。甚者，基于本发明所揭示的侧向双载子接面晶体管(N+/P/N+)，其基极由于埋入掺杂层22的作为而为浮接的(floating)，使得该侧向双载子接面晶体管将具有较高的β增益，同时可有效地降低其动态电阻值(dynamic resistance)，如此一来，随着动态电阻值的下降，则本发明亦可有效地同时降低其电路的箝位电压。
承前所述，本发明所言，其揭示的侧向箝位结构并不以侧向双载子接面晶体管为限，而亦可以其他箝位电路来实施之，例如：硅控整流器。请参阅图5所示，其为一以侧向硅控整流器作为侧向箝位结构20a的一实施态样，图6为根据图5的详细布局图，如图观之，其中，侧向箝位结构20a包括一第一P型重掺杂区(P+region)62、一第二N型重掺杂区(N+region)64、一N型井型区(N well region)60、以及一P型井型区(P well region)66。其中，第一P型重掺杂区62设置于N型井型区60中，且第一P型重掺杂区62连接一高电压准位VDD。第二N型重掺杂区64设置P型井型区66中，且第二N型重掺杂区64接地GND。埋入掺杂层22设置并隔绝于所述的掺杂基底层10与侧向硅控整流器的N型井型区60及P型井型区66之间。图5与图6揭示了本发明第三实施例的实施态样，其以侧向硅控整流器作为侧向箝位结构的一种实施方式。根据本发明的其他实施态样，则亦可选择性地以其他箝位电路作为本发明所述的侧向箝位结构。本领域具通常知识者在详阅并理解本发明的技术内容后，当可在不超过本发明的发明范围内自行变化与修饰，而皆应隶属于本发明的发明范畴。
另一方面而言，为了更优化本发明的发明目的，则所公开的埋入掺杂层22更可选择性地设置于第一二极管的第一井型区101、第二二极管的第二井型区102、第三二极管的第三井型区103、及/或第四二极管的第四井型区104之下。换言之，在本发明的较佳实施例中，则本发明所揭示的埋入掺杂层22亦可选择性地形成于第一井型区101、第二井型区102、第三井型区103、以及第四井型区104其中的至少一者底下，藉此使得第一井型区101、第二井型区102、第三井型区103、以及第四井型区104其中的至少一者可与位于其下的掺杂基底层10作一隔绝，以形成电性隔离。图7与图8各自公开本发明第四与第五的实施例，其中，在图7中，埋入掺杂层22更进一步地形成于第二井型区102与第四井型区104底下。在此第四实施例中可以看出，藉由埋入掺杂层22的隔绝作用，第二井型区102与第四井型区104所代表的N型井型区可与底部的N型重掺杂基底层有效隔绝，使得掺杂基底层10为浮接。
另外，请参阅图8所示的本发明第五实施例，其中，埋入掺杂层22更可同时设置于第一二极管的第一井型区101、第二二极管的第二井型区102、第三二极管的第三井型区103、以及第四二极管的第四井型区104之下。在此较佳实施例中，如图所示，则此等埋入掺杂层22更可用以进一步地降低第一二极管与第三二极管中其寄生垂直NPN结构的β增益(betagain)。
值得说明的是，这些如图7与图8所示如何配置埋入掺杂层22在电路中位置的方式，同样地可应用于图6所示的实施例中。其差异仅在于侧向箝位结构为侧向硅控整流器，或其他箝位电路云尔，这些变化例与修饰态样而仍应隶属本发明的发明范畴，不容置喙。
另一方面而言，图9为根据本发明图3所示的第二实施例的详细布局图，与图4不同之处在于，图9中的掺杂基底层10更改为一P型重掺杂基底层(P+substrate)，埋入掺杂层22为一N型埋入层(N type buried layer，NBL)，而其余维持不变。由此观之，本发明所公开的掺杂基底层10与埋入掺杂层22必须为相异的导电型(conductivity types)，方可用以实施本发明的发明目的。
同样地，图10与图11各自公开本发明第六与第七的实施例，其中，埋入掺杂层22除了设置于掺杂基底层10与侧向箝位结构20之间，埋入掺杂层22更进一步地形成于第一井型区101与第三井型区103底下，如图10所示，藉此使得第一井型区101与第三井型区103可与底部的掺杂基底层10有效隔绝。在此实施例中，如此一来，藉由埋入掺杂层22的隔绝作用，第一井型区101与第三井型区103所代表的P型井型区可与底部的P型重掺杂基底层有效隔绝，使得掺杂基底层10为浮接。
更进一步而言，在图11所示的第七实施例中，其中，埋入掺杂层22更可同时设置于第一二极管的第一井型区101、第二二极管的第二井型区102、第三二极管的第三井型区103、以及第四二极管的第四井型区104之下。在此较佳实施例中，如图所示，则此等埋入掺杂层22更可用以进一步地降低第二二极管与第四二极管中其寄生垂直PNP结构的β增益(betagain)。
鉴于以上所述的诸多实施例，显见本发明所公开的埋入掺杂层22除了可用以隔绝掺杂基底层与侧向箝位结构，更可进一步地设置及形成于第一井型区101、第二井型区102、第三井型区103、以及第四井型区104其中的至少一者底下，藉此使得第一井型区101、第二井型区102、第三井型区103、以及第四井型区104其中的至少一者可与位于其下的掺杂基底层10作一隔绝。本领域具备通常知识者，在理解本发明的技术思想后，当可根据本发明的发明意旨自行变化与设计该等不同的实施态样，惟仍应隶属本发明的发明范围。
另外，图12公开本发明的第八实施例，其中该侧向箝位结构20a改以一侧向硅控整流器实施之。图13为根据图12的详细布局图，如图可见，其中，侧向箝位结构20a包括一第一P型重掺杂区62、一第二N型重掺杂区64、一N型井型区60、以及一P型井型区66。有关该些掺杂区与井型区的详细描述同前揭实施例所言，故在此不再重复赘述。唯须说明的是，此第八实施例与前述第三实施例(如图5与图6所示)的差异仅在于，在此第八实施例中，其掺杂基底层10更改为一P型重掺杂基底层(P+substrate)，埋入掺杂层22为一N型埋入层(NBL)，而其余维持不变。同样地，这些如图10与图11所示如何配置埋入掺杂层22在电路中位置的方式，同样地可应用于图13所示的实施例中。其差异仅在于侧向箝位结构为侧向硅控整流器，或其他箝位电路云尔，这些变化例与修饰态样亦仍应隶属本发明的发明范畴，而不容置喙。
综上所陈，显见本发明已公开有诸多实施例(如图2至图13所示)，以充分说明与解释本发明的技术方案、特征与所能达成的功效。相较于现有技术，本发明所公开的侧向瞬时电压抑制器可兼具较低的动态电阻值与箝位电压。更甚者，由于电路中寄生的PNP及/或NPN效应可有效被抑制，也将使得本发明的电磁防护稳定性(ESD robustness)越趋优化。
以上所述的实施例仅为说明本发明的技术思想及特点，其目的在使熟习此项技艺的人士能够了解本发明的内容并据以实施，当不能以之限定本发明的保护范围，即大凡依本发明所揭示的精神所作的均等变化或修饰，仍应涵盖在本发明的保护范围内。

Claims (8)

1.一种侧向瞬时电压抑制器，其特征在于，包括：
一掺杂基底层；
一侧向箝位结构，设置于该掺杂基底层之上，该侧向箝位结构为一侧向双载子接面晶体管或为一侧向硅控整流器；
一埋入掺杂层，设置并隔绝于该掺杂基底层与该侧向箝位结构之间，使得该掺杂基底层为浮接，其中，该掺杂基底层与该埋入掺杂层具有相异的导电型；
至少一二极管模块，设置于该侧向箝位结构的一侧面上；以及
至少一沟槽，形成于该掺杂基底层中，且该至少一沟槽的深度不小于该埋入掺杂层的深度，该至少一沟槽设置于该侧向箝位结构与该至少一二极管模块之间，以作为电性隔离，该侧向箝位结构至少包括一重掺杂区与一井型区，该重掺杂区设置于该井型区中，且该重掺杂区连接一高电压准位，该重掺杂区与该井型区具有相异的导电型，该埋入掺杂层设置并隔绝于该掺杂基底层与该侧向箝位结构的该井型区之间，该侧向箝位结构的该井型区由于该埋入掺杂层而为浮接，以降低该侧向瞬时电压抑制器的一动态电阻值与一箝位电压。
2.如权利要求1所述的侧向瞬时电压抑制器，其特征在于，该至少一二极管模块包括一第一二极管模块，该第一二极管模块包括：
一第一二极管，包含：
一第一井型区，设置于该掺杂基底层上，且该第一井型区为一第一半导体型；
一第一重掺杂区，设置于该第一井型区中，且该第一重掺杂区为该第一半导体型；以及
一第二重掺杂区，设置于该第一井型区中，且该第二重掺杂区为一第二半导体型；以及
一第二二极管，设置于该第一二极管与该侧向箝位结构之间，该第二二极管包含：
一第二井型区，设置于该掺杂基底层上，且该第二井型区为该第二半导体型；
一第三重掺杂区，设置于该第二井型区中，且该第三重掺杂区为该第一半导体型；以及
一第四重掺杂区，设置于该第二井型区中，且该第四重掺杂区为该第二半导体型；
其中，该第二重掺杂区与该第三重掺杂区共同电性连接至一第一输入输出接脚。
3.如权利要求2所述的侧向瞬时电压抑制器，其特征在于，该埋入掺杂层更可选择性地设置于该第一井型区与该第二井型区其中的至少一者底下，使得该第一井型区与该第二井型区其中的至少一者与该掺杂基底层电性隔离。
4.如权利要求2所述的侧向瞬时电压抑制器，其特征在于，该至少一二极管模块更包括一第二二极管模块，该第二二极管模块与该第一二极管模块各自位于该侧向箝位结构的相对二侧面上，且该第二二极管模块包括：
一第三二极管，包含：
一第三井型区，设置于该掺杂基底层上，且该第三井型区为该第一半导体型；
一第五重掺杂区，设置于该第三井型区中，且该第五重掺杂区为该第一半导体型；以及
一第六重掺杂区，设置于该第三井型区中，且该第六重掺杂区为该第二半导体型；以及
一第四二极管，设置于该第三二极管与该侧向箝位结构之间，该第四二极管包含：
一第四井型区，设置于该掺杂基底层上，且该第四井型区为该第二半导体型；
一第七重掺杂区，设置于该第四井型区中，且该第七重掺杂区为该第一半导体型；以及
一第八重掺杂区，设置于该第四井型区中，且该第八重掺杂区为该第二半导体型；
其中，该第六重掺杂区与该第七重掺杂区共同电性连接至一第二输入输出接脚。
5.如权利要求4所述的侧向瞬时电压抑制器，其特征在于，该埋入掺杂层更可选择性地设置于该第一井型区、该第二井型区、该第三井型区、以及该第四井型区其中的至少一者底下，使得该第一井型区、该第二井型区、该第三井型区、以及该第四井型区其中的至少一者与该掺杂基底层电性隔离。
6.如权利要求4所述的侧向瞬时电压抑制器，其特征在于，该第一重掺杂区电性连接于该第五重掺杂区，该第四重掺杂区电性连接于该第八重掺杂区。
7.如权利要求1所述的侧向瞬时电压抑制器，其特征在于，当该掺杂基底层为一N型基底层，则该埋入掺杂层为一P型埋入层。
8.如权利要求1所述的侧向瞬时电压抑制器，其特征在于，当该掺杂基底层为一P型基底层，则该埋入掺杂层为一N型埋入层。
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