TWI714214B - 暫態電壓抑制器 - Google Patents

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Abstract

一種暫態電壓抑制器，包括一連接第一節點之重摻雜基板、一形成於重摻雜基板上之第一摻雜層、一形成於第一摻雜層上之第二摻雜層、形成於第二摻雜層中之第一重摻雜區與第二重摻雜區、以及複數個形成於重摻雜基板中以作為電性隔離之溝槽。其中，第一重摻雜區與第二重摻雜區係共同連接一第二節點，溝槽之深度係不小於第一摻雜層之深度。重摻雜基板、第二摻雜層、以及第二重摻雜區係為第一半導體型。第一摻雜層與第一重摻雜區係為第二半導體型。本發明係可將pn接面成功地控制於元件之表面底下，由此降低暫態電壓抑制器之接面電容值。

Description

暫態電壓抑制器
本發明係有關於一種暫態電壓抑制器，特別是藉由將接面埋入於表面底下以降低輸入電容之暫態電壓抑制器。
隨著現今科技的快速發展，積體電路（integrated circuit，IC）係已被廣泛地應用於各類電子元件中。然而，在這些電子元件於測試、組裝、以及操作過程中，常會遭遇到靜電放電（Electro Static discharge，ESD）的問題，進而對其內部之積體電路造成相當的損傷及威脅。一般而言，已知靜電放電係屬於積體電路之晶片與外部物體之間電荷釋放與移轉的一種現象，由於短時間內大量電荷的移轉，將引發過高能量的釋放，當這些過多的能量超過晶片所能承受之範圍，則會對於晶片造成其電路功能暫時性的失效或形成永久的損傷。為了降低此等靜電放電問題的發生，在晶片的製造過程中係可使用一靜電消除腕帶（wrist strap）或防靜電布料（anti-static clothing），不過當晶片在不同的環境或條件下使用時，其好發於晶片與外部物體間之靜電放電現象，仍無法因此被輕易地消弭。有鑑於此，為了提供一更佳的靜電防護效果，直接在電路中設置有靜電防護元件以作為放電路徑，係為現今一較佳之做法，藉此也可提升積體電路整體之可靠度與使用壽命。
請參考第1圖所示，其係為先前技術對核心電路進行靜電防護之示意圖，如第1圖所示，靜電防護元件1係為本領域具通常知識者，在設計積體電路之佈局時相當重要之存在，其係可用以防止一被保護元件2免於遭受靜電放電事件。此類被保護元件2例如可為易被靜電放電事件所破壞之核心電路。在現有技術中，先前資料已有許多相關之文獻，皆有揭露暫態電壓抑制器（transient voltage suppressors ，TVS）係為一種相當常見可用以進行靜電防護之元件， 舉例來說：美國專利 US 2018/0047717揭露一種靜電放電防護裝置與其製造方法，值得注意的是，該專利係在其ESD裝置之元件表面上使用一磷矽玻璃層（phospho-silicate-glass，PSG）作為第一層金屬前介電質（pre-metal dielectric，PMD），基於此磷矽玻璃層中之摻雜物係會在表面產生有向外擴散的現象（out diffusion），將使得元件表面之接面電容值（junction capacitance）劇烈地增加，由此大大影響了元件之特性。
緣是，考量到現有技術存在之缺失，故，本發明人係有感於上述缺失之可改善，且依據多年來從事此方面之相關經驗，悉心觀察且研究之，並配合學理之運用，而提出一種設計新穎且有效改善上述缺失之本發明，其係揭露一種創新之暫態電壓抑制器結構，其具體之架構及實施方式將詳述於下。
為解決習知技術存在的問題，本發明之一目的係在於提出一種創新之暫態電壓抑制器。藉由本發明之設計，本發明所揭露之暫態電壓抑制器結構，其pn接面（pn junction）係可被成功地控制於元件之表面底下，緣是，即可有效地降低元件的接面電容值，同時將暫態電壓抑制器結構之特性維持地較佳而不受影響。
為達到本發明之發明目的，本發明係揭露一種暫態電壓抑制器，包括：一具有第一半導體型之重摻雜基板、一具有第二半導體型之第一摻雜層、一具有第一半導體型之第二摻雜層、一具有第二半導體型之第一重摻雜區、一具有第一半導體型之第二重摻雜區、以及複數個設置於該重摻雜基板中之溝槽。
其中，重摻雜基板係電性連接於一第一節點。第一摻雜層係形成於重摻雜基板上，第二摻雜層係形成於第一摻雜層上。第二摻雜層中係形成有該第一重摻雜區與第二重摻雜區，且第一重摻雜區與第二重摻雜區係共同連接於一第二節點。複數個溝槽係形成於重摻雜基板中，且每一個溝槽之深度係不小於第一摻雜層之深度。第一重摻雜區與第二重摻雜區之間係設置有至少一溝槽，以作為電性隔離。
根據本發明之一實施例，其中當該第一半導體型係為N型時，該第二半導體型係為P型，且該第一節點與該第二節點係各自為一輸入輸出接腳與一接地端。
在此實施例中，所述之具有第二半導體型之第一摻雜層係為一P型磊晶層，且具有第一半導體型之第二摻雜層係可為一N型磊晶層、抑或一N型摻雜井型區。
當該具有第一半導體型之第二摻雜層係為一N型摻雜井型區時，形成有該第一重摻雜區之N型摻雜井型區係可選擇性地移除，使得該第一重摻雜區係直接形成於該第一摻雜層（即P型磊晶層）中。
根據本發明之另一實施例，其中當該第一半導體型係為P型時，該第二半導體型係為N型，且該第一節點與該第二節點係各自為一接地端與一輸入輸出接腳。
在此另一實施例中，所述之具有第二半導體型之第一摻雜層係為一N型磊晶層，且具有第一半導體型之第二摻雜層係可為一P型磊晶層、抑或一P型摻雜井型區。
當該具有第一半導體型之第二摻雜層係為一P型摻雜井型區時，形成有該第一重摻雜區之P型摻雜井型區係可選擇性地移除，使得該第一重摻雜區係直接形成於該第一摻雜層（即N型磊晶層）中。
是以，鑑於以上，本發明係揭露了一種暫態電壓抑制器結構，特別是一種將其接面埋入於元件表面底下之暫態電壓抑制器，藉由此種將pn接面改良為埋入於表面底下之配置概念，可由此消弭先前技術所陳並存在之諸多缺失。除此之外，本發明所揭露之暫態電壓抑制器結構，藉由此設計，更可有效地降低其接面電容值。
底下藉由具體實施例配合所附的圖式詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
以上有關於本發明的內容說明，與以下的實施方式係用以示範與解釋本發明的精神與原理，並且提供本發明的專利申請範圍更進一步的解釋。本發明之實施例將藉由下文配合相關圖式進一步加以解說，並盡可能的，於圖式與說明書中，相同標號係代表相同或相似構件。
以下本發明所揭露之技術特徵與方法手段，係用以使本領域具備通常知識者能根據本發明所揭露之技術思想了解、製造、與使用本發明。然而，該些實施並不能用以限制本發明之發明範疇。本領域具通常知識者在參閱以下本發明之詳細說明後，當可在不超過本發明之發明範圍內自行變化與修飾，而皆應隸屬於本發明之發明範疇。有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
為了有效克服習知技術的諸多缺失，本發明係針對此發明目的提出一種較佳的改良設計，其係為一種暫態電壓抑制器結構，請參閱第2圖所示，此種暫態電壓抑制器100包括：一重摻雜基板10、一第一摻雜層20、一第二摻雜層22、一第一重摻雜區30、一第二重摻雜區32、以及複數個設置於其中以作為電性隔離之溝槽40。
根據本發明之實施例，其中該重摻雜基板10係電性連接於一第一節點12。第一摻雜層20係形成於重摻雜基板10上，第二摻雜層22係形成於第一摻雜層20上。第二摻雜層22中係形成有該第一重摻雜區30與第二重摻雜區32，且該第一重摻雜區30與第二重摻雜區32係共同連接於一第二節點14。複數個溝槽40係形成於重摻雜基板10中，且每一個溝槽40之深度係不小於第一摻雜層20之深度。第一重摻雜區30與第二重摻雜區32之間係設置有至少一溝槽40，以作為電性隔離。
根據本發明所揭露之實施例，其中所述之重摻雜基板10、第二摻雜層22、以及第二重摻雜區32係為一第一半導體型，而第一摻雜層20與第一重摻雜區30係為一第二半導體型。該第一半導體型與該第二半導體型係為相異的導電型態。舉例來說，在一實施例中，當所述的第一半導體型係為N型時，則第二半導體型係為P型。在另一實施例中，當所述的第一半導體型係為P型時，則第二半導體型係為N型。本領域具通常知識者在詳閱並理解本發明之技術內容後，當可在不超過本發明之發明範圍內自行變化與修飾之，而皆應隸屬於本發明之發明範疇。
以下，我們將針對此兩種第一半導體型與第二半導體型不同的組合態樣，揭示下列的實施例進行示範及說明。首先，請先參閱第3圖，其係為根據本發明較佳第一實施例之暫態電壓抑制器之示意圖，其中所述的第一半導體型係為N型，第二半導體型係為P型。在此實施例中，重摻雜基板10係為一N型重摻雜基板（N+ sub），第一摻雜層20係為一P型磊晶層（P-epi），第二摻雜層22係為一N型磊晶層（N-epi），第一重摻雜區30係為一P型重摻雜區（P+），第二重摻雜區32係為一N型重摻雜區（N+），且該P型重摻雜區與N型重摻雜區係共同連接於一接地端GND。換言之，在此實施例中，該第一節點12係為一輸入輸出接腳I/O，該第二節點14係為接地端GND。
另一方面而言，第4圖係為根據本發明較佳第二實施例之暫態電壓抑制器之示意圖，其中所述的第一半導體型係為P型，第二半導體型係為N型。在此實施例中，則重摻雜基板10係為一P型重摻雜基板（P+ sub），第一摻雜層20係為一N型磊晶層（N-epi），第二摻雜層22係為一P型磊晶層（P-epi），第一重摻雜區30係為一N型重摻雜區（N+），第二重摻雜區32係為一P型重摻雜區（P+），且該N型重摻雜區與P型重摻雜區係共同連接於一輸入輸出接腳。換言之，在此實施例中，該第一節點12係為接地端GND，而該第二節點14係為一輸入輸出接腳I/O。
藉由本發明之設計，可以明顯看出本發明所揭露之暫態電壓抑制器結構，其pn接面（pn junction）係不同於先前技術般地座落於元件的表面，而係改良為埋入於表面底下。緣是，當pn接面成功地被控制位在表面底下時，元件的接面電容值（junction capacitance）係不同於先前技術般地過高，故可將暫態電壓抑制器結構之特性維持地較佳而不受影響。
更進一步而言，值得說明的是本發明並不以上述該二種實施例為限。請進一步參閱第5圖及第6圖所示，其係各自為本發明較佳第三及第四實施例之暫態電壓抑制器之示意圖。
第5圖係改良自第3圖所示之實施例，如第5圖所示，第二摻雜層22亦可以一N型摻雜井型區（ NW）來取代第3圖中所使用的N型磊晶層。相同地，第6圖係改良自第4圖所示之實施例，如第6圖所示，第二摻雜層22亦可以一P型摻雜井型區（ PW）來取代第4圖中所使用的P型磊晶層。在此等實施態樣中，則該些N型摻雜井型區及/或P型摻雜井型區係可透過離子佈植技術（ion implantation）來實現之。藉此，經由不同的製程技術，本發明更進一步揭露兩種不同的實施態樣，如第5圖與第6圖所示，則亦可在不超過本發明之發明範圍內實現本發明之發明目的。
再進一步而言，本發明係再改良第5圖與第6圖所示之實施例，而揭露又兩種不同的實施態樣，其分別如第7圖與第8圖所示。根據本發明之實施例，第7圖係改良自第5圖所示之實施例，第8圖係改良自第6圖所示之實施例。首先比較第5圖與第7圖，可以看出形成有第一重摻雜區30（P+）之第二摻雜層22（ NW）係可選擇性地移除，而使得第一重摻雜區30（P+）直接形成於第一摻雜層20（P型磊晶層）中。
相同地，比較第6圖與第8圖，可以看出形成有第一重摻雜區30（N+）之第二摻雜層22（ PW）亦可選擇性地移除，而使得第一重摻雜區30（N+）直接形成於第一摻雜層20（N型磊晶層）中。換言之，根據本發明之該等實施例，則形成有第一重摻雜區30之第二摻雜層22係可選擇性地不配置，而這些實施方式亦可在不超過本發明之發明範圍內，用以實現本發明之發明目的。
綜上所陳，與現有技術相較之，申請人認為本發明確實揭露了一種前所未見之暫態電壓抑制器結構，如圖示第2、3、4、5、6、7、8圖所示，其係可將暫態電壓抑制器結構之pn接面成功地控制在表面之下，以藉此消弭先前技術存在之各種缺失，並有效地降低其接面電容值。緣是，申請人相信本發明在未來科技、產業、及研究領域的發展上係為獨樹一格、有效率、且極具高度競爭力者，其應具備專利要件，祈貴審查委員詳鑒之。
以上所述之實施例僅係為說明本發明之技術思想及特點，其目的在使熟習此項技藝之人士能夠瞭解本發明之內容並據以實施，當不能以之限定本發明之專利範圍，即大凡依本發明所揭示之精神所作之均等變化或修飾，仍應涵蓋在本發明之專利範圍內。
1:靜電防護元件 2:被保護元件 10:重摻雜基板 12:第一節點 14:第二節點 20:第一摻雜層 22:第二摻雜層 30:第一重摻雜區 32:第二重摻雜區 40:溝槽 100:暫態電壓抑制器
第1圖係為先前技術對核心電路進行靜電防護之示意圖。 第2圖係為根據本發明所揭露暫態電壓抑制器之示意圖。 第3圖係為根據本發明較佳第一實施例之暫態電壓抑制器之示意圖。 第4圖係為根據本發明較佳第二實施例之暫態電壓抑制器之示意圖。 第5圖係為根據本發明較佳第三實施例之暫態電壓抑制器之示意圖。 第6圖係為根據本發明較佳第四實施例之暫態電壓抑制器之示意圖。 第7圖係為根據本發明較佳第五實施例之暫態電壓抑制器之示意圖。 第8圖係為根據本發明較佳第六實施例之暫態電壓抑制器之示意圖。
10:重摻雜基板
12:第一節點
14:第二節點
20:第一摻雜層
22:第二摻雜層
30:第一重摻雜區
32:第二重摻雜區
40:溝槽
100:暫態電壓抑制器

Claims (11)

  1. 一種暫態電壓抑制器，包括： 一重摻雜基板，係為一第一半導體型，該重摻雜基板係電性連接於一第一節點； 一第一摻雜層，係為一第二半導體型，該第一摻雜層係形成於該重摻雜基板上； 一第二摻雜層，係為該第一半導體型，該第二摻雜層係形成於該第一摻雜層上； 一第一重摻雜區，係為該第二半導體型，該第一重摻雜區係形成於該第二摻雜層中，且該第一重摻雜區係電性連接於一第二節點； 一第二重摻雜區，係為該第一半導體型，該第二重摻雜區係形成於該第二摻雜層中，且該第二重摻雜區係電性連接於該第二節點；以及 複數個溝槽，係形成於該重摻雜基板中，且每一該溝槽之深度係不小於該第一摻雜層之深度，其中，該第一重摻雜區與該第二重摻雜區之間係設置有至少一該溝槽，以作為電性隔離。
  2. 如請求項 1所述之暫態電壓抑制器，其中當該第一半導體型係為N型時，該第二半導體型係為P型，且該第一節點與該第二節點係各自為一輸入輸出接腳與一接地端。
  3. 如請求項2所述之暫態電壓抑制器，其中該第一摻雜層係為一P型磊晶層。
  4. 如請求項3所述之暫態電壓抑制器，其中該第二摻雜層係為一N型磊晶層。
  5. 如請求項 3所述之暫態電壓抑制器，其中該第二摻雜層係為一N型摻雜井型區。
  6. 如請求項5所述之暫態電壓抑制器，其中形成有該第一重摻雜區之該第二摻雜層係可選擇性地移除，使得該第一重摻雜區係直接形成於該第一摻雜層中。
  7. 如請求項1所述之暫態電壓抑制器，其中當該第一半導體型係為P型時，該第二半導體型係為N型，且該第一節點與該第二節點係各自為一接地端與一輸入輸出接腳。
  8. 如請求項7所述之暫態電壓抑制器，其中該第一摻雜層係為一N型磊晶層。
  9. 如請求項8所述之暫態電壓抑制器，其中該第二摻雜層係為一P型磊晶層。
  10. 如請求項8所述之暫態電壓抑制器，其中該第二摻雜層係為一P型摻雜井型區。
  11. 如請求項10所述之暫態電壓抑制器，其中形成有該第一重摻雜區之該第二摻雜層係可選擇性地移除，使得該第一重摻雜區係直接形成於該第一摻雜層中。
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