CN105261616B - 瞬态电压抑制器及其制造方法 - Google Patents

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Abstract

公开了一种瞬态电压抑制器及其制造方法。所述瞬态电压抑制器包括：半导体衬底；在半导体衬底中形成的第一掺杂类型的第一掩埋层；在第一掩埋层的第一区域形成的第二掺杂类型的第二掩埋层；在第二掩埋层上形成的第一外延区域和在第一掩埋层的第二区域上形成的第二外延区域，第一外延区域和第二外延区域分别为第二掺杂类型和第一掺杂类型；分别位于第一外延区域和第二外延区域中的第一掺杂区和第二掺杂区，第一掺杂区和第二掺杂区分别为第一掺杂类型和第二掺杂类型；从第二外延区域的表面延伸至第一掩埋层的导电通道；以及分别与导电通道、第一掺杂区和第二掺杂区接触的第一至第三电极。该瞬态电压抑制器可以在单个芯片上形成多通道单向或双向器件。

Description

瞬态电压抑制器及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，更具体地，涉及瞬态电压抑制器及其制造方法。
背景技术
诸如手机和可穿戴电子产品的移动终端获得广泛的应用。移动终端中的电子电路工作于例如5V的低工作电压，以减小功耗和延长移动终端的使用时间。随着工作电压的减小，电子电路可以承受的最大电压也减小。需要采用低击穿电压的瞬态电压抑制器(缩写为TVS)保护电子电路。
对于高速率传输线路的保护，瞬态电压抑制器必须具有高响应速度，才能提供所需的保护。瞬态电压抑制器的响应速度主要受到自身电容的影响。为了提高响应速度，优选地将瞬态电压抑制器的电容设置为小于0.5pF。进一步地，瞬态电压抑制器还应当具有高静电放电(缩写为ESD)能力。
为了支持多个高速率传输线路，可以在同一个芯片中形成多通道瞬态电压抑制器。由于多通道电压抑制器中的不同通道可以共用一个齐纳二极管，因此可以减少芯片中的半导体器件的数量。然而，现有的器件结构必须采用键合线来提供多通道瞬态电压抑制器的不同二极管之间的电连接，这不仅增加芯片的封装成本，而且增加线路电阻和寄生电容，并且降低半导体器件的可靠性。
因此，期望在集成多通道瞬态电压抑制器的芯片中减少键合引线的使用以降低封装成本和提高可靠性。
发明内容
有鉴于此，本发明提供一种瞬态电压抑制器及其制造方法，使得可以利用芯片内部的互连提供瞬态电压抑制器的不同二极管之间的电连接。
根据本发明的第一方面，提供一种瞬态电压抑制器，其特征在于，包括：半导体衬底；在半导体衬底中形成的第一掺杂类型的第一掩埋层；在第一掩埋层的第一区域形成的第二掺杂类型的第二掩埋层；在第二掩埋层上形成的第一外延区域和在第一掩埋层的第二区域上形成的第二外延区域，第一外延区域和第二外延区域分别为第二掺杂类型和第一掺杂类型；分别位于第一外延区域和第二外延区域中的第一掺杂区和第二掺杂区，第一掺杂区和第二掺杂区分别为第一掺杂类型和第二掺杂类型；从第二外延区域的表面延伸至第一掩埋层的导电通道；以及分别与导电通道、第一掺杂区和第二掺杂区接触的第一至第三电极。
优选地，所述第一掩埋层和所述第二掩埋层之间形成齐纳二极管或穿通二极管的PN结；所述第一外延区域和所述第一掺杂区之间形成第一二极管的PN结；所述第二外延区域和所述第二掺杂区之间形成第二二极管的PN结。
优选地，所述半导体衬底为第二掺杂类型，并且相对于所述第二掩埋层轻掺杂。
优选地，所述导电通道为第一掺杂类型的掺杂区。
优选地，所述第一外延区域和所述第二外延区域由相同的外延半导体层形成，所述外延半导体层分别由第二掩埋层和第一掩埋层自掺杂。
优选地，还包括第一隔离结构，所述第一隔离结构从所述第一外延区域和所述第二外延区域的表面延伸至所述半导体衬底中，用于将所述瞬态电压抑制器与邻近的器件彼此隔开。
优选地，还包括第二隔离结构，所述第二隔离结构从所述第一外延区域和所述第二外延区域的表面延伸至所述第一掩埋层中，使得所述第二外延区域与所述第一外延区域和所述第二掩埋层之间隔开。
优选地，所述第一隔离结构还限定第一掩埋层的第三区域和第四区域，所述第三区域和所述第四区域分别与所述第一区域和所述第二区域中相邻，并且在所述第三区域和所述第四区域中，所述第二外延区域位于所述第一掩埋层上方。
优选地，在第三区域还包括在位于第二外延区域中的第三掺杂区和第四掺杂区，第三掺杂区和第四掺杂区分别为第一掺杂类型和第二掺杂类型；以及在第四区域还包括位于第二外延区域中的第五掺杂区和第六掺杂区，第五掺杂区和第六掺杂区分别为第一掺杂类型和第二掺杂类型。
优选地，所述第一掺杂区和所述第四掺杂区经由第一互连电连接，所述第二掺杂区和所述第五掺杂区经由第二互连电连接，所述第三掺杂区和所述第六掺杂区经由第三互连电连接。
优选地，在所述第二区域中还包括位于所述第二掺杂区中的第七掺杂区，第七掺杂区为第二掺杂类型。
优选地，所述第一掺杂区和所述第四掺杂区经由第一互连电连接，所述第七掺杂区和所述第五掺杂区经由第二互连电连接，所述第三掺杂区和所述第六掺杂区经由第三互连电连接。
优选地，所述第一隔离结构还限定第一掩埋层的彼此相邻的第三区域和第四区域，并且，所述第四区域与所述第一区域相邻，在所述第三区域中，所述第二掩埋层位于所述第一掩埋层上方，所述第一外延区域位于所述第二掩埋层上方，在所述第四区域中，所述第二外延区域位于所述第一掩埋层上方。
优选地，在第三区域还包括在位于所述第一外延区域中的第三掺杂区，在第四区域还包括位于所述第二外延区域中的第四掺杂区，第三掺杂区和第四掺杂区分别为第一掺杂类型和第二掺杂类型；以及在第四区域还包括从第二外延区域的表面延伸至第一掩埋层的另一个导电通道。
优选地，所述第一至第四掺杂区经由第一互连电连接。
优选地，所述第一掺杂类型为N型和P型之一，所述第二掺杂类型为N型和P型中的另一个。
根据本发明的第二方面，提供一种制造瞬态电压抑制器的方法，包括：在半导体衬底中形成第一掩埋层；在第一掩埋层的第一区域，形成第二掺杂类型的第二掩埋层，使得第一掩埋层的第二区域具有暴露的表面；在第一掩埋层和第二掩埋层上形成外延半导体层，使得所述外延半导体层与第二掩埋层接触的部分形成第一外延区域，以及与第一掩埋层接触的部分形成第二外延区域；形成从第二外延区域的表面延伸至第一掩埋层的导电通道；在第一外延区域中，形成第一掺杂类型的第一掺杂区；在第二外延区域中，形成第二掺杂类型的第二掺杂区；以及形成第一至第三电极，分别与导电通道、第一掺杂区和第二掺杂区接触。
优选地，还包括形成第一隔离结构，所述第一隔离结构从所述第一外延区域和所述第二外延区域的表面延伸至所述半导体衬底中，用于将所述瞬态电压抑制器与邻近的器件彼此隔开。
优选地，还包括形成第二隔离结构，所述第二隔离结构从所述第一外延区域和所述第二外延区域的表面延伸至所述第一掩埋层中，使得所述第二外延区域与所述第一外延区域和所述第二掩埋层之间隔开。
优选地，还包括形成附加器件和互连，所述附加器件包括至少两个掺杂区，以及与所述至少两个掺杂区电连接的至少两个电极，所述互连电连接第一至第三电极和所述至少两个电极中的一部分电极。
根据本发明的实施例的瞬态电压抑制器适合于在一个芯片中形成多通道瞬态电压抑制器。为了形成多通道瞬态电压抑制器，采用隔离结构第一掩埋层分成彼此隔开的部分，使得相邻的通道单元彼此隔离。在第一外延区域和第二外延区域上方的层面形成互连，从而电连接不同的通道单元以形成阵列。该结构避免在芯片外部电连接不同的通道单元，从而减少键合引线的使用，使得封装成本降低，并且减小引线电阻和寄生电容，提高半导体器件的可靠性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1a至1c分别示出根据现有技术的瞬态电压抑制器的等效电路图、电容等效电路图和结构示意图；
图2示出根据现有技术的多通道瞬态电压抑制器的等效电路图；
图3a和3b分别示出根据本发明的第一实施例的瞬态电压抑制器的结构示意图和等效电路图；
图4a和4b分别示出根据本发明的第二实施例的瞬态电压抑制器的结构示意图和等效电路图；
图5a和5b分别示出根据本发明的第三实施例的瞬态电压抑制器的结构示意图和等效电路图；
图6a和6b分别示出根据本发明的第四实施例的瞬态电压抑制器的结构示意图和等效电路图；以及
图7a至7g示出根据发明的第五实施例的制造瞬态电压抑制器的方法的各个步骤的半导体结构的示意性截面图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
图1a至1c分别示出根据现有技术的瞬态电压抑制器的等效电路图、电容等效电路图和结构示意图。
如图1a所示，该瞬态电压抑制器包括第一二极管D1、第二二极管D2以及齐纳二极管ZD。第一二极管D1和齐纳二极管ZD反向串联连接在输入输出端子I/O和接地端子GND之间，即齐纳二极管ZD的阳极与第一二极管D1的阳极连接，齐纳二极管ZD的阴极与第一二极管D1的阴极分别连接至输入输出端子I/O和接地端子GND。第二二极管D2的阴极和阳极分别连接至输入输出端子I/O和接地端子GND。齐纳二极管ZD和第一二极管D1提供正向导电路径，第二二极管D2提供反向导电路径。
进一步地，如图1b所示，该瞬态电压抑制器的第一二极管D1、第二二极管D2以及齐纳二极管ZD分别等效为电容C1、C2以及CZ。由于齐纳二极管ZD和第一二极管D1的串联配置，电容C1和CZ串联连接，然后与电容C2并联连接。因此，正向导电路径的电容小于第一二极管D1的电容。
该瞬态电压抑制器的总电容CI/O-GND＝C1*CZ/(C1+CZ)+C2，其中CI/O-GND表示输入输出端子I/O和接地端子GND之间的等效电容。由于齐纳二极管ZD的电容远大于第一与第二极管的电容，以及C1≈C2≈C，因此CI/O-GND≈2C。该瞬态电压抑制器的总电容可以不再受到大电容的齐纳二极管ZD的限制，而是取决于第一二极管D1和第二二极管D2的电容。由此可见，只要第一二极管D1和第二二极管D2的电容较低，就可以使得整个瞬态电压抑制器的电容较低。
进一步地，如图1c所示，瞬态电压抑制器100形成于N+型衬底101的第一区域和第二区域中。采用隔离结构131，例如沟槽隔离，隔开第一区域和第二区域。在第一区域中，P型掩埋层111形成于N+型衬底101的表面附近，外延半导体层的第一外延区域112位于P型掩埋层111上，N+型区113形成于第一外延区域112中。在第二区域中，外延半导体层的第二外延区域121位于N+型衬底101上，P+型区122形成于第二外延区域121中。瞬态电压抑制器100的第一电极133穿过层间绝缘层132中的开口，接触N+型区113和P+型区122，第二电极134接触N+型衬底101。
在该实施例中，外延半导体层的第一外延区域112和第二外延区域121分别由半导体掩埋层和半导体衬底自掺杂成不同的掺杂类型。在该实施例中，第一外延区域112是P型，第二外延区域121是N-型。隔离结构131为沟槽隔离。
上述结构的瞬态电压抑制器100制作在N+型衬底101上。N+型衬底101与P型掩埋层111之间形成齐纳二极管ZD的PN结，第一外延区域112与N+型区113之间形成第一二极管D1的PN结，第二外延区域121与P+型区122之间形成第二二极管D2的PN结。第一电极133与N+型区113和P+型区123二者接触，作为接地端子GND，第二电极134与N+型衬底101的背面接触，作为输入输出端子I/O。
在上述瞬态电压抑制器的结构中，衬底101作为齐纳二极管ZD的阴极，因而，位于衬底101背面的第二电极作为输入输出端子I/O。该结构对于形成多通道瞬态电压抑制器是不利的，多通道瞬态电压抑制器中的每个通道单元应当分别具有各自的输入输出端子I/O。然而，在一个芯片内部，衬底101是公共的部分，只能提供一个输入输出端子I/O。
如图1c所示的瞬态电压抑制器仅仅适合于在一个芯片中形成单通道瞬态电压抑制器。为了形成多通道瞬态电压抑制器，则需要分别在各自的芯片中形成一个通道单元，然后经由键合引线，将各个芯片彼此电连接以形成阵列。芯片之间的键合引线导致封装成本增加，并且引入引线电阻和寄生电容，使得半导体器件的可靠性降低。
图2示出根据现有技术的多通道瞬态电压抑制器的等效电路图。多通道瞬态电压抑制器也称为瞬态电压抑制器阵列，包括多个通道单元以及公共的齐纳二极管ZD。
作为示例，在图2中示出四个通道单元。每个通道单元包括二极管D11至D41中之一和二极管D12至D42之一。例如，在一个通道单元中，二极管D11和齐纳二极管ZD反向串联连接在输入输出端子I/O1和接地端子GND之间，即齐纳二极管ZD的阴极与二极管D11的阴极连接，齐纳二极管ZD的阳极与二极管D11的阳极分别连接至输入输出端子I/O1和接地端子GND。二极管D12的阴极和阳极分别连接至输入输出端子I/O1和接地端子GND。
齐纳二极管ZD和二极管D11提供正向导电路径，第二二极管D12提供反向导电路径。
图3a和3b分别示出根据本发明的第一实施例的瞬态电压抑制器的结构示意图和等效电路图。该瞬态电压抑制器为单通道单向器件。
如图3a所示，瞬态电压抑制器200形成于P型衬底202的第一区域和第二区域中。采用隔离结构230隔开第一区域和第二区域。N+型掩埋层201形成于P型衬底202中。在第一区域中，P型掩埋层211形成于N+型掩埋层201的表面附近，外延半导体层的第一外延区域212位于P型掩埋层211上，N+型区213形成于第一外延区域212中。P型衬底202相对于P型掩埋层211轻掺杂。在第二区域中，外延半导体层的第二外延区域221位于N+型掩埋层201上，P+型区222形成于第二外延区域221中。在第二外延区域221中形成从其表面到达下方的N+型掩埋层201的N+型导电通道233。瞬态电压抑制器200的第一电极234穿过层间绝缘层232中的开口与N+型导电通道233接触，从而经由N+型导电通道233提供至N+型掩埋层201的电连接。瞬态电压抑制器200的第二电极235和第三电极236分别接触N+型区213和P+型区222。
尽管在图3a和3b将第二电极235和第三电极236分别表示为两个部分，然而，应当理解第二电极235和第三电极236可以彼此电连接。由于第二电极235和第三电极236位于半导体结构的同一个层面上，可以容易地采用同一个金属层形成，并且实现彼此的互连，从而减少外部键合引线的数量。
在该实施例中，外延半导体层的第一外延区域212和第二外延区域221分别由半导体掩埋层和半导体衬底自掺杂成不同的掺杂类型。在该实施例中，第一外延区域212是P型，第二外延区域221是N-型。如图3a所示，在瞬态电压抑制器200的周边，隔离结构231从外延半导体层的表面延伸至P型衬底202，使得瞬态电压抑制器200与邻近的半导体器件隔离。在瞬态电压抑制器200的内部，隔离结构230从外延半导体层的表面延伸至N+型掩埋层201中，直到P型掩埋层下方的预定深度位置，从而隔开第一区域和第二区域。隔离结构230和231例如为沟槽隔离。
在优选的实施例中，P型衬底202相对于P型掩埋层211轻掺杂。在多通道瞬态电压抑制器中，在公共的P型衬底202上形成如图3a所示的结构的多个通道单元。P型衬底202与N+掩埋层201之间形成附加的PN结，从而实现不同通道单元之间的隔离。有利地，轻掺杂的P型衬底202可以减小该PN结的电容，从而减小通道单元之间的寄生电容。在单通道瞬态电压抑制器中，P型衬底202则可以由任意掺杂或未掺杂的半导体层代替，并且还可以由绝缘衬底代替。
上述结构的瞬态电压抑制器200制作在N+型掩埋层201上。N+型掩埋层201与P型掩埋层211之间形成齐纳二极管ZD的PN结，第一外延区域212与N+型区213之间形成第一二极管D1的PN结，第二外延区域221与P+型区222之间形成第二二极管D2的PN结。第二电极235和第三电极236分别与N+型区213和P+型区123二者接触，作为接地端子GND，第一电极234与N+型掩埋层201电连接，作为输入输出端子I/O。
在第二电极235和第三电极236互连时，该实施例的瞬态电压抑制器的等效电路图如图3b所示。该等效电路图与图1a相同。该瞬态电压抑制器包括第一二极管D1、第二二极管D2以及齐纳二极管ZD。第一二极管D1和齐纳二极管ZD反向串联连接在输入输出端子I/O和接地端子GND之间，即齐纳二极管ZD的阳极与第一二极管D1的阳极连接，齐纳二极管ZD的阴极与第一二极管D1的阴极分别连接至输入输出端子I/O和接地端子GND。第二二极管D2的阴极和阳极分别连接至输入输出端子I/O和接地端子GND。齐纳二极管ZD和第一二极管D1提供正向导电路径，第二二极管D2提供反向导电路径。
根据第一实施例的瞬态电压抑制器200的总电容CI/O-GND＝C1*CZ/(C1+CZ)+C2，其中CI/O-GND表示输入输出端子I/O和接地端子GND之间的等效电容，C1、C2分别表示第一和第二二极管的等效电容，CZ表示齐纳二极管的等效电容。由于齐纳二极管ZD的电容远大于第一和第二二极管的电容，以及一般的，C1可以选择与C2差不多大小，例如C1≈C2≈C，因此CI/O-GND≈2C。
在该实施例的瞬态电压抑制器的结构中，N+型掩埋层201作为齐纳二极管ZD的阴极，因而，第一电极234作为输入输出端子I/O。该结构对于形成多通道瞬态电压抑制器是有利的，多通道瞬态电压抑制器中的每个通道单元应当分别具有各自的输入输出端子I/O。在一个芯片内部，N+型掩埋层201包括彼此隔开的部分，用于各个通道单元，从而分别提供各自的输入输出端子I/O。
在该实施例中描述了齐纳二极管ZD提供ESD保护。然而，本发明的实施例不限于此，在替代的实施例中，可以采用穿通二极管代替齐纳二极管。正如本领域已知的那样，齐纳二极管和穿通二极管由类似的多个掺杂区组成并且形成PN结，但二者的掺杂区具有不同的掺杂浓度。应当注意，在下文描述的实施例的变型中，可以采用穿通二极管代替齐纳二极管，在此不对此赘述。
如图3a和3b所示的瞬态电压抑制器适合于在一个芯片中形成多通道瞬态电压抑制器。为了形成多通道瞬态电压抑制器，采用隔离结构231将N+型掩埋层201分成彼此隔开的多个通道单元。在第一外延区域212和第二外延区域222上方的层面形成互连，从而电连接不同的通道单元以形成阵列。该结构避免在芯片外部电连接不同的通道单元，从而减少键合引线的使用，使得封装成本降低，并且减小引线电阻和寄生电容，提高半导体器件的可靠性。
图4a和4b分别示出根据本发明的第二实施例的瞬态电压抑制器的结构示意图和等效电路图。该瞬态电压抑制器为单通道单向器件。
如图4a所示，瞬态电压抑制器300形成于P型衬底202的第一至第四区域中。采用隔离结构230和231隔开第一至第四区域。隔离结构230和231例如为沟槽隔离。N+型掩埋层201形成于P型衬底202中。在第一区域中，P型掩埋层211形成于N+型掩埋层201的表面附近，外延半导体层的第一外延区域212位于P型掩埋层211上，N+型区213形成于第一外延区域212中。在第二至第四区域中，外延半导体层的第二外延区域221位于N+型掩埋层201上，P+型区222形成于第二外延区域221中。此外，在第三和第四区域中，N+型区213形成于第三、四外延区域221中。在第二外延区域221中形成从其表面到达下方的N+型掩埋层201的N+型导电通道233。瞬态电压抑制器300的第一电极234穿过层间绝缘层232中的开口与N+型导电通道233接触，从而经由N+型导电通道233提供至N+型掩埋层201的电连接。瞬态电压抑制器300的第二电极235、第三电极236、第四电极237、第五电极238、第六电极239和第七电极240分别接触第一区域的N+型区213、第二区域的P+型区222、第三区域的P+型区222、第三区域的N+型区213、第四区域的P+型区222、第四区域的N+型区213。
第一至第七电极形成在半导体结构的同一个层面上，可以容易地采用同一个金属层形成，并且实现彼此的互连，从而减少外部键合引线的数量。第二电极235和第四电极237通过第一互连引线251彼此电连接，第三电极236和第七电极240通过第二互连引线252彼此电连接，第五电极238和第六电极239通过第三互连引线250彼此电连接。应当注意，为了清楚起见，在图4a中将第三互连引线250表示为位于第一互连引线251和第二互连引线252的上方。通过设计金属图案使得上述的互连引线避免交叉，就可以将第三互连引线250设置在与第一互连引线251和第二互连引线252相同的层面上。
在该实施例中，外延半导体层的第一外延区域212和第二外延区域221分别由半导体掩埋层和半导体衬底自掺杂成不同的掺杂类型。在该实施例中，第一外延区域212是P型，第二外延区域221是N-型。如图4a所示，在瞬态电压抑制器300的周边，隔离结构231从外延半导体层的表面延伸至P型衬底202，使得瞬态电压抑制器300与邻近的半导体器件隔离。在瞬态电压抑制器300的内部，在第一区域和第三区域之间以及在第二区域和第四区域之间，隔离结构231从外延半导体层的表面延伸至P型衬底202，使得瞬态电压抑制器300的主要元件与附加的二极管之间隔开。此外，在瞬态电压抑制器300的内部，在第一区域和第二区域之间，隔离结构230从外延半导体层的表面延伸至N+型掩埋层201中，直到P型掩埋层下方的预定深度位置，从而隔开第一区域和第二区域。
上述结构的瞬态电压抑制器300制作在N+型掩埋层201上。在第一区域中，N+型掩埋层201与P型掩埋层211之间形成齐纳二极管ZD的PN结，第一外延区域212与N+型区213之间形成第一二极管D11的PN结。在第二区域中，第二外延区域221与P+型区222之间形成第二二极管D12的PN结。在第三区域中，第二外延区域221与P+型区222形成第三二极管D21的PN结。在第四区域中，第二外延区域221与P+型区222之间形成第四二极管D22的PN结。第五电极238和第六电极239分别接触第三区域的N+型区213和第四区域的P+型区222，然后经由第三互连引线250彼此电连接，作为接地端子GND。第一电极234与N+型掩埋层201电连接，作为输入输出端子I/O。
该实施例的瞬态电压抑制器的等效电路图如图4b所示。该瞬态电压抑制器包括第一二极管D11、第二二极管D12、第三二极管D21、第四二极管D22、以及齐纳二极管ZD。齐纳二极管ZD、第一二极管D11和第三二极管D21串联连接在输入输出端子I/O和接地端子GND之间，即齐纳二极管ZD的阳极与第一二极管D11的阳极连接，第一二极管D11的阴极与第三二极管D21的阳极连接，齐纳二极管ZD的阴极与第三二极管D21的阴极分别连接至输入输出端子I/O和接地端子GND。第二二极管D12和第四二极管D22串联连接在输入输出端子I/O和接地端子GND之间，即第二二极管D12的阳极与第四二极管D22的阴极连接，第二二极管D12阴极和第四二极管D22的阳极分别连接至输入输出端子I/O和接地端子GND。齐纳二极管ZD、第一二极管D11和第三二极管D21提供正向导电路径，第二二极管D12和第四二极管D22提供反向导电路径。
与根据第一实施例的瞬态电压抑制器200相比，根据第二实施例的瞬态电压抑制器300的正向导电路径和反向导电路径分别包括附加的二极管。该瞬态电压抑制器的总电容CI/O-GND＝C11*C21*CZ/(CZ*C11+CZ*C21+C11*C21)+C12*C22/(C12+C22)，其中CI/O-GND表示输入输出端子I/O和接地端子GND之间的等效电容，C11、C12、C21、C22分别表示第一至第四二极管的等效电容，CZ表示齐纳二极管的等效电容。由于齐纳二极管ZD的电容远大于第一至第四二极管的电容，以及C11≈C12≈C21≈C22≈C，因此CI/O-GND≈C。与根据第一实施例的瞬态电压抑制器200相比，根据第二实施例的瞬态电压抑制器300的电容大约减小一半。如果串联更多数量的附加二极管，则可以进一步减小电容。
在该实施例的瞬态电压抑制器的结构中，N+型掩埋层201作为齐纳二极管ZD的阴极，因而，第一电极234作为输入输出端子I/O。该结构对于形成多通道瞬态电压抑制器是有利的，多通道瞬态电压抑制器中的每个通道单元应当分别具有各自的输入输出端子I/O。在一个芯片内部，N+型掩埋层201包括彼此隔开的部分，用于各个通道单元，从而分别提供各自的输入输出端子I/O。
如图4a和4b所示的瞬态电压抑制器适合于在一个芯片中形成多通道瞬态电压抑制器。为了形成多通道瞬态电压抑制器，采用隔离结构231将N+型掩埋层201分成彼此隔开的部分，使得相邻的通道单元彼此隔离。在第一外延区域212和第二外延区域222上方的层面形成互连，从而电连接不同的通道单元以形成阵列。该结构避免在芯片外部电连接不同的通道单元，从而减少键合引线的使用，使得封装成本降低，并且减小引线电阻和寄生电容，提高半导体器件的可靠性。
图5a和5b分别示出根据本发明的第三实施例的瞬态电压抑制器的结构示意图和等效电路图。该瞬态电压抑制器为单通道双向器件。
如图5a所示，瞬态电压抑制器400形成于P型衬底202的第一至第四区域中。采用隔离结构230和231隔开第一至第四区域。隔离结构230和231例如为沟槽隔离。N+型掩埋层201形成于P型衬底202中。在第一区域中，P型掩埋层211形成于N+型掩埋层201的表面附近，外延半导体层的第一外延区域212位于P型掩埋层211上，N+型区213形成于第一外延区域212中。在第二至第四区域中，外延半导体层的第二外延区域221位于N+型掩埋层201上。进一步地，在第二区域中，P+型区223形成于第二外延区域221中，N+型区213形成于P+型区223中。在第三和第四区域中，P+型区222和N+型区213形成于第二外延区域221中。在第二外延区域221中，形成从其表面到达下方的N+型掩埋层201的N+型导电通道233。瞬态电压抑制器400的第一电极234穿过层间绝缘层232中的开口与N+型导电通道233接触，从而经由N+型导电通道233提供至N+型掩埋层201的电连接。瞬态电压抑制器400的第二电极235、第三电极236、第四电极237、第五电极238、第六电极239和第七电极240分别接触第一区域的N+型区213、第二区域的N+型区213、第三区域的P+型区222、第三区域的N+型区213、第四区域的P+型区222、第四区域的N+型区213。
第一至第七电极形成在半导体结构的同一个层面上，可以容易地采用同一个金属层形成，并且实现彼此的互连，从而减少外部键合引线的数量。第二电极235和第四电极237通过第一互连引线251彼此电连接，第三电极236和第七电极240通过第二互连引线252彼此电连接，第五电极238和第六电极239通过第三互连引线250彼此电连接。应当注意，为了清楚起见，在图5a中将第三互连引线250表示为位于第一互连引线251和第二互连引线252的上方。通过设计金属图案使得上述的互连引线避免交叉，就可以将第三互连引线250设置在与第一互连引线251和第二互连引线252相同的层面上。
在该实施例中，外延半导体层的第一外延区域212和第二外延区域221分别由半导体掩埋层和半导体衬底自掺杂成不同的掺杂类型。在该实施例中，第一外延区域212是P型，第二外延区域221是N-型。如图5a所示，在瞬态电压抑制器400的周边，隔离结构231从外延半导体层的表面延伸至P型衬底202，使得瞬态电压抑制器400与邻近的半导体器件隔离。在瞬态电压抑制器400的内部，在第一区域和第三区域之间以及在第二区域和第四区域之间，隔离结构231从外延半导体层的表面延伸至P型衬底202，使得瞬态电压抑制器400的主要元件与附加的二极管之间隔开。此外，在瞬态电压抑制器400的内部，在第一区域和第二区域之间，隔离结构230从外延半导体层的表面延伸至N+型掩埋层201中，直到P型掩埋层下方的预定深度位置，从而隔开第一区域和第二区域。
上述结构的瞬态电压抑制器400制作在N+型掩埋层201上。在第一区域中，N+型掩埋层201与P型掩埋层211之间形成第一齐纳二极管ZD1的PN结，第一外延区域212与N+型区213之间形成第一二极管D11的PN结。在第二区域中，第二外延区域221与P+型区223之间形成第三二极管D21的PN结，P+型区223与N+型区213之间形成第二齐纳二极管ZD2的PN结。在第三区域中，第二外延区域221与P+型区222形成第二二极管D12的PN结。在第四区域中，第二外延区域221与P+型区222之间形成第四二极管D22的PN结。第五电极238和第六电极239分别接触第三区域的N+型区213和第四区域的P+型区222，然后经由第三互连引线250彼此电连接，作为接地端子GND。第一电极234与N+型掩埋层201电连接，作为输入输出端子I/O。
该实施例的瞬态电压抑制器的等效电路图如图5b所示。该瞬态电压抑制器包括第一二极管D11、第二二极管D12、第三二极管D21、第四二极管D22、第一齐纳二极管ZD1以及第二齐纳二极管ZD2。第一齐纳二极管ZD1、第一二极管D11和第三二极管D21串联连接在输入输出端子I/O和接地端子GND之间，即第一齐纳二极管ZD1的阳极与第一二极管D11的阳极连接，第一二极管D11的阴极与第三二极管D21的阳极连接，第一齐纳二极管ZD 1的阴极与第三二极管D21的阴极分别连接至输入输出端子I/O和接地端子GND。第二二极管D12、第二齐纳二极管ZD2和第四二极管D22串联连接在输入输出端子I/O和接地端子GND之间，即第二二极管D12的阳极与第二齐纳二极管ZD2的阳极连接，第四二极管D22的阴极与第二齐纳二极管ZD2的阴极连接。第二二极管D12的阴极和第四二极管D22的阳极分别连接至输入输出端子I/O和接地端子GND。第一二极管D11、第一齐纳二极管ZD1和第三二极管D21提供正向导电路径，第二二极管D12、第二齐纳二极管ZD2和第四二极管D22提供反向导电路径。
与根据第一实施例的瞬态电压抑制器200相比，根据第三实施例的瞬态电压抑制器400的正向导电路径和反向导电路径分别包括附加的二极管。该瞬态电压抑制器的总电容CI/O-GND＝C11*C21*CZ1/(CZ1*C11+CZ1*C21+C11*C21)+C12*C22*CZ2/(CZ2*C12+CZ2*C22+C12*C22)，其中CI/O-GND表示输入输出端子I/O和接地端子GND之间的等效电容，C11、C12、C21、C22分别表示第一至第四二极管的等效电容，CZ1和CZ2分别表示第一齐纳二极管ZD1和第二齐纳二极管ZD2的等效电容。由于第一齐纳二极管ZD1和第二齐纳二极管ZD2的电容远大于第一至第四二极管的电容，以及C11≈C12≈C21≈C22≈C，因此CI/O-GND≈C。与根据第一实施例的瞬态电压抑制器200相比，根据第三实施例的瞬态电压抑制器400的电容大约减小一半。如果串联更多数量的附加二极管，则可以进一步减小电容。
在该实施例的瞬态电压抑制器的结构中，N+型掩埋层201作为第一齐纳二极管ZD1的阴极，因而，第一电极234作为输入输出端子I/O。该结构对于形成多通道瞬态电压抑制器是有利的，多通道瞬态电压抑制器中的每个通道单元应当分别具有各自的输入输出端子I/O。在一个芯片内部，N+型掩埋层201包括彼此隔开的部分，用于各个通道单元，从而分别提供各自的输入输出端子I/O。
如图5a和5b所示的瞬态电压抑制器适合于在一个芯片中形成多通道瞬态电压抑制器。为了形成多通道瞬态电压抑制器，采用隔离结构230和231将N+型掩埋层201分成彼此隔开的部分，使得相邻的通道单元彼此隔离。在第一外延区域212和第二外延区域222上方的层面形成互连，从而电连接不同的通道单元以形成阵列。该结构避免在芯片外部电连接不同的通道单元，从而减少键合引线的使用，使得封装成本降低，并且减小引线电阻和寄生电容，提高半导体器件的可靠性。
图6a和6b分别示出根据本发明的第四实施例的瞬态电压抑制器的结构示意图和等效电路图。该瞬态电压抑制器或者作为双通道单向器件，或者作为单通道双向器件。
根据第四实施例的瞬态电压抑制器500包括两个根据第一实施例的瞬态电压抑制器TVS1和TVS2。如图6a所示，瞬态电压抑制器500形成于P型衬底202的第一至第四区域中。采用隔离结构230和231隔开第一至第四区域。隔离结构230和231例如为沟槽隔离。N+型掩埋层201形成于P型衬底202中。在第一区域中，P型掩埋层211形成于N+型掩埋层201的表面附近，外延半导体层的第一外延区域212位于P型掩埋层211上，N+型区213形成于第一外延区域212中。在第二区域中，外延半导体层的第二外延区域221位于N+型掩埋层201上，P+型区222形成于第二外延区域221中。在第二外延区域221中形成从其表面到达下方的N+型掩埋层201的N+型导电通道233。第三区域与第一区域的结构相同，第四区域与第二区域的结构相同。
瞬态电压抑制器500的第一电极234穿过层间绝缘层232中的开口与第二区域的N+型导电通道233接触，从而经由N+型导电通道233提供至N+型掩埋层201的电连接。瞬态电压抑制器500的第二电极235和第三电极236分别接触第一区域的N+型区213和第二区域的P+型区222。
瞬态电压抑制器500的第四电极244穿过层间绝缘层232中的开口与第四区域的N+型导电通道243接触，从而经由N+型导电通道243提供至N+型掩埋层201的电连接。瞬态电压抑制器500的第五电极245和第六电极246分别接触第三区域的N+型区213和第四区域的P+型区222。
第一电极234、第二电极235、第三电极236、第四电极244、第五电极245和第六电极246位于半导体结构的同一个层面上，可以容易地采用同一个金属层同时形成，并且实现彼此的互连，从而减少外部键合引线的数量。
在该实施例中，外延半导体层的第一外延区域212和第二外延区域221分别由半导体掩埋层和半导体衬底自掺杂成不同的掺杂类型。在该实施例中，第一外延区域212是P型，第二外延区域221是N-型。如图6a所示，在瞬态电压抑制器500的周边，隔离结构231从外延半导体层的表面延伸至P型衬底202，使得瞬态电压抑制器500与邻近的半导体器件隔离。在瞬态电压抑制器500的内部，隔离结构230从外延半导体层的表面延伸至N+型掩埋层201中，直到P型掩埋层下方的预定深度位置，从而隔开第一区域和第二区域。此外，隔离结构231还隔开第三区域和第四区域，以及隔开第一区域和第三区域。
上述结构的瞬态电压抑制器500制作在N+型掩埋层201上。在第一区域中，N+型掩埋层201与P型掩埋层211之间形成第一齐纳二极管ZD1的PN结，第一外延区域212与N+型区213之间形成第一二极管D11的PN结。在第二区域中，第二外延区域221与P+型区222之间形成第二二极管D12的PN结。在第三区域中，N+型掩埋层201与P型掩埋层211之间形成第二齐纳二极管ZD2的PN结，第一外延区域212与N+型区213之间形成第三二极管D21的PN结。在第四区域中，第二外延区域221与P+型区222之间形成第四二极管D22的PN结。
互连引线250连接至第二电极235、第三电极236、第五电极245和第六电极246，作为接地端子GND。在第二区域中，第一电极234与N+型掩埋层201电连接，作为TVS1的输入输出端子I/O1。在第四区域中，第四电极244与N+型掩埋层201电连接，作为TVS2的输入输出端子I/O2。
在第二电极235、第三电极236、第五电极245和第六电极246互连时，该实施例的瞬态电压抑制器的等效电路图如图6b所示。该瞬态电压抑制器包括第一二极管D11、第二二极管D12、第三二极管D21、第四二极管D22、第一齐纳二极管ZD1以及第二齐纳二极管ZD2。第一二极管D11和第一齐纳二极管ZD1反向串联连接在输入输出端子I/O1和接地端子GND之间，即第一齐纳二极管ZD1的阳极与第一二极管D11的阳极连接，第一齐纳二极管ZD1的阴极与第一二极管D11的阴极分别连接至输入输出端子I/O1和接地端子GND。第二二极管D12的阴极和阳极分别连接至输入输出端子I/O1和接地端子GND。第三二极管D21和第一齐纳二极管ZD2反向串联连接在输入输出端子I/O2和接地端子GND之间，即第二齐纳二极管ZD2的阳极与第三二极管D21的阳极连接，第二齐纳二极管ZD2的阴极与第三二极管D21的阴极分别连接至输入输出端子I/O2和接地端子GND。第四二极管D22的阴极和阳极分别连接至输入输出端子I/O2和接地端子GND。
在一个示例中，瞬态电压抑制器500可以用作双通道单向器件，其中，第一电极234和第四电极244分别作为输入输出端子I/O1和I/O2，互连引线250接地。在TVS1中，第一齐纳二极管ZD1和第一二极管D11提供正向导电路径，第二二极管D12提供反向导电路径。在TVS2中，第二齐纳二极管ZD2和第三二极管D21提供正向导电路径，第四二极管D22提供反向导电路径。
在另一个示例中，瞬态电压抑制器500可以用作单通道双向器件，其中，第一电极234和第四电极244分别作为输入输出端子I/O1和I/O2，互连引线250用于内部连接而非接地。第一齐纳二极管ZD1、第一二极管D11和第四二极管D22提供正向导电路径，第二齐纳二极管ZD2、第三二极管D21和第二极管D12提供反向导电路径。
图7a至7g示出根据发明的第五实施例的制造瞬态电压抑制器的方法的各个步骤的半导体结构的示意性截面图。该方法用于制造根据第四实施例的瞬态电压抑制器。
如图7a所示，采用常规的离子注入和驱入技术，在P型衬底202中形成N+型掩埋层201。P型衬底202例如是单晶硅衬底，并且掺杂浓度例如为1e15atoms/cm3。N+型掩埋层201的掺杂浓度例如为1e16-1e20atoms/cm3。N+型掩埋层201的掺杂浓度典型地大于1e19atoms/cm3。
为了形成P型半导体层或区域，可以在半导体层和区域中掺入P型掺杂剂(例如B)。为了形成N型半导体层或区域，可以在半导体层和区域中注入N型掺杂剂(例如P、As)。通过控制离子注入的参数，例如注入能量和剂量，可以掺杂区达到所需的深度和获得所需的掺杂浓度。
进一步地，在N+型掩埋层201的第一区域和第二区域中分别形成P型掩埋层211，如图7b所示。
在该步骤中，在N+型掩埋层201的表面上形成光致抗蚀剂层，然后采用光刻将光致抗蚀剂层形成掩模。该掩模包含暴露N+型掩埋层201的一部分表面的开口。采用常规的离子注入和驱入技术，经由掩模的开口进行离子注入，从而在N+型掩埋层201的暴露表面形成P型掩埋层211。P型掩埋层211从N+型掩埋层201的表面向下延伸至N+型掩埋层201中。P型掩埋层211的掺杂浓度例如为1e16-1e20atoms/cm3。在离子注入之后，通过在溶剂中溶解或灰化去除光致抗蚀剂层。
P型掩埋层211与N+型掩埋层201之间将形成第一齐纳二极管的PN结和第二齐纳二极管的PN结。通过调节P型掩埋层211从N+型掩埋层201的掺杂浓度，可以控制第一齐纳二极管和第二齐纳二极管的击穿电压，例如位于2-48V或更大的范围内。
进一步地，通过已知的沉积工艺，在包含P型掩埋层211的N+型掩埋层201的表面上外延生长半导体层。沉积工艺例如是选自电子束蒸发(EBM)、化学气相沉积(CVD)、原子层沉积(ALD)、溅射中的一种。外延半导体层的厚度例如为3～10微米。
外延半导体层是本征层，并且可以包含一定掺杂浓度的N型掺杂剂(例如P、As)。在一个示例中，外延半导体层的本征掺杂浓度的范围例如为1e11～1e14atoms/cm。由于自掺杂效应，在外延生长过程中，来自衬底的掺杂剂可以进入外延半导体层中，从而改变外延半导体层的导电性。
在该实施例中，通过调节外延半导体层的本征掺杂浓度，使得外延半导体层与P型掩埋层211接触的部分形成第一外延区域212，与N+型掩埋层201接触的部分形成第二外延区域221，如图7c所示。
由于P型掩埋层211对外延半导体层的自掺杂，第一外延区域212可能实质上掺杂成P-型层。由于N+型掩埋层201对外延半导体层的自掺杂，第二外延区域221可能实质上掺杂成N-层。
进一步地，形成用于分别限定第一至第四区域的有源区的隔离结构230和231，如图7d所示。该隔离结构230和231例如为沟槽隔离。
在瞬态电压抑制器500的周边，隔离结构231从外延半导体层的表面延伸至P型衬底202，使得瞬态电压抑制器500与邻近的半导体器件隔离。在瞬态电压抑制器500的内部，在第一区域和第二区域之间以及在第三区域和第四区域之间，隔离结构230从外延半导体层的表面延伸至N+型掩埋层201中，直到P型掩埋层下方的预定深度位置，在第一区域和第三区域之间，隔离结构231从外延半导体层的表面延伸至P型衬底202。
在该实施例中，隔离结构230的至少一部分的一侧与P型掩埋层211和第一外延区域212邻接，另一侧与第二外延区域221邻接，使得P型掩埋层211和第二外延区域221之间隔开而不至于发生穿通。在替代的实施例中，如果晶体管Q1和Q2的有源区距离足够远而不致于发生穿通，则可以省去隔离结构230位于晶体管Q1和Q2之间的部分。
在该步骤中，在半导体结构的与N+型掩埋层201相对的表面上形成光致抗蚀剂层，然后采用光刻将光致抗蚀剂层形成掩模。该掩模包含暴露第二外延区域221的一部分的表面的开口。采用常规的离子注入和驱入技术，经由掩模的开口进行离子注入，从而形成隔离结构230和231。在离子注入之后，通过在溶剂中溶解或灰化去除光致抗蚀剂层。
在另一个替代的实施例中，隔离结构230和231可以是沟槽隔离，并且可以在形成第二外延区域221之后的任意步骤中形成。用于形成沟槽隔离的工艺是本领域已知的，例如包括在半导体结构中蚀刻出浅沟槽以及采用绝缘材料填充浅沟槽的步骤。
进一步地，在第二区域和第四区域中，分别形成从第二外延区域221的表面到达下方的N+型掩埋层201的N+型导电通道233和243，如图7e所示。
在该步骤中，在半导体结构的与N+型掩埋层201相对的表面上形成光致抗蚀剂层，然后采用光刻将光致抗蚀剂层形成掩模。该掩模包含暴露第二外延区域221的一部分的表面的开口。采用常规的离子注入和驱入技术，经由掩模的开口进行离子注入，从而形成N+型导电通道233和243。在离子注入之后，通过在溶剂中溶解或灰化去除光致抗蚀剂层。
进一步地，在第一外延区域212中形成N+型区213，在第二外延区域221中形成P+型区222，如图7f所示。
在该步骤中，在半导体结构的与N+型掩埋层201相对的表面上形成光致抗蚀剂层。采用光刻将光致抗蚀剂层形成掩模。该掩模包含暴露第一外延区域212的一部分的表面的开口。采用常规的离子注入和驱入技术，经由掩模的开口进行离子注入，从而在第一外延区域212中形成N+型区213。N+型区213从第一外延区域212的表面向下延伸至第一外延区域212中。N+型区213的掺杂浓度例如为1e17-1e21atoms/cm3。在离子注入之后，通过在溶剂中溶解或灰化去除光致抗蚀剂层。
然后，在半导体结构的与N+型掩埋层201相对的表面上形成光致抗蚀剂层。采用光刻将光致抗蚀剂层形成掩模。该掩模包含暴露第二外延区域221的一部分的表面的开口。采用常规的离子注入和驱入技术，经由掩模的开口进行离子注入，从而在第二外延区域221中形成P+型区222。P+型区222从第二外延区域221的表面向下延伸至第二外延区域221中。P+型区222的掺杂浓度例如为1e15-5e18atoms/cm3。在离子注入之后，通过在溶剂中溶解或灰化去除光致抗蚀剂层。
进一步地，通过上述已知的沉积工艺，在半导体结构的与N+型掩埋层201相对的表面上形成层间绝缘层232。层间绝缘层232例如由氧化硅组成。然后，通过光刻和蚀刻在层间绝缘层232中形成分别到达N+型区213和P+型区222的开口。
然后，通过上述已知的沉积工艺，在层间绝缘层232的开口中形成第一电极234、第二电极235、第三电极236、第四电极244、第五电极245和第六电极246，在层间绝缘层232上形成互连引线250。各个电极和互连引线例如由选自金、银、铜的金属材料组成。
第一电极234、第二电极235、第三电极236、第四电极244、第五电极245和第六电极246位于半导体结构的同一个层面上，可以容易地采用同一个金属层形成，并且实现彼此的互连，从而减少外部键合引线的数量。如图所示，在第一至第四区域中，互连引线250分别连接至第二电极235、第三电极236、第五电极245和第六电极246，作为接地端子GND。在第二区域中，第一电极234与N+型掩埋层201电连接，作为TVS1的输入输出端子I/O1。在第四区域中，第四电极244与N+型掩埋层201电连接，作为TVS2的输入输出端子I/O2。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (20)

1.一种瞬态电压抑制器，其特征在于，包括：
半导体衬底；
在半导体衬底中形成的第一掺杂类型的第一掩埋层；
在第一掩埋层的第一区域形成的第二掺杂类型的第二掩埋层；
在第二掩埋层上形成的第一外延区域和在第一掩埋层的第二区域上形成的第二外延区域，第一外延区域和第二外延区域分别为第二掺杂类型和第一掺杂类型；
分别位于第一外延区域和第二外延区域中的第一掺杂区和第二掺杂区，第一掺杂区和第二掺杂区分别为第一掺杂类型和第二掺杂类型；
从第二外延区域的表面延伸至第一掩埋层的导电通道；以及
分别与导电通道、第一掺杂区和第二掺杂区接触的第一至第三电极。
2.根据权利要求1所述的瞬态电压抑制器，其特征在于，
所述第一掩埋层和所述第二掩埋层之间形成齐纳二极管或穿通二极管的PN结；
所述第一外延区域和所述第一掺杂区之间形成第一二极管的PN结；
所述第二外延区域和所述第二掺杂区之间形成第二二极管的PN结。
3.根据权利要求2所述的瞬态电压抑制器，其特征在于，所述半导体衬底为第二掺杂类型，并且相对于所述第二掩埋层轻掺杂。
4.根据权利要求2所述的瞬态电压抑制器，其特征在于，所述导电通道为第一掺杂类型的掺杂区。
5.根据权利要求2所述的瞬态电压抑制器，其特征在于，所述第一外延区域和所述第二外延区域由相同的外延半导体层形成，所述外延半导体层分别由第二掩埋层和第一掩埋层自掺杂。
6.根据权利要求2所述的瞬态电压抑制器，其特征在于，还包括第一隔离结构，所述第一隔离结构从所述第一外延区域和所述第二外延区域的表面延伸至所述半导体衬底中，用于将所述瞬态电压抑制器与邻近的器件彼此隔开。
7.根据权利要求6所述的瞬态电压抑制器，其特征在于，还包括第二隔离结构，所述第二隔离结构从所述第一外延区域和所述第二外延区域的表面延伸至所述第一掩埋层中，使得所述第二外延区域与所述第一外延区域和所述第二掩埋层之间隔开。
8.根据权利要求6所述的瞬态电压抑制器，其特征在于，所述第一隔离结构还限定第一掩埋层的第三区域和第四区域，所述第三区域和所述第四区域分别与所述第一区域和所述第二区域中相邻，并且在所述第三区域和所述第四区域中，所述第二外延区域位于所述第一掩埋层上方。
9.根据权利要求8所述的瞬态电压抑制器，其特征在于，在第三区域还包括在位于第二外延区域中的第三掺杂区和第四掺杂区，第三掺杂区和第四掺杂区分别为第一掺杂类型和第二掺杂类型；以及
在第四区域还包括位于第二外延区域中的第五掺杂区和第六掺杂区，第五掺杂区和第六掺杂区分别为第一掺杂类型和第二掺杂类型。
10.根据权利要求9所述的瞬态电压抑制器，其特征在于，所述第一掺杂区和所述第四掺杂区经由第一互连电连接，所述第二掺杂区和所述第五掺杂区经由第二互连电连接，所述第三掺杂区和所述第六掺杂区经由第三互连电连接。
11.根据权利要求9所述的瞬态电压抑制器，其特征在于，在所述第二区域中还包括位于所述第二掺杂区中的第七掺杂区，第七掺杂区为第一掺杂类型。
12.根据权利要求11所述的瞬态电压抑制器，其特征在于，所述第一掺杂区和所述第四掺杂区经由第一互连电连接，所述第七掺杂区和所述第五掺杂区经由第二互连电连接，所述第三掺杂区和所述第六掺杂区经由第三互连电连接。
13.根据权利要求6所述的瞬态电压抑制器，其特征在于，所述第一隔离结构还限定第一掩埋层的彼此相邻的第三区域和第四区域，并且，所述第四区域与所述第一区域相邻，
在所述第三区域中，所述第二掩埋层位于所述第一掩埋层上方，所述第一外延区域位于所述第二掩埋层上方，
在所述第四区域中，所述第二外延区域位于所述第一掩埋层上方。
14.根据权利要求13所述的瞬态电压抑制器，其特征在于，在第三区域还包括在位于所述第一外延区域中的第三掺杂区，在第四区域还包括位于所述第二外延区域中的第四掺杂区，第三掺杂区和第四掺杂区分别为第一掺杂类型和第二掺杂类型；以及
在第四区域还包括从第二外延区域的表面延伸至第一掩埋层的另一个导电通道。
15.根据权利要求14所述的瞬态电压抑制器，其特征在于，所述第一至第四掺杂区经由第一互连电连接。
16.根据权利要求1至15中任一项所述的瞬态电压抑制器，其特征在于，所述第一掺杂类型为N型和P型之一，所述第二掺杂类型为N型和P型中的另一个。
17.一种制造瞬态电压抑制器的方法，其特征在于，包括：
在半导体衬底中形成第一掩埋层；
在第一掩埋层的第一区域，形成第二掺杂类型的第二掩埋层，使得第一掩埋层的第二区域具有暴露的表面；
在第一掩埋层和第二掩埋层上形成外延半导体层，使得所述外延半导体层与第二掩埋层接触的部分形成第一外延区域，以及与第一掩埋层接触的部分形成第二外延区域；
形成从第二外延区域的表面延伸至第一掩埋层的导电通道；
在第一外延区域中，形成第一掺杂类型的第一掺杂区；
在第二外延区域中，形成第二掺杂类型的第二掺杂区；以及
形成第一至第三电极，分别与导电通道、第一掺杂区和第二掺杂区接触。
18.根据权利要求17所述的方法，其特征在于，还包括形成第一隔离结构，所述第一隔离结构从所述第一外延区域和所述第二外延区域的表面延伸至所述半导体衬底中，用于将所述瞬态电压抑制器与邻近的器件彼此隔开。
19.根据权利要求18所述的方法，其特征在于，还包括形成第二隔离结构，所述第二隔离结构从所述第一外延区域和所述第二外延区域的表面延伸至所述第一掩埋层中，使得所述第二外延区域与所述第一外延区域和所述第二掩埋层之间隔开。
20.根据权利要求17所述的方法，其特征在于，还包括形成附加器件和互连，所述附加器件包括至少两个掺杂区，以及与所述至少两个掺杂区电连接的至少两个电极，所述互连电连接第一至第三电极和所述至少两个电极中的一部分电极。
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