CN105932010A - 瞬态电压抑制器 - Google Patents

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Abstract

公开了瞬态电压抑制器。所述瞬态电压抑制器包括半导体衬底；位于所述半导体衬底中的第一掺杂区；位于所述半导体衬底上的外延层；从所述外延层表面延伸到所述半导体衬底的导电通道；位于所述外延层中的第二掺杂区；以及位于所述第二掺杂区中的第三掺杂区。所述瞬态电压抑制器包括穿通二极管，所述第一掺杂区、所述第二掺杂区以及所述第三掺杂区分别作为所述穿通二极管的集电区、基区和发射区,所述导电通道与所述半导体衬底接触，且与所述第一掺杂区和所述外延层中的至少一个接触，所述第二掺杂区位于所述第一掺杂区上方且与所述导电通道分隔开。该瞬态电压抑制器采用穿通二极管降低工作电压，从而提高大功率下的静电释放能力。

Description

瞬态电压抑制器
技术领域
本发明涉及微电子技术领域，更具体地，涉及瞬态电压抑制器。
背景技术
瞬态电压抑制器TVS(Transient Voltage Suppressor)是在稳压管基础上发展的高效能电路保护器件。TVS二极管的外形与普通稳压管无异，然而，由于特殊的结构和工艺设计，TVS二极管的瞬态响应速度和浪涌吸收能力远高于普通稳压管。例如，TVS二极管的响应时间仅为10-12秒，并且可以吸收高达数千瓦的浪涌功率。在反向应用条件下，当承受一个高能量的大脉冲时，TVS二极管的工作阻抗会快速降至极低的导通值，从而允许大电流通过，同时，将电压箝位在预定水平。因此，TVS二极管可以有效地保护电子线路中的精密元器件免受各种浪涌脉冲的损坏。
在申请号为CN201420858051.3的中国专利申请中，公开了一种由三个分立器件集成在一个芯片上形成的TVS器件。如图1所示，该TVS器件包括第一二极管D1、第二二极管D2和齐纳二极管ZD，其中第一二极管D1和齐纳二极管ZD反向串联。第一二极管D1和齐纳二极管的阳极分别连接信号端I/O和接地端GND，第二二极管D2的阴极和阳极分别连接信号端I/O和接地端GND。在浪涌发生时，如果在信号端I/O和接地端之间承受正电压，并且正电压的数值高于齐纳二极管ZD的击穿电压，则产生沿着第一二极管的正向和齐纳二极管的反向流动的电流，从而起到ESD防护的作用。如果在信号端I/O和接地端之间承受负电压，则仅第二二极管D2正向导通。
在图1示出的TVS器件是单向器件，其中，普通的整流二极管作为小电容值的附加电容，与齐纳二极管串联。该TVS器件的电容值将取决于附加电容的电容值。该TVS器件包括在一个芯片中集成的多个分立器件，从而极大地降低了封装成本，但是制作工艺相对复杂。在不考虑工艺复杂度和成本的前提下，可以实现低电容单向ESD防护功能。
然而，由于齐纳二极管的特性限制，该TVS不能实现低工作电压。在齐纳二极管中，如果利用高掺杂减小工作电压，那么漏电流也会增加。为了兼顾漏电流和工作电压需要控制齐纳二极管中的掺杂浓度，结果，齐纳二极管的工作电压通常不低于5V。该工作电压的限制也导致TVS的瞬态功率受到限制，使得TVS不能应用于大功率应用中。
因此，期望开发新型的TVS器件，进一步降低TVS的工作电压，从而提高大功率下的静电释放能力。
发明内容
本发明要解决的技术问题是提供一种采用穿通二极管实现的TVS器件。
根据本发明的一方面，提供一种瞬态电压抑制器，包括：第一掺杂类型的半导体衬底；位于所述半导体衬底中的第二掺杂类型的第一掺杂区，其中第二掺杂类型与第一掺杂类型相反；位于所述半导体衬底上的第二掺杂类型的外延层；从所述外延层表面延伸到所述第一掺杂区的导电通道；位于所述外延层中的第一掺杂类型的第二掺杂区；以及位于所述第二掺杂区中的第二掺杂类型的第三掺杂区，其中，所述瞬态电压抑制器包括穿通二极管，所述第一掺杂区、所述第二掺杂区以及所述第三掺杂区分别作为所述穿通二极管的集电区、基区和发射区，所述导电通道与所述半导体衬底接触，且与所述第一掺杂区和所述外延层中的至少一个接触，所述第二掺杂区位于所述第一掺杂区上方且与所述导电通道分隔开。
优选地，在所述穿通二极管导通时，电流路径包括所述第三掺杂区、所述第二掺杂区、所述第一掺杂区和所述导电通道、以及所述半导体衬底。
优选地，还包括：位于所述半导体衬底中的第二掺杂类型的第四掺杂区；以及位于所述外延层中的第一掺杂类型的第六掺杂区，其中，所述瞬态电压抑制器还包括第一二极管，所述第六掺杂区和所述外延层分别作为所述第一二极管的阳极和阴极。
优选地，还包括第二二极管，所述半导体衬底和所述外延层分别作为所述第二二极管的阳极和阴极。
优选地，所述瞬态电压抑制器具有信号端和接地端，所述第一二极管的阴极和所述穿通二极管的发射区彼此电连接，所述第一二极管的阳极和所述穿通二极管的集电区分别连接所述信号端和所述接地端，所述第二二极管的阴极和阳极分别连接所述信号端和所述接地端。
优选地，还包括位于所述外延层中的第二掺杂类型的第五掺杂区，所述第五掺杂区围绕所述第六掺杂区，其中，所述第五掺杂区与所述第三掺杂区电连接。
优选地，还包括位于所述外延层中的第二掺杂类型的第七掺杂区，所述第七掺杂区位于所述第二二极管的区域内，并且与所述第六掺杂区电连接。
优选地，所述第一二极管、所述第二二极管和所述穿通二极管使用公共的所述半导体衬底。
优选地，还包括位于所述外延层中的第一掺杂类型的隔离区，所述隔离区限定所述第一二极管、所述第二二极管和所述穿通二极管各自的有源区。
优选地，第一掺杂类型为N型和P型之一，第二掺杂类型为N型和P型中的另一个。
根据本发明的实施例的瞬态电压抑制器采用穿通二极管。由于穿通二极管的击穿电压远小于齐纳二极管，因此可以降低瞬态电压抑制器的工作电压，例如，可以实现2.8V、3.3V、5V等多种工作电压，从而提高大功率下的静电释放能力。进一步地，由于采用导电通道将所述第一掺杂区和所述半导体衬底彼此短接，即使该穿通二极管基于垂直的NPN结构叠层，也可以作为平面器件使用。因此，该瞬态电压抑制器可以选择性地作为垂直器件或水平器件来使用。
在优选的实施例中，第一二极管和第二二极管与穿通二极管集成在同一个芯片中。由于采用导电通道将所述第一掺杂区和所述半导体衬底彼此短接，第一二极管和第二二极管与穿通二极管可以使用公共的掺杂半导体衬底，从而容易地将三者集成在一个芯片中。在该瞬态电压抑制器中，将普通的整流二极管作为小电容值的附加电容，与穿通二极管串联。利用串联的整流二极管减小该瞬态电压抑制器的电容值，从而提高该瞬态电压抑制器的瞬态响应速度。
此外，该瞬态电压抑制器的制作工艺与传统的双极晶体管工艺兼容，并且可以在将整流二极管和穿通二极管集成在一起时仍然可以最小化半导体层和/或掺杂区的数量，从而可以避免瞬态电压抑制器的结构复杂化和制造成本的显著增加。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其它目的、特征和优点将更为清楚，在附图中：
图1示出根据现有技术的瞬态电压抑制器的电路示意图；
图2示出根据实施例的瞬态电压抑制器的电路示意图；
图3示出根据本发明第一实施例的瞬态电压抑制器的截面图；
图4示出根据本发明第二实施例的瞬态电压抑制器的截面图；
图5a至5h示出图4所示瞬态电压抑制器的制造方法各个阶段的截面图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。
应当理解，在描述某个结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将该结构翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。
在下文的描述中，将描述半导体材料的掺杂类型具体为P型和N型之一。可以理解，如果反转各个半导体材料的掺杂类型，也可以获得相同功能的半导体器件。
本发明可以各种形式呈现，以下将描述其中一些示例。
图2示出根据实施例的瞬态电压抑制器的电路示意图。如图2所示，该TVS器件包括第一二极管D1、第二二极管D2和穿通二极管D0。与常规的二极管不同，穿通二极管D0具有类似于双极晶体管的结构，例如NPN晶体管，包括发射极、基极和集电极。在工作中，穿通二极管的基极开路，发射极和集电极之间施加电压。通过优化发射区、基区和集电区的掺杂浓度，使得穿通二极管产生发射区-基区之间或集电区-基区之间发生穿通击穿。
第一二极管D1和穿通二极管D0串联。第一二极管D1的阴极和穿通二极管的发射极彼此连接，第一二极管D1的阳极和穿通二极管的集电极分别连接信号端I/O和接地端GND，第二二极管D2的阴极和阳极分别连接信号端I/O和接地端GND。在浪涌发生时，如果在信号端I/O和接地端之间承受正电压，并且正电压的数值高于穿通二极管D0的击穿电压，则产生沿着第一二极管的正向和穿通二极管的正向流动的电流，从而起到ESD防护的作用。如果在信号端I/O和接地端之间承受负电压，则仅第二二极管D2正向导通。
与图1所示的TVS器件类似，在图2示出的TVS器件是单向器件，其中，普通的整流二极管作为小电容值的附加电容，与穿通二极管串联。该TVS器件的电容值将取决于附加电容的电容值。利用串联的整流二极管减小TVS器件的电容值，从而提高TVS器件的瞬态响应速度。进一步地，在上述TVS器件中使用穿通二极管，由于穿通二极管的击穿电压远小于齐纳二极管，因此可以降低TVS器件的工作电压，例如，可以实现2.8V、3.3V、5V等多种工作电压。
应当注意，穿通二极管也可以单独用作TVS器件。此时，TVS器件是双向器件，并且仍然可以实现低工作电压。然而，与图2所示的TVS器件相比，在TVS器件中单独使用穿通二极管导致瞬态响应速度减小。
图3示出根据本发明第一实施例的瞬态电压抑制器的截面图。在该实施例中，示出穿通二极管单独用作TVS器件的情形。在该实施例中，TVS器件100是单独使用的穿通二极管。
如图3所示，TVS器件100包括半导体衬底101、位于半导体衬底101中的第一掺杂区102、位于半导体衬底101上的外延层104、位于外延层104中的隔离区105、从外延层104延伸到半导体衬底101的导电通道115和第二掺杂区108、以及位于第二掺杂区108中的第三掺杂区110。
半导体衬底101例如是重掺杂的P型半导体衬底，外延层104例如是轻掺杂的N掺杂外延层。在一个实例中，半导体衬底101例如是单晶硅衬底，外延层104例如是硅外延层，并且分别采用合适的掺杂剂掺杂成期望的掺杂类型。
为了形成P型或N型半导体层或区域，可以在半导体层和区域中掺入相应类型的掺杂剂。例如，P型掺杂剂包括硼，N型掺杂剂包括磷或砷或锑。
在该实施例中，半导体衬底101为电阻率约为0.002～0.02Ω·cm的重掺杂P型硅衬底。外延层104为轻掺杂N型硅外延层，其电阻率约为0.1Ω·cm～1000Ω·cm，厚度约2微米～100微米。
隔离区105例如是重掺杂的P型掺杂区。隔离区105从外延层104的表面延伸至所述半导体衬底101，从而在外延层104中限定TVS器件的有源区。本领域技术人员可根据器件需求控制隔离区浓度，例如为1018cm-3～1020cm-3量级。
第一掺杂区102例如是重掺杂的N型掺杂区，用于形成穿通二极管的集电区。第一掺杂区102位于半导体衬底101中，导电通道115从外延层104的表面延伸到半导体衬底101。第一掺杂区102与隔离区105一起，将外延层104的一部分限定为半导体岛，其中第一掺杂区102用于限定半导体岛的底部，隔离区105用于限定半导体岛的侧壁。第二掺杂区108位于半导体岛中，位于第一掺杂区102上方且与导电通道115分隔开。进一步地，导电通道115与半导体衬底101接触，且与第一掺杂区102和外延层104中的至少一个接触。第一掺杂区102将位于穿通二极管的电流路径上，其浓度将影响穿通二极管的导通电阻，本领域技术人员可根据器件需求控制第一掺杂区102的浓度，但所述的第一掺杂区102的浓度若设置的过低，将严重制约器件的电流能力，因此应控制在不小于1019cm-3数量级。
第二掺杂区108例如是P型掺杂区，用于形成穿通二极管的基区。第二掺杂区108是在外延层104中形成的掺杂区。如上所述，第二掺杂区108位于第一掺杂区102上方且与导电通道115分隔开。第二掺杂区108例如为离子注入1013cm-2～1015cm-2量级的离子后并进行退火形成掺杂区。
第三掺杂区110例如是重掺杂的N型掺杂区，用于形成穿通二极管的发射区。第三掺杂区110从第二掺杂区108的表面延伸至第二掺杂区108中预定深度位置。第三掺杂区110的掺杂浓度例如为1018cm-3～1020cm-3量级。
进一步地，TVS器件100还包括层间绝缘层112、第一电极121和附加电极122、第二电极131。
第一电极121穿过层间绝缘层112中的开口与第三掺杂区110电连接。可选地，附加电极122穿过层间绝缘层112中的开口与导电通道115电连接。第二电极131与半导体衬底101形成与外延层104的表面相对的另一个表面接触。层间绝缘层112例如由氧化硅或氮化硅组成，第一电极121和附加电极122、第二电极131例如由选自金、银、铜、铝、铝硅、铝硅铜、钛银、钛镍金等金属或合金组成。
在图3所示的TVS器件100中，半导体衬底101、第一掺杂区102、第二掺杂区108、第三掺杂区110构成PNPN结构的叠层。由于导电通道115将外延层104和半导体衬底101短接，因此，该PNPN结构的叠层实际作用与NPN结构的叠层相同。在穿通二极管导通时，电流的流动方向如图3中的虚线所示，即电流从第三掺杂区110经由第二掺杂区108、第一掺杂区102和导电通道115流至半导体衬底101。
在该实施例中，第一电极121与第三掺杂区110电连接，第二电极131与半导体衬底101电连接，分别作为穿通二极管的发射极和集电极。在替代的实施例中，可以使用附加电极122作为集电极，从而省去第二电极131。即使该穿通二极管基于垂直的NPN结构叠层，也可以作为平面器件使用。因此，根据该实施例的TVS器件可以选择性地作为垂直器件或水平器件来使用，使得穿通二极管可以容易地与其他器件集成同一个芯片中。
图4示出根据本发明第二实施例的瞬态电压抑制器的截面图。TVS器件200是单向器件，并且与图2所示的TVS器件的电路原理一致。也即，TVS器件200不仅可以实现低工作电压，而且将穿通二极管与整流二极管集成在同一个芯片中，从而可以提高瞬态响应速度。
如图4所示，TVS器件200包括在公共的半导体衬底101上形成的第一二极管D1、第二二极管D2和穿通二极管D0。在该实施例中，隔离区105从外延层104的表面延伸至所述半导体衬底101，从而在外延层104中限定第一二极管D1、第二二极管D2和穿通二极管D0各自的有源区。该穿通二极管D0的结构与图3所示的TVS器件相同，以下不再详述。
TVS器件200还包括位于半导体衬底101中的第四掺杂区103、位于外延层104中的第五掺杂区107、第六掺杂区109和第七掺杂区111。
在第一二极管D1的有源区中，半导体衬底101与第四掺杂区103形成反向PN结，使得第一二极管D1与半导体衬底101之间隔开。第五掺杂区107例如是重掺杂的N型掺杂区，从外延层104的表面延伸至外延层104中预定深度位置。第六掺杂区109例如是P型掺杂区，从外延层104的表面延伸至外延层104中预定深度位置。第六掺杂区109与外延层104形成PN结，分别作为第一二极管D1的阳极和阴极。
第四掺杂区103的掺杂浓度例如为1018cm-3～1020cm-3量级。第五掺杂区107的掺杂浓度例如为1018cm-3～1020cm-3量级。第六掺杂区109例如为离子注入1013cm-2～1015cm-2量级的离子后并进行退火形成掺杂区。
第五掺杂区107有利于减小第一二极管D1的寄生电阻。在替代的实施例中，可以省去第五掺杂区107。
在第二二极管D2的有源区中，半导体衬底101与外延层104形成PN结，分别作为第二二极管D2的阳极和阴极。第七掺杂区111例如是重掺杂的N型掺杂区，从外延层104的表面延伸至外延层104中预定深度位置。
第七掺杂区111的掺杂浓度例如为1018cm-3～1020cm-3量级。
第七掺杂区111有利于减小第二二极管D2的寄生电阻。在替代的实施例中，可以省去第七掺杂区111。
进一步地，TVS器件200还包括第三电极123、第四电极124和第五电极125。
第三电极123穿过层间绝缘层112中的开口与第六掺杂区109电连接，第四电极124穿过层间绝缘层112中的开口与第七掺杂区111电连接，第五电极125穿过层间绝缘层112中的开口与第五掺杂区107电连接。第三电极123、第四电极124和第五电极125例如由选自金、银、铜、铝、铝硅、铝硅铜、钛银、钛镍金等金属或合金组成。
在图4所示的TVS器件200中，可以采用附加的互连或键合线，将第一电极121和第五电极125彼此连接在一起，将第三电极123和第四电极124彼此连接在一起，并且共同作为TVS器件的信号端I/O，第二电极131则作为TVS器件的接收端GND。
在该实施例中，由于导电通道115将外延层104和半导体衬底101短接，因此，穿通二极管D0中的PNPN结构的叠层实际作用与NPN结构的叠层相同。该穿通二极管D0可以使用P型半导体衬底，也即可以与第一二极管D1和第二二极管D2使用公共的半导体衬底101，从而容易地将第一二极管D1、第二二极管D2和穿通二极管D0集成在一个芯片中。
在TVS器件200中，将普通的整流二极管作为小电容值的附加电容，与穿通二极管串联。利用串联的整流二极管减小TVS器件的电容值，从而提高TVS器件的瞬态响应速度。进一步地，在上述TVS器件中使用穿通二极管，由于穿通二极管的击穿电压远小于齐纳二极管，因此可以降低TVS器件的工作电压，例如，可以实现2.8V、3.3V、5V等多种工作电压。
图5a至5h示出图4所示瞬态电压抑制器的制造方法各个阶段的截面图。
如图5a所示，在半导体衬底101上依次形第一掺杂区102和第四掺杂区103。
半导体衬底101例如是重掺杂的P型半导体衬底。在一个实例中，半导体衬底101例如是单晶硅衬底，所述单晶硅衬底的电阻率例如约为0.002～0.02Ω·cm。
第一掺杂区102和第四掺杂区103例如分别是重掺杂的N型掺杂区。在该实例中，第一掺杂区102采用磷作为掺杂剂，掺杂浓度控制在不小于1019cm-3数量级。第四掺杂区103采用锑作为掺杂剂，掺杂浓度例如为1018cm-3～1020cm-3量级。
半导体的掺杂工艺是已知的，在半导体材料中采用合适的掺杂剂掺杂可以获得期望的掺杂类型。为了形成P型或N型半导体层或区域，可以在半导体层和区域中掺入相应类型的掺杂剂。例如，P型掺杂剂包括硼，N型掺杂剂包括磷或砷或锑。掺杂工艺可以包括附加的热退火，例如1000℃以上的高温退火以激活掺杂剂。
随后，在半导体衬底101上形成外延层104，如图5b所示。
外延层104可以采用已知的沉积工艺形成。例如，沉积工艺可以是选自电子束蒸发(EBM)、化学气相沉积(CVD)、原子层沉积(ALD)、溅射中的一种。在该实施例中，外延层104例如是轻掺杂的N掺杂外延层,电阻率约为0.1Ω·cm～1000Ω·cm，厚度约2微米～100微米。
随后，在外延层104上形成绝缘层112，如图5c所示。
绝缘层112可以采用溅射或热氧化形成。例如，绝缘层112是热氧化形成的氧化硅层，在后续的掺杂步骤中，绝缘层112作为保护层，并且将作为最终器件的层间绝缘层。
随后，在外延层104中依次形成隔离区105，以及第五掺杂区107，如图5c所示。
隔离区105例如是重掺杂的P型掺杂区，掺杂浓度例如为1018cm-3～1020cm-3量级。隔离区105从外延层104的表面延伸至所述半导体衬底101，将外延层104分隔成三个区域，分别用于限定第一二极管、第二二极管和穿通二极管的有源区。此外，该隔离区105与半导体衬底101相连。
第五掺杂区107例如是重掺杂的N型掺杂区，掺杂浓度不小于1019cm-3数量级。第五掺杂区107从外延层104的表面延伸至外延层一定深度。
随后，在穿通二极管的区域中，在外延层104中形成第二掺杂区108，如图5d所示。
第二掺杂区108例如是P型掺杂区，用于形成穿通二极管的基区。第二掺杂区108将外延层104的位于第一掺杂区102上方的至少一部分区域反型。
随后，在第一二极管区域中，在外延层中形成第六掺杂区109，如图5e所示。
第六掺杂区109例如是重掺杂的P型掺杂区，所述P型掺杂区例如为离子注入1013cm-2～1015cm-2量级的离子后并进行退火形成掺杂区。第六掺杂区109从外延层104的表面延伸至外延层104中预定深度位置。第六掺杂区109与外延层104形成PN结，分别作为第一二极管D1的阳极和阴极。
随后，在穿通二极管的区域中，在第二掺杂区108中形成第三掺杂区110，在第二二极管的区域中，在外延层104中形成第七掺杂区111，如图5f所示。
第三掺杂区110和第七掺杂区111例如分别是重掺杂的N型掺杂区，掺杂浓度例如为1018cm-3～1020cm-3量级。第三掺杂区110和第七掺杂区111可以在同一个步骤中形成。第三掺杂区110从第二掺杂区108的表面延伸至第二掺杂区108中预定深度位置，第七掺杂区111从外延层104的表面延伸至外延层104中预定深度位置。
在穿通二极管的区域中，第三掺杂区110、第二掺杂区108以及第一掺杂区102分别作为穿通二极管D0的发射区、基区以及集电区。
在第二二极管的区域中，半导体衬底101与外延层104形成PN结，分别作为第二二极管D2的阳极和阴极。
随后，在绝缘层112中形成多个开口，并且在至少一个开口中形成导电通道115，如图5g所示。
为了形成导电通道115，先形成至少一个开口，从外延层104的表面延伸到半导体衬底101，然后沉积导电材料以填充所述至少一个开口。
导电通道115例如由选自金、银、铜、铝、铝硅、铝硅铜、钛银、钛镍金等金属或合金组成。
进一步地，所述多个开口分别在穿通二极管的区域暴露第三掺杂区110和导电通道115的表面，在第一二极管的区域暴露第五掺杂区107和第六掺杂区109的表面，在第二二极管的区域暴露第七掺杂区111的表面。
第一掺杂区102与隔离区105一起，将外延层104的一部分限定为半导体岛，其中第一掺杂区102用于限定半导体岛的底部，隔离区105用于限定半导体岛的侧壁。第二掺杂区108位于半导体岛中，位于第一掺杂区102上方且与导电通道115分隔开。导电通道115与半导体衬底101接触，且与第一掺杂区102和外延层中的至少一个接触。
随后，制作多个电极，如图5h所示。
第一电极121穿过层间绝缘层112中的开口与第三掺杂区110电连接。第三电极123穿过层间绝缘层112中的开口与第六掺杂区109电连接，第四电极124穿过层间绝缘层112中的开口与第七掺杂区111电连接，第五电极125穿过层间绝缘层112中的开口与第五掺杂区107电连接。
可选地，附加电极122穿过层间绝缘层112中的开口与导电通道115电连接。
将半导体衬底101减薄和背面金属化，在半导体衬底101的背面形成背面金属层，作为第二电极131。也即，第二电极131与半导体衬底101形成与外延层104的表面相对的另一个表面接触。
上述的电极例如由选自金、银、铜、铝、铝硅、铝硅铜、钛银、钛镍金等金属或合金组成。
应当说明的是，在上述实例中重掺杂和轻掺杂是相对的概念，表示重掺杂的掺杂浓度大于轻掺杂的掺杂浓度，而并非对具体掺杂浓度范围的限定。
在以上的描述中，对公知的结构要素和步骤并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来实现相应的结构要素和步骤。另外，为了形成相同的结构要素，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (10)

1.一种瞬态电压抑制器，包括：
第一掺杂类型的半导体衬底；
位于所述半导体衬底中的第二掺杂类型的第一掺杂区，其中第二掺杂类型与第一掺杂类型相反；
位于所述半导体衬底上的第二掺杂类型的外延层；
从所述外延层表面延伸到所述半导体衬底的导电通道；
位于所述外延层中的第一掺杂类型的第二掺杂区；以及
位于所述第二掺杂区中的第二掺杂类型的第三掺杂区，
其中，所述瞬态电压抑制器包括穿通二极管，所述第一掺杂区、所述第二掺杂区以及所述第三掺杂区分别作为所述穿通二极管的集电区、基区和发射区，
所述导电通道与所述半导体衬底接触，且与所述第一掺杂区和所述外延层中的至少一个接触，所述第二掺杂区位于所述第一掺杂区上方且与所述导电通道分隔开。
2.根据权利要求1所述的瞬态电压抑制器，其中，在所述穿通二极管导通时，电流路径包括所述第三掺杂区、所述第二掺杂区、所述第一掺杂区和所述导电通道、以及所述半导体衬底。
3.根据权利要求2所述的瞬态电压抑制器，还包括：
位于所述半导体衬底中的第二掺杂类型的第四掺杂区；以及
位于所述外延层中的第一掺杂类型的第六掺杂区，
其中，所述瞬态电压抑制器还包括第一二极管，所述第六掺杂区和所述外延层分别作为所述第一二极管的阳极和阴极。
4.根据权利要求3所述的瞬态电压抑制器，还包括第二二极管，所述半导体衬底和所述外延层分别作为所述第二二极管的阳极和阴极。
5.根据权利要求4所述的瞬态电压抑制器，其中，所述瞬态电压抑制器具有信号端和接地端，所述第一二极管的阴极和所述穿通二极管的发射区彼此电连接，所述第一二极管的阳极和所述穿通二极管的集电区分别连接所述信号端和所述接地端，所述第二二极管的阴极和阳极分别连接所述信号端和所述接地端。
6.根据权利要求5所述的瞬态电压抑制器，还包括位于所述外延层中的第二掺杂类型的第五掺杂区，所述第五掺杂区围绕所述第六掺杂区，其中，所述第五掺杂区与所述第三掺杂区电连接。
7.根据权利要求5所述的瞬态电压抑制器，还包括位于所述外延层中的第二掺杂类型的第七掺杂区，所述第七掺杂区位于所述第二二极管的区域内，并且与所述第六掺杂区电连接。
8.根据权利要求5所述的瞬态电压抑制器，其中，所述第一二极管、所述第二二极管和所述穿通二极管使用公共的所述半导体衬底。
9.根据权利要求5所述的瞬态电压抑制器，还包括位于所述外延层中的第一掺杂类型的隔离区，其中，所述隔离区限定所述第一二极管、所述第二二极管和所述穿通二极管各自的有源区。
10.根据权利要求1至9中任一项所述的瞬态电压抑制器，其中，第一掺杂类型为N型和P型之一，第二掺杂类型为N型和P型中的另一个。
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