CN1096710C - 半导体器件 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 56
- 230000015556 catabolic process Effects 0.000 claims abstract description 21
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 9
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 9
- 238000009792 diffusion process Methods 0.000 claims description 177
- 239000002184 metal Substances 0.000 claims description 39
- 229910052751 metal Inorganic materials 0.000 claims description 39
- 238000009413 insulation Methods 0.000 claims description 27
- 239000012535 impurity Substances 0.000 claims description 11
- 230000020169 heat generation Effects 0.000 abstract 1
- 230000001681 protective effect Effects 0.000 description 48
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 17
- 229910052710 silicon Inorganic materials 0.000 description 17
- 239000010703 silicon Substances 0.000 description 17
- 239000000758 substrate Substances 0.000 description 9
- 229910052914 metal silicate Inorganic materials 0.000 description 8
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000002800 charge carrier Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- -1 phosphonium ion Chemical class 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 241000220317 Rosa Species 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
- H01L27/027—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path
Abstract
一种金属氧化物半导体大规模集成电路(MOSLSI)，其中扩散层的表面由硅构成。MOSLSI包括由MOS晶体管形成的输入及输出保护元件。每个MOS晶体管包括一个形成在漏极扩散层与栅电极之间的物氧化物膜，这样栅电极部分延伸到场氧化膜上部位置。在包括场氧化膜及漏极扩散膜的区域下面形成与漏极扩散层的导电型相同的阱。由于场氧化膜的下部表现出高电阻，即使在扩散层的表面上形成具有低电阻的硅层，晶体管的击穿电压也被保持在高值。
Description
技术领域
本发明涉及一种半导体器件，旦尤其涉及包括MOS晶体管(金属氧化物半导体晶体管)且内设输入及输出保护电路的半导体集成电路器件。
背景技术
在诸如金属氧化物半导体大规模集成电路(MOSLSI)的半导体集成电路中，为了防止施加到输入输出端(“输入端或输出端”的简写)的静电电涌所造成的内部电路元件的可能的击穿，在内部电路与输入/输出端之间提供一个输入/输出保护电路(“输入保护电路或输出保护电路”的简写)。一般讲，每个输入保护电路及每个输出保护电路都由一个CMOS电路(互补金属氧化物半导体电路)构成，而在其中CMOS电路可如图15(a)及15(b)中所示，在电源电势VDD及接地电势GND之间分别由一个N沟道晶体管N1和一个P沟道晶体管P1串联连接。
同时，近几年来在形成半导体集成电路器件的MOS晶体管中，为了实现高集成度及高速运行，所形成的栅电极精细到半微米的尺寸或更小，而所形成的作为薄膜的栅极绝缘膜为20nm或更小。
此外，为了减少源极及漏极或栅电极的扩散层的电阻，使用了金属硅的技术。通过金属硅技术，扩散层的电阻被从100到200Ω/μm2减少到了5到10Ω/μm2，也即大约减少到了1/20。
在图15(a)或15(b)中示出了输入/输出保护电路平面图，其是使用如图16中所示的用金属硅技术形成的MOS晶体管在半导体基片上形成的，而在图17(a)及17(b)中分别示出了图16中沿线A-A及线B-B的截面图。参考图16、17(a)及17(b)，在P-型硅半导体基片1上提供一个P型阱2A，而在P型阱2A上形成N-沟道晶体管并包括N+型扩散层3A及3B、N-型扩散层4、栅极绝缘膜5、边壁间隔6及由多晶硅层制成的栅电极7N。由N阱8A、P+型扩散层9A及9B、P-型扩散层10、栅极绝缘膜5、边壁间隔6及栅电极7P形成了P-沟道晶体管。此外，为了将GND端17与P型阱2A相连及将VDD端19与N阱8A相连，分别形成P+扩散层9C及N+扩散层3C。例如，在扩散层3A、3B及9A、9B及9C的表面上通过转换为金属硅来形成钛硅层11。均氧化物薄膜12A将N-沟道晶体管、P-通道晶体管及阱的接地部分彼此隔离开。在N+-型扩散层3A、3B、3C、9A、9B及9C的上面的内层绝缘膜13中具有接触孔14NS、14ND、14NW、14PS、14PD及14PW，在接触孔14NS、14ND、14NW、14PS、14PD及14PW中分别形成第一层的金属电极15NS、15ND、15NW、15PS、15PD及15PW。类似地，栅电极7N及7P分别与选择覆盖住未示出的内层绝缘膜的第二层的金属线30N及30P相连。
为四个N-沟道晶体管提供源极区的N+型扩散层3A单独与金属电极15NS相连，并与金属电极15PW相连，而金属电极15PW与P+扩散层9C相连，而扩散层9C为P阱2A的接触区，而N+-型扩散层3A还与GND端子17相连。为那些N-沟道晶体管提供漏极区的N+型扩散层3B类似地被金属电极15ND公共地连接并与输入端IN(参考图15(a)及输出端OUT(参考图15(b))中的一个相连。N-沟道晶体管的栅电极7N通过金属线30N与GND端17(参考图15(a))及未示出的内部元件(参考图15(b))中的一个相连。
为四个P-沟道晶体管提供源极区的P+型扩散层9A逐个地与金属电极15PS、金属电极15NW、及还与VDD端19相连，而其中金属电极15NW与作为N阱8A的接触区的N+扩散层3C相连。为N-沟道晶体管提供漏极区的P+型扩散层9B类似地由金属电极15PD公共连接并与输入端IN(参考图15(a))及输出端OUT(参考图15(b))中的一个相连。P-沟道晶体管的栅电极7P与VDD端19(参考图15(a))及另一个未示出的内部元件(参考图15(b))中的一个通过金属线30P相连。
现在描述当向输入/输出端18提供一个外部电涌的操作。为了进行对外部电涌的承受电压的电击穿的强度测试，从而测试仪器与输出端18相连并向GND端17及VDD端19提供正反电涌。首先，当将作为反向电压的电涌提供到GND端17时，由于其充当N+型扩散层3B及P阱2A间的PN结的正向电压，从而正向PN结被导通。然后，电涌从GND端17通过P+扩散层9C、P阱2A及N+型扩散层3B而流到输入/输出端18。然后，当将作为正电压的电涌提供到GND端17时，由于此与这样一种情况相对应，即向与N-沟道晶体管的源极相对应的漏极提供一正向电压，由于N-沟道晶体管漏极区(3B)和栅极会在与漏极相邻的栅极的下端部的位置立即发生击穿，也即在N-型扩散层4的位置。击穿后，电流从漏极区(N+-型扩散层3(B)流到P阱2A。因此，电流将P阱2A处的电势升高到一正电势，且其结果，向P阱2A及源极区(N+型扩散层3A)之间的PN结提供一正向电压且PN结导通。其结果电流从漏极区(N+型扩散层3B)流到源极区(N+型扩散层3A)。换句话说，PNP寄生双极晶体管中，由漏极区(N+型扩散层3B)提供集电极，由P阱2A提供基极而由N+型扩散层3A提供发射极，由此NPN寄生双极晶体管被导通，接着，电涌从输入/输出端18通过N+-型扩散层3B、P阱2A及N+型扩散层3A流到GND端17。然后，当作为正电压的电涌被施加到VDD端19时，由于P+-型扩散层9B及N阱8A间的PN结被正向电压导通，电涌从输入/输出端18通过P+型扩散层9B、N阱8A及N+扩散层3C流到VDD端18。当将作为反向电压的电涌提供到VDD端19时，对P-沟道晶体管会发生与上述的N-沟道晶体管相类似的现象，由漏极区(P+型扩散层9B)、N阱8A及源极区(P+型扩散层9A)所形成的PNP寄生晶体管被导通。接着，电涌从VDD端19通过P+型扩散层9A、N阱8A及P+型扩散层9B流到输入/输出端18。
如上所述，当向输入/输出端18提供外部电涌时，电涌被放电为电流在输入/输出端18及GND端17或VDD端19间流动，从而保护了内部电路元件。
另一方面，如果外部电涌被作为正向电压提供到GND端17或作为反向电压提供到VDD端19，那么NPN或PNP寄生双极晶体管被导通以保证电流在晶体管的源极及漏极间流动。然而，在此情况下，源极及漏极间的电阻产生热。为了防止被由此产生的热量来将热生成部分熔化或击穿，也即，为了提高导通电流的允许量，输入/输出保护电路的晶体管通常具有几百微米的大的栅极宽度。具有此大栅极宽度的晶体管实质是由很多彼此并行设置的晶体管构成，并被设计为如图16中所示，在平面上的布线中，它们具有相等的栅极宽度29。
如上所述，在上述的常规的半导体器件中，如果将作为正向电压的外部电涌提供到GND端17或将作为反向电压的电涌提供到VDD端19，寄生双极晶体管被导通，且电流在晶体管的源极及漏极间流动。这里，如果注意到这样一种情况，即将作为正向电压的电涌提供到GND端17，N-沟道晶体管漏极的电流电压特性针对源极的电流电压特性如图18中所示。此外，图19中示出了电流在图18中流动路径。在图18中，如果由于电涌漏极电压变得与晶体管的击穿电压VB相等，那么在与漏极相邻的栅极的下端立即发生击穿。此后，电流从漏极区向着P阱沿图19中的电流路线A流动，并当到达由V1、I1所给出的点时，P阱及源极区间的PN结被导通。接着，电流沿图19中电流路线B的漏极区→P阱→源极区流动，而电压快速返回到快速返回电压VS。在快速返回后，电压及电流随着由输入/输出端18及漏极区(N+型扩散层3B)之间的金属线、漏极区(N+型扩散层3B)的电阻、漏极区(N+型扩散层3B)及源极区(N+型扩散层3A)间的P阱电阻、源极区(N+型扩散层3A)的扩散层电阻及源极区(N+型扩散层3A)和GND端17之间的导线的电阻的总和所确定的一倾角上升。V2及I2分别代表当电压及电流上升时晶体管被所产生的热所击穿时的电压与电流。
在上述快速返回之后，对电压及电流的上升起作用的电阻而言，金属线电阻只有几个欧姆低，而同样在漏极区(N+型扩散层3B)和源极区(N+型扩散层3A)之间P阱电阻在偶极晶体管被导通时为大约每100m的栅极宽度几个欧姆。漏极区(N+型扩散层3B)和源极区(N+型扩散层3A)的扩散层电阻在无表面钛硅层的情况下为几百个欧姆高，但作为转换为钛硅层的结果，同样它们也只有大约几个欧姆。相应在，由于总电阻大约为几十欧姆，在急返为很小之后，电压一直上升到晶体管被击穿，且其结果可获得关系VS＜V2＜VB＜V1。根据实际测量的例子，在VB为15V、V1为15.5V及VS为10V时晶体管的V2为12V。
这里，从关系V2＜VB中产生了第一问题。尤其是，在电涌流动的时刻由于偏差而造成图16中的多个分开的晶体管中仅有一个击穿，那么漏极电压在其快速返回到晶体管的VS之后其仅上升到最大值V2，并接着，所余晶体管的漏极电压没到达击穿电压且对所余的晶体管不会发生击穿。其结果，由于电涌仅从被首先击穿的晶体管流过，如果电涌超过单一晶体管的电击穿承受电压，由于过大热量造成击穿，而输入/输出保护电路丧失了其功能。
第二个问题在于，晶体管的寿命被电流I1所产生载流子热量所降低。这种现象在于，即晶体管的击穿就在与漏极区(N+型扩散层3B)相邻的栅极的下端部发生，而当随后流动的电流通过栅极绝缘膜时，产生载流子热量并被栅极绝缘膜吸收，因此导致晶体管的电流的降低并进而引起栅极绝缘膜的介电击穿。此现象是随电压从VB上升到V1时的电流，并当电压为V1时，电流为最大值I1时产生的。
虽然上述仅针对N-沟道晶体管，同样也适用于P-沟道晶体管，即也会由类似的现象产生与上述第一第二问题类似的问题。
发明内容
本发明的目的是提供一种输入/输出保护电路，其同样对包括精细MOS晶体管及具有由金属硅制成的扩散层的半导体器件表现出高的保护功能。
为了达到上述目的，根据本发明，其提供了一种半导体器件，包括多个形成在半导体基片上的电路元件、在半导体基片上选择设置的用于将电路元件彼此电隔离的场氧化物薄膜、用于向电路元件中的第一个元件提供一个外部信号的输入端、用于从电路元件中的第二个元件向外提供信号的输出端、及内置在第一电路元件及输入端之间和第二电路元件及输出端之间的一对保护元件用于保护电路元件虽受外部电涌，每个保护元件包括多个并行设置的MOS晶体管且每个保护元件包括一个源极区、一源电极、一漏极区、一漏极电极、一绝缘区及一栅极电极，而其中的源极区包括选择形成在半导体基片的表面部分的第一导电型的一区域表面上的第二导电型的第一扩散层和形成在第二导电型的第一扩散层的表面上的第一金属硅层，源电极与所述第一金属硅化物层连接；漏极区包括第二导电型的第二扩散层，其在第一导电型的区域的至少一部分上与第二导电型的第一扩散层成相对关系并比其延伸的深，还包括形成在第二导电型的第二扩散层的表面部分上并包含浓度比第二导电型的第二扩散层的表面部分的浓度高的杂质的第二导电型的第三扩散层和设在第二导电型的第三扩散层的表面上的第二金属硅化物层；漏电极与所述第二金属硅化物层连接，在第二导电型的第一扩散层与第二导电型的第三扩散层之间形成一绝缘区并从第二导电型的第二扩散层的表面延伸到一预定的深度；另外其中的栅电极盖住第二导电型的第一扩散层与在其间内置有栅极绝缘膜的绝缘区之间的半导体基片的表面。
半导体器件也可这样构成，即形成保护元件的每个MOS晶体管被在栅极电极及源极电极与同一电源端相连，当向漏极电极提供一个过高的电压时，沿从漏极电极到第二导电型的第一扩散层的电流路径的寄生电阻通过提供第二导电型的第二扩散层而增大，从而设定一个比漏极电极的承受电压高的热击穿电压。在此情况下，半导体器件最好还包括一个端部与形成保护元件的每个MOS晶体管的漏极电极相连的电阻元件，在电阻元件的另一端与MOS晶体管的源极电极之间内置一个钳位二极管元件，其具有比MOS晶体管的击穿电压低的耐电压。
此外，半导体器件还可形成为这样一种形式，即形成保护元件的NOS晶体管的沟道长度设定得比形成电路元件的MOS晶体管的最小沟道长度的三倍要小。
此外，半导体器件还可以包含与第二导电型的第一扩散层的至少一个底面相连的第二导电型的第四扩散层，且其浓度低于第二导电型的第一扩散层的浓度。在此情况下，半导体器件可以这样构成，即第二导电型的第四扩散层围住第二导电型的第一扩散层。最好是，第二导电型的第四扩散层与第二导电型的阱同步地构成。
最好是，第二导电型的第二扩散层与第二导电型的阱同步地构成。
对于该半导体器件，由于具有被第二金属硅层减少电阻的第二导电型的第三扩散层被设置在第二导电型的第二扩散层的表面部分上，而且在第二导电型的第二扩散层的表面部分上提供绝缘区，当任何一个保护元件被击穿时，沿电流路径的电阻可被增大，而其结果，不易发生电路元件的击穿。
因此，根据本发明，即使多个MOS晶体管中的每一个都具有一扩散层，由于其由金属硅制成，因此其具有降低的电阻，即使这些晶体管在源极及漏极区并行连接形成一个输入/输出保护器件，包括这样输入/输出保护器件的半导体器件可防止这样的情况发生，即如果由于施加到输入/输出的外部电涌而使得任何一个MOS晶体管遭受热击穿，那么其余的晶体管也不再有效地起作用。其结果，以高速运行的精细结构的半导体器件的可靠性可以得到了保护。其原因在于，由于低浓度的第二导电型的第二扩散层被作为MOS晶体管的漏极区加入并在漏极电极与栅极电极之间提供一个绝缘区，沿从漏极电极到源极区的电流路线的寄生电阻被增大从而MOS晶体管的静电击穿电压可制得比MOS晶体管的击穿电压高。
此外，可以在不增加常规半导体器件生产步骤的情况下，制造根据本发明的包括输入/输出保护电路的半导体器件。
附图说明
通过下面的描述及所附的权利要求，含对本发明的以上及其它的目的、特征及优点有更清楚的了解，而在所结合的相应附图中类似的部分或元件用类似的参考字母代表。
图1为本发明第一个最佳实施例的包括输入/输出保护电路的半导体器件的平面图；
图2(a)及2(b)为分别沿图1的线A-A及B-B的截面图；
图3为图1中示出的晶体管的电流—电压特性的示意图；
图4为当图1中所示晶体管发生击穿时的电流线路的截面图；
图5为本发明第二个最佳实施例的包括输入/输出保护电路的另一个半导体器件的平面图；
图6(a)及6(b)为分别沿图5的线A-A及B-B的截面图；
图7为描述图5中晶体管的电流—电压特性的示意图；
图8为描述当图5中所示的晶体管发生击穿时的电流线路的截面图；
图9为本发明的第三个最佳实施例的包括有输入/输出保护电路的另一个半导体器件的平面图；
图10(a)及10(b)为分别沿图9的线A-A及B-B的截面图；
图11(a)及11(b)、12(a)及12(b)以及13(a)及13(b)分别为N-沟道晶体管部分及P-沟道晶体管部分的截面图，并示出了制造图9中所示输入/输出保护电路的方法的连续步骤；
图15(a)及15(b)为输入保护电路及输出保护电路的电路图；
图16为分别在图15(a)及15(b)中示出的输入及输出保护电路的布线的平面示意图；
图17(a)及17(b)为分别沿图16的线A-A及B-B的截面示意图。
图18为图16中所示晶体管的电流-电压特性的示意图；及
图19为当图16中所示晶体管击穿时电流路径的截面示意图。
具体实施方式
首先参考图1、2(a)及2(b)，其示出了本发明采用的半导体器件的输入/输出保护电路。需注意的是，由于在图1中示出了并行排列的两个晶体管，实际上正如图6中所示的也可为四个或更多的并行排列的晶体管。
尤其是，图1、2(a)及2(b)示出了半导体器件保护元件，其包括多上形成在P型硅半导体基片1上的电路元件(未示出)，被选择提供到硅半导体基片1上用于将电路元件彼此电隔离的场氧化薄膜12A，用于向第一个电路元件提供一个输出端的输入端、用于从第二个电路元件向外提供信号的输出端，及在第一电路元件与输入端之间和在第二电路元件与输出端之间内置两个这样的保护元件用于保护电路元件免受外部电涌影响。在图15(a)及15(b)中示出的由图1、2(a)及(b)中所示保护元件形成的输入/输出保护电路与上述的常规输入/输出保护电路相类似。
保护元件由一个N沟道晶体管部分及一个P沟道晶体管部分组成。P沟道晶体管部分包括多个彼此并行设置的MOS晶体管(P沟道晶体管)，且其中每个包括一个源极区、一个与第一金属硅层相连的源电极(金属电极15PS)、一个漏极区、一与第二金属硅层相连的漏极电极(金属电极15PD)、一绝缘区12C、及一个栅极电极7Pa和绝缘区12C，而其中的源极区包括一个第一P型扩散层(P+型扩散层9A及P-型扩散层10)它们选择形成在P型硅半导体基片1的表面部分上的N-型区(N阱8A)的表面部分上，及形成在P+型扩散层9A的表面上并与其形成一种自对齐关系的第一金属硅层(钛硅层11)，另外其中的漏极区包括一个与第一P-型扩散层(9A，10)以相对但比其深的关系的N阱8A具有相同深度提供的第二P-型扩散层(P阱2B)，形成在P阱2B的表面部分上并包含浓度比P阱2B的浓度高的杂质的第三P-型扩散层(P+型扩散层9Ba)及在P+型扩散层9Ba的表面上与其以自对齐的关系形成的第二金属硅层(钛硅层11)。此外其中的绝缘区12C被提供在第一P-型扩散层(9A，10)及P+型扩散层9Ba之间且从P阱2B的表面延伸一预定深度；另外其中的栅极电极7Pa盖住第一P-型扩散层(9A，10)与其间内置有栅极绝缘膜5a(10nm厚的氧化硅薄膜)的绝缘区12C之间的P型硅半导体基片1的表面。
需注意的是，在图1中，为了便于描述未示出侧壁间隔6a，而N-型扩散层4及P-型扩散层10被分别作为N型扩散层及P型扩散层与N+型扩散层3A和P+型扩散层9A的结合而示出。
同时N-沟道晶体管部分包括多个彼此并行设置的MOS晶体管(N-沟道晶体管)，且其中每个包括一个源极区、一个源极电极(金属电极15NS)、一个漏极区、一个漏极电极(金属电极15ND)、一个绝缘区12B、及一个栅极电极7Na，而其中的源极区包括选择形成在P型硅半导体基片1的表面部分的P型区(P阱2A)的表面部分上的第一N型扩散层(N+型扩散层3A及N-型扩散层4)和形成在N+型扩散层3A的表面上的第一金属硅层(钛化硅层11)；其中的漏极区包括一第二N型扩散层(N阱8B)，其被提供一与P阱2A具有相同的深度，而P阱2A与第一N型扩散层(3A，4)成相对的关系但比其要深，还包括形成于N阱8B的表面部分上并包含浓度比N阱8B的浓度高的杂质的第三N型扩散层(N+型扩散层3Ba)和设在N+型扩散层3Ba的表面上的第二金属硅层(钛硅层11)；其中的绝缘区12B提供在第一N型扩散层(3A，4)与N+型扩散层3Ba之间并从N阱8B的表面延伸一预定深度；而其中的栅极电极7Na盖住第一N型扩散层(3A，4)与具有其间内置的栅极绝缘膜5a的绝缘区12B之间的P型硅半导体基片1的表面。金属电极15NS、15ND、15NW、15PS、15PD及15PW分别通过在内层绝缘膜13中形成的接触孔14NS、14ND、14NW、14PS、14PD及14PW与扩散层3A、3C、9A、9Ba及9C相连。
类似地，栅极电极7Na及7Pa分别通过接触孔14GN及14GP与盖住未示出的内层绝缘膜的第二层的金属线30N及30P相连。N沟道晶体管的源极区的N+型扩散层3A分别与金属电极15NS、金属电极15PW、GND端子17相连，而其中的金属电极15PW与作为P阱2A的接触区的P+扩散层9C相连。N沟道晶体管的漏极区的N+型扩散层3Ba类似地与金属电极15ND及与输入端子IN(参考图15(a))及输出端OUT(参考图15(b))中的一个相连。N沟道晶体管的栅极电极7Na共同地被金属线30N相连并与GND端子17(参考图15(a))或未示出的(参考图15(b))内部元件中的一个相连。
P沟道晶体管的源极区的P+型扩散层9A分别与金属电极15PS、金属电极15NW、及VDD端19相连，而其中的金属电极15NW与作为N阱8A的接触区的N+扩散层3C相连。P沟道晶体管的漏极区的P+型扩散层9B类似地与金属电极15PD连接并与输入端IN(图15(a))及输出端OUT(图15(b))中的一个相连。P沟道晶体管的栅极电极7P被金属线30P公共相连并且栅极电极7P还与VDD端19(图15(a))及另一个未示出的另一内部元件相连。
本实施例中的输入/输出保护电路的特征在于与500nm厚的场氧化物薄膜12A同时形成的绝缘区12B及12C被分别设在漏极区的N+型扩散层3Ba与N沟道晶体管的栅极电极7Na之间及漏极区的P+型扩散层9Ba与P沟道晶体管的栅极电极7Pa之间，而栅极电极7Na及7Pa分别部分延伸到绝缘区12B及12C的上方位置处。这里，晶体管的沟道区为分别位于栅极电极7Na及7Pa下面的除去延伸到绝缘区12B及12C上部的其它部分的P阱2A及N阱8A，沟道区的长度为沟道长度(在图1中，表示出了N沟道晶体管的沟道长度16)。栅极电极7Na及7Pa部分延伸到绝缘区12B及12C上面的原因在于为了防止栅极电极及绝缘区由于在生产中的位置移动而彼此错开。此外，N阱8B形成在N+型扩散层3Ba及绝缘区12B的下面且另外这样构成还是为了延伸到沟道区从而可防止N沟道晶体管出现偏差。类似地，P阱2B被扩展到P+型扩散层9Ba及绝缘区12C的以下位置并到达沟道区从而可防止P沟道晶体管出现偏差。
接着，描述在对本发明的输入/输出保护电路提供外部电涌时的操作。首先，当将针对GND端17为负电压的电涌提供到输入输出端18(与金属线15D相连)时，由于这使得正向电压加到N+型扩散层3Ba与P阱2A之间的PN结上，正向PN结被导通。然后，电涌从GND端17通过P+扩散层9C、P阱2A、N阱8B及N+型扩散层3Ba流到输入/输出端18。
然后，如果将作为正向电压的电涌施加到GND端17，N沟道晶体管工作。下面参考图3描述每个N沟道晶体管的操作，图3描述了漏极对源极的电流-电压特性而图4描述了电流的路径。
当由于电涌而使得漏极电压升高时，在N+型扩散层3Ba及N阱8B处的电压升高，且当漏极电压变得与Vba相等时，由于N阱8B及栅极电极7Na间的电势差而使得正位于栅极电极7Na下面的P阱2A与N阱8B间的PN结发生击穿，接着，电流沿图4中的电流线路A1从漏极区(3Ba)流到P阱2A。此后，当到达由图3中的V1a，I1a所确定的点时，P阱2A及源极区(N+型扩散层3A)间的PN结被导通，且此后，电流沿图4的漏极区(3Ba)→N阱8B→P阱2A→源极区(3A)的电流线路B1流动且电压快速返回到速返电压VSa。在快速返回之后，电压和电流随着由从输入/输出端18到GND端17的电流线路的总电阻所决定的倾斜角来增大。在此情况下，由于电流线路中的绝缘区12B下面的N阱电阻20具有几百欧姆的高电阻，同样由于当电流上升时电压升高的也很大，其结果，在晶体管被损坏处的电压V2a可从图3中看到变成V2a＞VBa。根据一个实际测得的例子，对于一个晶体管，在VBa为18V、V1a为19V及VSa为14V时，V2a为23V。在此情况下，沟道长度16为0.8μm(与图16及18的常规输入/输出保护电路中的一样)，栅极电极长度Lg(栅电极7Na的宽度)为1.6μm，绝缘区12B的宽度为0.6μm，而P阱2A与绝缘区12B间的距离为0.6μm。
相应地，即使由于在电涌流过分开的晶体管的时段中由于偏差而使得分开的晶体管中仅有一个首先击穿，在漏极电压快速返回到晶体管的VSa之后到达V2a之前其上升到VBa。根据该设计，同样其余晶体管也相继被击穿。其结果，由于作为导通—电流的电涌流过所有的晶体管，晶体管的静电击穿电压不会被超过从而输入/输出保护电路可维持其功能。
在多个并行连接的晶体管形成一个输入/输出保护电路的情况下，为了使所有的晶体管都表现出保护的作用，晶体管的击穿电压的最高值应比晶体管的热击穿电压的最低值低。由于由电涌产生的焦耳热Q通过沿电流线路的电阻R及电流I的平方的结果RI2所给出，在RI为常数情况下，Q对R成反比地上升。简略地说，当R上升时，热击穿电压也升高。当与常规输入/输出保护电路相比时，由于电流线路B1比电流线路B长，并环绕的长，同样在空间分散的情况下也会产生焦耳热，这对提高热击穿电压以及电阻为高的事实是有效的。相应地，上述的条件可以实际地实现。
需注意的是，保护晶体管的沟道长度16最好设定为比内部电路元件(MOS晶体管)的最小沟道长度的三倍要小。虽然有时在内部电路中采用具有三倍沟道长度的保护晶体管作为高压承受元件，最好不使用高耐压元件作为保护元件。进一步说，首先，当沟道长度下降时，元件尺寸下降且整个保护元件的面积也会降代。其次，由于当沟道长度下降时快返电压VS下降，同样当电涌被放电时，施加到内部元件的电压也下降，从而可抑制由于高压而造成的内部元件的栅极绝缘膜的击穿。第三，当沟道长度下降时，当输入/输出保护电路同样充当输入/输出缓冲器时(图15(b))的电路同样作为输出缓冲器时，也即当向漏极及栅极提供电源电压时，保护晶体管的驱动能力会升高。
当将针对VDD端19作为正向电压的电涌提供到输入/输出端18时，由于这造成P+型扩散层9Ba及N阱8A间的PN结的一个正向电压，正向PN结被导通。此后，电涌从输入/输出端18通过P+扩散层9Ba、P型2B、N阱8A及N+扩散层3C流到VDD端19。然而，当将作为负电压的电涌施加到VDD端19时，P-沟道晶体管工作，由于通过将正反之间的N-沟道晶体管的电流及电压反向可获得上述的P-沟道晶体管的类似效果，由此这里略去了对它们的描述。
现在参考图5、6(a)及6(b)，其示出了本发明采用的另一个半导体器件的另一个输入/输出保护电路。本实施例中的输入/输出保护电路与第一实施例中的输入/输出保护电路的修改之处及不同之处在于N-型扩散层21形成在N+型扩散层3A的下面并与其相接触，而N+型扩散层3A提供了N-沟道晶体管的源极区，而P-型扩散层22形成在p+型扩散层9A的下面并与其接触，P+型扩散层9A提供了P-沟道晶体管的源极区。
当将作为反向电压的外部电涌提供到GND端17时，本实施例中的输入/输出保护电路的操作与上述第一实施例中的输入/输出保护电路中的情况一样。然而，当将作为正向电压的电涌施加到GND端17时，N-沟道晶体管工作。参考图7描述了每个N-沟道晶体管的操作，图7描述了漏极对源极的电流—电压特性，而图8描述了电流的线路。当由于电涌使漏极电压上升到VBb时，在正处于栅极电极7Na下面的P阱2A及N阱8B间的PN结处立即发生击穿，且电流从漏极区(3Ba)流到P阱2A。然而，在此情况下，从图8中的电流路径A2可以看出，电流流动旁路了N-型扩散层21，接着，电流路径被分散到比电流路径A1深的区域，而在该区域无N-扩散层21。如果P-型杂质浓度为这样一种情况，即其在P阱2A中的深部区域降低，那么当电流沿电流路径A2流动时，电压降变得比当电流沿电流路径A1流动时大，并且施加到P阱2A及N+型扩散层3Ba之间及P阱2A及N-型扩散层21之间的正向电压增大。此外，由于N-型扩散层21的杂质浓度比N+型扩散层3Ba的低，在PN结被导通处的正向电压在P阱2A及N-型扩散层21之间比P阱2A及N+型扩散层3Ba之间的低。相应地，如图7中所示，电压V1b变得比无N-型扩散层21时的V1a低，且通过电压V1b在发生击穿后电压一直上升到发生快速返回为止。简言之，通过降低在击穿后从I1a流到I1b的电流的最大值，可抑制热载流子的生成而同时晶体管的可靠性也可得到提高。
当将相对于VDD端19作为正或负电压的电涌提供到输入/输出端18时也可获得上述的类似效果。
现在参考图9、10(a)及10(b)，其示出了采用本发明的另一个半导体器件的输入/输出保护电路。本实施例中的输入/输出保护电路与上述第二实施例中的输入/输出保护电路的修改之处及区别在于所形成的N-型扩散层21a与提供了N-沟道晶体管的源极区的N+型扩散层3A的底面及侧面相接触，致使其延伸到栅极电极7Pa的下部位置，而P-型扩散层22a被设置为与提供P沟道晶体管的源极区的P+型扩散层9A的底面和侧面接触，致使它扩展到栅电极7Pa下方位置。
当施加外部电涌时，输入/输出保护电路的操作与上述第二实施例中的输入/输出保护电路的操作相同。然而，由于N-型扩散层21a及P-型扩散层22a被扩展到晶体管的栅电极的下方位置，在单个晶体管击穿后，正向PN结更易于被导通，而接着，电压一直上升到快速返回产生再进一步降低。相应地，通过降低N阱8B及N-型扩散层21a间的距离及P阱2B和P-型扩散层22a间的距离到这样一种程度，即在PN结被导通前不会发生击穿现象，可抑制在速返发生之前击穿发生之后电流及热载流子的产生，并从而进一步提高晶体管的可靠性。
描述了上面既提供N-沟道晶体管也提供P-沟道晶体管的输入/输出保护电路的同时，根据需要也可只提供一个这样的晶体管。
接着对上面实施例中描述的输入/输出保护电路进行描述。在第一个实施例中的输入/输出保护电路中，N阱8A及8B被同时形成，同样P阱2A及2B也同时形成。与此同时，在第二和第三实施例中的输入/输出保护电路中，N-型扩散层21或21a及P-型扩散层22或22a可通过预定的光抗蚀掩模形成和离子植入附加步骤来形成。然而，如果N-型扩散层21或21a与N阱8A及8B同时形成而P-型扩散层22或22a与P阱2A及2B同时形成，则不需要提供另外的生产步骤。在此情况下，除了N-型扩散层21或21a及P-型扩散层22或22a的形成以外，生产第一、第二及第三实施例中的输入/输出保护电路的方法是一样的，因此，在这里详细描述本发明的第三实施例中的输入/输出保护电路的生产方法。
首先，正如在图11(a)及11(b)中所看到的，P型硅半导体基片1的表面被选择地氧化以形成作为场氧化物薄膜12A及绝缘区12B及12C的500nm厚的硅氧化物薄膜，然后，在预定位置被用光抗蚀膜23掩盖时，磷离子被作为N型杂质24注入形成N阱8A及8B及大约2um深的N-型扩散层21a。接着，如图12(a)及12(b)中所示，当在预定位置被用光抗蚀膜25掩盖时，硼离子被作为P型杂质26注入形成P阱(2A，2B)及大约2微米厚的P-型扩散层22a。此后，如图13(a)及13(b)中所示，P-型硅半导体基片1的表面被氧化形成10nm厚的栅极绝缘膜5a，然后通过CVD方法在栅极绝缘膜5a的表面上生长作为杂质的包含磷的多晶硅薄膜，此后其被制作图形而在预定位置处形成栅极电极7Na及7Pa。然后，形成N-型扩散层4及P-型扩散层10并在栅电极7Na及7Pa上形成侧壁间隔6a，此后，选择进行离子注入以形成N+型扩散层3A、3B及3C以及P+扩散层9A、9B及9C。此后，如图9、10(a)及10(b)中所示，通过在N+型扩散层3A、3B、3C及P+型扩散层9A、9B及9C表面上成自校准关系的Ti膜的反应形成钛化硅层11，然后形成作为内层绝缘膜13的大约1um厚的氧化硅薄膜。在内层绝缘膜13的预定位置，打孔形成接触孔14ND等，然后形成另一个未示出的内层绝缘膜及接触孔14GN及14GP，然后形成第二层的金属线30N等。由此，完成包括输入/输出保护电路及内电路的半导体器件。
在前面的描述涉及这样一种情况，即第二导电型的第二扩散层为阱时，由于其仅需要比第二导电型的第一和第三扩散层的杂质浓度低的杂质浓度且具有一适宜的深度，因此需要另外提供一个特殊的步骤。
在上面描述了第一、第二及第三实施例中输入/输出保护电路及其制造方法的同时，下面还要描述应用本发明的另一半导体器件的另一输入/输出保护电路。图14示出了根据本发明第四实施例的输入/输出保护电路的电路图。参考图14，MOS晶体管P2及N2两者或一个具有上述的与第一、第二或第三实施例中的输入/输出保护电路相连接的结构，而电阻器27为由诸如多晶硅膜形成的电阻元件。二极管28为以诸如在扩散层和阱之间形成的PN结形式的电压钳制元件。
接着，对输入/输出保护电路的操作进行描述。对于第一、第二及第三实施例中的输入/输出保护电路中的晶体管结构，由于漏极具有N阱的寄生电阻20，例如如图4中所示，在图3中所描述的性质表现为关系V2a＞VBa，其中输入保护元件的漏极与诸如输入电路的内部元件的栅电极相连，有这样一种可能，即可能会对内部元件的栅电极施加最大为V2a的电压，且当V2变得特别高时，有这样一种可能，即会发生内部元件的栅极绝缘击穿。因此，通过形成二极管28，其设在输入保护元件与内部元件之间以低于V2a的电压击穿，并在输入保护元件与二极管28间提供电阻27，将被施加到内部元件的电压可用与V2a的值无关的二极管28的击穿电压来钳制。在此情况下，由于输入保护元件的漏极电压与二极管28的承受电压间的差从而电流流过电阻器27。
虽然已全面描述了本发明，对于本领域中的普通技术人员而言很明显地所作的各种变化及修改都不会脱离在此所述的本发明的实质及范围。
Claims (8)
1、一种半导体器件，其特征在于包含：
形成在半导体基片上的多个电路元件；
在所述半导体基片上以选择的方式提供用于将所述电路元件彼此电隔离的场 氧化物薄膜；
用于向所述电路元件中的第一个提供外部信号的输入端；
用于从所述电路元件中的第二个向外提供信号的输出端；及
一对内置在所述第一电路元件与所述输入端之间及所述第二电路元件与所述输出端之间用于在外部电涌中保护所述电路元件的保护元件；
每个所述保护元件包括多个并行设置的MOS晶体管，而其中每个MOS晶体管包括一个源极区、一源极电极、一漏极区、一漏极电极、一绝缘区以及一栅极电极，而其中源极电极包括以选择的方式形成在所述半导体基片的表面部分的第一导电型的一区域上的第二导电型的第一扩散层和形成在第二导电型的所述第一扩散层的表面上的第一金属硅化物层；源电极与所述第一金属硅化物层连接；漏极区包括第二导电型的第二扩散层，其在第一导电型的所述区域的至少一表面部分上与第二导电型的所述第一扩散层成相对的关系设置，并且延伸的比所述第二导电型的第一扩散层深；还包括形成在第二导电型的所述第二扩散层的表面部分上并包含浓度比第二导电型的所述第二扩散层的表面部分的浓度高的杂质浓度的第二导电型的第三扩散层，提供在第二导电型的所述第三扩散层的表面上的第二金属硅化物层；漏电极与所述第二金属硅化物层连接，在第二导电型的所述第一扩散层与第二导电型的所述第三扩散层之间形成一绝缘区并且从第二导电型的所述第二扩散层的表面延伸到一预定深度；另外其中的栅电极盖住第二导电型的所述第一扩散层与内置有栅绝缘膜的所述绝缘区之间的所述半导体基片的表面。
2、根据权利要求1所述的半导体器件，其特征在于每个形成所述保护元件的所述MOS晶体管在所述栅极电极和所述源电极与同一电源端相连，当所述漏极电极被施加一过高电压时，沿从所述漏极电极到第二导电型的所述第一扩散层的电流线路的寄生电阻通过提供第二导电型的所述第二扩散层而增大，从而热击穿电压被设定的比所述漏电极的承受电压要高。
3、根据权利要求1或2所述的半导体器件，其特征在于形成所述保护元件的所述MOS晶体管的沟道长度被设定为比形成所述电路元件的MOS晶体管的最小沟道长度的三倍要短。
4、根据权利要求1所述的半导体器件，其特征在于还包含第二导电型的第四扩散层，其与第二导电型的所述第一扩散层的至少一个底面相接触，并且具有比第二导电型的所述第一扩散层的浓度低的浓度。
5、根据权利要求4所述的半导体器件，其特征在于其中第二导电型的所述第四扩散层围住第二导电型的所述第一扩散层。
6、根据权利要求1、2、4及5中任一个权利要求所述的半导体器件，其特征在于其中第二导电型的所述第二扩散层与第二导电型的阱同时形成。
7、根据权利要求4或5所述的半导体器件，其特征在于其中所述第二导电型的第四扩散层与第二导电型的阱同时形成。
8、根据权利要求2所述的半导体器件，其特征在于还包含在端部与形成保护元件的每个所述MOS晶体管的漏极电极相连的电阻元件，及在所述电阻元件的另一端与MOS晶体管的源电极之间内置的一个钳制二极管，其具有比MOS晶体管的击穿电压低的耐压。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34782896A JP3144330B2 (ja) | 1996-12-26 | 1996-12-26 | 半導体装置 |
| JP347828/96 | 1996-12-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1186341A CN1186341A (zh) | 1998-07-01 |
| CN1096710C true CN1096710C (zh) | 2002-12-18 |
Family
ID=18392884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN97125880A Expired - Fee Related CN1096710C (zh) | 1996-12-26 | 1997-12-26 | 半导体器件 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5898206A (zh) |
| JP (1) | JP3144330B2 (zh) |
| KR (1) | KR100311578B1 (zh) |
| CN (1) | CN1096710C (zh) |
| TW (1) | TW368686B (zh) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3851738B2 (ja) * | 1999-01-29 | 2006-11-29 | 株式会社東芝 | 半導体装置 |
| JP3317345B2 (ja) * | 1999-07-23 | 2002-08-26 | 日本電気株式会社 | 半導体装置 |
| KR100328836B1 (ko) * | 1999-10-01 | 2002-03-15 | 박종섭 | 정전방전 보호부의 구조 |
| JP3485087B2 (ja) * | 1999-12-27 | 2004-01-13 | セイコーエプソン株式会社 | 半導体装置 |
| US6310380B1 (en) * | 2000-03-06 | 2001-10-30 | Chartered Semiconductor Manufacturing, Inc. | Electrostatic discharge protection transistor structure with a trench extending through the source or drain silicide layers |
| DE10022366A1 (de) * | 2000-05-08 | 2001-11-29 | Micronas Gmbh | ESD-Schutzstruktur |
| KR100712485B1 (ko) * | 2000-06-14 | 2007-04-27 | 삼성전자주식회사 | 입력특성 향상을 위해 노이즈를 방지하기 위한 반도체집적회로 |
| DE10041139A1 (de) * | 2000-08-21 | 2002-03-14 | Philips Corp Intellectual Pty | Anordnung zur Verbesserung des ESD-Schutzes bei einem CMOS Buffer |
| JP2002261292A (ja) | 2000-12-26 | 2002-09-13 | Toshiba Corp | 半導体装置及びその製造方法 |
| US6815775B2 (en) | 2001-02-02 | 2004-11-09 | Industrial Technology Research Institute | ESD protection design with turn-on restraining method and structures |
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- 1997-12-22 TW TW086119527A patent/TW368686B/zh active
- 1997-12-23 US US08/997,719 patent/US5898206A/en not_active Expired - Lifetime
- 1997-12-26 KR KR1019970074433A patent/KR100311578B1/ko not_active IP Right Cessation
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Also Published As
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|---|---|
| KR100311578B1 (ko) | 2001-11-30 |
| CN1186341A (zh) | 1998-07-01 |
| JPH10189756A (ja) | 1998-07-21 |
| KR19980064705A (ko) | 1998-10-07 |
| TW368686B (en) | 1999-09-01 |
| JP3144330B2 (ja) | 2001-03-12 |
| US5898206A (en) | 1999-04-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: NEC ELECTRONICS TAIWAN LTD. Free format text: FORMER OWNER: NIPPON ELECTRIC CO., LTD. Effective date: 20041015 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20041015 Address after: Kanagawa, Japan Patentee after: NEC Corp. Address before: Tokyo, Japan Patentee before: NEC Corp. |
|
| C56 | Change in the name or address of the patentee |
Owner name: RENESAS ELECTRONICS CORPORATION Free format text: FORMER NAME: NEC CORP. |
|
| CP01 | Change in the name or title of a patent holder |
Address after: Kanagawa, Japan Patentee after: Renesas Electronics Corporation Address before: Kanagawa, Japan Patentee before: NEC Corp. |
|
| ASS | Succession or assignment of patent right |
Owner name: DESAILA ADVANCED TECHNOLOGY COMPANY Free format text: FORMER OWNER: RENESAS ELECTRONICS CORPORATION Effective date: 20141014 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20141014 Address after: American California Patentee after: Desella Advanced Technology Company Address before: Kanagawa, Japan Patentee before: Renesas Electronics Corporation |
|
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20021218 Termination date: 20161226 |