CN1361552A - 半导体集成电路装置及其制造方法 - Google Patents

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Abstract

本发明的目的是在内装适用于输出晶体管保护的消弧二极管的半导体集成电路装置中对使二极管元件截止时的耐压大幅度地提高的二极管元件进行高效率的集成化。在该半导体集成电路装置中,通过使形成为正极区域的P+型第1埋入层35和形成为负极区域的N+型扩散区域41在深度方向上隔开形成,当在二极管元件21上施加了反向偏置电压时,可以在由PN结的第1和第2外延层25、26构成的N型区域上得到宽幅的过渡层形成区域并由所形成的该过渡层确保耐压,从而能够抑制由击穿电流造成的内部元件损坏。

Description

半导体集成电路装置及其制造方法
技术领域
本发明涉及内装适用于输出晶体管保护的消弧二极管的半导体集成电路装置。
背景技术
例如，3相电机驱动器，如图11所示，采用将在直流电源VCC、GND之间串联连接的晶体管(Tr1-Tr2、Tr3-Tr4、Tr5-Tr6)并联连接并将从Tr1-Tr2、Tr3-Tr4及Tr5-Tr6之间引出的输出端子与电机M连接的电路结构。
当这种负载为电感性负载时，随着电机的转动/停止而产生正/反方向的电动势。以往，在集成电路化的串联连接晶体管的集电极和发射极之间连接保护二极管4，并当因上述反向电动势使输出端子低于GND电位或高于VCC电位时，通过二极管4的导通而使上述电动势变为固定电位，从而使包含着串联连接的晶体管的集成电路的内部得到了保护。特别是，当在二极管4上流过几安培的大电流时，作为二极管4，采用单独的部件构成。
这里，从用户方面来看，为了减少设备的部件数，对二极管4也有要将其集成电路化的要求。但是，在将流过几安培大电流的二极管集成电路化时，在集成电路内将因不可避免地发生的寄生晶体管效应而流过寄生电流，因而除流过无功电流外在严重的情况下还存在着导致闭锁效应的危险性。
因此，作为防止寄生电流的结构，例如提出了在特开平6-100459号公报中所述的结构。
参照图12，在P型半导体基板1和N型半导体基板2之间设置N+型埋入层3，并将P+型分离区域4从半导体层2的表面扩散到半导体基板1，使其围绕该埋入层3，从而形成1个岛状区域5。形成P+型埋入层6，使其一部分重叠在上述埋入层3上。围绕着该P+型埋入层6，形成从半导体层2的表面到N+型埋入层3的N+型导出区域7，并在该围绕的区域上形成N+型扩散区域8。另外，在由导出区域7围绕的区域上，还围绕着上述扩散区域8形成着从半导体层2到P+型埋入层6的P+型导出区域9。进一步，在上述扩散区域8内设置负电极10，在P+型导出区域9内设置正电极11，并将该电极与N+型导出区域7电气连接。
就是说，将P+型导出区域9和P+型埋入层6作为正极区域并将N+型扩散区域8和由导出区域9围绕的N型半导体区域作为负极区域，从而构成二极管。
在这种二极管元件中，虽然将会产生以N+型埋入层3为基极、以P+型埋入层6为发射极、以P型半导体基板1和P+型分离区域4为集电极的PNP型寄生晶体管TR2，但由于通过正电极的连接而使寄生PNP晶体管TR2的基极和发射极之间为等电位，所以能够防止寄生PNP晶体管TR2的导通动作。
在如上所述的现有的半导体集成电路装置中，如图11所示，当负载为电感性负载时，随着电机的转动/停止而产生正/反方向的电动势，所以在集成电路化的串联连接晶体管的集电极和发射极之间连接保护二极管4，并当因上述反向电动势使输出端子低于GND电位或高于VCC电位时，通过二极管4的导通而使上述电动势变为固定电位，从而使包含着串联连接的晶体管的集成电路的内部得到了保护。特别是，当在二极管4上流过几安培的大电流时，作为二极管4，采用单独的部件构成。
另外，根据为减少设备的部件数而想使二极管4也集成电路化的要求，对流过几安培大电流的二极管进行了集成化，但在集成电路内将因不可避免地发生的寄生晶体管效应而流过寄生电流，因而存在着流过无功电流等问题，所以采用了如图12所示的将二极管包含在集成电路内部的结构。
但是，如上所述，虽然可以将二极管包含在集成电路内部，但在图12所示的结构中，当二极管4截止时，即当负电极10的电压变为高于正电极11时，必需具有用于防止由寄生晶体管TR1的PN结合面的击穿电流造成的半导体元件的损坏的耐压。因此，在现有的结构中存在着作为寄生晶体管TR1的基极区域的P+型埋入层6的宽度狭窄、很难抑制电流放大系数hfe因而不能确保寄生晶体管TR1的耐压的问题。
发明内容
本发明，是鉴于上述的现有的课题而开发的，本发明的半导体集成电路装置的特征在于：二极管元件，具有一种导电型半导体基板、层叠在该基板表面上的反向导电型第1外延层、与在上述基板和上述第1外延层之间形成的由高浓度杂质扩散层构成的反向导电型第1埋入层重叠形成的由高浓度杂质扩散层构成的一种导电型第1埋入层、层叠在上述第1外延层表面上的反向导电型第2外延层、在上述第1外延层和上述第2外延层之间形成的由高浓度杂质扩散层构成的一种导电型第2埋入层及由高浓度杂质扩散层构成的反向导电型第2埋入层、从上述第2外延层表面扩散到上述一种导电型第2埋入层而形成的由高浓度杂质扩散层构成的一种导电型扩散区域、从上述第2外延层表面扩散到上述反向导电型第2埋入层而形成的由高浓度杂质扩散层构成的反向导电型第1扩散区域、由上述一种导电型第2埋入层和上述一种导电型扩散区域夹在中间的在上述第2外延层上形成的反向导电型阱区、在上述阱区上重叠形成的由高浓度杂质扩散层构成的反向导电型第2扩散区域，在上述二极管元件中，上述一种导电型第1埋入层和上述反向导电型第2扩散区域，在深度方向上隔开形成。
本发明的半导体集成电路装置，最好是将上述二极管元件的上述一种导电型第1埋入层与上述反向导电型第1埋入层重叠形成并通过上述一种导电型第2埋入层将上述一种导电型第1埋入层与上述一种导电型扩散区域连结。另外，具有将上述一种导电型第1埋入层和上述反向导电型第2扩散区域在深度方向上隔开形成的结构。按照这种结构，当上述二极管元件为截止状态时，在上述二极管元件内的将上述一种导电型第1埋入层与上述第1外延层作为结合面的PN结上，在N型区域内可以形成宽幅的过渡层形成区域并由上述过渡层确保耐压，从而可以得到能够适应反向偏置状态并可以抑制由击穿电流造成的内部元件损坏的半导体集成电路装置。
本发明的半导体集成电路装置的特征在于；最好是与上述二极管元件的上述反向导电型的负极导出区域重叠地形成上述反向导电型阱区。按照这种结构，当上述二极管元件为导通状态时，由于PN结的N型区域的电阻值减小而使正向电压(VBEF)降低，从而可以得到使正向的电流(If)容量大幅度提高的半导体集成电路装置。
为解决上述课题，本发明的半导体集成电路装置的制造方法的特征在于，包括：准备一种导电型半导体基板的工序；通过在该基板上扩散杂质而分别在二极管元件、一种导电式纵型晶体管及反向导电式纵型晶体管的形成区域内形成反向导电型埋入层的工序；通过在上述基板上扩散杂质而在上述二极管元件形成区域内与上述反向导电型埋入层重叠地形成一种导电型第1埋入层的工序；在上述基板上层叠反向导电型第1外延层的工序；通过在上述第1外延层上扩散杂质而分别在上述二极管元件及上述一种导电式纵型晶体管的形成区域内形成一种导电型第2埋入层的工序；在上述第1外延层上层叠反向导电型第2外延层的工序；通过在上述第2外延层上扩散杂质而在上述二极管元件形成区域内形成一种导电型扩散区域并通过上述一种导电型第2埋入层与上述一种导电型第1埋入层连结的工序；通过在上述第2外延层上扩散杂质而在上述二极管元件及上述一种导电式纵型晶体管的形成区域内同时形成反向导电型阱区的工序；在上述二极管元件形成区域的上述阱区内形成反向导电型扩散区域的工序。
本发明的半导体集成电路装置的制造方法的特征在于：形成上述一种导电型第2埋入层的工序，最好是在将上述一种导电型第1埋入层与上述一种导电型扩散区域连结的工序中使上述反向导电型第1埋入层与上述反向导电型扩散区域在深度方向上相隔很宽的距离从而可以使过渡层形成区域增大的工序。
附图的简单说明
图1是说明本发明的半导体集成电路装置的断面图。
图2(A)和图2(B)是用于说明图1所示本发明的半导体集成电路装置的二极管元件的放大断面图和等效电路图。
图3是说明本发明的半导体集成电路装置的制造方法的断面图。
图4是说明本发明的半导体集成电路装置的制造方法的断面图。
图5是说明本发明的半导体集成电路装置的制造方法的断面图。
图6是说明本发明的半导体集成电路装置的制造方法的断面图。
图7是说明本发明的半导体集成电路装置的制造方法的断面图。
图8是说明本发明的半导体集成电路装置的制造方法的断面图。
图9是说明本发明的半导体集成电路装置的制造方法的断面图。
图10是说明本发明的半导体集成电路装置的制造方法的断面图。
图11是说明现有的半导体集成电路装置的断面图。
图12是用于说明现有的半导体集成电路装置的二极管元件的断面图。
发明的具体实施形态
以下，边参照附图边详细说明本发明的实施形态。
图1是组装有二极管元件21、纵型PNP晶体管22及NPN晶体管23的半导体集成电路装置的断面图。
在P型单晶硅基板24上，形成着厚2～10μm的第1外延层25及厚8～10μm的第2外延层26，使2层的合计膜厚为8～16μm左右。另外，基板24及第1和第2外延层25、26，由贯通三者的P+型分离区域27以电气隔离的方式形成着用于形成二极管元件21的第1岛状区域28、形成纵型PNP晶体管22的第2岛状区域29及形成NPN晶体管23的第3岛状区域30。
该分离区域27，由从基板24的表面向上下方向扩散的第1分离区域31、从第1和第2外延层25、26的边界向上下方向扩散的第2分离区域32、从第2外延层26的表面形成的第3分离区域33构成，并通过将三者连结而将第1和第2外延层25、26按岛状分离。
在第1岛状区域28上形成的二极管元件21内，在基板24和第1外延层25之间重叠地形成着N+型第1埋入层34及P+型第1埋入层35，在第1和第2外延层25、26的边界部分上形成P+型第2埋入层36，并将从第2外延层26的表面到P+型第2埋入层36的P+型扩散区域39形成为正极导出区域。另外，将夹在该P+型区域36、39之间的N-型第1和第2外延层25、26形成为负极区域，从而构成PN结二极管。这时，也可以在第2外延层26上形成N+型扩散区域38作为正板区域并将N+型扩散区域38与P+型扩散区域39短路而作为正极导出区域。以NPN晶体管而言，这可以说是将基极、集电极之间短路而形成的二极管。
按照上述本实施形态的半导体集成电路装置，在基板24和第1外延层25之间重叠地形成着N+型第1埋入层34及P+型第1埋入层35，例如，N+型第1埋入层34使用锑(Sb)形成，而P+型第1埋入层35使用硼(B)形成。因此，根据杂质的扩散速度及杂质的使用浓度的不同，如图1所示，具有在N+型第1埋入层34的上下形成P+型第1埋入层35的结构。另外，在第1外延层25和第2外延层26之间形成的P+型第2埋入层36，与P+型第1埋入层35及P+型扩散区域39连结。按照这种结构，即可形成将P+型第1埋入层35作为正极区域、并将第1和第2外延层25、26作为负极区域的PN结二极管。
这里，在形成为负极区域的第2外延层26上形成N+型扩散区域41作为负极导出区域，但如上所述，应具有使N+型扩散区域41与P+型第1埋入层35在深度方向上隔开形成的结构。
因此，由于具有上述结构，所以当二极管元件21为截止状态时、即当在由P+型第1埋入层35和N-型第1外延层25形成的PN结合面上施加了反向偏置电压时，在由第1和第2外延层25、26构成的N型区域上可以得到宽幅的过渡层形成区域并由所形成的该过渡层确保耐压，从而可以得到能够抑制由击穿电流造成的内部元件损坏的半导体集成电路装置。
进一步，按照上述本实施形态的半导体集成电路装置，在二极管元件导通时，在作为负极区域形成的夹在P+型区域36、39之间的N-型第2外延层26上，形成着N+型阱区40。通过利用该N+型阱区40使PN结的N型区域的电阻值减小而使正向电压(VBEF)降低，可以大幅度地提高正向的电流(If)容量。
另外，第2外延层26的表面，由氧化硅膜覆盖，并通过在氧化膜上形成的接触孔设置各种铝电极。在基板24上施加着用于使结隔离的接地电位GND。
这里，图2(A)是表示二极管元件21的放大断面图的图，图2(B)是表示寄生晶体管的等效电路图。以下，说明二极管21为导通状态下的影响着对基板24的漏电流的寄生晶体管的动作。
寄生NPN晶体管TR1，构成为以N+型第1埋入层34为集电极、以P+型埋入层35为基极并以第1和第2外延层25、26为发射极。另一方面，寄生PNP晶体管TR2，构成为以P+型基板24为集电极、以N+型第1埋入层34为基极、以P+型埋入层35为发射极。
参照图2(B)，寄生NPN晶体管TR1的基极和集电极通过正电极55短路，同样也将寄生PNP晶体管TR2的基极和发射极之间短路。这时，在寄生NPN晶体管TR1的基极和集电极之间，连接P+型扩散区域39和P+型第2埋入层36具有的电阻分量R1，在寄生PNP晶体管TR2的基极和发射极之间，连接N+型扩散区域38、N+型第2埋入层37及N+型第1埋入层34具有的电阻分量R2。在本发明的二极管元件21的结构中，在寄生NPN晶体管TR1的电阻分量R1的情况下，通过P+型扩散区域39、P+型第2埋入层36及P+型第1埋入层35的连结而构成的电阻分量R1，具有极小的值。而在寄生NPN晶体管TR2的电阻分量R2的情况下，通过N+型扩散区域38、N+型第2埋入层37及N+型第1埋入层34的连结而构成的电阻分量R2，具有极小的值。
本发明，可以通过形成N+型阱区40而使负极区域的电阻值减小，所以能够提高正向电流If的容量。
另一方面，由于可以使在寄生PNP晶体管TR2的基极和发射极之间连接的电阻分量R2具有很小的值，所以可以使寄生PNP晶体管TR2的基极电位(N+型第1埋入层34的电位)保持高于发射极电位(P+型埋入层35、36的电位)。因此，可以阻止寄生PNP晶体管TR2的导通动作，从而可以使对基板24的漏电流保持很小的值。
其结果是，在上述寄生PNP晶体管TR2中，例如，在现有的结构中流过1安培的电流时对基板24的漏电流为100毫安，与此不同，在本发明的结构(电阻分量R2的电阻值为8Ω时)中可以降低到20毫安。
在第2岛状区域29上形成的纵型PNP晶体管22内，基本上具有与二极管21相同的结构。具体地说，在第1和第2外延层25、26的边界部分上形成P+型埋入层43，作为集电极区域，并将从第2外延层26的表面到P+型埋入层43的P+型扩散区域46形成为集电极导出区域。另外，在由这些P+型区域围绕的N-型第2外延层26上形成N+型阱区47，作为基极区域，在N+型阱区47内形成P+型扩散区域48作为发射极区域，并形成N+型扩散区域49作为基极导出区域，从而构成纵型PNP晶体管22。此外，还形成围绕P+型扩散区域46的N+型扩散区域45，并通过N-型第2埋入层44与第1埋入层42连结，由图中未示出的电极施加电源电位Vcc或发射极58的电位。这将可以抑制以P+型扩散区域46为发射极、以第2岛状区域29为基极、以P+型分离区域27为集电极的寄生PNP晶体管的发生，因而可以将该纵型PNP晶体管作为适用于大电流用途的PNP晶体管。
在第3岛状区30域上形成的NPN晶体管23内，在结构上，将第3岛状区域30形成为集电极区域、将P型扩散区域53形成为基极区域、将N+型扩散区域54形成为发射极区域。另外，在基板24和第1外延层25之间形成N+型第1埋入层50，在第1和第2外延层25、26的边界部分上还形成N+型第2埋入层51，并将二者连结。进一步，将N+型扩散区域52形成为集电极导出区域，并将N+型扩散区域52也与N+型第2埋入层51连结。按照这种方式，通过在集电极62的下部构成高浓度低电阻区域，可以减低NPN晶体管23的饱和电阻Vce(sat)。因此，该NPN晶体管23，为高耐压、大电流，因而适用于电机驱动器等电路用途。
以下，参照图3～图10说明图1所示的本发明的半导体集成电路装置的制造方法。
首先，如图3所示，准备P-型单晶硅基板24，并对该基板24的表面进行热氧化而形成氧化膜，对与N+型第1埋入层34、42、50对应的氧化膜进行光刻而作为选择掩模。然后，在基板24的表面上扩散用于形成N+型第1埋入层34、42、50的锑(Sb)。
其次，如图4所示，为形成P+型第1埋入层35及P+型分离区域27的第1分离区域31，进行离子注入。在将图3中用作选择掩模的氧化膜全部除去后，将用众所周知的光刻技术在形成P+型第1分离区域31的部分上设置了开口部的光致抗蚀剂(图中未示出)形成为选择掩模。然后，以160kev的离子能、1.0×1014/cm2的导入量进行P型杂质、例如硼(B)的离子注入。在这之后，将光致抗蚀剂除去。
接着，如图5所示，在将氧化膜全部除去后，将基板24配置在外延生长装置的基座上，通过由灯光加热而对基板24提供1140℃左右的高温同时在反应管内导入SiH2Cl2气体和H2气，生长低浓度外延(ρ＝1.25Ω·cm)、厚2.0～10.0μm的第1外延层25。另外，在对第1外延层25的表面进行热氧化而形成氧化膜后，对与N+型第2埋入层37、44、51对应的氧化膜进行光刻并作为选择掩模。
这里，在基板24的表面上将N+型埋入层34、42、50及P+型埋入层31、35同时扩散。这时，形成P+型埋入层35的硼(B)，其扩散速度比形成N+型埋入层34的锑(Sb)快而且杂质浓度低，所以在N+型埋入层34的上下形成。
其次，如图6所示，在将氧化膜全部除去后，再次对第1外延层25的表面进行热氧化而形成氧化膜，并将用众所周知的光刻技术在形成P+型埋入层36、43及P+型第2分离区域32的部分上设置了开口部的光致抗蚀剂(图中未示出)形成为选择掩模。然后，以40kev的离子能、3.0×1013/cm2的导入量进行P型杂质、例如硼(B)的离子注入。在这之后，将光致抗蚀剂除去。这时，将N+型第2埋入层37、44、51同时扩散，并与N+型第1埋入层34、42、50连结。
然后，如图7所示，在将氧化膜全部除去后，将基板24配置在外延生长装置的基座上，通过由灯光加热而对基板24提供1140℃左右的高温同时在反应管内导入SiH2Cl2气体和H2气，在第1外延层25上生长低浓度外延(ρ＝1.25Ω·cm)、厚8.0～10.0μm的第2外延层26。接着，在对第2外延层26的表面进行热氧化而形成氧化膜后，将用众所周知的光刻技术在形成N+型阱区40、47的部分上设置了开口部的光致抗蚀剂(图中未示出)形成为选择掩模。然后，以160kev的离子能、1.0×1012/cm2的导入量进行N型杂质、例如磷(P)的离子注入。在这之后，将光致抗蚀剂除去。
这时，将P+型埋入层36、43及P+型第2分离区域32同时扩散，并分别与P+型第1埋入层35、N+型第1埋入层42及P+型第1分离区域31连结。
接着，如图8所示，对第2外延层26的表面进行热氧化而形成氧化膜，并对与N+型集电极导出区域38、45、52及基极导出区域49对应的氧化膜进行光刻而作为选择掩模。然后，在第2外延层26的表面上扩散形成N+型集电极导出区域38、45、52及基极导出区域49的锑(Sb)、
其次，如图9所示，在将氧化膜全部除去后，再次对第2外延层26的表面进行热氧化而形成氧化膜，并将用众所周知的光刻技术在形成P+型扩散区域39、46、P+型发射极区域48及P+型第3分离区域33的部分上设置了开口部的光致抗蚀剂(图中未示出)形成为选择掩模。接着，以40kev的离子能、3.0×1013/cm2的导入量进行P型杂质、例如硼(B)的离子注入。在这之后，将光致抗蚀剂除去。
这时，将N+型第2埋入层37、44、51同时扩散，并与N+型第1埋入层34、42、50连结。此外，将N+型扩散区域38、45、52也同时扩散，并分别与N+型第2埋入层37、44、51连结。其结果是，在第1岛状区域28上完成二极管元件21，在第2岛状区域29上完成纵型PNP晶体管22。
然后，如图10所示，通过在第3岛状区域30上形成P型基极区域53及N+型发射极区域54，完成NPN晶体管23。在这之后，如图1所示，用铝材料在二极管元件21上形成正电极55、负电极56、在纵型PNP晶体管22上形成集电极57、发射极电极58、基极电极59、在NPN晶体管23上形成发射极电极60、基极电极61、集电极62，从而与外部电极连接。
按照本发明，在半导体集成电路装置的二极管元件中，在基板和第1外延层之间形成的P+型第1埋入层与连接于负电极的N+型扩散区域形成PN结，但两者在深度方向上隔开形成。在这种情况下，当上述二极管元件截止时，即当在上述二极管元件上施加了反向偏置电压时，在由第1和第2外延层构成的N型区域上可以得到宽幅的过渡层形成区域并由所形成的该过渡层确保耐压，从而可以得到能够抑制由击穿电流造成的内部元件损坏的半导体集成电路装置。
另外，按照向本发明，在半导体集成电路装置的二极管元件中，当二极管元件为导通状态时，在作为负极区域形成的N-型第2外延层上形成着N+型阱区。通过利用该N+型阱区使PN结的N型区域的电阻值减小而使正向电压(VBEF)降低，可以大幅度地提高正向的电流(If)容量。
进一步，通过形成本发明的N+型阱区，当二极管元件为导通状态时，可以提高在二极管元件内形成的寄生晶体管TR1的电流放大系数，并能减小寄生晶体管TR2的电流放大系数，因而提高了对基板的漏电流的抑制效果。其结果是，可以将适用于输出晶体管保护的消弧二极管在半导体集成电路装置中集成化，因而能有助于电子设备的小型化、和高密度化。

Claims (7)

1.一种半导体集成电路装置，其特征在于：二极管元件，具有一种导电型半导体基板、层叠在该基板表面上的反向导电型第1外延层、与在上述基板和上述第1外延层之间形成的由高浓度杂质扩散层构成的反向导电型第1埋入层重叠形成的由高浓度杂质扩散层构成的一种导电型第1埋入层、层叠在上述第1外延层表面上的反向导电型第2外延层、在上述第1外延层和上述第2外延层之间形成的由高浓度杂质扩散层构成的一种导电型第2埋入层及由高浓度杂质扩散层构成的反向导电型第2埋入层、从上述第2外延层表面扩散到上述一种导电型第2埋入层而形成的由高浓度杂质扩散层构成的一种导电型扩散区域、从上述第2外延层表面扩散到上述反向导电型第2埋入层而形成的由高浓度杂质扩散层构成的反向导电型第1扩散区域、由上述一种导电型第2埋入层和上述一种导电型扩散区域夹在中间的在上述第2外延层上形成的反向导电型阱区、在上述阱区上重叠形成的由高浓度杂质扩散层构成的反向导电型第2扩散区域，在上述二极管元件中，上述一种导电型第1埋入层和上述反向导电型第2扩散区域，在深度方向上隔开形成。
2.根据权利要求1所述的半导体集成电路装置，其特征在于：上述一种导电型第1埋入层与上述一种导电型扩散区域，通过上述一种导电型第2埋入层连结
3.根据权利要求1所述的半导体集成电路装置，其特征在于：将上述反向导电型第1扩散区域及上述一种导电型扩散区域形成为正极导出区域，并将上述反向导电型第2扩散区域形成为负极导出区域。
4.根据权利要求1所述的半导体集成电路装置，其特征在于：上述反向导电型阱区及在一种导电式纵型晶体管内形成的反向导电型阱区，是在同一扩散工序中形成的扩散区域。
5.一种半导体集成电路装置的制造方法，其特征在于，包括：准备一种导电型半导体基板的工序；通过在该基板上扩散杂质而分别在二极管元件、一种导电式纵型晶体管及反向导电式纵型晶体管的形成区域内形成反向导电型埋入层的工序；通过在上述基板上扩散杂质而在上述二极管元件形成区域内与上述反向导电型埋入层重叠地形成一种导电型第1埋入层的工序；在上述基板上层叠反向导电型第1外延层的工序；通过在上述第1外延层上扩散杂质而分别在上述二极管元件及上述一种导电式纵型晶体管的形成区域内形成一种导电型第2埋入层的工序；在上述第1外延层上层叠反向导电型第2外延层的工序；通过在上述第2外延层上扩散杂质而在上述二极管元件形成区域内形成一种导电型扩散区域并通过上述一种导电型第2埋入层与上述一种导电型第1埋入层连结的工序；通过在上述第2外延层上扩散杂质而在上述二极管元件及上述一种导电式纵型晶体管的形成区域内同时形成反向导电型阱区的工序；在上述二极管元件形成区域的上述阱区内形成反向导电型扩散区域的工序。
6.根据权利要求5所述的半导体集成电路装置的制造方法，其特征在于：形成上述二极管元件形成区域的上述一种导电型第2埋入层的工序，是将上述一种导电型第1埋入层与上述一种导电型扩散区域连结并使上述一种导电型第1埋入层与上述反向导电型扩散区域隔开形成的工序。
7.根据权利要求5所述的半导体集成电路装置的制造方法，其特征在于：将在上述二极管元件形成区域内形成的上述反向导电型阱区形成为负极区域，并将在上述一种导电式纵型晶体管的形成区域内形成的上述反向导电型阱区形成为基极区域。
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