JP2862027B2 - 絶縁ゲート型バイポーラトランジスタ - Google Patents
絶縁ゲート型バイポーラトランジスタInfo
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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Description
【0001】
【産業上の利用分野】本発明は、過電圧保護機能あるい
はドレイン電圧固定機能を一体化した絶縁ゲート型バイ
ポーラトランジスタ(以下IGBTという)に関する。
はドレイン電圧固定機能を一体化した絶縁ゲート型バイ
ポーラトランジスタ(以下IGBTという)に関する。
【0002】
【従来の技術】モータ回路あるいは無停電電源回路等の
インバータ用デバイスとして用いられるパワースイッチ
ング素子がターンオフする際、回路を流れる回路電流が
急激に変化することにより、回路の誘導性負荷あるいは
浮遊インダクタンスに高い電圧が誘起される。これが大
きなスパイク電圧としてパワースイッチング素子に印加
されることになり、パワースイッチング素子の劣化ある
いは破壊を引き起こす。この過電圧からパワースイッチ
ング素子を保護する手段として、雪崩降伏の作動原理に
基づく定電圧ダイオードを用い、印加されるスパイク電
圧によりパワースイッチング素子がブレークダウンする
前に定電圧ダイオードをオンさせてスパイク電圧値を素
子の安全動作領域の範囲内で固定する、いわゆる電圧ク
ランプ回路を組み込むことが行われている。
インバータ用デバイスとして用いられるパワースイッチ
ング素子がターンオフする際、回路を流れる回路電流が
急激に変化することにより、回路の誘導性負荷あるいは
浮遊インダクタンスに高い電圧が誘起される。これが大
きなスパイク電圧としてパワースイッチング素子に印加
されることになり、パワースイッチング素子の劣化ある
いは破壊を引き起こす。この過電圧からパワースイッチ
ング素子を保護する手段として、雪崩降伏の作動原理に
基づく定電圧ダイオードを用い、印加されるスパイク電
圧によりパワースイッチング素子がブレークダウンする
前に定電圧ダイオードをオンさせてスパイク電圧値を素
子の安全動作領域の範囲内で固定する、いわゆる電圧ク
ランプ回路を組み込むことが行われている。
【0003】パワースイッチング素子としてIGBTを
使用する場合も同様の手段が適用できる。この場合、定
電圧ダイオードをIGBT素子のドレインとゲート間に
外付けで取り付けることになる。しかし組付コストが増
加し、さらに回路全体の体格が大きくなってしまう。ま
た、IGBT素子を形成した基板上に多結晶シリコン膜
を堆積し、この多結晶シリコン膜に定電圧ダイオードを
形成してIGBT素子と一体化することも考えられる
が、その場合、素子作製工程に要するホトマスク枚数が
増え製造コストが増加し、さらにIGBT素子表面に定
電圧ダイオードを作り込むためにセル領域の面積を狭め
るかチップ面積を大きくする必要がある。
使用する場合も同様の手段が適用できる。この場合、定
電圧ダイオードをIGBT素子のドレインとゲート間に
外付けで取り付けることになる。しかし組付コストが増
加し、さらに回路全体の体格が大きくなってしまう。ま
た、IGBT素子を形成した基板上に多結晶シリコン膜
を堆積し、この多結晶シリコン膜に定電圧ダイオードを
形成してIGBT素子と一体化することも考えられる
が、その場合、素子作製工程に要するホトマスク枚数が
増え製造コストが増加し、さらにIGBT素子表面に定
電圧ダイオードを作り込むためにセル領域の面積を狭め
るかチップ面積を大きくする必要がある。
【0004】これに対し、特開昭64−81270号公
報には、定電圧ダイオードを一体化する方法として、等
価回路上ドレイン・ソース間に雪崩降伏を動作原理とす
る定電圧ダイオードが接続されるようにIGBT素子内
部に作り込むものが示されており、IGBT素子のチッ
プ面積を狭くする等の問題を解決することができる。そ
の構造を図5に示す。
報には、定電圧ダイオードを一体化する方法として、等
価回路上ドレイン・ソース間に雪崩降伏を動作原理とす
る定電圧ダイオードが接続されるようにIGBT素子内
部に作り込むものが示されており、IGBT素子のチッ
プ面積を狭くする等の問題を解決することができる。そ
の構造を図5に示す。
【0005】図5において、51はソース電極、52は
ドレイン電極、53はゲート電極である。基板の上層部
はDSA構造の絶縁ゲート、p+ ベース層55,n+ ソ
ース層56からなり、ゲート直下でp層のチャネルを形
成する。一方、基板を縦構造でみると、n+ ソース層5
6,p+ ベース層55,n- ドレイン層57,n+ 層5
8およびドレイン電極52間のp+ ドレイン層54から
なるnpnpの4層構造となっている。
ドレイン電極、53はゲート電極である。基板の上層部
はDSA構造の絶縁ゲート、p+ ベース層55,n+ ソ
ース層56からなり、ゲート直下でp層のチャネルを形
成する。一方、基板を縦構造でみると、n+ ソース層5
6,p+ ベース層55,n- ドレイン層57,n+ 層5
8およびドレイン電極52間のp+ ドレイン層54から
なるnpnpの4層構造となっている。
【0006】そして、ドレイン電極側のp+ 層54は小
さく分離して蜂の巣状に多数個並列に並べた構造とされ
ており、これにより、縦方向に形成されるpnpトラン
ジスタのコレクタ・エミッタ間にpn接合のダイオード
が並列に接続された構造となっている。又、このダイオ
ードは、ダイオードのn+ 層の一部59をp+ 層55に
接近するようにn-層57内に張り出した構造とされて
おり、それにより、所謂アバランシェ型の定電圧ダイオ
ード特性を有し、IGBT素子を過電圧から保護するよ
うに作用している。
さく分離して蜂の巣状に多数個並列に並べた構造とされ
ており、これにより、縦方向に形成されるpnpトラン
ジスタのコレクタ・エミッタ間にpn接合のダイオード
が並列に接続された構造となっている。又、このダイオ
ードは、ダイオードのn+ 層の一部59をp+ 層55に
接近するようにn-層57内に張り出した構造とされて
おり、それにより、所謂アバランシェ型の定電圧ダイオ
ード特性を有し、IGBT素子を過電圧から保護するよ
うに作用している。
【0007】
【発明が解決しようとする課題】しかしながら、定電圧
ダイオードを内蔵するために基板ドレイン側にn+ 層5
8を設けることは必須であり、このn+ 層58があるた
めにIGBT素子の導通時におけるドレイン側からの正
孔注入は抑制され、オン電圧が大きくなってしまうとい
う問題がある。
ダイオードを内蔵するために基板ドレイン側にn+ 層5
8を設けることは必須であり、このn+ 層58があるた
めにIGBT素子の導通時におけるドレイン側からの正
孔注入は抑制され、オン電圧が大きくなってしまうとい
う問題がある。
【0008】また、p+ 層54をドレイン電極52側に
おいて蜂の巣状に構成する。また、n+ 層58の一部5
9をn- ドレイン層57内に張り出すように形成すると
いうように、基板構造が複雑になるため、ウエハコス
ト,製造コストが高くなるという問題もある。
おいて蜂の巣状に構成する。また、n+ 層58の一部5
9をn- ドレイン層57内に張り出すように形成すると
いうように、基板構造が複雑になるため、ウエハコス
ト,製造コストが高くなるという問題もある。
【0009】本発明は上記した種々の問題に鑑みてなさ
れたものであり、オン電圧を増加させるという犠牲無し
にドレイン・ソース間電圧をクランプする機能を持た
せ、過電圧保護,ドレイン電圧固定機能をモノリシック
構造で内蔵するIGBT素子を提供することをその目的
としている。
れたものであり、オン電圧を増加させるという犠牲無し
にドレイン・ソース間電圧をクランプする機能を持た
せ、過電圧保護,ドレイン電圧固定機能をモノリシック
構造で内蔵するIGBT素子を提供することをその目的
としている。
【0010】
【課題を解決するための手段】上記目的を達成するため
に、本発明者らは、IGBT素子に雪崩降伏を動作原理
とする定電圧ダイオード部を作り込む従来の方法ではな
く、ドレイン・ソース間電圧をクランプしたい条件下に
おいてIGBT素子内部で雪崩降伏を抑制し、かつp+
基板からn- 層に少数キャリアを注入させる構造とする
ことに着目した。
に、本発明者らは、IGBT素子に雪崩降伏を動作原理
とする定電圧ダイオード部を作り込む従来の方法ではな
く、ドレイン・ソース間電圧をクランプしたい条件下に
おいてIGBT素子内部で雪崩降伏を抑制し、かつp+
基板からn- 層に少数キャリアを注入させる構造とする
ことに着目した。
【0011】すなわち、本発明に係るIGBTは、ドレ
イン電極側から第1導電型の第1半導体層、この上にキ
ャリア注入により導電率変調を起こす第2導電型の第2
半導体層が形成され、この第2半導体層の表面に選択的
に第1導電型の第3半導体層が形成され、この第3半導
体層の表面に選択的に第2導電型の第4半導体層が形成
され、第2半導体層と第4半導体層の間の第3半導体層
表面をチャネル領域としてゲート絶縁膜を介してゲート
電極が形成され、第3半導体層表面から第4半導体層表
面に渡ってソース電極が形成されており、さらに次の特
徴を有するものである。
イン電極側から第1導電型の第1半導体層、この上にキ
ャリア注入により導電率変調を起こす第2導電型の第2
半導体層が形成され、この第2半導体層の表面に選択的
に第1導電型の第3半導体層が形成され、この第3半導
体層の表面に選択的に第2導電型の第4半導体層が形成
され、第2半導体層と第4半導体層の間の第3半導体層
表面をチャネル領域としてゲート絶縁膜を介してゲート
電極が形成され、第3半導体層表面から第4半導体層表
面に渡ってソース電極が形成されており、さらに次の特
徴を有するものである。
【0012】第1に、ドレイン電極とソース電極の間に
電圧が印加されて第3半導体層と第2半導体層との境界
面に当たるpn接合部から第2半導体層内部に向かって
空乏層が広がる時、この空乏層内の一部で雪崩降伏が発
生する原因となる臨界電界に達する電圧よりも低い電圧
において、前記空乏層が第2半導体層を介し第1半導体
層に到達し、第1半導体層と第2半導体層とのpn接合
のポテンシャル障壁を減少させることにより、第1半導
体層から第2半導体層への少数キャリアの注入が発生す
るように、前記第2導電型の第2半導体層はその不純物
濃度と厚さとが所定の値に設定されていることを特徴と
している。
電圧が印加されて第3半導体層と第2半導体層との境界
面に当たるpn接合部から第2半導体層内部に向かって
空乏層が広がる時、この空乏層内の一部で雪崩降伏が発
生する原因となる臨界電界に達する電圧よりも低い電圧
において、前記空乏層が第2半導体層を介し第1半導体
層に到達し、第1半導体層と第2半導体層とのpn接合
のポテンシャル障壁を減少させることにより、第1半導
体層から第2半導体層への少数キャリアの注入が発生す
るように、前記第2導電型の第2半導体層はその不純物
濃度と厚さとが所定の値に設定されていることを特徴と
している。
【0013】さらに、第2に、第1半導体層と第2半導
体層との境界面に当たるpn接合面上または境界面近傍
に、第2半導体層よりも高不純物濃度で、かつ、第1半
導体層と第2半導体層との間のキャリアの授受のための
第1半導体層と第2半導体層の接触面を残した所定のパ
ターン形状を有する第2導電型の第5半導体層を設ける
ようにしてもよい。
体層との境界面に当たるpn接合面上または境界面近傍
に、第2半導体層よりも高不純物濃度で、かつ、第1半
導体層と第2半導体層との間のキャリアの授受のための
第1半導体層と第2半導体層の接触面を残した所定のパ
ターン形状を有する第2導電型の第5半導体層を設ける
ようにしてもよい。
【0014】
【作用】以下、上記構成において、nチャネル型IGB
Tを例にとってその作用について説明する。
Tを例にとってその作用について説明する。
【0015】ソース電極に対しドレイン電極に正の電圧
が印加されると、n型第2半導体層とp型第3半導体層
のつくるpn接合は逆バイアス状態となり、このpn接
合部から空乏層が広がる。ここでn型第2半導体層がp
型第3半導体層に比べ低い不純物濃度に設定されている
と、上記空乏層はソース電極−ドレイン電極間電圧の増
加とともにn型第2半導体層内をp型第1半導体層に向
かって広がって行く。
が印加されると、n型第2半導体層とp型第3半導体層
のつくるpn接合は逆バイアス状態となり、このpn接
合部から空乏層が広がる。ここでn型第2半導体層がp
型第3半導体層に比べ低い不純物濃度に設定されている
と、上記空乏層はソース電極−ドレイン電極間電圧の増
加とともにn型第2半導体層内をp型第1半導体層に向
かって広がって行く。
【0016】そしてこの空乏層がp型第1半導体層とn
型第2半導体層のつくるpn接合部に到達するとこのp
n接合部に拡散電位により形成されているポテンシャル
障壁を減少させる。これによりp型第1半導体層からn
型第2半導体層に少数キャリアである正孔の注入が起こ
り、この正孔は空乏化されたn型第2半導体層内を通り
p型第3半導体層に至りソース電極に流れ出る。さらに
この正孔が空乏層内の電界によりドリフト電流成分とし
て、p型第3半導体層を介しソース電極に流れる。
型第2半導体層のつくるpn接合部に到達するとこのp
n接合部に拡散電位により形成されているポテンシャル
障壁を減少させる。これによりp型第1半導体層からn
型第2半導体層に少数キャリアである正孔の注入が起こ
り、この正孔は空乏化されたn型第2半導体層内を通り
p型第3半導体層に至りソース電極に流れ出る。さらに
この正孔が空乏層内の電界によりドリフト電流成分とし
て、p型第3半導体層を介しソース電極に流れる。
【0017】上記メカニズムによりソース電極とドレイ
ン電極間に急激に電流が流れ始め、ソース電極−ドレイ
ン電極間電圧の増加は抑制される。この現象は、バイポ
ーラトランジスタにおいてはベース層が全域空乏化する
ことによりコレクタ・エミッタ間に電流が流れるパンチ
スルー現象として知られており、本発明はこの現象をI
GBTに応用している。
ン電極間に急激に電流が流れ始め、ソース電極−ドレイ
ン電極間電圧の増加は抑制される。この現象は、バイポ
ーラトランジスタにおいてはベース層が全域空乏化する
ことによりコレクタ・エミッタ間に電流が流れるパンチ
スルー現象として知られており、本発明はこの現象をI
GBTに応用している。
【0018】ここで、電流が流れ始める時のソース電極
−ドレイン電極間電圧VDSP は、空乏層端がn型第2半
導体層を介してp型第1半導体層に到達する時の印加電
圧であるので、n型第2半導体層の厚さと不純物濃度を
選ぶ事により任意の電圧値に設定する事ができる。すな
わち、VDSP が素子の安全動作領域内の値となるよう
に、n型第2半導体層の厚さと不純物濃度を所定の値に
設定すれば(第1の特徴点)、IGBT素子を過電圧か
ら保護することができることになる。
−ドレイン電極間電圧VDSP は、空乏層端がn型第2半
導体層を介してp型第1半導体層に到達する時の印加電
圧であるので、n型第2半導体層の厚さと不純物濃度を
選ぶ事により任意の電圧値に設定する事ができる。すな
わち、VDSP が素子の安全動作領域内の値となるよう
に、n型第2半導体層の厚さと不純物濃度を所定の値に
設定すれば(第1の特徴点)、IGBT素子を過電圧か
ら保護することができることになる。
【0019】さらに、このドレイン電流の急激な増加が
起こることにより、ソース・ドレイン間電圧は特定の電
圧値付近に固定される。このように、ソース・ドレイン
間電圧をある電圧以上に増加するのを防ぐと同時に特定
の電圧範囲内に固定する機能を内蔵できることになる。
起こることにより、ソース・ドレイン間電圧は特定の電
圧値付近に固定される。このように、ソース・ドレイン
間電圧をある電圧以上に増加するのを防ぐと同時に特定
の電圧範囲内に固定する機能を内蔵できることになる。
【0020】さらに、上述の第1の特徴を有する構造に
加えて、そのp型第1半導体層とn型第2半導体層とか
らなる基板pn接合面またはその近傍に、該pn接合面
を残した所定のパターン形状を有する高不純物濃度のn
型第5半導体層を付加すること(第2の特徴)により、
前記空乏層がp型第1半導体層へ到達した時に基板pn
接合を介してn型第2半導体層へ注入される少数キャリ
ア(正孔)の注入量は制限され、それに伴う導電率変調
領域の形成及び抵抗の減少が抑制される。その結果、ド
レイン電流の立ち上がり時において、少数キャリア注入
による導電率変調に起因したドレイン電圧の変動は抑制
され、しかして素子に電流が流れ始める時のドレイン電
圧をより安定に固定することができることになる。
加えて、そのp型第1半導体層とn型第2半導体層とか
らなる基板pn接合面またはその近傍に、該pn接合面
を残した所定のパターン形状を有する高不純物濃度のn
型第5半導体層を付加すること(第2の特徴)により、
前記空乏層がp型第1半導体層へ到達した時に基板pn
接合を介してn型第2半導体層へ注入される少数キャリ
ア(正孔)の注入量は制限され、それに伴う導電率変調
領域の形成及び抵抗の減少が抑制される。その結果、ド
レイン電流の立ち上がり時において、少数キャリア注入
による導電率変調に起因したドレイン電圧の変動は抑制
され、しかして素子に電流が流れ始める時のドレイン電
圧をより安定に固定することができることになる。
【0021】
【発明の効果】このように、本発明では第2半導体層の
不純物濃度,厚さを所定の値に設定することにより、ド
レイン・ソース間電圧をクランプしたい条件下において
IGBT素子内部で雪崩降伏を抑制し、かつp+ 基板か
らn- 層に少数キャリアを注入させる構造としているた
め、従来のようにIGBT素子に雪崩降伏を動作原理と
する定電圧ダイオード部を作り込む必要もなく、その結
果、オン電圧を増加させるという犠牲無しにドレイン・
ソース間電圧をクランプする機能を持たせ、過電圧保護
・ドレイン電圧固定機能をモノリシック構造で内蔵する
IGBT素子を提供することができるという優れた効果
が奏される。
不純物濃度,厚さを所定の値に設定することにより、ド
レイン・ソース間電圧をクランプしたい条件下において
IGBT素子内部で雪崩降伏を抑制し、かつp+ 基板か
らn- 層に少数キャリアを注入させる構造としているた
め、従来のようにIGBT素子に雪崩降伏を動作原理と
する定電圧ダイオード部を作り込む必要もなく、その結
果、オン電圧を増加させるという犠牲無しにドレイン・
ソース間電圧をクランプする機能を持たせ、過電圧保護
・ドレイン電圧固定機能をモノリシック構造で内蔵する
IGBT素子を提供することができるという優れた効果
が奏される。
【0022】
【実施例】以下、本発明を図に示す実施例に基づいて説
明する。実施例では、第1導電型としてp型、第2導電
型としてn型を用いたnチャネルIGBTの場合を説明
する。
明する。実施例では、第1導電型としてp型、第2導電
型としてn型を用いたnチャネルIGBTの場合を説明
する。
【0023】図1は、本発明の第1実施例を適用したI
GBTの素子構造の単位セル部及びガードリング部の断
面図である。これを製造工程に従って説明する。まず、
半導体基板であるp+ ドレイン層4(第1半導体層)を
用意し、この上に気相成長法等により高抵抗のn- ドレ
イン層3(第2半導体層)を所定の不純物濃度ND と厚
さte で形成する。次に3〜6μmの深さにpベース層
7(第3半導体層)、p層13を選択拡散法により同時
に形成する。ここでp層13は高耐圧化の目的で形成し
たガードリングである。更にpベース層7内に選択拡散
法によりn+ ソース層8(第4半導体層)を形成する。
なお、以上の製造工程において、n- ドレイン層3の表
面を酸化して形成されたゲート酸化膜11の上に形成さ
れたゲート電極10をマスクとして、いわゆるDSA技
術(DiffusionSelfAlignment)によりpベース層7とn
+ ソース層8が自己整合的に形成され、これによりチャ
ネル領域が形成される。その後、層間絶縁膜12を形成
して、続いてpベース層7及びn+ ソース層8にオーミ
ック接触を形成するために、ゲート酸化膜11と層間絶
縁膜12にコンタクト孔を開口し、アルミニウムを数μ
m蒸着し、選択エッチングしてソース電極9及び図示し
ないゲート電極パッドを形成する。そして、p+ ドレイ
ン層4の裏面に金属膜を蒸着して、ドレイン電極1を形
成する。
GBTの素子構造の単位セル部及びガードリング部の断
面図である。これを製造工程に従って説明する。まず、
半導体基板であるp+ ドレイン層4(第1半導体層)を
用意し、この上に気相成長法等により高抵抗のn- ドレ
イン層3(第2半導体層)を所定の不純物濃度ND と厚
さte で形成する。次に3〜6μmの深さにpベース層
7(第3半導体層)、p層13を選択拡散法により同時
に形成する。ここでp層13は高耐圧化の目的で形成し
たガードリングである。更にpベース層7内に選択拡散
法によりn+ ソース層8(第4半導体層)を形成する。
なお、以上の製造工程において、n- ドレイン層3の表
面を酸化して形成されたゲート酸化膜11の上に形成さ
れたゲート電極10をマスクとして、いわゆるDSA技
術(DiffusionSelfAlignment)によりpベース層7とn
+ ソース層8が自己整合的に形成され、これによりチャ
ネル領域が形成される。その後、層間絶縁膜12を形成
して、続いてpベース層7及びn+ ソース層8にオーミ
ック接触を形成するために、ゲート酸化膜11と層間絶
縁膜12にコンタクト孔を開口し、アルミニウムを数μ
m蒸着し、選択エッチングしてソース電極9及び図示し
ないゲート電極パッドを形成する。そして、p+ ドレイ
ン層4の裏面に金属膜を蒸着して、ドレイン電極1を形
成する。
【0024】ここで、n- ドレイン層3の不純物濃度N
D と厚さte は、Pベース層7とn + ソース層8のpn
接合の雪崩降伏電圧VDSA よりも小さい電圧でpベース
層7から広がる空乏層がn- ドレイン層3を介してp+
ドレイン層4に到達するように設定されている。すなわ
ちソース・ドレイン間に電圧が印加されるとき、素子内
部でキャリアの雪崩増倍現象が発生する電圧VDSA より
も低い電圧VDSP で、pベース層7から広がる空乏層が
p+ ドレイン層4へ到達する構造を有している。
D と厚さte は、Pベース層7とn + ソース層8のpn
接合の雪崩降伏電圧VDSA よりも小さい電圧でpベース
層7から広がる空乏層がn- ドレイン層3を介してp+
ドレイン層4に到達するように設定されている。すなわ
ちソース・ドレイン間に電圧が印加されるとき、素子内
部でキャリアの雪崩増倍現象が発生する電圧VDSA より
も低い電圧VDSP で、pベース層7から広がる空乏層が
p+ ドレイン層4へ到達する構造を有している。
【0025】ここで片側階段接合のpn- 接合2におい
て、空乏層幅Wと逆バイアス電圧V R の関係は数1式で
表される。
て、空乏層幅Wと逆バイアス電圧V R の関係は数1式で
表される。
【0026】
【数1】
【0027】数1式において、φB はpn- 接合2の拡
散電位、KS は材料の比誘電率、ε O は真空の誘電率、
qは電荷素量及びND はn- ドレイン層3の不純物濃度
である。ここでVR >>φB であるから上式は
散電位、KS は材料の比誘電率、ε O は真空の誘電率、
qは電荷素量及びND はn- ドレイン層3の不純物濃度
である。ここでVR >>φB であるから上式は
【0028】
【数2】
【0029】と近似される。たとえば、ND =2.0×
1014cm-3とすると、数2式よりVR =350Vの時
にW=48μmとなる。従ってIGBT素子の構造をN
D =2.0×1014cm-3,te =48μmとすると、
基板であるp+ ドレイン層4からのキャリアの注入が起
こる電圧VDSP は350Vに設定できる。
1014cm-3とすると、数2式よりVR =350Vの時
にW=48μmとなる。従ってIGBT素子の構造をN
D =2.0×1014cm-3,te =48μmとすると、
基板であるp+ ドレイン層4からのキャリアの注入が起
こる電圧VDSP は350Vに設定できる。
【0030】このように構成されたIGBT素子での過
電圧保護機能とドレイン電圧固定機能の動作を以下に説
明する。ソース電極9及びゲート電極10は接地電位と
しドレイン電極1に正の電圧V D が印加されると、pベ
ース層7とn- ドレイン層3とで形成されるpn接合2
は逆バイアスされるためn- ドレイン層3に空乏層が形
成される。この空乏層はVD の増加とともにp+ ドレイ
ン層4に向かって広がっていく。ドレイン電圧V D がV
DSP になると空乏層端はp+ ドレイン層4に到達する。
このときのIGBTの素子内部の電界はpベース層7と
n- ドレイン層3の境界面2の平坦部において最大値E
max をとり、Emax は数3式で与えられる。
電圧保護機能とドレイン電圧固定機能の動作を以下に説
明する。ソース電極9及びゲート電極10は接地電位と
しドレイン電極1に正の電圧V D が印加されると、pベ
ース層7とn- ドレイン層3とで形成されるpn接合2
は逆バイアスされるためn- ドレイン層3に空乏層が形
成される。この空乏層はVD の増加とともにp+ ドレイ
ン層4に向かって広がっていく。ドレイン電圧V D がV
DSP になると空乏層端はp+ ドレイン層4に到達する。
このときのIGBTの素子内部の電界はpベース層7と
n- ドレイン層3の境界面2の平坦部において最大値E
max をとり、Emax は数3式で与えられる。
【0031】
【数3】
【0032】一方、不純物濃度が2.0×1014cm-3
のときの雪崩降伏臨界電界値Ecritは、
のときの雪崩降伏臨界電界値Ecritは、
【0033】
【数4】Ecrit=2.3×105 〔V/cm〕 となる。従って、数3式,数4式より、Emax <Ecrit
であるから、雪崩降伏は抑制されることになる。
であるから、雪崩降伏は抑制されることになる。
【0034】この時p+ ドレイン層4とn- ドレイン層
とで形成されるpn接合5のポテンシャル障壁が減少
し、p+ ドレイン層4からn- ドレイン層3への正孔注
入が始まり、この正孔が空乏層内の電界によりドリフト
電流成分としてpベース層7を介しソース電極9へ流れ
る。これにより、ソース・ドレイン間に急激に電流が流
れ始め、ドレイン電圧の増加が抑制され、雪崩降伏が抑
制されたバイアス条件下でドレイン電圧に関する過電圧
保護機能が実現される。
とで形成されるpn接合5のポテンシャル障壁が減少
し、p+ ドレイン層4からn- ドレイン層3への正孔注
入が始まり、この正孔が空乏層内の電界によりドリフト
電流成分としてpベース層7を介しソース電極9へ流れ
る。これにより、ソース・ドレイン間に急激に電流が流
れ始め、ドレイン電圧の増加が抑制され、雪崩降伏が抑
制されたバイアス条件下でドレイン電圧に関する過電圧
保護機能が実現される。
【0035】また、このドレイン電流の急激な増加のた
め、ソース・ドレイン間電圧は上述したように特定の電
圧値VDSP 付近に固定することができ、ドレイン電圧固
定機能が実現される。
め、ソース・ドレイン間電圧は上述したように特定の電
圧値VDSP 付近に固定することができ、ドレイン電圧固
定機能が実現される。
【0036】なお、上記数1〜4式は、マグロウヒルブ
ック社発行「半導体デバイスの基礎」(A.S.グロー
ブ著.垂井康夫監訳.P176〜179,P214)よ
り引用したものである。
ック社発行「半導体デバイスの基礎」(A.S.グロー
ブ著.垂井康夫監訳.P176〜179,P214)よ
り引用したものである。
【0037】図2には、本発明第2実施例を適用したI
GBTの素子構造の単位セル部及びガードリング部の断
面構造を示す。図1に示す構造と異なる点は、基板pn
接合5の近傍に周期的な繰り返しパターンを有して縞形
状に選択的にn+ 層6を形成した事である。n+ 層6
は、半導体基板であるp+ ドレイン層4の表面に不純物
を選択拡散するか、あるいはp+ ドレイン層4の表面に
n- 層をある厚さ形成した後その表面に不純物を選択拡
散し、その後上記第1実施例で上述した製造工程を施す
ことにより、基板pn接合5の近傍に形成することがで
きる。なお、図1と同一構成には同一符号が付してあ
る。
GBTの素子構造の単位セル部及びガードリング部の断
面構造を示す。図1に示す構造と異なる点は、基板pn
接合5の近傍に周期的な繰り返しパターンを有して縞形
状に選択的にn+ 層6を形成した事である。n+ 層6
は、半導体基板であるp+ ドレイン層4の表面に不純物
を選択拡散するか、あるいはp+ ドレイン層4の表面に
n- 層をある厚さ形成した後その表面に不純物を選択拡
散し、その後上記第1実施例で上述した製造工程を施す
ことにより、基板pn接合5の近傍に形成することがで
きる。なお、図1と同一構成には同一符号が付してあ
る。
【0038】このように構成されたIGBT素子の、ド
レイン電圧に関する過電圧保護機能と電圧固定機能につ
いて説明する。ソース電極9及びゲート電極10は接地
電位としドレイン電極1に正の電圧V D が印加される
と、pベース層7とn- ドレイン層3とで形成されるp
n接合2は逆バイアスされるためn- ドレイン層に空乏
層が形成される。この空乏層はV D の増加とともにp+
ドレイン層4に向かって広がって行く。空乏層端がn+
層6の位置まで到達すると、n+ 層6が選択的に形成さ
れている領域では空乏層の広がりは抑制されるが、n+
層6が形成されていない領域では基板pn接合5まで空
乏層が到達し、これにより基板pn接合のポテンシャル
障壁が減少し、上記第1実施例同様、正孔の注入が発生
する。
レイン電圧に関する過電圧保護機能と電圧固定機能につ
いて説明する。ソース電極9及びゲート電極10は接地
電位としドレイン電極1に正の電圧V D が印加される
と、pベース層7とn- ドレイン層3とで形成されるp
n接合2は逆バイアスされるためn- ドレイン層に空乏
層が形成される。この空乏層はV D の増加とともにp+
ドレイン層4に向かって広がって行く。空乏層端がn+
層6の位置まで到達すると、n+ 層6が選択的に形成さ
れている領域では空乏層の広がりは抑制されるが、n+
層6が形成されていない領域では基板pn接合5まで空
乏層が到達し、これにより基板pn接合のポテンシャル
障壁が減少し、上記第1実施例同様、正孔の注入が発生
する。
【0039】このように本構成のIGBTの素子構造に
おいては、n+ 層6を基板pn接合部に選択的に形成す
ることにより正孔注入領域の面積を限定している。この
構造の効果を、n+ 層6を設けない場合と比較して述べ
る。
おいては、n+ 層6を基板pn接合部に選択的に形成す
ることにより正孔注入領域の面積を限定している。この
構造の効果を、n+ 層6を設けない場合と比較して述べ
る。
【0040】n+ 層6がない場合、空乏層がp+ ドレイ
ン層4に到達し正孔がn- ドレイン層3に注入され始め
ると、基板pn接合5近傍に少数キャリアの増加した領
域が発生しその領域の導電率が低下(導電率変調)し、
その結果ソース電極・ドレイン電極間の抵抗が低下す
る。この時のドレイン電流−ドレイン電圧の関係はドレ
イン電流の増加と供にドレイン電圧が減少する負性特性
を示す。さらにドレイン電流が増加すると上記導電率変
調領域の広がりは抑制されるためソース電極・ドレイン
電極間の抵抗が固定され、ドレイン電圧は再び増加す
る。このため、図3に示すように、電流が立ち上がる領
域でわずかにドレイン電圧の変動を伴ったI−V特性と
なる。
ン層4に到達し正孔がn- ドレイン層3に注入され始め
ると、基板pn接合5近傍に少数キャリアの増加した領
域が発生しその領域の導電率が低下(導電率変調)し、
その結果ソース電極・ドレイン電極間の抵抗が低下す
る。この時のドレイン電流−ドレイン電圧の関係はドレ
イン電流の増加と供にドレイン電圧が減少する負性特性
を示す。さらにドレイン電流が増加すると上記導電率変
調領域の広がりは抑制されるためソース電極・ドレイン
電極間の抵抗が固定され、ドレイン電圧は再び増加す
る。このため、図3に示すように、電流が立ち上がる領
域でわずかにドレイン電圧の変動を伴ったI−V特性と
なる。
【0041】すなわち、このドレイン電流立ち上がり領
域におけるドレイン電圧の変動は、n- ドレイン層3へ
の少数キャリア(正孔)の注入により基板pn接合部5
近傍に導電率変調領域が形成され素子抵抗が減少するの
が原因である。
域におけるドレイン電圧の変動は、n- ドレイン層3へ
の少数キャリア(正孔)の注入により基板pn接合部5
近傍に導電率変調領域が形成され素子抵抗が減少するの
が原因である。
【0042】これに対し、図2に示すようにn+ 層6を
設けた構成においては、空乏層がp + ドレイン層4に到
達した時に基板pn接合5を介してn- ドレイン層3へ
注入される正孔の注入領域は制限されることとなる。そ
れに伴い、上述した導電率変調領域の形成及び素子抵抗
の減少は抑制され、その結果、ドレイン電流の立ち上が
り時のドレイン電圧の減少は抑制される。しかして素子
に電流が流れ始める時のドレイン電圧は変動することな
く、安定に固定することができる。
設けた構成においては、空乏層がp + ドレイン層4に到
達した時に基板pn接合5を介してn- ドレイン層3へ
注入される正孔の注入領域は制限されることとなる。そ
れに伴い、上述した導電率変調領域の形成及び素子抵抗
の減少は抑制され、その結果、ドレイン電流の立ち上が
り時のドレイン電圧の減少は抑制される。しかして素子
に電流が流れ始める時のドレイン電圧は変動することな
く、安定に固定することができる。
【0043】また、n+ 層6は、素子全面に周期的な繰
り返しパターンにすることにより、素子を流れる電流密
度を均一にすることができる。なお、図2において、n
+ 層6はp+ ドレイン層4とn- ドレイン層3との境界
面5の位置に形成している例を示したが、n+ 層6はp
+ ドレイン層4とn- ドレイン層3との境界面5の位置
より上部あるいは下部に位置していても同様の効果を得
ることができる。また、その形成パターンも縞状のみな
らず、他に例えば網状に形成してもよい。
り返しパターンにすることにより、素子を流れる電流密
度を均一にすることができる。なお、図2において、n
+ 層6はp+ ドレイン層4とn- ドレイン層3との境界
面5の位置に形成している例を示したが、n+ 層6はp
+ ドレイン層4とn- ドレイン層3との境界面5の位置
より上部あるいは下部に位置していても同様の効果を得
ることができる。また、その形成パターンも縞状のみな
らず、他に例えば網状に形成してもよい。
【0044】また上記種々の実施例では、第1導電型と
してp型、第2導電型としてn型を用いたnチャネル型
のものを説明したが、これらの導電型を逆にしたpチャ
ネル型のものに本発明を適用しても有効である。
してp型、第2導電型としてn型を用いたnチャネル型
のものを説明したが、これらの導電型を逆にしたpチャ
ネル型のものに本発明を適用しても有効である。
【図1】 本発明第1実施例を適用したIGBTの単位
セル部と外周ガードリング部を示す断面構造図である。
セル部と外周ガードリング部を示す断面構造図である。
【図2】 本発明第2実施例を適用したIGBTの単位
セル部と外周ガードリング部を示す断面構造図である。
セル部と外周ガードリング部を示す断面構造図である。
【図3】 図1に示すIGBTの電気特性図である。
【図4】 図2に示すIGBTの電気特性図である。
【図5】 従来の雪崩降伏を動作原理とした定電圧ダイ
オード一体型IGBT素子の断面斜視図である。
オード一体型IGBT素子の断面斜視図である。
1 ドレイン電極 2 pベース層(第3半導体層)とn- ドレイン層(第
2半導体層)とからなるpn接合 3 n- ドレイン層(第2半導体層) 4 p+ ドレイン層(第1半導体層) 5 基板pn接合 6 n+ 層(第5半導体層) 7 pベース層(第3半導体層) 8 n+ ソース層(第4半導体層) 9 ソース電極 10 ゲート電極 11 ゲート絶縁膜 12 層間絶縁膜 13 ガードリング
2半導体層)とからなるpn接合 3 n- ドレイン層(第2半導体層) 4 p+ ドレイン層(第1半導体層) 5 基板pn接合 6 n+ 層(第5半導体層) 7 pベース層(第3半導体層) 8 n+ ソース層(第4半導体層) 9 ソース電極 10 ゲート電極 11 ゲート絶縁膜 12 層間絶縁膜 13 ガードリング
フロントページの続き (56)参考文献 特開 平3−175679(JP,A) 特開 平2−5482(JP,A) 特開 平1−215067(JP,A) (58)調査した分野(Int.Cl.6,DB名) H01L 29/78 H01L 21/336
Claims (4)
- 【請求項1】 第1導電型の第1半導体層と、この第1
半導体層に接する第2導電型の第2半導体層と、この第
2半導体層内に形成されるとともに、前記第2半導体層
表面に接合部が終端するように部分的に形成された第1
導電型の第3半導体層と、この第3半導体層内に形成さ
れるとともに、前記第3半導体層表面に接合部が終端す
るように部分的に形成された第2導電型の第4半導体層
と、前記第2半導体層と第4半導体層間の前記第3半導
体層表面をチャネル領域として、少なくともこのチャネ
ル領域上にゲート絶縁膜を介して形成されたゲート電極
と、前記第3半導体層と前記第4半導体層の両方に接触
部を有するソース電極と、前記第1半導体層を介してド
レイン電流を供給するドレイン電極とを備え、さらに前
記第1導電型の第3半導体層と前記第2導電型の第2半
導体層とのpn接合面から前記第2半導体層内部に向か
って空乏層が広がるように前記ドレイン電極と前記ソー
ス電極の間に電圧を印加するとき、前記第2導電型の第
2半導体層内部又はその近傍の一部で雪崩降伏が発生す
る原因となる臨界電界に達したときのドレイン・ソース
電極間電圧よりも低い印加電圧の下で前記空乏層が第2
半導体層を介し前記第1導電型の第1半導体層に到達
し、前記第1半導体層から前記第2半導体層への少数キ
ャリア注入を発生するように、前記第2導電型の第2半
導体層の不純物濃度と厚さが所定の値に予め設定されて
いることを特徴とする絶縁ゲート型バイポーラトランジ
スタ。 - 【請求項2】 前記第1半導体層と前記第2半導体層と
のpn接合面またはその接合面近傍に、前記第2半導体
層よりも高不純物濃度に形成されて、前記第1半導体層
と前記第2半導体層との間のキャリアの授受のための前
記第1半導体層と前記第2半導体層の接触面を残した所
定のパターン形状を有する第2導電型の第5半導体層を
設けたことを特徴とする請求項1に記載の絶縁ゲート型
バイポーラトランジスタ。 - 【請求項3】 前記第5半導体層の所定のパターン形状
は、前記第1半導体層と前記第2半導体層との境界面又
は境界面近傍において、周期的な繰り返しパターンを有
していることを特徴とする請求項2に記載の絶縁ゲート
型バイポーラトランジスタ。 - 【請求項4】 前記第5半導体層の所定のパターン形状
が、網形状あるいは縞形状であることを特徴とする請求
項2もしくは請求項3に記載の絶縁ゲート型バイポーラ
トランジスタ。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3046710A JP2862027B2 (ja) | 1991-03-12 | 1991-03-12 | 絶縁ゲート型バイポーラトランジスタ |
EP92104203A EP0503605B1 (en) | 1991-03-12 | 1992-03-11 | Insulated gate type bipolar-transistor with overvoltage protection |
DE69233363T DE69233363T2 (de) | 1991-03-12 | 1992-03-11 | Bipolarer Transistor vom isolierten Gatetyp mit Überspannungschutz |
US08/947,402 US5973338A (en) | 1991-03-12 | 1997-10-08 | Insulated gate type bipolar-transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3046710A JP2862027B2 (ja) | 1991-03-12 | 1991-03-12 | 絶縁ゲート型バイポーラトランジスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04283968A JPH04283968A (ja) | 1992-10-08 |
JP2862027B2 true JP2862027B2 (ja) | 1999-02-24 |
Family
ID=12754916
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3046710A Expired - Lifetime JP2862027B2 (ja) | 1991-03-12 | 1991-03-12 | 絶縁ゲート型バイポーラトランジスタ |
Country Status (4)
Country | Link |
---|---|
US (1) | US5973338A (ja) |
EP (1) | EP0503605B1 (ja) |
JP (1) | JP2862027B2 (ja) |
DE (1) | DE69233363T2 (ja) |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3081739B2 (ja) * | 1992-10-20 | 2000-08-28 | 三菱電機株式会社 | 絶縁ゲート型半導体装置及びその製造方法 |
JP3216315B2 (ja) * | 1993-04-02 | 2001-10-09 | 株式会社デンソー | 絶縁ゲート型バイポーラトランジスタ |
US5719412A (en) * | 1993-04-02 | 1998-02-17 | Nippondenso Co., Ltd | Insulated gate bipolar transistor |
EP0665597A1 (en) * | 1994-01-27 | 1995-08-02 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | IGBT and manufacturing process therefore |
US5723882A (en) * | 1994-03-10 | 1998-03-03 | Nippondenso Co., Ltd. | Insulated gate field effect transistor having guard ring regions |
JP2870402B2 (ja) * | 1994-03-10 | 1999-03-17 | 株式会社デンソー | 絶縁ゲート型電界効果トランジスタ |
JP3355851B2 (ja) * | 1995-03-07 | 2002-12-09 | 株式会社デンソー | 絶縁ゲート型電界効果トランジスタ及びその製造方法 |
DE59707158D1 (de) * | 1996-02-05 | 2002-06-06 | Infineon Technologies Ag | Durch feldeffekt steuerbares halbleiterbauelement |
JP3918209B2 (ja) | 1996-09-11 | 2007-05-23 | 株式会社デンソー | 絶縁ゲート型バイポーラトランジスタ及びその製造方法 |
US6054752A (en) * | 1997-06-30 | 2000-04-25 | Denso Corporation | Semiconductor device |
DE59915172D1 (de) | 1999-08-19 | 2010-07-15 | Infineon Technologies Ag | Vertikal aufgebautes leistungshalbleiterbauelement |
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