WO2017094277A1 - アバランシェフォトダイオード - Google Patents

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WO2017094277A1
WO2017094277A1 PCT/JP2016/068629 JP2016068629W WO2017094277A1 WO 2017094277 A1 WO2017094277 A1 WO 2017094277A1 JP 2016068629 W JP2016068629 W JP 2016068629W WO 2017094277 A1 WO2017094277 A1 WO 2017094277A1
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layer
semiconductor layer
avalanche photodiode
concentration
conductivity type
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PCT/JP2016/068629
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English (en)
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夏秋　和弘
瀧本　貴博
雅代 内田
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シャープ株式会社
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    • H01L31/1075—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier the potential barrier working in avalanche mode, e.g. avalanche photodiodes in which the active layers, e.g. absorption or multiplication layers, form an heterostructure, e.g. SAM structure
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    • H01L31/0248—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies
    • H01L31/0256—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by the material
    • H01L31/0264—Inorganic materials
    • H01L31/028—Inorganic materials including, apart from doping material or other impurities, only elements of Group IV of the Periodic Table
    • H01L31/0284—Inorganic materials including, apart from doping material or other impurities, only elements of Group IV of the Periodic Table comprising porous silicon as part of the active layer(s)

Definitions

  • the present invention relates to an avalanche photodiode, and more specifically, provides an avalanche photodiode having a good dark count rate.
  • an avalanche photodiode using the avalanche amplification (avalanche) effect of a photodiode has been used as a light receiving element for detecting faint light at high speed in optical communication and time-of-flight measurement (TOF).
  • the avalanche photodiode operates in a linear mode when a reverse bias voltage lower than the breakdown voltage (breakdown voltage) is applied, and the output current varies so as to have a positive correlation with the amount of received light.
  • an avalanche photodiode operates as a Geiger mode when a reverse bias voltage higher than the breakdown voltage is applied.
  • the Geiger-mode avalanche photodiode causes an avalanche phenomenon even when a single photon is incident, so that a large output current can be obtained. For this reason, the Geiger mode avalanche photodiode is called a single photon avalanche diode (SPAD).
  • SPAD single photon avalanche diode
  • the avalanche photodiode is controlled so that a voltage is applied between the cathode and the anode to obtain an electric field strength of 3.0 ⁇ 10 5 V / cm or more.
  • the electric charge generated by the weak light is amplified and can react to a minimal signal such as one photon and output as an electric signal.
  • it reacts to an optical signal in a very short time of about several psec and has excellent time resolution.
  • the conventional avalanche photodiode uses not only high concentration P + diffusion but also a lightly doped P well as an anode.
  • the tunnel current was suppressed by widening the depletion layer width.
  • the electric field in the portion having a high curvature of the diffusion shape in the outer peripheral portion of the P well becomes strong, and avalanche amplification occurs only in the peripheral portion, thereby narrowing the avalanche amplification region.
  • the electric field strength is low and the amplification is not performed.
  • 200 is a chip
  • 201 is a silicon substrate
  • 202 is an epitaxial layer
  • 205 is a third semiconductor layer
  • 206 is a contact
  • 207 is a contact
  • 208 is a depletion region
  • 211 is a region
  • 213 is an electrode
  • 214 is an interface
  • Reference numeral 215 denotes a buried isolation layer.
  • Patent Document 1 a fourth semiconductor layer 212 having a conductivity type opposite to that of the first semiconductor layer 204 is formed on the surface, thereby suppressing the influence of the surface.
  • the concentration of the fourth semiconductor layer 212 when the concentration of the fourth semiconductor layer 212 is increased for the purpose of lowering the anode resistance, it is caused by implantation defects at the time of high-concentration ion implantation or segregated impurities implanted in excess of the solid solubility. There was a problem that a minute recombination current (leakage) occurred due to a defect or the like, which deteriorated the dark count rate, which is noise in a no-signal state.
  • an object of the present invention is to provide an avalanche photodiode capable of suppressing leakage while reducing anode resistance and obtaining good dark count rate characteristics.
  • the avalanche photodiode of the present invention is A first semiconductor layer of the first conductivity type formed on a substrate of the first conductivity type; A second semiconductor layer formed under the first semiconductor layer and having a second conductivity type opposite to the first conductivity type; A third semiconductor layer of the first conductivity type formed in a shallow portion of the first semiconductor layer of the substrate and having a higher concentration than the impurity concentration of the first semiconductor layer; A fourth semiconductor layer of the first conductivity type formed in a region in the first semiconductor layer immediately below the third semiconductor layer; A first contact electrically connected to the first semiconductor layer; A second contact electrically connected to the second semiconductor layer, The impurity concentration of the fourth semiconductor layer is higher than that of the first semiconductor layer and lower than that of the third semiconductor layer.
  • An electrode is provided on the side of the first semiconductor layer of the substrate and on a region between the first contact and the second contact via an insulating film.
  • the substrate is a silicon substrate of the first conductivity type;
  • the impurity concentration of the third semiconductor layer exceeds the solid solubility in silicon.
  • the impurity concentration of the fourth semiconductor layer is a concentration that does not exceed the solid solubility.
  • the depletion layer is configured not to extend to the third semiconductor layer side beyond the fourth semiconductor layer.
  • FIG. 1 is a diagram showing an example of a circuit configuration using an avalanche photodiode.
  • FIG. 2 is a diagram illustrating the operation of the Geiger mode.
  • FIG. 3A is a diagram showing a dark pulse when there is no signal in the Geiger mode.
  • FIG. 3B is a diagram showing a dark pulse when there is no signal in the Geiger mode.
  • FIG. 4 is a diagram showing a cross-sectional structure of the avalanche photodiode according to the first embodiment of the present invention.
  • FIG. 5 is a conceptual diagram of the concentration profile in the VV section of the avalanche photodiode.
  • FIG. 5 is a conceptual diagram of the concentration profile in the VV section of the avalanche photodiode.
  • FIG. 6 is a view showing a concentration profile in the VV section of the avalanche photodiode according to the first embodiment of the present invention.
  • FIG. 7 is a diagram showing the structure of a comparative avalanche photodiode.
  • FIG. 8 is a diagram showing the dependence of the dark count rate (DCR) of the avalanche photodiode on the excess bias Vex.
  • FIG. 9 is a diagram showing a cross-sectional structure of an avalanche photodiode according to the second embodiment of the present invention.
  • FIG. 10 is a view showing a cross-sectional structure of the avalanche photodiode according to the third embodiment of the present invention.
  • FIG. 11 is a diagram showing a cross-sectional structure of the avalanche photodiode disclosed in Patent Document 1. In FIG.
  • FIG. 1 shows an example of a circuit configuration using an avalanche photodiode APD
  • FIG. 2 shows an operation explanation in Geiger mode.
  • the avalanche photodiode APD has two operation modes, which are distinguished by the relationship between the withstand voltage and the applied voltage.
  • the first operation mode is an operation mode in the case of “withstand voltage ⁇ applied voltage”, and is called an avalanche mode.
  • the second operation mode is an operation mode in the case of “withstand voltage> applied voltage” and is called a Geiger mode.
  • a Geiger mode In the operation in the Geiger mode, even when a very small signal such as a photon is input, it is greatly amplified and a large output can be obtained. However, the diode alone does not return with the current amplified.
  • a resistor R is connected in series with the avalanche photodiode APD. Specifically, one end of the resistor R is connected to the terminal C on the anode side of the avalanche photodiode APD, and the other end of the resistor R is connected to the terminal A.
  • a negative electrode of the DC power supply Va is connected to the terminal A, and a positive electrode of the DC power supply Va is connected to a terminal B on the cathode side of the avalanche photodiode APD.
  • the horizontal axis represents voltage [arbitrary scale]
  • the vertical axis represents current [arbitrary scale]
  • “VBD” represents the withstand voltage of the avalanche photodiode APD.
  • FIG. 3A and FIG. 3B show the results of observing the pulse output with no signal over time.
  • the ideal avalanche photodiode shown in FIG. 3A has almost no output, but in the avalanche photodiode shown in FIG. 3B, a large number of pulse outputs are observed with time, and this pulse output is called a dark pulse. If there are too many dark pulses, they cannot be distinguished from the output signal, so this is one of the important characteristics of the avalanche photodiode characteristics.
  • the number of pulses per second is counted, and the number of pulses is set to “ It is called “dark count rate” and is shown in the unit “Hz”.
  • the dark pulse generation probability of the avalanche photodiode affects not only the leak current but also the amplification factor of the element, and therefore depends on the applied voltage “excess bias Vex” exceeding the withstand voltage.
  • the amplification factor of the input signal also increases depending on the excess bias Vex, an element in which the dark count rate (hereinafter referred to as DCR) does not easily increase even when the excess bias Vex is increased is considered a good avalanche photodiode. It is done.
  • FIG. 4 is a cross-sectional view showing the configuration of the avalanche photodiode according to the first embodiment.
  • 8 is a selective oxide film STI (shallow (trench8isolation) for insulating and isolating elements
  • 15 is a plasma SIN film
  • 16 is a BPSG (Boron Phosphorus Silicon Glass) film
  • Reference numeral 17 is an interlayer HDP (High Density Plasma) film
  • 18 is an Interlayer TEOS (Tetra Ethoxy OrthoSilicate)
  • 19 is a second-layer wiring metal
  • 21 is a cover oxide film
  • 22 is a cover SIN. It is a membrane.
  • the avalanche photodiode is composed of a PN junction. That is, the P well layer 3 is provided at a depth of about 2 ⁇ m and a concentration of 1 ⁇ 10 17 cm ⁇ 3 on the upper side of the P-type silicon substrate 1 having a specific resistance of about 10 ⁇ cm.
  • the P well layer 3 is an example of a first semiconductor layer. This concentration is preferably as low as possible for the purpose of expanding the depletion layer, and may be a concentration of about 1 ⁇ 10 16 cm ⁇ 3 which is close to the substrate concentration. Further, for example, it is possible to use a compound semiconductor substrate such as SiC or InGaAs as well as a silicon substrate.
  • a high-concentration P + layer 7 is about 1 ⁇ 10 21 cm ⁇ 3 for the purpose of reducing the anode resistance and reducing the contact resistance when the first contact 11 is subsequently formed. It is formed with concentration.
  • the P + layer 7 is an example of a third semiconductor layer.
  • P well layer 3 and P + layer 7 function as an anode in a PN junction.
  • an N layer 2 is provided immediately below the P well layer 3 so as to overlap the P well layer 3 at a concentration of about 2 ⁇ 10 17 cm ⁇ 3 .
  • the N layer 2 is an example of a second semiconductor layer.
  • an N well layer 4 having a concentration of about 2 ⁇ 10 17 cm ⁇ 3 and a depth of about 2 ⁇ m is provided from the surface of the silicon substrate 1.
  • the N well layer 4 is formed laterally away from the P well layer 3 by a desired distance.
  • the P well layer 3 and the N well layer 4 are too close to each other, the electric field in the lateral direction becomes strong, and a diode in which avalanche amplification occurs only at the periphery of the PN junction forming the avalanche photodiode.
  • the P well layer 3 and the N well layer 4 are formed, for example, separated by about 2 ⁇ m to prevent the electric field strength on the side surface of the P well layer 3 from increasing.
  • an N + layer 5 containing a high concentration phosphorus impurity is provided on the surface of the N well layer 4 in order to lower the contact resistance of the second contact 12 formed thereafter.
  • a P-layer 6 is provided immediately below the P + layer 7 at a concentration lower than that of the P + layer 7, not exceeding the solid solubility, and higher than that of the P well layer 3 (for example, about 5 ⁇ 10 18 cm ⁇ 3 ).
  • a P-layer 6 is provided.
  • the P ⁇ layer 6 is an example of a fourth semiconductor layer. At this time, it has been found that if it exceeds 1 ⁇ 10 19 cm ⁇ 3 , leakage due to crystal defects increases, and it is desirable to make it less than that.
  • a first contact 11 using a tungsten plug for taking a potential is provided in the P + layer 7, and a first-layer wiring metal 13 (anode electrode) made of AlCu is provided. Further, a second contact 12 using a tungsten plug for taking a potential is provided in the N + layer 5, and a first-layer wiring metal 14 (cathode electrode) made of AlCu is provided. If necessary, a laminated film of TiCu / TiN made of a high melting point metal and AlCu may be used.
  • the avalanche photodiode is operated by applying an applied voltage to the first layer wiring metal 13 (anode electrode) and the first layer wiring metal 14 (cathode electrode).
  • FIG. 5 shows a conceptual diagram of the concentration profile in the VV section of the avalanche photodiode
  • FIG. 6 shows the concentration profile in the VV section of the avalanche photodiode.
  • the left-right direction represents the thickness direction of the silicon substrate 1, the left direction is the surface side on which the P + layer 7 is formed, and the right direction is the back side.
  • the vertical direction in FIG. 5 represents the impurity concentration.
  • the horizontal axis represents the depth [ ⁇ m] (thickness direction of the silicon substrate 1), and the vertical axis represents the impurity concentration [ions / cm 3 ].
  • a P + layer 7 is formed on the surface side of the P well layer 3, and a P ⁇ layer having a concentration lower than that of the P + layer 7 and higher than that of the P well layer 3 immediately below the P + layer 7. 6 is provided.
  • FIG. 7 shows the structure of a comparative avalanche photodiode.
  • the avalanche photodiode of this comparative example is different from the first embodiment in that there is no buried N layer and no P ⁇ layer below the P + layer.
  • the same components as those of the avalanche photodiode of the first embodiment are denoted by the same reference numerals.
  • FIG. 8 shows data comparing the dependence of the DCR on the excess bias Vex of the avalanche photodiode of the first embodiment and the avalanche photodiode of the comparative example shown in FIG.
  • the horizontal axis represents excess bias Vex [V]
  • the vertical axis represents DCR [Hz].
  • “ ⁇ ” is the DCR of the avalanche photodiode of the comparative example, and the DCR increases as the excess bias Vex is increased. This is because by increasing the excess bias Vex, the depletion layer spreads to the vicinity of the surface of the P + layer, and a leak current is taken in, and the amplification factor is increased and the current is greatly output. Even if the depletion layer is not hit at a low applied voltage, there is a problem that if the excess bias Vex is increased, the depletion layer will eventually reach the vicinity of the surface of the P + layer.
  • the DCR characteristic of the avalanche photodiode of the first embodiment of the present invention is indicated by “ ⁇ ” in FIG.
  • the DCR characteristics of the avalanche photodiode according to the first embodiment tend to saturate although the DCR slightly increases as the excess bias Vex increases, and the DCR does not tend to increase any more. This is because the depletion layer extends to the P ⁇ layer 6 formed immediately below the P + layer 7 but does not extend further.
  • the depletion layer becomes the P well layer 3 and the N layer.
  • the first conductivity type P ⁇ layer 6 fourth semiconductor layer
  • the depletion layer reaches the P + layer 7 (third semiconductor layer) having a high impurity concentration formed on the substrate surface. Does not spread, and the depletion layer does not directly touch the P + layer 7.
  • the P + layer 7 for reducing the anode resistance formed on the surface of the silicon substrate 1 is preferably subjected to ion implantation exceeding the solid solubility of silicon in order to ensure a sufficient impurity concentration.
  • the impurity concentration of the P-layer 6 is set to a concentration that does not cause the segregation of impurities due to ion implantation exceeding the solid solubility, no recombination current due to the segregated impurity defect is generated, and the depletion layer becomes P -Touching layer 6 does not degrade the dark count rate.
  • the avalanche photodiode is configured so that the depletion layer does not extend beyond the P ⁇ layer 6 to the P + layer 7 side, and by controlling the width of the depletion layer, the electric field strength can be controlled and stable. A high amplification factor can be secured.
  • FIG. 9 is a cross-sectional view showing the configuration of the avalanche photodiode according to the second embodiment.
  • the same components as those of the avalanche photodiode of the first embodiment are denoted by the same reference numerals.
  • the avalanche photodiode according to the second embodiment includes a PN junction as in the first embodiment. That is, the P well layer 3 is provided at a depth of about 2 ⁇ m and a concentration of 1 ⁇ 10 17 cm ⁇ 3 on the upper side of the P-type silicon substrate 1 having a specific resistance of about 10 ⁇ cm.
  • the P well layer 3 is an example of a first semiconductor layer.
  • a high concentration P + layer 7 is formed at a concentration of about 1 ⁇ 10 21 cm ⁇ 3 for the purpose of reducing the anode resistance and the purpose of reducing the contact resistance during the subsequent contact formation. ing.
  • the P + layer 7 is an example of a third semiconductor layer.
  • P well layer 3 and P + layer 7 function as an anode in the PN junction.
  • an N layer 2 is provided immediately below the P well layer 3 so as to overlap the P well layer 3 at a concentration of about 2 ⁇ 10 17 cm ⁇ 3 .
  • the N layer 2 is an example of a second semiconductor layer.
  • an N well layer 4 having a concentration of about 2 ⁇ 10 17 cm ⁇ 3 and a depth of about 2 ⁇ m is provided from the surface of the silicon substrate 1.
  • the N well layer 4 is formed laterally away from the P well layer 3 by a desired distance.
  • the P well layer 3 and the N well layer 4 are formed, for example, separated by about 2 ⁇ m to prevent the electric field strength on the side surface of the P well layer 3 from increasing.
  • a polysilicon electrode 20 (wiring layer) made of polysilicon is disposed on the surface side of the insulating film 10 between the P well layer 3 and the N well layer 4.
  • the first effect is that a desired potential can be applied to the surface between the P well layer 3 and the N well layer 4 by applying a desired potential to the polysilicon electrode 20.
  • the P + layer 7 is formed on the surface, by applying a positive potential to the polysilicon electrode 20 and applying a potential to the surface of the silicon substrate 1, the P-type semiconductor is N-inverted. A potential can be applied in the direction. This serves to control the surface concentration that tends to be unstable and to weaken the electric field strength on the surface of the silicon substrate 1.
  • the second effect is to reduce the influence of the wiring layer formed on the surface side from the polysilicon layer.
  • a negative potential is applied to the polysilicon electrode 20
  • the P-type semiconductor layer on the surface of the silicon substrate 1 may be further changed to the P + side by the potential, and the electric field strength on the side surface of the P well layer 3 may be increased.
  • the polysilicon electrode 20 by tying the polysilicon electrode 20 at the same potential as the first-layer wiring metal 14 (cathode electrode), it is possible to eliminate the influence of the wiring layer wired on the surface side from the polysilicon electrode 20. .
  • an N + layer 5 containing a high concentration phosphorus impurity is provided in order to lower the contact resistance of a contact electrode formed thereafter.
  • the depletion layer spreads up and down from the PN junction portion, and as it is, approaches the high concentration P + layer 7 and reaches the vicinity of the surface. Since there are ion implantation defects and defects due to impurities segregated beyond the solid solubility in the P + layer 7, when the depletion layer reaches this layer and leakage current is taken into the depletion layer, dark pulses increase. The characteristics will deteriorate.
  • a P-layer 6 is provided.
  • the P ⁇ layer 6 is an example of a fourth semiconductor layer.
  • the depletion layer spreading from the PN junction does not spread beyond the P ⁇ layer 6 and does not approach the P + layer 7.
  • a first contact 11 using a tungsten plug for taking a potential is provided in the P + layer 7, and a first-layer wiring metal 13 (anode electrode) made of AlCu is provided. Further, a second contact 12 using a tungsten plug for taking a potential is provided in the N + layer 5, and a first-layer wiring metal 14 (cathode electrode) made of AlCu is provided.
  • the avalanche photodiode is operated by applying an applied voltage to the first layer wiring metal 13 (anode electrode) and the first layer wiring metal 14 (cathode electrode).
  • the introduction of the P ⁇ layer 6 stabilizes the DCR without the depletion layer approaching the surface, and the insulating layer 10 is formed on the surface side of the side surface of the P well layer 3. Further, the polysilicon electrode 20 relaxes the electric field strength on the side surface of the P well layer 3 so that the electric field strength directly under the P well layer 3 occupying a large area can be controlled to be the strongest. Thereby, the sensitivity and amplification factor of the avalanche photodiode can be increased.
  • the avalanche photodiode of the second embodiment has the same effect as the avalanche photodiode of the first embodiment.
  • a voltage applied to the polysilicon electrode 20 formed on the side of the P well layer 3 of the silicon substrate 1 and on the region between the first contact 11 and the second contact 12 via the insulating film 10 is applied.
  • the electric field strength on the side of the P-well layer 3 can be controlled, and the sensitivity and amplification factor of the avalanche photodiode can be increased.
  • FIG. 10 is a cross-sectional view showing the configuration of the avalanche photodiode according to the third embodiment.
  • the same components as those in the avalanche photodiode of the second embodiment are denoted by the same reference numerals.
  • the region of the P well layer 3 is only around the light receiving portion, and the concentration is higher than the impurity concentration of the P well layer 3 as compared with the second embodiment.
  • the electric field intensity directly under the light receiving portion can be increased.
  • the electric field intensity directly under the light receiving part can be increased even with an avalanche photodiode having a configuration in which nothing can be placed directly under the light receiving part.
  • the electric field intensity directly under the light receiving portion can be controlled by the impurity concentration of the second P well layer 30, the light receiving sensitivity can be controlled by the concentration of the second P well layer 30, and the device can be easily designed. be able to.
  • the introduction of the P-layer 6 stabilizes the DCR without the depletion layer approaching the surface.
  • the electric field strength on the side surface of the P well layer 3 is relaxed by the polysilicon electrode 20 formed on the surface side of the side surface of the P well layer 3 with the insulating film 10 sandwiched therebetween, and the electric field strength directly under the P well layer 3 occupying a large area. Can be controlled so as to be strongest. Thereby, the sensitivity and amplification factor of the avalanche photodiode can be increased.
  • the high concentration P + layer 7 is formed on the surface of the P well layer 3.
  • anode resistance can be reduced or contact resistance can be reduced.
  • the avalanche photodiode of the third embodiment has the same effect as the avalanche photodiode of the first embodiment.
  • the polysilicon electrode 20 through the insulating film 10 on the surface side of the outer peripheral portion of the P well layer 3 around the light receiving portion, the electric field in the surrounding portion is reduced, so that the portion immediately below the light receiving portion of this device
  • the amplification factor can be increased by increasing the electric field at.
  • the effect of the present invention is further enhanced by introducing the second P well layer 30 having a higher concentration than the P well layer 3 around the light receiving portion only directly below the light receiving portion to obtain the effect of increasing the amplification factor. be able to.
  • selective oxidation is performed for element isolation by electrically insulating the anode and cathode between the upper surface of the P-type silicon substrate 1 made of silicon (Si) having a specific resistance of about 10 ⁇ cm and between the photodiodes.
  • a film STI (shallow trench isolation) 8 is formed.
  • a thick resist having a thickness of about 5 ⁇ m is formed on the entire surface.
  • the resist on a desired region where the photodiode is to be formed is removed using a photolithography technique or the like.
  • phosphorus ions as N-type impurities are ion-implanted into the P-type silicon substrate 1 under the conditions of an acceleration energy of 720 keV and an implantation amount of about 1 ⁇ 10 13 cm ⁇ 2 .
  • phosphorus impurities are introduced from the surface of the P-type silicon substrate 1 to a desired depth, and the N layer 2 having a peak concentration of about 2 ⁇ 10 17 cm ⁇ 3 is formed.
  • a P well layer 3 is formed at a predetermined position to be the anode electrode of the P type silicon substrate 1. If it is necessary to form other photodiodes at the same time, they are formed at the same time.
  • boron which is a P-type impurity, is selectively introduced continuously by changing the implantation energy of the ion implanter at a predetermined position on the region to be the N layer 2 by using a photolithography technique.
  • impurities can be obtained at a predetermined depth (for example, about 2 ⁇ m). Have a concentration peak.
  • the impurity concentration of the P well layer 3 is, for example, about 1 ⁇ 10 17 cm ⁇ 3 .
  • an N well layer 4 is formed at a desired position to be a cathode electrode.
  • a polysilicon electrode 20 using polysilicon is formed on the insulating film 10 at a desired position between the anode contact and the cathode contact. This is to obtain the effect of stabilizing the surface potential of the P-type silicon substrate 1 and stabilizing the breakdown voltage of the avalanche photodiode.
  • a diffusion layer for taking out the anode contact and the cathode contact is formed.
  • P + is applied so that the peak concentration becomes high concentration of about 1 ⁇ 10 21 cm ⁇ 3 by ion implantation with an implantation amount of about 5 keV and an implantation amount of about 3 ⁇ 10 15 cm ⁇ 2.
  • Layer 7 and N + layer 5 are formed. These diffusion layers are formed at a high concentration for ohmic connection with the first and second contacts 11 and 12 for taking out the anode and cathode electrodes.
  • the P ⁇ layer 6 which is a diffusion layer serving as a depletion layer stopper at the boundary between the P well layer 3 and the P + layer 7 and is the present invention is 35 keV, and the injection amount is about 5 ⁇ 10 13 cm ⁇ 2. Ion implantation is performed, and lamp annealing at about 1000 ° C. is performed for about 25 seconds to form a peak concentration of about 5 ⁇ 10 18 cm ⁇ 3 .
  • the impurity concentration and depth of the P well layer 3, the P + layer 7, the P ⁇ layer 6 and the N layer 2 existing immediately below the light receiving portion have a great influence on the sensitivity spectrum of the finally formed photodiode. Therefore, optimization is performed so as to obtain a target performance (for example, sensitivity spectrum).
  • an insulating film 10 is formed of an oxide film on the upper surface of the P-type silicon substrate 1 on which the element is formed, and a plasma SIN film 15 and a BPSG film 16 are formed thereon. Then, first and second contacts 11 and 12 are formed in a predetermined region.
  • first-layer wiring metal 13 anode electrode
  • First-layer wiring metal 14 cathode electrode
  • an interlayer HDP film 17 and an interlayer TEOS 18 are formed on the BPSG film 16 on which the first-layer wiring metals 13 and 14 are formed.
  • a multilayer wiring structure is formed by repeating similar processes of the wiring process (13, 14) and the interlayer process (17, 18).
  • a light-shielding film is formed using the wiring metal 19 to shield light other than the light receiving region of the photodiode.
  • the P-type silicon substrate 1 and the polysilicon electrode 20 are connected by wiring, and both are connected to the ground potential.
  • a predetermined potential of about 15 V is applied to the first wiring metal 14 (cathode electrode) so as to function as an avalanche photodiode.
  • a signal processing circuit is connected to the first-layer wiring metal 13 (anode electrode) so that a photocurrent generated by incidence of photons or the like is detected and signal processing can be performed.
  • the polysilicon electrode 20 may be connected to any one of the above three potentials, but when connected to the first layer wiring metal 14 (cathode electrode), the silicon electrode 20 between the first layer wiring metals 13 and 14 is connected. It can be expected that the surface works in the direction of weakening the electric field strength and suppresses edge breakdown. However, the present invention is not necessarily limited to this, and the potential may be changed independently.
  • a cover oxide film 21 and a cover SIN film 22 are formed of silicon nitride film on the upper surface of the interlayer TEOS 18 and the second-layer wiring metal 19, and then the cover oxide film 21 and the cover SIN film 22 on the light receiving region are opened. It is better to remove it for this purpose. As a result, the inorganic material film on the photodiode becomes a single oxide film, which is effective in suppressing variations in light reflection on the photodiode.
  • the P-type and N-type notations in the first to third embodiments are representative examples, and the device can be configured even when the conductivity types are reversed.
  • LSI Large Scale Integrated circuit
  • the avalanche photodiode using the silicon substrate 1 has been described.
  • the substrate is not limited to the silicon substrate, and a substrate made of another material may be used.
  • the avalanche photodiode of the present invention is A first semiconductor layer 3 of the first conductivity type formed on the substrate 1 of the first conductivity type; A second semiconductor layer 2 formed under the first semiconductor layer 3 and having a second conductivity type opposite to the first conductivity type; A third semiconductor layer 7 of the first conductivity type formed in a shallow portion of the first semiconductor layer 3 of the substrate and having a higher concentration than the impurity concentration of the first semiconductor layer 3; A fourth semiconductor layer 6 of the first conductivity type formed in a region in the first semiconductor layer 3 immediately below the third semiconductor layer 7; A first contact 11 electrically connected to the first semiconductor layer 3; A second contact 12 electrically connected to the second semiconductor layer 2; The impurity concentration of the fourth semiconductor layer 6 is higher than that of the first semiconductor layer 3 and lower than that of the third semiconductor layer 7.
  • the depletion layer when a high voltage is applied between the first semiconductor layer 3 and the second semiconductor layer 2, the depletion layer extends to the first semiconductor layer 3 and the second semiconductor layer 2, but the first conductivity type Since the fourth semiconductor layer 6 exists, the depletion layer does not spread to the third semiconductor layer 7 having a high impurity concentration formed on the substrate surface, and the depletion layer does not directly touch the third semiconductor layer 7.
  • the third semiconductor layer 7 is formed at a high concentration in a shallow surface area in order to reduce the anode resistance, the dark count rate does not increase. Therefore, leakage can be suppressed and good dark count rate characteristics can be obtained.
  • An electrode 20 is provided on the side of the first semiconductor layer 3 of the substrate and on a region between the first contact 11 and the second contact 12 with an insulating film 10 interposed therebetween.
  • the voltage is applied to the electrode 20 formed on the side of the first semiconductor layer 3 of the substrate 1 and on the region between the first contact 11 and the second contact 12 via the insulating film 10.
  • the lateral electric field strength of the first semiconductor layer 3 can be controlled, and the sensitivity and amplification factor of the avalanche photodiode can be increased.
  • the substrate 1 is the silicon substrate 1 of the first conductivity type,
  • the impurity concentration of the third semiconductor layer 7 exceeds the solid solubility in silicon.
  • the third semiconductor layer 7 for reducing the anode resistance formed on the surface of the silicon substrate 1 is subjected to ion implantation exceeding the solid solubility of silicon in order to ensure a sufficient impurity concentration. It is desirable that
  • the impurity concentration of the fourth semiconductor layer 6 is a concentration that does not exceed the solid solubility.
  • the recombination current due to the segregated impurity defect does not occur by setting the impurity concentration of the fourth semiconductor layer 6 to a concentration that does not cause segregation of impurities due to ion implantation exceeding the solid solubility. Even if the depletion layer touches the fourth semiconductor layer 6, the dark count rate is not deteriorated.
  • the depletion layer is configured not to extend to the third semiconductor layer side beyond the fourth semiconductor layer.
  • the electric field strength can be controlled by controlling the width of the depletion layer so that the depletion layer does not extend beyond the fourth semiconductor layer 6 to the third semiconductor layer 7 side, and is stable.
  • a high amplification factor can be secured.
  • the avalanche photodiode of the present invention can be used for various optical sensors as a light receiving element.

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Abstract

アバランシェフォトダイオードは、第１の導電型の基板(１)に形成された第１の導電型の第１半導体層(３)と、第１半導体層(３)下に形成された第２の導電型の第２半導体層(２)と、基板の第１半導体層(３)の浅い部分に形成され、第１半導体層(３)の不純物濃度よりも高濃度の第１の導電型の第３半導体層(７)と、第３半導体層(７)の直下の第１半導体層(３)内の領域に形成された第１の導電型の第４半導体層(６)と、第１半導体層(３)と電気的に接続された第１コンタクト(１１)と、第２半導体層(２)と電気的に接続された第２コンタクト(１２)を備える。第４半導体層(６)の不純物濃度は、第１半導体層(３)より高濃度でかつ第３半導体層(７)より低濃度である。

Description

アバランシェフォトダイオード
　この発明は、アバランシェフォトダイオードに関し、詳しくは、ダークカウントレートの良好なアバランシェフォトダイオードを提供する。
　従来、光通信や飛行時間計測(ＴＯＦ)において、微弱光を高速に検出する受光素子として、フォトダイオードの雪崩増幅(アバランシェ)効果を利用したアバランシェフォトダイオードが用いられている。アバランシェフォトダイオードは、降伏電圧(ブレークダウン電圧)未満の逆バイアス電圧を印加すると、リニアモードとして動作し、受光量に対して正の相関を有するように出力電流が変動する。
　一方、アバランシェフォトダイオードは、降伏電圧以上の逆バイアス電圧を印加すると、ガイガーモードとして動作する。ガイガーモードのアバランシェフォトダイオードは、単一フォトンの入射であってもアバランシェ現象を起こすので、大きな出力電流が得られる。このため、ガイガーモードのアバランシェフォトダイオードは、シングルフォトンアバランシェダイオード(ＳＰＡＤ：Single Photon Avalanche Diode)と呼ばれる。
　アバランシェフォトダイオードは、上記のガイガーモードにおいて、カソード－アノード間に電圧をかけ、３.０×１０５Ｖ／ｃｍ以上の電界強度となるように制御する。これにより微弱光により発生した電荷が増幅され、フォトン１つのような極小の信号に対して反応し電気信号として出力できる。また、光信号に対して、数ｐｓｅｃ程度のごく短時間で反応し時間分解能に優れている。
　一方、その高い増幅率が故に、高電界印加時に発生した微小なリーク電流も増幅され、ダークカウントレートとして信号以外のノイズとして出力される。
　そこで、ダークカウントを減少させる目的でリーク電流特性を向上(以下、ノイズ耐性と呼ぶ)させるために、従来のアバランシェフォトダイオードでは、アノードとして、高濃度Ｐ＋拡散だけでなく濃度の薄いＰウェルを用いることで、空乏層幅を広げてトンネル電流を抑制していた。ただし、この場合、Ｐウェルの外周部の拡散形状の曲率の高い部分の電界が強くなり、アバランシェ増幅が周辺部だけで発生することでアバランシェ増幅領域が狭くなるといった問題が有った。最も面積の広いＰウェル直下では電界強度が低く、増幅されないため全体として増幅率が低いといった問題が起きていた。
　このため、図１１に示すように、最も面積の大きいＮウェル直下の電界強度を増幅する工夫がなされたアバランシェフォトダイオードがある(例えば、特開２０１５－４１７４６号公報(特許文献１)参照)。第１の導電型(Ｎウェル)の第１半導体層２０４の直下に第２の導電型(Ｐ型層)の第２半導体層２０３を形成することにより、第１半導体層２０４と第２半導体層２０３が接する部分での空乏層の伸びを抑制し電界強度を強める構造となっている。このとき、空乏層は第２半導体層２０３を超えてエピタキシャル層２０２の深部まで広がる。
　図１１において、２００はチップ、２０１はシリコン基板、２０２はエピタキシャル層、２０５は第３半導体層、２０６はコンタクト、２０７はコンタクト、２０８は空乏領域、２１１は領域、２１３は電極、２１４は界面、２１５は埋込み分離層である。
特開２０１５－４１７４６号公報
　しかしながら、この図１１に示すアバランシェフォトダイオードでは、Ｓi－ＳiＯ２界面に存在するダングリングボンド等による欠陥等での再結合電流(リーク)がダークカウントレートを劣化させる場合がある。このため、特許文献１では、表面に第１半導体層２０４とは逆の導電型の第４半導体層２１２を形成することで、表面の影響を抑える構造としていた。
　しかしながら、上記アバランシェフォトダイオードの構造において、アノード抵抗を下げる目的で第４半導体層２１２の濃度を上昇させた場合、高濃度イオン注入時の注入欠陥や固溶度以上に注入された偏析した不純物による欠陥起因等で微小な再結合電流(リーク)が発生し、これにより無信号状態でのノイズであるダークカウントレートが悪化するという問題があった。
　そこで、この発明の課題は、アノード抵抗を低減しつつリークを抑制でき、良好なダークカウントレート特性が得られるアバランシェフォトダイオードを提供することにある。
　上記課題を解決するため、この発明のアバランシェフォトダイオードは、
　第１の導電型の基板に形成された上記第１の導電型の第１半導体層と、
　上記第１半導体層下に形成され、上記第１の導電型とは反対の第２の導電型の第２半導体層と、
　上記基板の上記第１半導体層の浅い部分に形成され、上記第１半導体層の不純物濃度よりも高濃度の上記第１の導電型の第３半導体層と、
　上記第３半導体層の直下の上記第１半導体層内の領域に形成された上記第１の導電型の第４半導体層と、
　上記第１半導体層と電気的に接続された第１コンタクトと、
　上記第２半導体層と電気的に接続された第２コンタクトと
を備え、
　上記第４半導体層の不純物濃度は、上記第１半導体層より高濃度でかつ上記第３半導体層より低濃度であることを特徴とする。
　また、一実施形態のアバランシェフォトダイオードでは、
　上記基板の上記第１半導体層の側方かつ上記第１コンタクトと上記第２コンタクトとの間の領域上に、絶縁膜を介して形成された電極を備える。
　また、一実施形態のアバランシェフォトダイオードでは、
　上記基板は、上記第１の導電型のシリコン基板であり、
　上記第３半導体層の不純物濃度がシリコンへの固溶度を超えている。
　また、一実施形態のアバランシェフォトダイオードでは、
　上記第４半導体層の不純物濃度が固溶度を超えない濃度である。
　また、一実施形態のアバランシェフォトダイオードでは、
　上記第４半導体層を超えて上記第３半導体層側に空乏層が広がらないように構成されている。
　以上より明らかなように、この発明によれば、アノード抵抗を低減しつつリークを抑制でき、良好なダークカウントレート特性が得られるアバランシェフォトダイオードを実現することができる。
図１はアバランシェフォトダイオードを使用した回路構成の一例を示す図である。 図２はガイガーモードの動作説明を示す図である。 図３Ａはガイガーモードでの無信号時のダークパルスを示す図である。 図３Ｂはガイガーモードでの無信号時のダークパルスを示す図である。 図４は本発明の第１実施形態に係るアバランシェフォトダイオードの断面構造を示す図である。 図５は上記アバランシェフォトダイオードのＶ－Ｖ断面での濃度プロファイルの概念図である。 図６は本発明の第１実施形態に係るアバランシェフォトダイオードのＶ－Ｖ断面での濃度プロファイルを示す図である。 図７は比較例のアバランシェフォトダイオードの構造を示す図である。 図８は上記アバランシェフォトダイオードのダークカウントレート(ＤＣＲ)のエクセスバイアスＶｅｘ依存性を示す図である。 図９は本発明の第２実施形態に係るアバランシェフォトダイオードの断面構造を示す図である。 図１０は本発明の第３実施形態に係るアバランシェフォトダイオード断面構造を示す図である。 図１１は特許文献１のアバランシェフォトダイオードの断面構造を示す図である。
　＜基本的な回路構成＞
　まず、この発明のアバランシェフォトダイオードを説明する前に、基本的なアバランシェフォトダイオードを使用した回路構成について図１,図２を用いて説明する。
　図１はアバランシェフォトダイオードＡＰＤを使用した回路構成の一例を示しており、図２はガイガーモードでの動作説明を示している。このアバランシェフォトダイオードＡＰＤには２つの動作モードが存在し、耐圧と印加電圧の関係によって区別される。
　１つ目の動作モードは、『耐圧＜印加電圧』の場合の動作モードであり、アバランシェモードとよばれる。
　２つ目の動作モードは、『耐圧＞印加電圧』の場合の動作モードであり、ガイガーモードと呼ばれる。このガイガーモードでの動作では、フォトンのような極小の信号入力時も大きく増幅され、大きな出力を得ることができる。ただし、ダイオード単独では電流が増幅したまま復帰しない。
　このため、図１に示すように、アバランシェフォトダイオードＡＰＤと直列に抵抗Ｒを接続して使用する。詳しくは、アバランシェフォトダイオードＡＰＤのアノード側の端子Ｃに抵抗Ｒの一端を接続し、抵抗Ｒの他端を端子Ａに接続している。この端子Ａに直流電源Ｖａの負極を接続し、直流電源Ｖａの正極をアバランシェフォトダイオードＡＰＤのカソード側の端子Ｂに接続している。
　この場合、アバランシェフォトダイオードＡＰＤに一定の電流が流れると、抵抗Ｒに加わる電圧が増加し、アバランシェフォトダイオードＡＰＤの電圧が低下して耐圧以下の電圧となってしまうため、電流が信号入力前の状態に復帰することができる。この抵抗Ｒをクエンチング抵抗と呼ぶ。このような動作を電圧と電流の関係から図２で説明する。
　図２において、横軸は電圧[任意目盛]を表し、縦軸は電流[任意目盛]を表し、『ＶＢＤ』はアバランシェフォトダイオードＡＰＤの耐圧を示す。アバランシェフォトダイオードＡＰＤに加わる電圧を増加させると『Ｖａ』まで状態が変化する(Ｓ１)。ここで無信号であれば、電流出力は発生しない。ここでフォトンのような微小な光信号が入力されると、信号は増幅されて(Ｓ２)、『ＯＮ』まで電流が増加して出力信号が得られる。ただし、この際ただちに図１で示されたクエンチング抵抗にも電流が増加し、アバランシェフォトダイオードＡＰＤに加わる電圧が減少し(Ｓ３)、『リセット』状態まで戻る。これを繰り返すことで、信号入力に対して、出力信号を得ることができる。
　上記のように高い増幅率を有するため、アバランシェフォトダイオードＡＰＤ自体に存在する微小なリーク電流も増幅され出力されてしまうという課題がある。
　図３Ａ,図３Ｂに無信号時のパルス出力を時間経過と共に観察した結果を示す。
　図３Ａに示す理想的なアバランシェフォトダイオードではほぼ出力はないが、図３Ｂに示すアバランシェフォトダイオードでは時間経過と共に多数のパルス出力が観測され、このパルス出力はダークパルスと呼ばれる。このダークパルスがあまりに多く存在すると、出力信号との区別がつかなくなるため、アバランシェフォトダイオード特性のうちで重要な特性の一つとなり、１秒当たりのパルス数をカウントして、そのパルス数を『ダークカウントレート』と呼び、単位『Ｈｚ』で示される。
　本アバランシェフォトダイオードのダークパルスの発生確率は、リーク電流だけでなく、素子の増幅率にも影響するため、耐圧以上の印加電圧『エクセスバイアスＶｅｘ』にも依存する。一方、入力信号の増幅率もエクセスバイアスＶｅｘに依存して増加するため、エクセスバイアスＶｅｘを大きくしてもダークカウントレート(以降、ＤＣＲと言う)が増加しにくい素子が良好なアバランシェフォトダイオードと考えられる。
　以下、この発明のアバランシェフォトダイオードを図示の実施の形態により詳細に説明する。なお、図面において、同一の参照符号は、同一部分または相当部分を表わすものである。また、長さ、幅、厚さ、深さ等の図面上の寸法は、図面の明瞭化と簡略化のために実際の尺度から適宜変更されており、実際の相対寸法を表してはいない。
　〔第１実施形態〕
　本発明の第１実施形態に係るアバランシェフォトダイオードの構成について、図４を参照して説明する。
　図４は、この第１実施形態に係るアバランシェフォトダイオードの構成を示す断面図である。図４において、８は絶縁して素子分離を行うための選択酸化膜ＳＴＩ(shallow trench isolation)、１５はプラズマＳＩＮ膜、１６はＢＰＳＧ(Boron Phosphorus Silicon Glass;ホウ素・リン・シリケート・ガラス)膜、１７は層間ＨＤＰ(High Density Plasma;高密度プラズマ)膜、１８は層間ＴＥＯＳ(Tetra Ethoxy Ortho Silicate;テトラ・エトキシ・シラン)、１９は２層目配線メタル、２１はカバー酸化膜、２２はカバーＳＩＮ膜である。
　このアバランシェフォトダイオードは、図４に示すように、ＰＮ接合で構成される。すなわち、１０Ωｃｍ程度の比抵抗のＰ型のシリコン基板１の上側に２μｍ程度の深さでＰウェル層３が１×１０１７ｃｍ－３の濃度で設けられている。このＰウェル層３は、第１半導体層の一例である。この濃度は空乏層を広げる目的で低いほどよく、基板濃度に近い１×１０１６ｃｍ－３程度の濃度としても良い。また、例えば、シリコン基板と同様にＳｉＣやＩｎＧａＡｓ等の化合物半導体基板を用いても構成することが可能となる。
　Ｐウェル層３の表面には、アノード抵抗を低減する目的と、その後の第１コンタクト１１形成時のコンタクト抵抗を低減する目的で、高濃度のＰ＋層７が１×１０２１ｃｍ－３程度の濃度で形成されている。このＰ＋層７は、第３半導体層の一例である。
　これらのＰウェル層３,Ｐ＋層７はＰＮ接合におけるアノードとして機能する。
　一方、このＰウェル層３の直下に、Ｐウェル層３と重なるように２×１０１７ｃｍ－３程度の濃度でＮ層２が設けられる。このＮ層２は、第２半導体層の一例である。
　このＮ層２に印加電圧を加えるため、シリコン基板１表面から２×１０１７ｃｍ－３程度の濃度で深さ２μｍ程度のＮウェル層４が設けられる。このＮウェル層４はＰウェル層３から所望の距離だけ横方向に離して形成されている。
　これは、Ｐウェル層３とＮウェル層４が近づきすぎると、横方向の電界が強くなり、アバランシェフォトダイオードを形成するＰＮ接合の周囲部だけでアバランシェ増幅が起きるダイオードとなってしまう。これを防ぐため、Ｐウェル層３とＮウェル層４は、例えば、２μｍ程度離して形成することによって、Ｐウェル層３の側面の電界強度が強くなるのを防いでいる。
　また、Ｎウェル層４の表面には、その後に形成される第２コンタクト１２のコンタクト抵抗を下げるため、高濃度リン不純物を含んだＮ＋層５が設けられている。
　第１コンタクト１１と第２コンタクト１２を介してＰウェル層３とＮウェル層４との間に電圧をかけると、空乏層がＰＮ接合部分から上下に広がり、このままでは空乏層が高濃度Ｐ＋層７に近づき表面付近まで到達する。Ｐ＋層７にはイオン注入欠陥やシリコンへの固溶度を超えて偏析した不純物による欠陥が存在するため、空乏層がこのＰ＋層７まで到達してリーク電流が空乏層内へ取り込まれると、ダークパルスが増加し、特性が劣化してしまう。
　これを防ぐため、Ｐ＋層７の直下にＰ＋層７より濃度が低く、固溶度を超えない程度でかつＰウェル層３より高濃度(例えば、５×１０１８ｃｍ－３程度)に導入されたＰ－層６を設ける。このＰ－層６は、第４半導体層の一例である。この時、１×１０１９ｃｍ－３を超えると結晶欠陥起因のリークが増えることが分かっており、それ以下とすることが望ましい。
　これによりＰＮ接合から広がった空乏層はＰ－層６以上に広がらず、Ｐ＋層７に近づくことは無い。
　Ｐ＋層７に電位を取るためのタングステンプラグを用いた第１コンタクト１１を設け、ＡｌＣｕからなる１層目配線メタル１３(アノード電極)を設けている。また、Ｎ＋層５に電位を取るためのタングステンプラグを用いた第２コンタクト１２を設け、ＡｌＣｕからなる１層目配線メタル１４(カソード電極)を設けている。必要に応じて、高融点メタルからなるＴｉ／ＴｉＮ等とＡｌＣｕとの積層膜を用いてもよい。
　この１層目配線メタル１３(アノード電極),１層目配線メタル１４(カソード電極)に印加電圧を加えることにより、アバランシェフォトダイオードを動作させる。
　図５は上記アバランシェフォトダイオードのＶ－Ｖ断面での濃度プロファイルの概念図を示し、図６は上記アバランシェフォトダイオードのＶ－Ｖ断面での濃度プロファイルを示している。
　図５では、左右方向がシリコン基板１の厚さ方向を表しており、左方向がＰ＋層７が形成された表面側であり、右方向が裏面側である。また、図５の上下方向が不純物濃度を表している。
　また、図６では、横軸が深さ[μｍ](シリコン基板１の厚さ方向)を表し、縦軸が不純物濃度[ｉｏｎｓ／ｃｍ３]を表している。
　図５,図６に示すように、Ｐウェル層３の表面側にＰ＋層７を形成し、そのＰ＋層７直下にＰ＋層７より濃度が低くかつＰウェル層３より高濃度のＰ－層６を設ける。
　図７は比較例のアバランシェフォトダイオードの構造を示している。この比較例のアバランシェフォトダイオードは、埋め込みＮ層がない点とＰ＋層の下側にＰ－層がない点が上記第１実施形態と相違している。図７において、第１実施形態のアバランシェフォトダイオードと同一の構成部には同一参照番号を付している。
　図８は、上記第１実施形態のアバランシェフォトダイオードと図７に示す比較例のアバランシェフォトダイオードのＤＣＲのエクセスバイアスＶｅｘ依存性を比較したデータを示す。
　図８において、横軸はエクセスバイアスＶｅｘ[Ｖ]を表し、縦軸はＤＣＲ[Ｈｚ]を表している。ここで、「■」は比較例のアバランシェフォトダイオードのＤＣＲであるが、エクセスバイアスＶｅｘを高くするほど大きくＤＣＲが増加する。これは、エクセスバイアスＶｅｘを増加させることで、Ｐ＋層の表面近傍まで空乏層が広がり、リーク電流を取り込んでしまうと共に、増幅率が増加し、その電流が大きく出力されてしまうためである。低い印加電圧では空乏層が当たっていなくてもエクセスバイアスＶｅｘを大きくすれば、いずれ空乏層がＰ＋層の表面近傍まで広がり当たってしまうという問題が有った。
　一方、本発明の第１実施形態のアバランシェフォトダイオードのＤＣＲ特性は図８中に「◆」で示される。この第１実施形態のアバランシェフォトダイオードのＤＣＲ特性は、エクセスバイアスＶｅｘが高くなるにつれてＤＣＲが多少増加するものの飽和傾向となり、それ以上ＤＣＲが増加する傾向は見られない。これは、空乏層がＰ＋層７直下に形成したＰ－層６まで広がるもののそれ以上広がらないためである。
　上記構成のアバランシェフォトダイオードによれば、Ｐウェル層３(第１半導体層)とＮ層２(第２半導体層)との間に高電圧を印加すると、空乏層がＰウェル層３とＮ層２に広がるが、第１の導電型のＰ－層６(第４半導体層)が存在するため、基板表面に形成された不純物濃度が高濃度のＰ＋層７(第３半導体層)まで空乏層が広がらず、空乏層が直接Ｐ＋層７に触れることが無くなる。これにより、アノード抵抗を下げるために表面の浅い領域に高濃度でＰ＋層７を形成しても、ダークカウントレートが増えることは無い。したがって、リークを抑制でき、良好なダークカウントレート特性を得ることができる。
　また、上記シリコン基板１表面に形成されたアノード低抵抗化のためのＰ＋層７は、十分な不純物濃度を確保するためシリコンの固溶度を超えたイオン注入を施されていることが望ましい。
　また、上記Ｐ－層６の不純物濃度が固溶度を超えたイオン注入による不純物の偏析を起こさない濃度とすることで、偏析した不純物欠陥起因による再結合電流が発生せず、空乏層がＰ－層６に触れても、ダークカウントレートを悪化させない。
　また、上記アバランシェフォトダイオードを、空乏層がＰ－層６を超えてＰ＋層７側に広がらないように構成して、空乏層幅を制御することによって、電界強度を制御することができ、安定的な増幅率を確保することができる。
　〔第２実施形態〕
　本発明の第２実施形態に係るアバランシェフォトダイオードの構成について、図９を参照して説明する。
　図９はこの第２実施形態に係るアバランシェフォトダイオードの構成を示す断面図である。図９において、第１実施形態のアバランシェフォトダイオードと同一の構成部には同一参照番号を付している。
　この第２実施形態のアバランシェフォトダイオードは、図９に示すように、第１実施形態と同様にＰＮ接合で構成される。すなわち、１０Ωｃｍ程度の比抵抗のＰ型のシリコン基板１の上側に２μｍ程度の深さでＰウェル層３が１×１０１７ｃｍ－３の濃度で設けられる。このＰウェル層３は、第１半導体層の一例である。
　Ｐウェル層３の表面には、アノード抵抗を低減する目的と、その後のコンタクト形成時のコンタクト抵抗を低減する目的で高濃度のＰ＋層７が１×１０２１ｃｍ－３程度の濃度で形成されている。このＰ＋層７は、第３半導体層の一例である。
　これらのＰウェル層３,Ｐ＋層７は、ＰＮ接合におけるアノードとして機能する。
　一方、このＰウェル層３の直下に、Ｐウェル層３と重なるように２×１０１７ｃｍ－３程度の濃度でＮ層２が設けられる。このＮ層２は、第２半導体層の一例である。
　このＮ層２に印加電圧を加えるため、シリコン基板１表面から２×１０１７ｃｍ－３程度の濃度で深さ２μｍ程度のＮウェル層４が設けられる。このＮウェル層４はＰウェル層３から所望の距離だけ横方向に離して形成されている。
　これは、Ｐウェル層３とＮウェル層４が近づきすぎると横方向の電界が強くなり、アバランシェフォトダイオードを形成するＰＮ接合の周囲部だけでアバランシェ増幅が起きるダイオードとなってしまう。
　これを防ぐため、Ｐウェル層３とＮウェル層４は、例えば、２μｍ程度離して形成することによって、Ｐウェル層３の側面の電界強度が強くなることを防いでいる。
　また、Ｐウェル層３とＮウェル層４との間の絶縁膜１０を挟んだ表面側にポリシリコンで形成されたポリシリコン電極２０(配線層)を配置する。
　これにより２つの効果が得られる。
　１つ目の効果は、このポリシリコン電極２０に所望の電位を加えることで、Ｐウェル層３とＮウェル層４との間の表面に所望の電位を加えることができる。
　例えば、図９の場合、表面にはＰ＋層７が形成されているため、本ポリシリコン電極２０にプラスの電位を加え、シリコン基板１表面に電位を与えることで、Ｐ型半導体はＮ反転する方向に電位を加えることができる。これにより、不安定になりやすい表面濃度をコントロールし、シリコン基板１表面の電界強度を弱める役目を果たす。
　２つ目の効果は、ポリシリコン層より表面側に形成される配線層の影響を軽減する事である。ポリシリコン電極２０にマイナス電位が加わった場合、シリコン基板１表面のＰ型半導体層が電位によりさらにＰ＋側へ変化し、Ｐウェル層３の側面の電界強度が強まる恐れがある。ポリシリコン電極２０を例えば、1層目配線メタル１４(カソード電極)と同じ電位で縛っておくことで、ポリシリコン電極２０より表面側に配線された配線層の影響を排除することが可能となる。
　Ｎウェル層４の表面には、その後に形成されるコンタクト電極のコンタクト抵抗を下げるため、高濃度リン不純物を含んだＮ＋層５が設けられる。Ｐウェル層３とＮウェル層４間に電圧をかけると空乏層がＰＮ接合部分から上下に広がり、このままでは、高濃度Ｐ＋層７に近づき表面付近まで到達する。Ｐ＋層７にはイオン注入欠陥や固溶度を超えて偏析した不純物による欠陥が存在するため、空乏層がこの層まで到達し、リーク電流が空乏層内へ取り込まれると、ダークパルスが増加し、特性が劣化してしまう。
　これを防ぐため、Ｐ＋層７の直下にＰ＋層７より濃度が低く、固溶度を超えない程度でかつＰウェル層３より高濃度(例えば、５×１０１８ｃｍ－３程度)に導入されたＰ－層６を設ける。このＰ－層６は、第４半導体層の一例である。
　これによりＰＮ接合から広がった空乏層は、Ｐ－層６以上に広がらず、Ｐ＋層７に近づくことは無い。
　Ｐ＋層７に電位を取るためのタングステンプラグを用いた第１コンタクト１１を設け、ＡｌＣｕからなる１層目配線メタル１３(アノード電極)を設けている。また、Ｎ＋層５に電位を取るためのタングステンプラグを用いた第２コンタクト１２を設け、ＡｌＣｕからなる１層目配線メタル１４(カソード電極)を設けている。
　この１層目配線メタル１３(アノード電極),１層目配線メタル１４(カソード電極)に印加電圧を加えることにより、アバランシェフォトダイオードを動作させる。
　上記第２実施形態によれば、Ｐ－層６の導入により空乏層が表面近くに近づくことなく、ＤＣＲが安定化すると共に、Ｐウェル層３側面の表面側に絶縁膜１０を挟んで形成されたポリシリコン電極２０によりＰウェル層３側面の電界強度が緩和され、広い面積を占めるＰウェル層３直下の電界強度が最も強くなるよう制御可能となる。これにより、アバランシェフォトダイオードの感度と増幅率を大きくすることができる。
　上記第２実施形態のアバランシェフォトダイオードは、第１実施形態のアバランシェフォトダイオードと同様の効果を有する。
　また、上記シリコン基板１のＰウェル層３の側方かつ第１コンタクト１１と第２コンタクト１２との間の領域上に、絶縁膜１０を介して形成されたポリシリコン電極２０に印加する電圧を制御することによって、Ｐウェル層３の側方の電界強度をコントロールでき、アバランシェフォトダイオードの感度および増幅率を高めることができる。
　〔第３実施形態〕
　本発明の第３実施形態に係るアバランシェフォトダイオードの構成について、図１０を参照して説明する。
　図１０は、第３実施形態に係るアバランシェフォトダイオードの構成を示す断面図である。図１０において、第２実施形態のアバランシェフォトダイオードと同一の構成部には同一参照番号を付している。
　この第３実施形態のアバランシェフォトダイオードは、図１０に示すように、第２実施形態と比較してＰウェル層３の領域を受光部周辺のみとし、Ｐウェル層３の不純物濃度より濃度の高い第２のＰウェル層３０を入れることで、受光部直下の電界強度を高めることができる。
　なお、受光部直下にはなにも入れない構成のアバランシェフォトダイオードとしても、受光部直下の電界強度を高めることができる。
　これにより、受光部直下の面積の広い部分での増幅率を高めることができる。また、第２のＰウェル層３０の不純物濃度で受光部直下の電界強度をコントロールできることから、受光感度を第２のＰウェル層３０の濃度でコントロールできるようになり、デバイス設計しやすい構造とすることができる。
　また、第２実施形態と同じく、Ｐ－層６の導入により空乏層が表面近くに近づくことなく、ＤＣＲが安定化する。また、Ｐウェル層３側面の表面側に絶縁膜１０を挟んで形成されたポリシリコン電極２０によりＰウェル層３の側面の電界強度が緩和され、広い面積を占めるＰウェル層３直下の電界強度が最も強くなるよう制御可能となる。これにより、アバランシェフォトダイオードの感度と増幅率を大きくすることができる。
　上記第３実施形態によれば、Ｐウェル層３とＮ層２で構成されるＰＮ接合を用いたアバランシェフォトダイオードをガイガーモードで動作させる構造において、Ｐウェル層３表面に高濃度のＰ＋層７を入れることによって、アノード抵抗を低減したり、コンタクト抵抗を低減したりできる。また、Ｐ＋層７のノイズの影響を受けないようにＰ＋層７直下のＰウェル層３内にＰ＋層７より濃度が薄く、Ｐウェル層３より濃度の高いＰ－層６を導入することによって、ＤＣＲを低減できるアバランシェフォトダイオードを提供することが可能になる。
　上記第３実施形態のアバランシェフォトダイオードは、第１実施形態のアバランシェフォトダイオードと同様の効果を有する。
　また、受光部周辺のＰウェル層３の外周部の表面側に、絶縁膜１０を介してポリシリコン電極２０を配置することで、周囲部の電界を低減することにより、本デバイスの受光部直下での電界を高めて、増幅率を高めることができる。
　さらに、受光部の周囲部のＰウェル層３より濃度の高い第２のＰウェル層３０を受光部直下にのみ導入して、増幅率を高める効果を得ることで、本発明の効果をより高めることができる。
　＜受光部の製造方法＞
　次に、本発明のアバランシェフォトダイオードの製造方法について、第２実施形態の図９を参照して説明する。
　図９のように、１０Ωｃｍ程度の比抵抗のシリコン(Ｓｉ)からなるＰ型のシリコン基板１の上面のアノード、カソード間、フォトダイオード間を電気的に絶縁して素子分離を行うための選択酸化膜ＳＴＩ(shallow trench isolation)８を形成する。
　次に、５μｍ程度の厚みを有する、厚みの大きいレジストを全面に形成する。フォトリソグラフィー技術等を用いて、フォトダイオードが形成される所望の領域上のレジストを除去する。そして、上記レジストをマスクとして、加速エネルギー７２０kｅＶ、注入量１×１０１３ｃｍ－２程度の条件で、Ｎ型不純物としてのリンイオンをＰ型のシリコン基板１にイオン注入する。このとき、Ｐ型のシリコン基板１の表面から所望の深さまでリン不純物を導入し、ピーク濃度が２×１０１７ｃｍ－３程度となるＮ層２を形成する。
　次に、Ｐ型のシリコン基板１のアノード電極となる所定の位置に、Ｐウェル層３を形成する。他のフォトダイオードも同時に形成する必要があれば、同時に形成する。Ｐウェル層３は、Ｎ層２となる領域上の所定の位置にフォトリソグラフィー技術を用いて、イオン注入機の注入エネルギーを変えて連続的にＰ型不純物であるボロンが選択導入される。例えば、２５０ｋｅＶ、注入量５×１０１２ｃｍ－２、５０ｋｅＶ、注入量５×１０１２ｃｍ－２のように多段階にイオン注入を行うことにより、所定の深さ(例えば、２μm程度)に不純物濃度ピークを持たせる。Ｐウェル層３の不純物濃度は、例えば、１×１０１７ｃｍ－３程度である。次に、カソード電極となる所望の位置にＮウェル層４を形成する。
　次に、例えば、３０ｎｍ程度の絶縁膜１０を形成する熱処理を施した後、ポリシリコンを用いたポリシリコン電極２０をアノードコンタクト－カソードコンタクト間の所望の位置の絶縁膜１０上に形成する。これは、Ｐ型のシリコン基板１の表面の電位を安定させ、アバランシェフォトダイオードの耐圧を安定する効果を得るためである。
　次に、アノードコンタクト、カソードコンタクトの取り出しとなる拡散層を形成する。この拡散層を形成する行程において、例えば、５ｋeV、注入量３×１０１５ｃｍ－２程度の注入量でイオ注入することでピーク濃度が１×１０２１ｃｍ－３程度の高濃度となるようＰ＋層７、Ｎ＋層５を形成する。これらの拡散層は、アノード、カソード電極を取り出すための第１,第２コンタクト１１,１２とオーミック接続するために高濃度で形成される。次に、上記、Pウェル層３とＰ＋層７の境界に空乏層のストッパーとなる拡散層であって今回の発明となるＰ－層６を、３５ｋeV、注入量５×１０１３ｃｍ－２程度イオン注入し、１０００℃前後のランプアニールを２５秒程度施し、５×１０１８ｃｍ－３程度のピーク濃度となるよう形成される。
　尚、上記受光部直下に存在するＰウェル層３、Ｐ＋層７、P－層６、Ｎ層２の不純物濃度や深さは、最終的に形成されるフォトダイオードの感度スペクトルに大きな影響を与えるので、目的とする性能(例えば、感度スペクトル)が得られるように最適化する。
　次に、素子が形成されたＰ型のシリコン基板１の上面に絶縁膜１０を酸化膜にて形成し、その上にプラズマＳＩＮ膜１５、ＢＰＳＧ膜１６を形成する。そして、所定領域に、第１,第２コンタクト１１,１２を形成する。
　次に、ＢＰＳＧ膜１６の上面にＴｉ／ＴｉＮおよびＡｌＣｕ等からなるメタル膜を形成した後、フォトリソグラフィー技術及びエッチング技術等を用いてパターニングすることにより、１層目配線メタル１３(アノード電極)および１層目配線メタル１４(カソード電極)をそれぞれ形成する。次に、１層目配線メタル１３,１４が形成されたＢＰＳＧ膜１６上に、層間ＨＤＰ膜１７および層間ＴＥＯＳ１８を形成する。（更に例えば、多層配線を実施する場合は、配線工程(１３,１４)および層間工程(１７,１８)の同様の工程の繰り返しにより、多層配線構造を形成する。）更に、上層に２層目配線メタル１９を利用して遮光膜を形成し、フォトダイオードの受光領域以外を遮光する。
　尚、図示はしないが、Ｐ型のシリコン基板１とポリシリコン電極２０は配線で接続し、どちらもグランド電位に接続する。１層目配線メタル１４(カソード電極)にはアバランシェフォトダイオードとして機能するように例えば、１５Ｖ程度の所定の電位を印加する。１層目配線メタル１３(アノード電極)には信号処理回路を接続し、フォトン等が入射することにより発生する光電流を検知して信号処理できるよう接続する。ポリシリコン電極２０は、上記、３つの電位のどの電位に接続してもよいが、１層目配線メタル１４(カソード電極)に接続した場合は、１層目配線メタル１３,１４間のシリコンの表面が電界強度を弱める方向に働き、エッジブレイクダウンを抑制できる効果が期待できる。ただし、必ずしもこれに限らず、各々独立して電位を変えることが可能に構成してもよい。
　その後、層間ＴＥＯＳ１８および２層目配線メタル１９の上面に、カバー酸化膜２１とカバーＳＩＮ膜２２をシリコン窒化膜にて形成した後、受光領域上のカバー酸化膜２１,カバーＳＩＮ膜２２は開口とするために除去しておく方が望ましい。これにより、フォトダイオード上の無機材料膜は、酸化膜単一となり、フォトダイオード上での光反射のばらつきを抑えるのに効果がある。
　なお、上記第１～第３実施形態のＰ型、Ｎ型の表記は代表的な例であり、導電型が逆の場合でもデバイスを構成できる。ただし、導電型が逆の場合と比較してＬＳＩ(大規模集積回路)と一体化する場合に、より一体化しやすい構成とすることができる。
　また、上記第１～第３実施形態では、シリコン基板１を用いたアバランシェフォトダイオードについて説明したが、シリコン基板に限らず、他の材料からなる基板を用いてもよい。
　本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
　この発明および実施形態をまとめると、次のようになる。
　この発明のアバランシェフォトダイオードは、
　第１の導電型の基板１に形成された上記第１の導電型の第１半導体層３と、
　上記第１半導体層３下に形成され、上記第１の導電型とは反対の第２の導電型の第２半導体層２と、
　上記基板の上記第１半導体層３の浅い部分に形成され、上記第１半導体層３の不純物濃度よりも高濃度の上記第１の導電型の第３半導体層７と、
　上記第３半導体層７の直下の上記第１半導体層３内の領域に形成された上記第１の導電型の第４半導体層６と、
　上記第１半導体層３と電気的に接続された第１コンタクト１１と、
　上記第２半導体層２と電気的に接続された第２コンタクト１２と
を備え、
　上記第４半導体層６の不純物濃度は、上記第１半導体層３より高濃度でかつ上記第３半導体層７より低濃度であることを特徴とする。
　上記構成によれば、第１半導体層３と第２半導体層２との間に高電圧を印加すると、空乏層が第１半導体層３と第２半導体層２に広がるが、第１の導電型の第４半導体層６が存在するため、基板表面に形成された不純物濃度が高濃度の第３半導体層７まで空乏層が広がらず、空乏層が直接第３半導体層７に触れることが無くなる。これにより、アノード抵抗を下げるために表面の浅い領域に高濃度で第３半導体層７を形成しても、ダークカウントレートが増えることは無い。したがって、リークを抑制でき、良好なダークカウントレート特性を得ることができる。
　また、一実施形態のアバランシェフォトダイオードでは、
　上記基板の上記第１半導体層３の側方かつ上記第１コンタクト１１と上記第２コンタクト１２との間の領域上に、絶縁膜１０を介して形成された電極２０を備える。
　上記実施形態によれば、基板１の第１半導体層３の側方かつ第１コンタクト１１と第２コンタクト１２との間の領域上に、絶縁膜１０を介して形成された電極２０に印加する電圧を制御することによって、第１半導体層３の側方の電界強度をコントロールでき、アバランシェフォトダイオードの感度および増幅率を高めることができる。
　また、一実施形態のアバランシェフォトダイオードでは、
　上記基板１は、上記第１の導電型のシリコン基板１であり、
　上記第３半導体層７の不純物濃度がシリコンへの固溶度を超えている。
　上記実施形態によれば、シリコン基板１表面に形成されたアノード低抵抗化のための第３半導体層７は、十分な不純物濃度を確保するためシリコンの固溶度を超えたイオン注入を施されていることが望ましい。
　また、一実施形態のアバランシェフォトダイオードでは、
　上記第４半導体層６の不純物濃度が固溶度を超えない濃度である。
　上記実施形態によれば、第４半導体層６の不純物濃度が固溶度を超えたイオン注入による不純物の偏析を起こさない濃度とすることで、偏析した不純物欠陥起因による再結合電流が発生せず、空乏層が第４半導体層６に触れても、ダークカウントレートを悪化させない。
　また、一実施形態のアバランシェフォトダイオードでは、
　上記第４半導体層を超えて上記第３半導体層側に空乏層が広がらないように構成されている。
　上記実施形態によれば、空乏層が第４半導体層６を超えて第３半導体層７側に広がらないように、空乏層幅を制御することによって、電界強度を制御することができ、安定的な増幅率を確保することができる。
　本発明のアバランシェフォトダイオードは、受光素子として様々な光センサに利用することができる。
　１…シリコン基板
　２…Ｎ層
　３…Ｐウェル層
　４…Ｎウェル層
　５…Ｎ＋層
　６…Ｐ－層
　７…Ｐ＋層
　８…選択酸化膜ＳＴＩ
　１０…絶縁膜
　１１…第１コンタクト
　１２…第２コンタクト
　１３…１層目配線メタル(アノード電極)
　１４…１層目配線メタル(カソード電極)
　１５…プラズマＳＩＮ膜
　１６…ＢＰＳＧ膜
　１７…層間ＨＤＰ膜
　１８…層間ＴＥＯＳ
　１９…２層目配線メタル
　２０…ポリシリコン電極
　２１…カバー酸化膜
　２２…カバーＳＩＮ膜
　３０…第２のＰウェル層

Claims (5)

  1. 　第１の導電型の基板に形成された上記第１の導電型の第１半導体層と、
    　上記第１半導体層下に形成され、上記第１の導電型とは反対の第２の導電型の第２半導体層と、
    　上記基板の上記第１半導体層の浅い部分に形成され、上記第１半導体層の不純物濃度よりも高濃度の上記第１の導電型の第３半導体層と、
    　上記第３半導体層の直下の上記第１半導体層内の領域に形成された上記第１の導電型の第４半導体層と、
    　上記第１半導体層と電気的に接続された第１コンタクトと、
    　上記第２半導体層と電気的に接続された第２コンタクトと
    を備え、
    　上記第４半導体層の不純物濃度は、上記第１半導体層より高濃度でかつ上記第３半導体層より低濃度であることを特徴とするアバランシェフォトダイオード。
  2. 　請求項１に記載のアバランシェフォトダイオードにおいて、
    　上記基板の上記第１半導体層の側方かつ上記第１コンタクトと上記第２コンタクトとの間の領域上に、絶縁膜を介して形成された電極を備えることを特徴とするアバランシェフォトダイオード。
  3. 　請求項１または２に記載のアバランシェフォトダイオードにおいて、
    　上記基板は、上記第１の導電型のシリコン基板であり、
    　上記第３半導体層の不純物濃度がシリコンへの固溶度を超えていることを特徴とするアバランシェフォトダイオード。
  4. 　請求項１から３までのいずれか１つに記載のアバランシェフォトダイオードにおいて、
    　上記第４半導体層の不純物濃度が固溶度を超えない濃度であることを特徴とするアバランシェフォトダイオード。
  5. 　請求項１から４までのいずれか１つに記載のアバランシェフォトダイオードにおいて、
    　上記第４半導体層を超えて上記第３半導体層側に空乏層が広がらないように構成されていることを特徴とするアバランシェフォトダイオード。
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