JPH05335549A - 固体撮像装置およびその駆動方法 - Google Patents
固体撮像装置およびその駆動方法Info
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- JPH05335549A JPH05335549A JP4140224A JP14022492A JPH05335549A JP H05335549 A JPH05335549 A JP H05335549A JP 4140224 A JP4140224 A JP 4140224A JP 14022492 A JP14022492 A JP 14022492A JP H05335549 A JPH05335549 A JP H05335549A
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Abstract
(57)【要約】
【目的】 画素単位、とくに光電変換部においてアバラ
ンシェ増倍を行い、量子効率１以上の光電変換特性を持
たせることの可能なアバランシェ現象を用いた光電変換
部を有する固体撮像装置を提供する。 【構成】 １画素の光電変換部は、（ａ−１）に示す様
に、基本的にｎ+層１０１、ｐ+層１０２よりなる。アバ
ランシェ増倍部ｎ+層１０１よりもアバランシェ増倍部
ｐ+層１０２の幅を短くすることにより、アバランシェ
増倍部ｎ+層１０１のエッジ部分をアバランシェ増倍部
ｐ+層１０２より濃度の薄いｐ−ｗｅｌｌ層に接合させ
るため、等電位線の間隔はエッジ周辺部において広が
り、エッジ部分での電界集中を防ぎ、エッジブレークダ
ウンを回避する構造となっている。（ｂ）に示す読み出
し手段を兼ね備えた固体撮像素子における、信号電荷転
送を行うＶ-ＣＣＤ部１０６は、第１ポリシリコン１０
７、第２ポリシリコン１０８、酸化膜１０９、転送チャ
ネルｎ層１１０、転送チャネルｐ層１１１、チャネルス
トッパｐ層１１２、ｐウェル層１１３、基板ｎ層１１４
からなる。
ンシェ増倍を行い、量子効率１以上の光電変換特性を持
たせることの可能なアバランシェ現象を用いた光電変換
部を有する固体撮像装置を提供する。 【構成】 １画素の光電変換部は、（ａ−１）に示す様
に、基本的にｎ+層１０１、ｐ+層１０２よりなる。アバ
ランシェ増倍部ｎ+層１０１よりもアバランシェ増倍部
ｐ+層１０２の幅を短くすることにより、アバランシェ
増倍部ｎ+層１０１のエッジ部分をアバランシェ増倍部
ｐ+層１０２より濃度の薄いｐ−ｗｅｌｌ層に接合させ
るため、等電位線の間隔はエッジ周辺部において広が
り、エッジ部分での電界集中を防ぎ、エッジブレークダ
ウンを回避する構造となっている。（ｂ）に示す読み出
し手段を兼ね備えた固体撮像素子における、信号電荷転
送を行うＶ-ＣＣＤ部１０６は、第１ポリシリコン１０
７、第２ポリシリコン１０８、酸化膜１０９、転送チャ
ネルｎ層１１０、転送チャネルｐ層１１１、チャネルス
トッパｐ層１１２、ｐウェル層１１３、基板ｎ層１１４
からなる。
Description
【０００１】
【産業上の利用分野】本発明は、固体撮像装置の画素単
位において入射光により発生した電荷をアバランシェ増
倍する特徴を持つ固体撮像装置に関するものである。
位において入射光により発生した電荷をアバランシェ増
倍する特徴を持つ固体撮像装置に関するものである。
【０００２】
【従来の技術】従来、画素部増幅型の固体撮像素子にお
いては、画素部に隣接するアンプを通して、読み出し期
間中に増幅を行なうＡＭＩ、ＣＭＤ、ＳＩＴ、ＢＡＳＩ
Ｓ等の提案が成されていたが、 １）単位画素を構成する素子数が多くなる、 ２）単位画素から電流読み出しを行なうため、限られた
読出し時間内では増幅利得に上限が生じる、 ３）現行ＣＣＤにおける高速シャッターモードと等価な
信号電荷掃き出し動作は不可能 ４）主にプロセス上の原因ではあるが、増幅用アンプの
ゲート幅ばらつきに起因する固定パターンノイズ等が顕
著、等の問題を有していた。
いては、画素部に隣接するアンプを通して、読み出し期
間中に増幅を行なうＡＭＩ、ＣＭＤ、ＳＩＴ、ＢＡＳＩ
Ｓ等の提案が成されていたが、 １）単位画素を構成する素子数が多くなる、 ２）単位画素から電流読み出しを行なうため、限られた
読出し時間内では増幅利得に上限が生じる、 ３）現行ＣＣＤにおける高速シャッターモードと等価な
信号電荷掃き出し動作は不可能 ４）主にプロセス上の原因ではあるが、増幅用アンプの
ゲート幅ばらつきに起因する固定パターンノイズ等が顕
著、等の問題を有していた。
【０００３】以上のような増幅型固体撮像素子のアプロ
ーチに対し、光電変換された信号電荷をその場において
増倍するものとしては撮像管ではあるが、ＨＤＴＶ用高
感度型撮像管としてアバランシェ現象による増倍を利用
したＨＡＲＰ管の提案が成されたている。これは、 ５）大幅な小型化が困難 ６）駆動電圧として１８０Ｖ以上の高電圧が必要 ７）機械的振動、衝撃に対して弱い ８）図形歪の発生、地磁気の干渉を受けやすい という欠点を有しているものの、現在、１０００倍もの
高い増倍利得と、さらにはアバランシェ増倍を電荷蓄積
動作で用いることによるものと思われるノイズの低減効
果が確認されている。
ーチに対し、光電変換された信号電荷をその場において
増倍するものとしては撮像管ではあるが、ＨＤＴＶ用高
感度型撮像管としてアバランシェ現象による増倍を利用
したＨＡＲＰ管の提案が成されたている。これは、 ５）大幅な小型化が困難 ６）駆動電圧として１８０Ｖ以上の高電圧が必要 ７）機械的振動、衝撃に対して弱い ８）図形歪の発生、地磁気の干渉を受けやすい という欠点を有しているものの、現在、１０００倍もの
高い増倍利得と、さらにはアバランシェ増倍を電荷蓄積
動作で用いることによるものと思われるノイズの低減効
果が確認されている。
【０００４】
【発明が解決しようとする課題】本発明は、上記各高感
度型撮像装置におけるそれぞれの欠点課題を鑑みてなさ
れたものであり、その目的は、アバランシェを主現象と
した信号増倍を画素単位ごとに行なわせ、上記１-８）
の欠点を克服した新しい固体撮像装置を提供をすること
にある。
度型撮像装置におけるそれぞれの欠点課題を鑑みてなさ
れたものであり、その目的は、アバランシェを主現象と
した信号増倍を画素単位ごとに行なわせ、上記１-８）
の欠点を克服した新しい固体撮像装置を提供をすること
にある。
【０００５】
【課題を解決するための手段】半導体基板内の、第１の
Ｐ型と第１のＮ型半導体の異種接合部において第１の空
乏層を形成、前記第１の空乏層領域内の一部にアバラン
シェ増倍が生じるに十分な第１の電界強度を形成、前記
第１のＰ型および第１のＮ型半導体により形成される第
１の接合面以外の半導体領域およびその領域周辺には前
記第１のＰ型あるいは第１のＮ型双方の半導体よりも低
濃度の同種あるいは異種の第１の不純物半導体を形成、
前記第１の半導体領域およびその領域周辺に形成される
第２の空乏層領域内の最大電界強度はアバランシェ増倍
が生じない電界強度となる第１の光電変換部と前記第１
の空乏層領域内に注入されアバランシェ増倍された第１
の信号電荷の読み出し手段とから固体撮像装置を構成す
る。
Ｐ型と第１のＮ型半導体の異種接合部において第１の空
乏層を形成、前記第１の空乏層領域内の一部にアバラン
シェ増倍が生じるに十分な第１の電界強度を形成、前記
第１のＰ型および第１のＮ型半導体により形成される第
１の接合面以外の半導体領域およびその領域周辺には前
記第１のＰ型あるいは第１のＮ型双方の半導体よりも低
濃度の同種あるいは異種の第１の不純物半導体を形成、
前記第１の半導体領域およびその領域周辺に形成される
第２の空乏層領域内の最大電界強度はアバランシェ増倍
が生じない電界強度となる第１の光電変換部と前記第１
の空乏層領域内に注入されアバランシェ増倍された第１
の信号電荷の読み出し手段とから固体撮像装置を構成す
る。
【０００６】
【作用】本発明においては、画素部において高集積化の
可能なアバランシェ増倍型画素構造を用い、蓄積期間中
に入射した光により発生した信号電荷を直接増倍するた
め、増倍利得が読み出し期間の長短による影響を受ける
ことはない。また、アバランシェ増倍を行なう部分を光
電変換部の一部に限定して設定することにより、従来の
ＣＣＤ型固体撮像素子の特徴である高速電子シャッター
モードによる動作を行なわせることも可能である。ま
た、光電変換部にＩＴＯ、ｐｏｌｙ-Ｓｉ等の透明電極
あるいは半透明電極をＳｉＯ2等の絶縁膜を介して積層
し、この容量性カップリングを通じて、前記透明電極あ
るいは半透明電極に印加した電圧を読み出しゲートを通
じて印加する電圧に加算する事が可能となるため、各々
の電源電圧の低下を図ることが可能となる。さらに前記
透明電極あるいは半透明電極に逆極性の電圧を読み出し
期間中に印加する事で、読み出し時に印加する電圧の低
下を図ることが可能となる。
可能なアバランシェ増倍型画素構造を用い、蓄積期間中
に入射した光により発生した信号電荷を直接増倍するた
め、増倍利得が読み出し期間の長短による影響を受ける
ことはない。また、アバランシェ増倍を行なう部分を光
電変換部の一部に限定して設定することにより、従来の
ＣＣＤ型固体撮像素子の特徴である高速電子シャッター
モードによる動作を行なわせることも可能である。ま
た、光電変換部にＩＴＯ、ｐｏｌｙ-Ｓｉ等の透明電極
あるいは半透明電極をＳｉＯ2等の絶縁膜を介して積層
し、この容量性カップリングを通じて、前記透明電極あ
るいは半透明電極に印加した電圧を読み出しゲートを通
じて印加する電圧に加算する事が可能となるため、各々
の電源電圧の低下を図ることが可能となる。さらに前記
透明電極あるいは半透明電極に逆極性の電圧を読み出し
期間中に印加する事で、読み出し時に印加する電圧の低
下を図ることが可能となる。
【０００７】
【実施例】図１を用いて、本発明の第１の実施例を示
す。
す。
【０００８】図１（ａ−１）にアバランシェ増培型固体
撮像素子の光電変換部１００の基本的構造を示す。（ａ
−１）に示す光電変換部１００はｎ+層１０１、ｐ+層１
０２よりなる。（ａ−２）は表面からｐ層１０３、ｎ+
層１０４、ｐ+層１０５よりなる。（ａ−１）を用いて
アバランシェ増培部の詳細な説明を行う。アバランシェ
増倍部ｎ+層１０１よりもアバランシェ増倍部ｐ+層１０
２の幅を短くすることにより、アバランシェ増倍部ｎ+
層１０１のエッジ部分をアバランシェ増倍部ｐ+層１０
２より濃度の薄いｐウェル層１１３に接合させるため、
等電位線の間隔はエッジ周辺部において広がり、エッジ
部分での電界集中を防ぎ、エッジブレークダウンを回避
する構造となっている。図１（ｂ）は、読み出し手段を
兼ね備えた固体撮像素子の鳥瞰図である。信号電荷転送
を行うＶ-ＣＣＤ部１０６は第１ポリシリコン１０７、
第２ポリシリコン１０８、酸化膜１０９、転送チャネル
ｎ層１１０、転送チャネルｐ層１１１、チャネルストッ
パｐ層１１２、ｐウェル層１１３、基板ｎ層１１４から
なる。なお、光電変換部１００の一部領域にアバランシ
ェ増倍部を設定した場合は、基板ｎ層１１４に対し、２
値以上の正の基板バイアス電圧を印加することによりｐ
ウェル層１１３の電位障壁をアバランシェ増倍部ｎ+層
１０１あるいはアバランシェ増倍部ｎ+層１０４内の最
大ポテンシャル以上とする事が可能となり、光電変換部
１００のアバランシェ増倍領域以外の領域（ｎ+層１０
１とｐウェル層１１３、あるいはｎ+層１０４とｐウェ
ル層１１３との接合面）において、ｎ+層１０１、１０
４内の小数キャリアを基板方向に読み出す高速シャッタ
ー動作機能を確保する事も可能である。
撮像素子の光電変換部１００の基本的構造を示す。（ａ
−１）に示す光電変換部１００はｎ+層１０１、ｐ+層１
０２よりなる。（ａ−２）は表面からｐ層１０３、ｎ+
層１０４、ｐ+層１０５よりなる。（ａ−１）を用いて
アバランシェ増培部の詳細な説明を行う。アバランシェ
増倍部ｎ+層１０１よりもアバランシェ増倍部ｐ+層１０
２の幅を短くすることにより、アバランシェ増倍部ｎ+
層１０１のエッジ部分をアバランシェ増倍部ｐ+層１０
２より濃度の薄いｐウェル層１１３に接合させるため、
等電位線の間隔はエッジ周辺部において広がり、エッジ
部分での電界集中を防ぎ、エッジブレークダウンを回避
する構造となっている。図１（ｂ）は、読み出し手段を
兼ね備えた固体撮像素子の鳥瞰図である。信号電荷転送
を行うＶ-ＣＣＤ部１０６は第１ポリシリコン１０７、
第２ポリシリコン１０８、酸化膜１０９、転送チャネル
ｎ層１１０、転送チャネルｐ層１１１、チャネルストッ
パｐ層１１２、ｐウェル層１１３、基板ｎ層１１４から
なる。なお、光電変換部１００の一部領域にアバランシ
ェ増倍部を設定した場合は、基板ｎ層１１４に対し、２
値以上の正の基板バイアス電圧を印加することによりｐ
ウェル層１１３の電位障壁をアバランシェ増倍部ｎ+層
１０１あるいはアバランシェ増倍部ｎ+層１０４内の最
大ポテンシャル以上とする事が可能となり、光電変換部
１００のアバランシェ増倍領域以外の領域（ｎ+層１０
１とｐウェル層１１３、あるいはｎ+層１０４とｐウェ
ル層１１３との接合面）において、ｎ+層１０１、１０
４内の小数キャリアを基板方向に読み出す高速シャッタ
ー動作機能を確保する事も可能である。
【０００９】図２に図１（ａ−２）のＡ12−Ａ12'線上
における基板方向不純物濃度分布を示す。表面から、酸
化膜２０１、光電変換部はｐ層２０２、アバランシェ増
倍部ｎ+層２０３、アバランシェ増倍部ｐ+層は第１ｐ+
層２０４、第２ｐ+層２０５、ｐウェル層２０６であ
る。アバランシェ増倍部ｎ+層２０３とアバランシェ増
倍部の第１ｐ+層２０４の不純物濃度はトンネリングを
防ぎ、また、アバランシェ増倍を４０Ｖ以下の低電圧で
行なうために、１０17cm-3以上１０18cm-3以下の濃度で
互いのピーク値の間隔１μｍ以下の注入条件にてイオン
注入を行なう。さらに、不純物濃度分布の拡がりを防ぐ
為、イオン注入後は全プロセス工程を通じ、１０００度
以下の低温プロセスを併用、アバランシェ増倍部ｎ+層
２０３とアバランシェ増倍部の第１ｐ+層２０４との間
に急峻なｐｎ接合を形成する。猶、イオン注入時のトラ
ンスバース ストラグル（Transverse Straggle）(Phys
ics ofSemiconductor Devices 2nd Edition; S.M.Sze,
1981)による注入中心位置からの広がりは、ｎ+層を形成
する際に用いるリンの方が、ｐ+層を形成する際のボロ
ンよりも大きい。このため、第１Ｐ+層２０４とｐウェ
ル層２０６との間にｎ+層２０３が現れ、アバランシェ
増倍部ｎ+層２０３と第１ｐ+層２０４の接合部周辺にお
いて、アバランシェ増倍を４０(V)以下の低電圧で行な
うのは、アバランシェ増培を生じるための電界強度に不
足が生じる。第２ｐ+層２０５のイオン注入による形成
は、第１ｐ+層２０４とｐウェル層２０６との間に現わ
れたｎ+層２０３を打ち消し、アバランシェ増倍部ｎ+層
２０３と第１ｐ+層２０４の接合部周辺において、アバ
ランシェ増培を生じるための電界強度を確保する目的で
行う。猶、少なくともｐ+層は１回以上のイオン注入に
より形成する。
における基板方向不純物濃度分布を示す。表面から、酸
化膜２０１、光電変換部はｐ層２０２、アバランシェ増
倍部ｎ+層２０３、アバランシェ増倍部ｐ+層は第１ｐ+
層２０４、第２ｐ+層２０５、ｐウェル層２０６であ
る。アバランシェ増倍部ｎ+層２０３とアバランシェ増
倍部の第１ｐ+層２０４の不純物濃度はトンネリングを
防ぎ、また、アバランシェ増倍を４０Ｖ以下の低電圧で
行なうために、１０17cm-3以上１０18cm-3以下の濃度で
互いのピーク値の間隔１μｍ以下の注入条件にてイオン
注入を行なう。さらに、不純物濃度分布の拡がりを防ぐ
為、イオン注入後は全プロセス工程を通じ、１０００度
以下の低温プロセスを併用、アバランシェ増倍部ｎ+層
２０３とアバランシェ増倍部の第１ｐ+層２０４との間
に急峻なｐｎ接合を形成する。猶、イオン注入時のトラ
ンスバース ストラグル（Transverse Straggle）(Phys
ics ofSemiconductor Devices 2nd Edition; S.M.Sze,
1981)による注入中心位置からの広がりは、ｎ+層を形成
する際に用いるリンの方が、ｐ+層を形成する際のボロ
ンよりも大きい。このため、第１Ｐ+層２０４とｐウェ
ル層２０６との間にｎ+層２０３が現れ、アバランシェ
増倍部ｎ+層２０３と第１ｐ+層２０４の接合部周辺にお
いて、アバランシェ増倍を４０(V)以下の低電圧で行な
うのは、アバランシェ増培を生じるための電界強度に不
足が生じる。第２ｐ+層２０５のイオン注入による形成
は、第１ｐ+層２０４とｐウェル層２０６との間に現わ
れたｎ+層２０３を打ち消し、アバランシェ増倍部ｎ+層
２０３と第１ｐ+層２０４の接合部周辺において、アバ
ランシェ増培を生じるための電界強度を確保する目的で
行う。猶、少なくともｐ+層は１回以上のイオン注入に
より形成する。
【００１０】図３はアバランシェ増倍型光電変換部を備
えたＣＣＤ型固体撮像素子の光電変換部および信号電荷
転送手段としてのＶ-ＣＣＤの鳥瞰図である。信号電荷
転送手段としてのＶ-ＣＣＤは第１ポリシリコン３０
１、第２ポリシリコン３０２を電極に利用。光電変換部
はｐ層３０４、ｎ+層３０５、ｐ+層３０６よりなる。上
面より見たアバランシェ増倍領域はｎ+層３０５、ｐ+層
３０６の接合面３０７に対応する。
えたＣＣＤ型固体撮像素子の光電変換部および信号電荷
転送手段としてのＶ-ＣＣＤの鳥瞰図である。信号電荷
転送手段としてのＶ-ＣＣＤは第１ポリシリコン３０
１、第２ポリシリコン３０２を電極に利用。光電変換部
はｐ層３０４、ｎ+層３０５、ｐ+層３０６よりなる。上
面より見たアバランシェ増倍領域はｎ+層３０５、ｐ+層
３０６の接合面３０７に対応する。
【００１１】図４に第２の実施例を示す。図４は、光電
変換部の上に第３のポリシリコンあるいはＩＴＯを透明
電極として積層した第２の実施例である。
変換部の上に第３のポリシリコンあるいはＩＴＯを透明
電極として積層した第２の実施例である。
【００１２】光電変換部４０１上には、酸化膜４０２を
介して第３ポリシリコン４０５が積層されている。
介して第３ポリシリコン４０５が積層されている。
【００１３】図５に読み出し電極を兼ねる第１のポリシ
リコン４０３に印加する駆動パルスφV1５０１、第３の
ポリシリコンあるいはＩＴＯである透明電極４０５に印
加する駆動パルスφMUL５０２を示す。駆動パルスφV1
５０１は通常のＣＣＤ型固体撮像素子に読み出し電極に
印加する駆動パルスと同等である。増倍用印加電圧ＶMU
L５０５を印加する増倍期間ＴMUL５０６は蓄積期間ＴST
O５０７の期間中に設定する。この場合、蓄積期間ＴSTO
５０７中における平均増倍利得ＧAVEは（数１）で示さ
れる。
リコン４０３に印加する駆動パルスφV1５０１、第３の
ポリシリコンあるいはＩＴＯである透明電極４０５に印
加する駆動パルスφMUL５０２を示す。駆動パルスφV1
５０１は通常のＣＣＤ型固体撮像素子に読み出し電極に
印加する駆動パルスと同等である。増倍用印加電圧ＶMU
L５０５を印加する増倍期間ＴMUL５０６は蓄積期間ＴST
O５０７の期間中に設定する。この場合、蓄積期間ＴSTO
５０７中における平均増倍利得ＧAVEは（数１）で示さ
れる。
【００１４】
【数１】
【００１５】増倍利得Ｇ(t)は増倍用印加電圧ＶMUL５０
５に対して数式２に示すような近似式で表わす(S.L.Mil
ler:Phys.Rev.vol.99,num.4,15,pp.1234-1240,1955)こ
とが可能であるが、実際は非線形性を有しているため、
増倍利得Ｇ(t)を増倍用印加電圧ＶMUL５０５により正確
にコントロールすることは困難である。数式２におい
て、ＶBはブレークダウン電圧、ｎはパラメータであ
り、接合部の不純物濃度に依存する。しかし、実施例に
よる方法によれば、増倍期間ＴMUL５０６の期間を制御
する線形な増倍利得制御であるため平均増倍利得は正確
にコントロールすることが可能であり、また、デジタル
ＩＣを使用したパルス幅変調回路とのマッチングも良い
ため、設計は容易となる。
５に対して数式２に示すような近似式で表わす(S.L.Mil
ler:Phys.Rev.vol.99,num.4,15,pp.1234-1240,1955)こ
とが可能であるが、実際は非線形性を有しているため、
増倍利得Ｇ(t)を増倍用印加電圧ＶMUL５０５により正確
にコントロールすることは困難である。数式２におい
て、ＶBはブレークダウン電圧、ｎはパラメータであ
り、接合部の不純物濃度に依存する。しかし、実施例に
よる方法によれば、増倍期間ＴMUL５０６の期間を制御
する線形な増倍利得制御であるため平均増倍利得は正確
にコントロールすることが可能であり、また、デジタル
ＩＣを使用したパルス幅変調回路とのマッチングも良い
ため、設計は容易となる。
【００１６】
【数２】
【００１７】図６に提案した素子のＡ11−Ａ11'断面に
おける基板方向のポテンシャル分布を示す。第３ポリシ
リコン４０５に印加する電圧φMUL５０２がφMUL＝０
(V)６０１の場合とＶMUL５０５電圧を印加したφMUL＝
ＶMUL(V)６０２の場合のポテンシャル分布を示す。
おける基板方向のポテンシャル分布を示す。第３ポリシ
リコン４０５に印加する電圧φMUL５０２がφMUL＝０
(V)６０１の場合とＶMUL５０５電圧を印加したφMUL＝
ＶMUL(V)６０２の場合のポテンシャル分布を示す。
【００１８】図７に対応する電界分布を示す。第３ポリ
シリコン３０２にφMUL＝ＶMUL６０２の電圧を印加した
状態において、素子表面から入射した光のうち、光電変
換され、空乏層端から拡散長内に発生した信号電荷は電
界強度３×１０5(V/cm)を有するアバランシェ増倍領域
７０３区間（ｐｎ接合位置Ｘj７０５を最大電界強度と
する深さ方向の位置ＸMUL1７０４より位置ＸMUL2７０６
までの電界強度３×１０5(V/cm)を有する区間）走行中
にアバランシェ増倍され、図６φMUL＝ＶMUL６０２の太
い実線では、SiO2-Si界面付近におけるポテンシャルの
一番高い部分に蓄積される。アバランシェ電圧を印加し
ないφMUL＝０(V)７０１の状態においては、アバランシ
ェ増倍領域７０３で電界強度は３×１０5(V/cm)以下と
なるため、素子表面から入射した光は空乏層端から拡散
長内において電荷を生成し、電界強度３×１０5(V/cm)
以下のアバランシェ増倍領域７０３区間走行中にはアバ
ランシェ増倍を発生せぬままポテンシャル井戸の低い部
分に蓄積される。
シリコン３０２にφMUL＝ＶMUL６０２の電圧を印加した
状態において、素子表面から入射した光のうち、光電変
換され、空乏層端から拡散長内に発生した信号電荷は電
界強度３×１０5(V/cm)を有するアバランシェ増倍領域
７０３区間（ｐｎ接合位置Ｘj７０５を最大電界強度と
する深さ方向の位置ＸMUL1７０４より位置ＸMUL2７０６
までの電界強度３×１０5(V/cm)を有する区間）走行中
にアバランシェ増倍され、図６φMUL＝ＶMUL６０２の太
い実線では、SiO2-Si界面付近におけるポテンシャルの
一番高い部分に蓄積される。アバランシェ電圧を印加し
ないφMUL＝０(V)７０１の状態においては、アバランシ
ェ増倍領域７０３で電界強度は３×１０5(V/cm)以下と
なるため、素子表面から入射した光は空乏層端から拡散
長内において電荷を生成し、電界強度３×１０5(V/cm)
以下のアバランシェ増倍領域７０３区間走行中にはアバ
ランシェ増倍を発生せぬままポテンシャル井戸の低い部
分に蓄積される。
【００１９】図８に第３の実施例を示す。（ａ）、
（ｂ）、（ｃ）はそれぞれ、アバランシェ増倍領域を
青、緑、赤の各波長領域に設定したものである。（ａ）
の場合は、アバランシェ増倍が行なわれる接合部の位置
（ｐ+層８０１、ｎ+層８０２の接合部分）を特に青の色
情報を持つ波長に対して選択的に増倍を行なうことがで
きる位置に配している。（ｂ）の場合は、アバランシェ
増倍が行なわれる接合部の位置（ｎ+層８０３、ｐ+層８
０４の接合部分）を特に緑の色情報を持つ波長に対して
選択的に増倍を行なうことができる位置に配している。
（ｃ）の場合は、アバランシェ増倍が行なわれる接合部
の位置（ｎ+層８０１、ｐ+層８０２の接合部分）を特に
赤の色情報を持つ波長に対して選択的に増倍を行なうこ
とができる位置に配している。この結果、積層色フィル
ターの層数あるいは膜厚等を減少させる、さらには、積
層色フィルター無くしても、波長に依存する吸収長別色
信号を選択的にアバランシェ増倍する事が可能、結果、
波長別の先鋭なピークを有する出力信号を得る事が可能
となる．このことは、固体撮像素子上面の平坦化促進に
有効である。また、図９に示すように、基板電圧Ｖsub
８１０を用いて、あらかじめ、増倍時に不要な波長の信
号電荷は基板方向に流し出しておくことにより、よりシ
ャープなＲ、Ｇ、Ｂ等の色情報の増倍検出が可能とな
る。図１０には、それぞれ、青、緑、赤の波長特性にア
バランシェ増倍領域８１４を設定した青用電界分布８１
１、緑用電界分布８１２、赤用電界分布８１３を示す。
（ｂ）、（ｃ）はそれぞれ、アバランシェ増倍領域を
青、緑、赤の各波長領域に設定したものである。（ａ）
の場合は、アバランシェ増倍が行なわれる接合部の位置
（ｐ+層８０１、ｎ+層８０２の接合部分）を特に青の色
情報を持つ波長に対して選択的に増倍を行なうことがで
きる位置に配している。（ｂ）の場合は、アバランシェ
増倍が行なわれる接合部の位置（ｎ+層８０３、ｐ+層８
０４の接合部分）を特に緑の色情報を持つ波長に対して
選択的に増倍を行なうことができる位置に配している。
（ｃ）の場合は、アバランシェ増倍が行なわれる接合部
の位置（ｎ+層８０１、ｐ+層８０２の接合部分）を特に
赤の色情報を持つ波長に対して選択的に増倍を行なうこ
とができる位置に配している。この結果、積層色フィル
ターの層数あるいは膜厚等を減少させる、さらには、積
層色フィルター無くしても、波長に依存する吸収長別色
信号を選択的にアバランシェ増倍する事が可能、結果、
波長別の先鋭なピークを有する出力信号を得る事が可能
となる．このことは、固体撮像素子上面の平坦化促進に
有効である。また、図９に示すように、基板電圧Ｖsub
８１０を用いて、あらかじめ、増倍時に不要な波長の信
号電荷は基板方向に流し出しておくことにより、よりシ
ャープなＲ、Ｇ、Ｂ等の色情報の増倍検出が可能とな
る。図１０には、それぞれ、青、緑、赤の波長特性にア
バランシェ増倍領域８１４を設定した青用電界分布８１
１、緑用電界分布８１２、赤用電界分布８１３を示す。
【００２０】図１１に第４の実施例を示す。図１１は、
第１ポリシリコン９０１および第２ポリシリコン９０２
と第３ポリシリコン９０３との間隔をとり、両者の重な
りをなくしている。
第１ポリシリコン９０１および第２ポリシリコン９０２
と第３ポリシリコン９０３との間隔をとり、両者の重な
りをなくしている。
【００２１】図１２に読み出し電極を兼ねる第１のポリ
シリコン９０１に印加する駆動パルスφV1１００１、第
３のポリシリコンあるいはＩＴＯである透明電極９０３
に印加する駆動パルスφMUL１００２を示す。駆動パル
スφV1１００１は通常のＣＣＤ型固体撮像素子に読み出
し電極に印加する駆動パルスと同等である。増倍用印加
電圧ＶMUL１００６を印加する増倍期間ＴMUL１００５は
蓄積期間ＴSTO１００７の期間中に設定、読み出し期間
中ＴR１００３において、第３のポリシリコンあるいは
ＩＴＯの透明電極９０３には負の電圧であるＶMR１００
８電圧を印加する。
シリコン９０１に印加する駆動パルスφV1１００１、第
３のポリシリコンあるいはＩＴＯである透明電極９０３
に印加する駆動パルスφMUL１００２を示す。駆動パル
スφV1１００１は通常のＣＣＤ型固体撮像素子に読み出
し電極に印加する駆動パルスと同等である。増倍用印加
電圧ＶMUL１００６を印加する増倍期間ＴMUL１００５は
蓄積期間ＴSTO１００７の期間中に設定、読み出し期間
中ＴR１００３において、第３のポリシリコンあるいは
ＩＴＯの透明電極９０３には負の電圧であるＶMR１００
８電圧を印加する。
【００２２】図１３に提案した素子のＡ11−Ａ11'断面
における基板方向のポテンシャル分布を示す。この結
果、φMUL＝ＶMR(V)１１０１時のポテンシャル分布を示
すこととなり、第１のポリシリコン９０１に印加する読
み出し電圧ＶR１００８の低電圧化を促す結果となる。
における基板方向のポテンシャル分布を示す。この結
果、φMUL＝ＶMR(V)１１０１時のポテンシャル分布を示
すこととなり、第１のポリシリコン９０１に印加する読
み出し電圧ＶR１００８の低電圧化を促す結果となる。
【００２３】図１４図には図１１Ｂ11−Ｂ11’線上（界
面付近）に置けるポテンシャル最小値をつないで表した
ポテンシャル分布図である。太線は実施例１２０１、細
線は従来例１２０２を示す。従来例においてはポテンシ
ャル障壁１２０３が存在したため、読み出し時の残留電
荷１２０４が発生したが、実施例１２０１においては、
図１１で提案したように、第１ポリシリコン９０１およ
び第２ポリシリコン９０２と第３ポリシリコン９０３と
の間隔をとり、両者の重なりをなくすことにより、ポテ
ンシャル障壁１２０３をなくし、読み出し時の残留電荷
をなくすことが可能である。また、アバランシェ増倍領
域を規定するｐ+層１０２、１０５を読み出しゲートを
兼ねる第１ポリシリコン４０３から離して設定する事に
より、ｐ +層１０２、１０５により発生するポテンシャ
ル障壁を（ポテンシャルの小さい領域）を読み出しゲー
トを兼ねる第１ポリシリコン４０３から離し、結果、読
み出しゲートに近づくにつれポテンシャルが大きくなる
ように勾配を設け、読み出し時の転送残り（残像）を削
減することも可能である。
面付近）に置けるポテンシャル最小値をつないで表した
ポテンシャル分布図である。太線は実施例１２０１、細
線は従来例１２０２を示す。従来例においてはポテンシ
ャル障壁１２０３が存在したため、読み出し時の残留電
荷１２０４が発生したが、実施例１２０１においては、
図１１で提案したように、第１ポリシリコン９０１およ
び第２ポリシリコン９０２と第３ポリシリコン９０３と
の間隔をとり、両者の重なりをなくすことにより、ポテ
ンシャル障壁１２０３をなくし、読み出し時の残留電荷
をなくすことが可能である。また、アバランシェ増倍領
域を規定するｐ+層１０２、１０５を読み出しゲートを
兼ねる第１ポリシリコン４０３から離して設定する事に
より、ｐ +層１０２、１０５により発生するポテンシャ
ル障壁を（ポテンシャルの小さい領域）を読み出しゲー
トを兼ねる第１ポリシリコン４０３から離し、結果、読
み出しゲートに近づくにつれポテンシャルが大きくなる
ように勾配を設け、読み出し時の転送残り（残像）を削
減することも可能である。
【００２４】図１５に第５の実施例を示す。ｎ+層１３
０１、ｐ+層１３０２の接合面において形成されるアバ
ランシェ増倍領域をｎ+層の一部に設け、上部には凸状
の透明樹脂１３０３を積層、凸状の透明樹脂表面に入射
した光は、アバランシェ増倍領域に集光される、一部で
アバランシェ増倍、その他の領域で縦抜き動作を行な
う。
０１、ｐ+層１３０２の接合面において形成されるアバ
ランシェ増倍領域をｎ+層の一部に設け、上部には凸状
の透明樹脂１３０３を積層、凸状の透明樹脂表面に入射
した光は、アバランシェ増倍領域に集光される、一部で
アバランシェ増倍、その他の領域で縦抜き動作を行な
う。
【００２５】図１６に第６の実施例を示す。凸状に形成
した透明電極材料１４０１をオンチップレンズとしても
使用するものである。
した透明電極材料１４０１をオンチップレンズとしても
使用するものである。
【００２６】図１７図に第７の実施例を示す。光電変換
部周囲に遮光材料を配した場合を示す。たとえば、増倍
利得を１０3−１０4程度に高めた場合、１個のフォトン
に対して１０3−１０4回のアバランシェ増倍時に発生す
るオージェ発光による隣接画素への光クロストークが生
じる。従って、この光クロストークを防ぐために、光電
変換部の周辺に遮光膜を配する必要がある。さらに、図
１７に示すように、遮光膜１５０１、１５０３を設けた
トレンチ溝の少なくとも１つ以上の側面に電荷転送手段
１５０２を設けたことも可能である。
部周囲に遮光材料を配した場合を示す。たとえば、増倍
利得を１０3−１０4程度に高めた場合、１個のフォトン
に対して１０3−１０4回のアバランシェ増倍時に発生す
るオージェ発光による隣接画素への光クロストークが生
じる。従って、この光クロストークを防ぐために、光電
変換部の周辺に遮光膜を配する必要がある。さらに、図
１７に示すように、遮光膜１５０１、１５０３を設けた
トレンチ溝の少なくとも１つ以上の側面に電荷転送手段
１５０２を設けたことも可能である。
【００２７】
【発明の効果】本発明により、固体撮像装置の画素単位
において入射光により発生した電荷をアバランシェを主
現象とした増倍過程を画素単位ごとに行なわせる増倍を
行うことにより、極めて高感度化された固体撮像装置の
実現が可能となる。
において入射光により発生した電荷をアバランシェを主
現象とした増倍過程を画素単位ごとに行なわせる増倍を
行うことにより、極めて高感度化された固体撮像装置の
実現が可能となる。
【００２８】また、本発明により従来のＣＣＤ型固体撮
像素子の特徴である高速電子シャッターモードの実現も
可能である。さらに、光電変換部に透明電極、ポリシリ
コンを積層し、この容量性カップリングを通じて、アバ
ランシェ増倍電圧を印加、さらに逆極性の電圧を読み出
し期間中に印加する事で、読み出しゲートを通じて印加
する電圧に加算する事が可能となるため、アバランシェ
用電源電圧の低下を図ることが可能。また、上記光電変
換部上に積層した透明電極、ポリシリコンにアバランシ
ェ増倍時と逆極性の電圧を印加することにより、読み出
し電圧の低電圧化を図ることも可能である。
像素子の特徴である高速電子シャッターモードの実現も
可能である。さらに、光電変換部に透明電極、ポリシリ
コンを積層し、この容量性カップリングを通じて、アバ
ランシェ増倍電圧を印加、さらに逆極性の電圧を読み出
し期間中に印加する事で、読み出しゲートを通じて印加
する電圧に加算する事が可能となるため、アバランシェ
用電源電圧の低下を図ることが可能。また、上記光電変
換部上に積層した透明電極、ポリシリコンにアバランシ
ェ増倍時と逆極性の電圧を印加することにより、読み出
し電圧の低電圧化を図ることも可能である。
【図１】本発明の実施例における固体撮像装置を構成す
るアバランシェ増倍画素を示す鳥瞰図
るアバランシェ増倍画素を示す鳥瞰図
【図２】アバランシェ増倍画素の不純物濃度分布図
【図３】アバランシェ増倍型固体撮像素子の鳥瞰図
【図４】ＭＯＳ型アバランシェ増倍画素の鳥瞰図
【図５】ＭＯＳ型アバランシェ増倍画素用駆動パルスの
波形図
波形図
【図６】ＭＯＳ型アバランシェ増倍画素の電位分布図
【図７】ＭＯＳ型アバランシェ増倍画素の電界強度分布
図
図
【図８】波長選択型ＭＯＳ型アバランシェ増倍画素の不
純物濃度分布図
純物濃度分布図
【図９】同電位分布図
【図１０】同電界分布図
【図１１】ＭＯＳ型アバランシェ増倍画素鳥瞰図
【図１２】ＭＯＳ型アバランシェ増倍画素用駆動パルス
波形図
波形図
【図１３】ＭＯＳ型アバランシェ増倍画素電位分布図
【図１４】信号電荷転送図
【図１５】オンチップレンズ集光型アバランシェ増倍型
画素図
画素図
【図１６】オンチップレンズ型透明電極図
【図１７】トレンチ遮光型素子図
１０３ 表面ｐ層 １０１、１０４ ｎ+層 １０２、１０５ ｐ+層 １０６ ＶＣＣＤ部 １０９ 酸化膜 １０８ 第２ポリシリコン １０７ 第１ポリシリコン １１０ 転送チャネルｎ層 １１１ 転送チャネルｐ層 １１２ チャネルストッパｐ層 １１３、２０６ ｐウェル層 １１４ 基板ｎ層
Claims (15)
- 【請求項１】半導体基板内の、第１のＰ型と第１のＮ型
半導体の異種接合部において第１の空乏層を形成し、前
記第１の空乏層領域内の一部にアバランシェ増倍が生じ
るに十分な第１の電界強度を形成し、前記第１のＰ型お
よび第１のＮ型半導体により形成される第１の接合面以
外の半導体領域およびその領域周辺には前記第１のＰ型
あるいは第１のＮ型双方の半導体よりも低濃度の同種あ
るいは異種の第１の不純物半導体を形成し、前記第１の
半導体領域およびその領域周辺に形成される第２の空乏
層領域内の最大電界強度はアバランシェ増倍が生じない
電界強度となるよう構成した第１の光電変換部と、前記
第１の空乏層領域内に注入されアバランシェ増倍された
第１の信号電荷の読み出し手段とを備えた固体撮像装
置。 - 【請求項２】第１の光電変換部の半導体内部において表
面からＰＮＰＮ型半導体構造あるいは、ＮＰＮ型半導体
構造をとり、前記第１の接合面を前記第１の光電変換部
の一部に設け、前記第１の光電変換部において、基板Ｎ
層に対し第１の逆バイアス電圧を印加した場合、中間Ｐ
層の電位障壁を表面側Ｎ層のポテンシャル以下となるよ
う２値以上の電圧からなる第１の逆バイアスを印加する
請求項１記載の固体撮像装置。 - 【請求項３】第１の光電変換部の入射光側に第１の絶縁
膜を形成し、第１の絶縁膜上に、第１の電極として透明
電極あるいはポリシリコン電極を積層し、前記第１の電
極に第１の極性を有する電圧を印加し、前記第１の電極
と前記第１の絶縁膜により形成されるカップリング容量
を介して前記第１の光電変換部内に形成される前記第１
の空乏層に電圧を印加し、前記第１の空乏層領域内にお
ける電界強度を制御する請求項１記載の固体撮像装置。 - 【請求項４】第１の電極を光電変換部上に選択的に形成
した請求項２記載の固体撮像装置。 - 【請求項５】第１の電極に第１の極性を有する第１の電
圧を印加、前記第１の空乏層領域内の一部にアバランシ
ェ増倍を行なうに十分な第１の電界を形成、前記第１の
電圧よりも低い電圧、あるいは前記第１の極性と逆極性
の第２の電圧を印加した場合には、前記第１の空乏層領
域内の一部にはアバランシェ増倍を発生するための第１
の電界強度を有する電界が形成されない、請求項２また
は３記載の固体撮像装置。 - 【請求項６】第１の電極に対し、前記第１の空乏層領域
の一部にアバランシェ増倍が生じるに足りる前記第１の
電界強度を形成するための電圧を印加する期間を前記第
１の電荷蓄積期間中における任意の期間に設定すること
により、前記第１の光電変換部における電荷蓄積期間中
の平均増倍利得を制御する請求項２、３、または５記載
の固体撮像装置。 - 【請求項７】第１の空乏層領域を形成する半導体の深さ
方向の不純物分布とそれに伴う前記第１の空乏層領域内
のアバランシェ増倍領域を第１の光電変換部において異
なる深さにおいて形成した請求項１記載の固体撮像装
置。 - 【請求項８】第１の空乏層領域を形成する半導体の深さ
方向の不純物分布とそれに伴う前記第１の空乏層領域内
のアバランシェ増倍領域を異なる深さで、少なくとも１
カ所以上設けた請求項７記載の固体撮像装置。 - 【請求項９】第１の光電変換領域の上面に少なくとも１
層以上のＲ、Ｇ、Ｂ等の色フィルターを積層した請求項
７記載の固体撮像装置。 - 【請求項１０】第１の電極と前記第１の信号電荷の読み
出し手段における第１の読み出し用制御端子間の間隔を
とることにより両者の重なりをなくした構造を持つ請求
項２または３記載の固体撮像装置。 - 【請求項１１】第１の電極に第１の極性をもつ電圧を印
加することにより前記第１の光電変換部内においてアバ
ランシェ増倍を生じるに足る前記第１の電界強度を形
成、前記第１の極性と逆極性の第２の極性をもった電圧
を印加する事により、第１の読み出し手段における前記
第１の読み出し用制御端子下のポテンシャルを前記第１
の光電変換部内のポテンシャルよりも低くする固体撮像
装置の駆動方法。 - 【請求項１２】第１の光電変換部において、前記第１の
Ｐ型半導体と第１のＮ型半導体により形成される第１の
接合面を前記第１の光電変換部において第１の信号電荷
読み出し手段から離れた部分に形成し、それにより、前
記第１の光電変換部内のポテンシャル-ウェルを前記第
１の信号読み出し手段方向に向かって低く勾配を持たせ
た請求項１、２、または３記載の固体撮像装置。 - 【請求項１３】第１の接合面を前記第１の光電変換部の
一部に設け、上部に積層した遮光材料の一部に設けた第
１の開口部を前記第１の接合面の上部に設けた請求項１
記載の固体撮像装置。 - 【請求項１４】第１の接合面を前記第１の光電変換部の
一部に設け、上部に積層した遮光材料の一部に第１の開
口部を設け、さらに上部に第１の凸状の透明樹脂を形成
し、前記第１の凸状の透明樹脂表面に入射した光が集光
される集光領域の少なくとも一部を前記第１の接合面内
に設定した請求項１２記載の固体撮像装置。 - 【請求項１５】第１の光電変換部の第１の接合面上にお
いて、第１の電極の材料を凸状に形成した請求項第２、
３、５、６、または１０記載の固体撮像装置。
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|---|---|---|---|
| JP4140224A JPH05335549A (ja) | 1992-06-01 | 1992-06-01 | 固体撮像装置およびその駆動方法 |
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| Application Number | Priority Date | Filing Date | Title |
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