JP7428153B2

JP7428153B2 - 受光素子

Info

Publication number: JP7428153B2
Application number: JP2021022449A
Authority: JP
Inventors: 成雅副島; 雅人樹神; 栄子石井
Original assignee: Toyota Central R&D Labs Inc
Current assignee: Toyota Central R&D Labs Inc
Priority date: 2021-02-16
Filing date: 2021-02-16
Publication date: 2024-02-06
Anticipated expiration: 2041-02-16
Also published as: JP2022124677A

Description

本明細書が開示する技術は、受光素子に関する。

非特許文献１に開示されているような、シリコン（Ｓｉ）上に受光膜であるゲルマニウム（Ｇｅ）が積層された、横型アバランシェフォトダイオードが知られている。このフォトダイオードでは、シリコンのＰＮ接合によってアバランシェ領域が形成されている。また、Ｐ型シリコン上にゲルマニウムの受光膜が直接に形成されている。

NICHOLAS J. D. MARTINEZ et al.，" Single photon detection in a waveguide-coupled Ge-on-Si lateral avalanche photodiode"， Vol. 25, No. 14，10 Jul 2017, OPTICS EXPRESS 16130

素子を小型化するためや、アバランシェ領域の増倍率を大きくするために、受光膜が形成されている受光部とアバランシェ領域とを接近させて配置することが好ましい。しかし受光部とアバランシェ領域とを接近させると、逆バイアス電圧を印加したときに、受光部から広がる空乏層がアバランシェ領域に接触してしまう場合がある。パンチスルーが発生し、フォトダイオードが機能しなくなってしまう。

本明細書が開示する受光素子は、第１のＰ型領域および第２のＰ型領域および第１のＮ型領域が形成されているＮ型シリコン基板と、Ｐ型ナローギャップ半導体層と、第１電極と、第２電極と、を備えている。第１のＰ型領域は、Ｎ型シリコン基板の表層部に配置されている。第１のＮ型領域は、Ｎ型シリコン基板の表層部に配置されるとともに第１のＰ型領域とは離れて配置されている。第２のＰ型領域は、第１のＮ型領域をＮ型シリコン基板から隔離するように第１のＮ型領域の側面および底面を覆って配置されている。第２のＰ型領域は、第１のＰ型領域から離れて配置されている。Ｐ型ナローギャップ半導体層はＮ型シリコン基板の上方に配置されている。Ｐ型ナローギャップ半導体層の下面の少なくとも一部が、第１のＰ型領域の表面およびＮ型のシリコン基板の表面の両方に接している。第１電極は、第１のＰ型領域の一部またはＰ型ナローギャップ半導体層の一部に接続している。第２電極は、第１のＮ型領域の一部に接続している。Ｎ型シリコン基板に配置されているとともに第１のＰ型領域と第２のＰ型領域との間に配置されている特定領域であって、空乏層の広がりを抑制する特定領域を備えている。

第１電極および第２電極に逆バイアス電圧を印加したときに、第１のＰ型領域からＮ型シリコン基板中に広がる空乏層を、特定領域によって抑制することができる。第１のＰ型領域から伸びた空乏層が第２のＰ型領域に到達してしまうこと（パンチスルーの発生）を防止することができる。パンチスルーを抑制しながら、第１のＰ型領域と第２のＰ型領域とを近接配置できるため、素子の小型化や増倍率の向上を図ることが可能となる。

特定領域は第２のＮ型領域を備えていてもよい。第２のＮ型領域の不純物濃度は、Ｎ型シリコン基板の不純物濃度よりも高くてもよい。効果の詳細は実施例で説明する。

第２のＮ型領域は、第１のＰ型領域および第２のＰ型領域から離れて配置されていてもよい。第２のＮ型領域と第２のＰ型領域との距離は、第２のＮ型領域と第１のＰ型領域との距離よりも小さくてもよい。第２のＮ型領域は、Ｎ型シリコン基板の表面に表出していてもよい。効果の詳細は実施例で説明する。

第２のＮ型領域は、第１のＰ型領域および第２のＰ型領域に接していてもよい。効果の詳細は実施例で説明する。

特定領域は絶縁体を備えていてもよい。効果の詳細は実施例で説明する。

特定領域は第１のＰ型領域および第２のＰ型領域の少なくとも一方と接していてもよい。効果の詳細は実施例で説明する。

Ｎ型シリコン基板を垂直上方からみたときに、特定領域は溝形状を有していてもよい。特定領域は、Ｐ型ナローギャップ半導体層と第２のＰ型領域との対向している領域に、Ｐ型ナローギャップ半導体層と第２のＰ型領域とを分離するように配置されていてもよい。効果の詳細は実施例で説明する。

第１のＰ型領域とＮ型シリコン基板との間の第１の静電容量、および、Ｐ型ナローギャップ半導体層とＮ型シリコン基板との間の第２の静電容量の合成容量は、第２のＰ型領域と第１のＮ型領域との間の第３の静電容量よりも大きくてもよい。効果の詳細は実施例で説明する。

第１の静電容量は第２の静電容量よりも大きくてもよい。効果の詳細は実施例で説明する。

Ｎ型シリコン基板の垂直上方視において、Ｐ型ナローギャップ半導体層の下面とＮ型のシリコン基板の表面との接合面積は、Ｐ型ナローギャップ半導体層の上面の面積よりも小さくてもよい。効果の詳細は実施例で説明する。

Ｎ型シリコン基板の垂直上方視において、第１のＮ型領域の面積は、第１のＰ型領域の面積よりも小さくてもよい。効果の詳細は実施例で説明する。

実施例１に係る受光素子１の上面図および断面図である。受光素子１における電流経路ＣＰを示す図である。比較例の受光素子１００の電気特性シミュレーション図である。比較例の受光素子１００の断面拡大図である。実施例１の受光素子１の電気特性シミュレーション図である。実施例１の受光素子１の断面拡大図である。電圧Ｖ２の上限電圧ＵＶのシミュレーション結果である。実施例２に係る受光素子１ａの上面図および断面図である。実施例２の受光素子１ａの電気特性シミュレーション図である。実施例２の受光素子１ａの断面拡大図である。変形例における第２Ｎ型領域１４の配置態様を示す図である。変形例における絶縁領域１４ａの配置態様を示す図である。変形例における第２Ｎ型領域１４ｂの配置態様を示す図である。

（受光素子１の構造）
図１（Ａ）に、受光素子１の上面図を示す。図１（Ｂ）に、図１（Ａ）のＢ－Ｂ線における断面図を示す。受光素子１は、シリコン基板を用いて作成されたデバイスである。受光素子１は、ゲルマニウム層３０を受光膜とした、ヘテロ接合フォトダイオードである。受光素子１は、Ｎ型シリコン基板１０、絶縁層２０、パッシベーション層２５、ゲルマニウム層３０、第１電極４０、第２電極５０、を備える。Ｎ型シリコン基板１０は、第１Ｐ型領域１１、第２Ｐ型領域１２、第１Ｎ型領域１３、第２Ｎ型領域１４、を備える。図１（Ａ）の上面図では、第１Ｐ型領域１１および第１Ｎ型領域１３を点線で示している。

絶縁層２０は、Ｎ型シリコン基板１０の表面に配置されている。Ｎ型シリコン基板１０の上方には、絶縁層２０を介して、ゲルマニウム層３０が配置されている。絶縁層２０は酸化シリコンである。絶縁層２０の膜厚Ｔ１は、１マイクロメートル以下である。パッシベーション層２５は、受光素子１の表面を保護するように配置されている。パッシベーション層２５は、ゲルマニウム層３０で吸収される波長の光を透過する絶縁体であればよい。本実施例では、パッシベーション層２５は酸化シリコンである。絶縁層２０は、第１開口部２１、第２開口部２２、第１電極開口部２３、第２電極開口部２４を備えている。図１（Ａ）の上面図では、第１開口部２１および第２開口部２２に対応する領域を、点線およびグレーの塗りつぶしで示している。

第１開口部２１は、ゲルマニウム層３０の中央近傍に配置されている。図１（Ｂ）に示すように、ゲルマニウム層３０は、絶縁層２０の表面、第１開口部２１の内部、第２開口部２２の内部、に配置されている。図１（Ａ）に示すように、ゲルマニウム層３０は、第１開口部２１を中心とした円形状である。第１開口部２１の内部に配置されているゲルマニウム層３０は、第１開口部２１の底部において、Ｎ型シリコン基板１０とヘテロＰＮ接合領域Ｒ１を形成している。第２開口部２２は、第１開口部２１の周囲を取り囲むトレンチ形状である。第２開口部２２の内部に配置されているゲルマニウム層３０は、第１Ｐ型領域１１の表面と接合している。これにより、ゲルマニウム層３０は、コンタクト領域として機能する第１Ｐ型領域１１を介して、第１電極４０に電気的に接続されている。換言すると、ゲルマニウム層３０の下面の一部が、Ｎ型シリコン基板１０の表面および第１Ｐ型領域１１の表面の両方に接している。

ゲルマニウム層３０は真性半導体である。しかしゲルマニウムは、不純物が添加されていなくても、格子欠陥がアクセプタとして働く。そして、シリコンとゲルマニウムの格子不整合に起因して、ゲルマニウムの欠陥密度は高い。よってゲルマニウム層３０は、ホール密度が１０^１７ｃｍ^－３後半から１０^１８ｃｍ^－３台の、高濃度のＰ型半導体として機能する。従ってヘテロＰＮ接合領域Ｒ１は、ＰＮダイオードとして機能する。

Ｎ型シリコン基板１０を垂直上方から見たときに、ヘテロＰＮ接合領域Ｒ１の面積Ａ１は、絶縁層２０の表面に配置されているゲルマニウム層３０の面積Ａ２よりも小さい。これにより図１（Ｂ）に示すように、ゲルマニウム層３０の断面形状が、略「Ｔ字」形状となっている。リーク電流密度はヘテロ接合面積に依存するため、ヘテロＰＮ接合領域Ｒ１の面積Ａ１を小さくすることにより、リーク電流を低減することができる。また、受光膜の面積Ａ２をヘテロＰＮ接合領域Ｒ１の面積Ａ１に比して大きくすることで、感度の低下を抑制することができる。なお、面積Ａ１の値は、リーク電流の許容値に応じて適宜定めることができる。

ゲルマニウム層３０は、少なくともヘテロＰＮ接合領域Ｒ１近傍において、単結晶である。これにより、多結晶ゲルマニウムでヘテロＰＮ接合を形成する場合に比して、リーク電流を抑制できるため、受光素子１の特性を高めることができる。

ゲルマニウム層３０の膜厚Ｔ２は、厚いほど受光効率が高くなるが、素子を作成する際の段差が大きくなり配線の段切れ問題を起こしやすくなる。従って、受光効率と配線の信頼性とのバランスを考慮して、膜厚Ｔ２を定めればよい。本実施形態では、膜厚Ｔ２は１マイクロメートル程度とした。

Ｎ型シリコン基板１０の不純物はリンであり、その濃度は１×１０^１５ｃｍ^－３である。Ｎ型シリコン基板１０の表層部には、第１Ｐ型領域１１、第２Ｐ型領域１２、第１Ｎ型領域１３、第２Ｎ型領域１４、が形成されている。第１Ｐ型領域１１の不純物はボロンであり、その濃度は１×１０^２０ｃｍ^－３である。第１Ｐ型領域１１は、Ｎ型シリコン基板１０によってヘテロＰＮ接合領域Ｒ１から隔てられている。Ｎ型シリコン基板１０を垂直上方（＋Ｚ方向）から見たときに、第１Ｐ型領域１１は、第１開口部２１の周囲を取り囲むように配置されている。第１電極４０は、第１電極開口部２３を介して第１Ｐ型領域１１の一部と接続している。第１電極４０はアルミニウム（Ａｌ）であり、第１Ｐ型領域１１とオーミック接触している。

第１Ｎ型領域１３は、Ｎ型不純物濃度がＮ型シリコン基板１０よりも高い領域である。第１Ｎ型領域１３の不純物はリンまたはヒ素である。第１Ｎ型領域１３の不純物濃度は第２Ｐ型領域１２の不純物濃度よりも高く、１×１０^１９ｃｍ^－３以上が妥当である。第１Ｎ型領域１３は、イオン注入により形成してもよい。図１（Ａ）に示すように、Ｎ型シリコン基板１０を垂直上方（＋Ｚ方向）から見たときに、第１Ｎ型領域１３の面積（点線の円の面積）は、第１Ｐ型領域１１の面積（第１Ｐ型領域１１を示す点線で囲われた領域の面積）よりも小さい。

第２Ｐ型領域１２は、第１Ｎ型領域１３を第１Ｐ型領域１１およびＮ型シリコン基板１０から隔離するように、第１Ｎ型領域１３の側面および底面を覆って形成されている。第２Ｐ型領域１２は、第１Ｐ型領域１１とは離れて形成されている。第２Ｐ型領域１２の不純物はボロンであり、その濃度は１×１０^１８ｃｍ^－３である。第２電極５０は、第２電極開口部２４を介して第１Ｎ型領域１３の一部と接続している。第２電極５０はアルミニウム（Ａｌ）であり、第１Ｎ型領域１３とオーミック接触している。

第２Ｎ型領域１４は、後述するように、第１Ｐ型領域１１からＮ型シリコン基板１０内に伸びた空乏層の広がりを抑制するための部位である。第２Ｎ型領域１４は、Ｎ型不純物濃度がＮ型シリコン基板１０よりも高い領域である。第２Ｎ型領域１４の不純物はリンまたはヒ素であり、その濃度は１×１０^１７ｃｍ^－３である。第２Ｎ型領域１４は、イオン注入により形成してもよい。

第２Ｎ型領域１４は、Ｎ型シリコン基板１０の表面に表出している。換言すると、第２Ｎ型領域１４は、Ｎ型シリコン基板１０の表面に形成されている。第２Ｎ型領域１４は、第１Ｐ型領域１１と第２Ｐ型領域１２との間に配置されているとともに、第１Ｐ型領域１１および第２Ｐ型領域１２から離れて配置されている。第２Ｎ型領域１４と第２Ｐ型領域１２との距離Ｄ２は、第２Ｎ型領域１４と第１Ｐ型領域１１との距離Ｄ１よりも小さい。

図１（Ａ）に示すように、Ｎ型シリコン基板１０を垂直上方（＋Ｚ方向）から見たときに、第２Ｎ型領域１４は、第２Ｐ型領域１２を取り囲む溝形状を有している。換言すると、第２Ｐ型領域１２は、ゲルマニウム層３０と第２Ｐ型領域１２との対向している領域に、ゲルマニウム層３０と第２Ｐ型領域１２とを分離するように配置されている。

（静電容量および電流経路の説明）
第１Ｐ型領域１１とＮ型シリコン基板１０との間には、静電容量Ｃ１が存在する。ゲルマニウム層３０とＮ型シリコン基板１０との間には、静電容量Ｃ２が存在する。第２Ｐ型領域１２と第１Ｎ型領域１３との間には、静電容量Ｃ３が存在する。図１（Ｂ）には、これらの静電容量Ｃ１～Ｃ３を点線で示している。静電容量Ｃ１が静電容量Ｃ２よりも大きい関係が成立している。これは、第１Ｐ型領域１１の面積（図１（Ａ）において、第１Ｐ型領域１１を示す点線で囲われた領域の面積）が、ヘテロＰＮ接合領域Ｒ１の面積（図１（Ａ）において、第１開口部２１に対応するグレーの塗りつぶし領域の面積）に比して大きいためである。

また、第１Ｐ型領域１１とゲルマニウム層３０はともにＰ型であり同電位となる。よって、静電容量Ｃ１と静電容量Ｃ２とは、電流経路に並列に配置されていることになるため、両者を合成して合成容量ＣＣにすることができる。そして合成容量ＣＣが、静電容量Ｃ３よりも大きい関係が成立している。この関係は、第１Ｎ型領域１３の面積（図１（Ａ）の点線の円の面積）を、第１Ｐ型領域１１の面積に比して十分に小さくすることで成立させることができる。なお、受光素子１は横型の素子であるため、第１Ｐ型領域１１やゲルマニウム層３０の面積とは無関係に、第１Ｎ型領域１３の面積を小さく設計することが可能である。

図２に、受光素子１における電流経路ＣＰを示す。電流経路ＣＰは、第１電極４０から、第１Ｐ型領域１１、ゲルマニウム層３０（光吸収層）、Ｎ型シリコン基板１０、第２Ｐ型領域１２、第１Ｎ型領域１３をこの順に経由して第２電極５０へ至る経路である。そして電流経路ＣＰ上には、前述した合成容量ＣＣおよび静電容量Ｃ３が直列に存在している。

（実施例１の受光素子１の動作）
図１に示す実施例１の受光素子１に、逆バイアス電圧が印加された場合における動作を説明する。なお、第１電極４０に対して正の電圧を第２電極５０に印加した場合に、逆バイアス電圧となる。すなわち、ヘテロＰＮ接合領域Ｒ１に対する逆バイアス電圧である。

図２で前述したように、電流経路ＣＰ上には、合成容量ＣＣおよび静電容量Ｃ３が直列に存在している。よって、第１電極４０と第２電極５０との間に印加された逆バイアス電圧は、合成容量ＣＣと静電容量Ｃ３とで分圧される。そして前述したように、合成容量ＣＣは静電容量Ｃ３よりも大きい。よって、容量の低い静電容量Ｃ３の側に、逆バイアス電圧の大部分が印加される。すなわち、第２Ｐ型領域１２と第１Ｎ型領域１３との接合部に、優先的に逆バイアス電圧を印加することができる。

これにより、第１の効果として、第２Ｐ型領域１２と第１Ｎ型領域１３との接合部の近傍に形成される電位障壁を選択的に引き下げることができる。よって、光照射によりゲルマニウム層３０で発生した電子を、第２電極５０側へ移動可能にすることができる。第２の効果として、第２Ｐ型領域１２と第１Ｎ型領域１３との接合部に優先的に逆バイアス電圧を印加できる。従って、従来の受光素子（ゲルマニウムとＰ型シリコンとの間にＮ型シリコンが挿入されていない素子）に比して低い逆バイアス電圧で、第２Ｐ型領域１２と第１Ｎ型領域１３との接合部に高電界領域を発生させることができる。アバランシェ増幅を発生させるために必要な逆バイアス電圧の値を、引き下げることができる。

（第２Ｎ型領域１４の効果）
まず、比較例の受光素子１００について説明する。比較例の受光素子１００は、第２Ｎ型領域１４を備えない点を除けば、実施例１の受光素子１と同一構造を有している。図３に、比較例の受光素子１００における電気特性シミュレーション図を示す。また図４に、比較例の受光素子１００における、第１Ｐ型領域１１および第２Ｐ型領域１２近傍の断面拡大図を示す。図３の電気特性シミュレーション図では、横軸は第２電極５０に印加する電圧Ｖ２を示し、縦軸は第２電極５０に流れる電流Ｉ２を示している。暗電流ＤＣ０は、光入力がない場合のノイズ電流である。明電流ＬＣ０は、ある光入力がある場合の検出電流である。暗電流ＤＣ０と明電流ＬＣ０との差がＳ／Ｎ比である。Ｓ／Ｎ比が高いほど検出感度を高めることができる。

比較例の受光素子１００では、電圧Ｖ２が１０［Ｖ］よりも高くなると暗電流ＤＣ０が上昇し始める。そして電圧Ｖ２が１８［Ｖ］以上となると、暗電流ＤＣ０が明電流ＬＣ０と同程度となり、フォトダイオードとして機能しない。すなわち、比較例の受光素子１００が安定して動作する電圧Ｖ２の範囲ＶＲ０は、６～１０［Ｖ］程度である。

一方、図５に、実施例１の受光素子１における電気特性シミュレーション図を示す。図６に、実施例１の受光素子１における、第１Ｐ型領域１１および第２Ｐ型領域１２近傍の断面拡大図を示す。図５および図６の内容は、前述した図３および図４の内容と同様である。実施例１の受光素子１では、電圧Ｖ２が約２８［Ｖ］で受光素子１がブレークダウンする。そしてブレークダウン電圧まで、暗電流ＤＣ１の上昇が抑制され、十分なＳ／Ｎ比が確保される。すなわち、実施例１の受光素子１が安定して動作する電圧Ｖ２の範囲ＶＲ１は、６～２８［Ｖ］であり、比較例の範囲ＶＲ０に比して十分に広くすることができる。

第２Ｎ型領域１４を備えることで、安定動作する電圧範囲を広げることができるモデルを説明する。図４では、比較例の受光素子１００において、第２電極５０に２０［Ｖ］の電圧Ｖ２を印加した場合の空乏層ＤＬ０の広がりを示している。２０［Ｖ］の電圧Ｖ２は、図３の領域ＶＡ０に示すように、暗電流ＤＣ０が明電流ＬＣ０と同程度まで上昇してしまう電圧値である。このとき、第１Ｐ型領域１１から伸びた空乏層ＤＬ０が第２Ｐ型領域１２に到達している（領域ＡＡ０参照）。よってパンチスルーが発生し、第１Ｐ型領域１１から第２Ｐ型領域１２へ電子電流が直接流れる。受光部のゲルマニウム層３０で生成された電子による電流（明電流）より、第１Ｐ型領域１１から第２Ｐ型領域１２に流れる電子電流（暗電流）の方が支配的となり、電流Ｉ２は光強度に依存しなくなってしまう。すなわちフォトダイオードとして機能しない。

一方、図６では、実施例１の受光素子１において、第２電極５０に２０［Ｖ］の電圧Ｖ２を印加した場合の空乏層ＤＬ１の広がりを示している。第２Ｎ型領域１４によって、第１Ｐ型領域１１からＮ型シリコン基板１０内に伸びた空乏層ＤＬ１が、第２Ｐ型領域１２に到達することが防止されている。パンチスルーの発生を防止できるため、第１Ｐ型領域１１から第２Ｐ型領域１２に流れる電子電流（暗電流）を抑制できる。ゲルマニウム層３０で生成された電子による電流（明電流）を支配的とすることができる（図５、領域ＶＡ１参照）。従って、安定して動作する電圧Ｖ２の範囲ＶＲ１を広げることが可能となる。

また、第２Ｎ型領域１４と第２Ｐ型領域１２との距離Ｄ２は、第２Ｎ型領域１４と第１Ｐ型領域１１との距離Ｄ１よりも小さい。距離Ｄ２を距離Ｄ１よりも小さくするほど、第２Ｎ型領域１４を第２Ｐ型領域１２に近づけることができるため、第２Ｐ型領域１２の電界を高くすることができる。第２Ｐ型領域１２と第１Ｎ型領域１３との接合部に高電界領域を発生させることができるため、アバランシェ増幅を発生させやすくすることが可能となる。

（第２Ｎ型領域１４の不純物の濃度範囲）
図７に、実施例１の受光素子１において、第２Ｎ型領域１４の不純物濃度を変化させた場合における、電圧Ｖ２の上限電圧ＵＶのシミュレーション結果を示す。図７の横軸は、第２Ｎ型領域１４の不純物濃度である。縦軸は、第２電極５０に印加される電圧Ｖ２の上限電圧ＵＶである。電圧Ｖ２が上限電圧ＵＶ以下であれば、受光素子１がフォトダイオードとして機能することが可能であるため、上限電圧ＵＶは高いことが好ましい。
また図７では、第１Ｐ型領域１１の不純物濃度が１×１０^２０ｃｍ^－３であり、第２Ｐ型領域１２の不純物濃度が１×１０^１８ｃｍ^－３であり、Ｎ型シリコン基板１０の不純物濃度が１×１０^１５ｃｍ^－３である場合を説明している。点Ｐ０は、第２Ｎ型領域１４を形成していない場合の基準上限電圧ＲＵＶを示している。

図７に示すように、点Ｐ１～Ｐ６まで不純物濃度を変化させて上限電圧ＵＶを求めた。何れの測定点においても、上限電圧ＵＶを、基準上限電圧ＲＵＶよりも高くすることができることが分かる。そして、点Ｐ０と点Ｐ６の間の点Ｐ３（不純物濃度＝１×１０^１７ｃｍ^－３）において、上限電圧ＵＶのピーク値をとることが分かる。点Ｐ０の不純物濃度（１×１０^１５ｃｍ^－３）は、Ｎ型シリコン基板１０の不純物濃度と同一である。また点Ｐ６の不純物濃度（１．５×１０^２０ｃｍ^－３）は、第１Ｐ型領域１１の不純物濃度とほぼ同じである。すなわち、第２Ｎ型領域１４の不純物濃度を、Ｎ型シリコン基板１０の不純物濃度よりも高く、第１Ｐ型領域１１の不純物濃度よりも低い範囲内の濃度とすることで、上限電圧ＵＶを高めることができることが分かる。

（受光素子１ａの構造）
実施例２に係る受光素子１ａ（図８）は、実施例１に係る受光素子１（図１）の第２Ｎ型領域１４を、絶縁領域１４ａに変更した構造を備えている。共通する部位には同一の符号を付すことで、説明を省略する。

絶縁領域１４ａは、Ｎ型シリコン基板１０に形成されたトレンチに、絶縁体が埋め込まれている構造を備えている。絶縁体は、例えば酸化シリコンであってもよい。絶縁領域１４ａは、Ｎ型シリコン基板１０の表面に表出している。絶縁領域１４ａは、第１Ｐ型領域１１と第２Ｐ型領域１２との間に配置されているとともに、第１Ｐ型領域１１および第２Ｐ型領域１２から離れて配置されている。

図８（Ａ）に示すように、Ｎ型シリコン基板１０を垂直上方（＋Ｚ方向）から見たときに、絶縁領域１４ａは、第２Ｐ型領域１２を取り囲む溝形状を有している。換言すると、絶縁領域１４ａは、ゲルマニウム層３０と第２Ｐ型領域１２との対向している領域に、ゲルマニウム層３０と第２Ｐ型領域１２とを分離するように配置されている。絶縁領域１４ａは、他のパターン（例：アライメントマーク）を形成するときに、同時に形成することができる。

（絶縁領域１４ａの効果）
図９に、実施例２の受光素子１ａにおける電気特性シミュレーション図を示す。図１０に、実施例２の受光素子１ａにおける、第１Ｐ型領域１１および第２Ｐ型領域１２近傍の断面拡大図を示す。図９および図１０の内容は、前述した図５および図６の内容と同様である。実施例２の受光素子１ａでは、電圧Ｖ２が２０［Ｖ］よりも高くなると暗電流ＤＣ１ａが上昇し始める。そして電圧Ｖ２が２８［Ｖ］以上となると、暗電流ＤＣ１ａが明電流ＬＣ１ａと同程度となり、フォトダイオードとして機能しない。すなわち、実施例２の受光素子１ａが安定して動作する電圧Ｖ２の範囲ＶＲ１ａは、６～２０［Ｖ］であり、比較例の範囲ＶＲ０（図３）に比して十分に広くすることができる。

絶縁領域１４ａを備えることで、安定動作する電圧範囲を広げることができるモデルを説明する。図１０では、実施例２の受光素子１ａにおいて、第２電極５０に２０［Ｖ］の電圧Ｖ２を印加した場合の空乏層ＤＬ１ａの広がりを示している。絶縁領域１４ａによって、第１Ｐ型領域１１からＮ型シリコン基板１０内に伸びた空乏層ＤＬ１が、第２Ｐ型領域１２に到達することが防止されている（領域ＡＡ１参照）。パンチスルーの発生を防止できるため、第１Ｐ型領域１１から第２Ｐ型領域１２に流れる電子電流（暗電流）を抑制できる。

なお、絶縁領域１４ａが深くなるほど、パンチスルーの発生を抑制する効果が高くなり、動作上限電圧を高めることができる。よって絶縁領域１４ａの深さは深いことが好ましい。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

（変形例）
実施例１の受光素子１において、第１Ｐ型領域１１および第２Ｐ型領域１２に対する第２Ｎ型領域１４の配置態様は、様々であってよい。例えば図１１に示すように、第２Ｎ型領域１４は、第１Ｐ型領域１１および第２Ｐ型領域１２に接するように配置されていてもよい。

実施例２の受光素子１ａにおいて、第１Ｐ型領域１１および第２Ｐ型領域１２に対する絶縁領域１４ａの配置態様は、様々であってよい。例えば図１２に示すように、絶縁領域１４ａは、第２Ｐ型領域１２に接するように配置されていてもよい。また逆に、絶縁領域１４ａは、第１Ｐ型領域１１に接するように配置されていてもよい。

実施例２の受光素子１ａにおいて、絶縁領域１４ａの構造は様々であってよい。例えば絶縁領域１４ａは、ＬＯＣＯＳ（Local Oxidation of Silicon）法で形成された構造でもよい。

第２Ｎ型領域１４（図１（Ａ））や絶縁領域１４ａ（図８（Ａ））の配置態様は、第２Ｐ型領域１２を取り囲む溝形状に限られない。ゲルマニウム層３０と第２Ｐ型領域１２とを分離できる配置態様であれば、何れの態様であってもよい。例えば、第１Ｐ型領域１１を取り囲む溝形状であってもよい。また図１３の第２Ｎ型領域１４ｂに示すように、第２Ｐ型領域１２や第１Ｐ型領域１１を取り囲むことなく、ゲルマニウム層３０と第２Ｐ型領域１２との対向している領域に配置されてもよい。

本実施例における第１電極４０の形状は一例である。第１電極４０は、ゲルマニウム層３０と電気的に接続されていれば、その形状や配置は任意に設定できる。例えば、第１電極４０がゲルマニウム層３０の外周に接続している形態であってもよい。

絶縁層２０や絶縁領域１４ａは酸化シリコンに限られず、他の絶縁体を使用可能である。

シリコン基板の垂直上方視におけるゲルマニウム層、第１電極４０、第２電極５０の形状は、円形に限られず、様々な形状であってよい。受光素子１（図１）や受光素子１ａ（図８）に示す上面図や断面図の構成は一例であり、この形態に限られない。また図５、図７、図９などにおける電圧値は一例である。

ゲルマニウム層３０は、Ｐ型ナローギャップ半導体層の一例である。第２Ｎ型領域１４、絶縁領域１４ａは、特定領域の一例である。

１、１ａ：受光素子１０：Ｎ型シリコン基板１１：第１Ｐ型領域１２：第１Ｐ型領域１３：第１Ｎ型領域１４：第２Ｎ型領域１４ａ：絶縁領域４０：第１電極５０：第２電極Ｃ１～Ｃ３：静電容量ＣＣ：合成容量Ｒ１：ヘテロＰＮ接合領域

Claims

第１のＰ型領域および第２のＰ型領域および第１のＮ型領域が形成されているＮ型シリコン基板と、Ｐ型ナローギャップ半導体層と、第１電極と、第２電極と、を備える受光素子であって、
前記第１のＰ型領域は、前記Ｎ型シリコン基板の表層部に配置されており、
前記第１のＮ型領域は、前記Ｎ型シリコン基板の表層部に配置されるとともに前記第１のＰ型領域とは離れて配置されており、
前記第２のＰ型領域は、前記第１のＮ型領域を前記Ｎ型シリコン基板から隔離するように前記第１のＮ型領域の側面および底面を覆って配置されており、
前記第２のＰ型領域は、前記第１のＰ型領域から離れて配置されており、
前記Ｐ型ナローギャップ半導体層は前記Ｎ型シリコン基板の上方に配置されており、
前記Ｐ型ナローギャップ半導体層の下面の少なくとも一部が、前記第１のＰ型領域の表面および前記Ｎ型のシリコン基板の表面の両方に接しており、
前記第１電極は、前記第１のＰ型領域の一部または前記Ｐ型ナローギャップ半導体層の一部に接続しており、
前記第２電極は、前記第１のＮ型領域の一部に接続しており、
前記Ｎ型シリコン基板に配置されているとともに前記第１のＰ型領域と前記第２のＰ型領域との間に配置されている特定領域であって、空乏層の広がりを抑制する前記特定領域を備えている、
受光素子。
前記特定領域は第２のＮ型領域を備えており、
前記第２のＮ型領域の不純物濃度は、前記Ｎ型シリコン基板の不純物濃度よりも高い、請求項１に記載の受光素子。
前記第２のＮ型領域は、前記Ｎ型シリコン基板の表面に表出している、請求項２に記載の受光素子。
前記第２のＮ型領域は、前記第１のＰ型領域および前記第２のＰ型領域から離れて配置されており、
前記第２のＮ型領域と前記第２のＰ型領域との距離は、前記第２のＮ型領域と前記第１のＰ型領域との距離よりも小さい、請求項２または３に記載の受光素子。
前記第２のＮ型領域は、前記第１のＰ型領域および前記第２のＰ型領域に接している、請求項２または３に記載の受光素子。
前記特定領域は絶縁体を備えている、請求項１に記載の受光素子。
前記特定領域は前記第１のＰ型領域および前記第２のＰ型領域の少なくとも一方と接している、請求項６に記載の受光素子。
前記Ｎ型シリコン基板を垂直上方からみたときに、前記特定領域は溝形状を有しており、
前記特定領域は、前記Ｐ型ナローギャップ半導体層と前記第２のＰ型領域との対向している領域に、前記Ｐ型ナローギャップ半導体層と前記第２のＰ型領域とを分離するように配置されている、請求項１～７の何れか１項に記載の受光素子。
前記第１のＰ型領域と前記Ｎ型シリコン基板との間の第１の静電容量、および、前記Ｐ型ナローギャップ半導体層と前記Ｎ型シリコン基板との間の第２の静電容量の合成容量は、前記第２のＰ型領域と前記第１のＮ型領域との間の第３の静電容量よりも大きい、請求項１～８の何れか１項に記載の受光素子。
前記第１の静電容量は前記第２の静電容量よりも大きい、請求項９に記載の受光素子。
前記Ｎ型シリコン基板の垂直上方視において、前記Ｐ型ナローギャップ半導体層の下面と前記Ｎ型のシリコン基板の表面との接合面積は、前記Ｐ型ナローギャップ半導体層の上面の面積よりも小さい、請求項１～１０の何れか１項に記載の受光素子。
前記Ｎ型シリコン基板の垂直上方視において、前記第１のＮ型領域の面積は、前記第１のＰ型領域の面積よりも小さい、請求項１～１１の何れか１項に記載の受光素子。