JP2970774B2 - 半導体デバイス - Google Patents
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- 230000000903 blocking effect Effects 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 6
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- 239000000969 carrier Substances 0.000 description 2
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- 239000002131 composite material Substances 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、弱ドーピングされた中間領域と、それに接
続されて強ドーピングされた第１の導電形の外側領域
と、この外側領域と外側領域内に配設され半導体基体の
表面に隣接する第２の導電形の領域との間の短絡部とを
備えた半導体基体を有する半導体デバイスに関する。
続されて強ドーピングされた第１の導電形の外側領域
と、この外側領域と外側領域内に配設され半導体基体の
表面に隣接する第２の導電形の領域との間の短絡部とを
備えた半導体基体を有する半導体デバイスに関する。
このような短絡部はサイリスタの機能にとってはしば
しば無くてはならないものである。対称形サイリスタに
おいては短絡部はカソード側に配設され、GTOサイリス
タにおいては短絡部はアノード側に配設される。カソー
ド側短絡はパワーダイオードとも関連して述べられてい
る（ドイツ連邦共和国特許第2506102号明細書および刊
行物“エレクトロニクス、コンピュータおよび電気通信
における日本年報（Japan Annuals Rewiews in Ele
ctronics,Computers and telecommunications）第13
巻、1984年、第75頁〜第87頁”）。
しば無くてはならないものである。対称形サイリスタに
おいては短絡部はカソード側に配設され、GTOサイリス
タにおいては短絡部はアノード側に配設される。カソー
ド側短絡はパワーダイオードとも関連して述べられてい
る（ドイツ連邦共和国特許第2506102号明細書および刊
行物“エレクトロニクス、コンピュータおよび電気通信
における日本年報（Japan Annuals Rewiews in Ele
ctronics,Computers and telecommunications）第13
巻、1984年、第75頁〜第87頁”）。
整流器およびチョッパーへの適用のために、半導体デ
バイスにおいては蓄積電荷を出来る限り低くすることが
所望されている。金属の拡散によって蓄積電荷を低減さ
せることは知られている。金属の拡散は両種の電荷キャ
リヤがあふれる弱ドーピングされた中間領域内において
も同様にキャリヤ寿命の一般的な低減をもたらす。この
ことによって半導体デバイス内には電荷キャリヤ集中の
強い“たわみ”が生ぜしめられる。
バイスにおいては蓄積電荷を出来る限り低くすることが
所望されている。金属の拡散によって蓄積電荷を低減さ
せることは知られている。金属の拡散は両種の電荷キャ
リヤがあふれる弱ドーピングされた中間領域内において
も同様にキャリヤ寿命の一般的な低減をもたらす。この
ことによって半導体デバイス内には電荷キャリヤ集中の
強い“たわみ”が生ぜしめられる。
特定の適用のために、エミッタ効率を低下させること
によって電荷キャリヤの集中を低減させることは有意義
である。GTOサイリスタにおいては、上記短絡部をアノ
ード側に配設することが利用されている。そのためにア
ノード側には、従ってアノード側エミッタの近傍には最
初から僅かな電荷キャリヤしか存在していない。GTOサ
イリスタにおけるアノード側短絡は対称形サイリスタに
おけるカソード側短絡と同様にして構成される。少なく
とも低ドーピングされたｎベースが短絡されるので、短
絡区域はカソード側短絡サイリスタの短絡区域よりも一
般に可成り大きい。
によって電荷キャリヤの集中を低減させることは有意義
である。GTOサイリスタにおいては、上記短絡部をアノ
ード側に配設することが利用されている。そのためにア
ノード側には、従ってアノード側エミッタの近傍には最
初から僅かな電荷キャリヤしか存在していない。GTOサ
イリスタにおけるアノード側短絡は対称形サイリスタに
おけるカソード側短絡と同様にして構成される。少なく
とも低ドーピングされたｎベースが短絡されるので、短
絡区域はカソード側短絡サイリスタの短絡区域よりも一
般に可成り大きい。
本発明の課題は、冒頭で述べた種類の半導体デバイス
において、阻止能力に影響することなく短絡を形成する
ことによって蓄積電荷の低減が可能となるように構成す
ることにある。
において、阻止能力に影響することなく短絡を形成する
ことによって蓄積電荷の低減が可能となるように構成す
ることにある。
上述の課題を解決するために、本発明においては、 ａ）外側領域内には半導体基体の表面に隣接して別の領
域が埋込まれ、 ｂ）この別の領域は第１の導電形であり、かつ外側領域
よりも高ドーピングされ、 ｃ）別の領域は外側領域よりも浅く、 ｄ）外側領域内に配設された第２の導電形の領域は別の
領域よりも深く、別の領域の面の一部分が外側領域に隣
接するように別の領域に部分的に重畳し、 ｅ）別の領域と第２の導電形の領域とは、互いに電気的
に分離された電極を備え、一方の電極は他方の電極と回
路装置を介して互いに結合されている ものである。
域が埋込まれ、 ｂ）この別の領域は第１の導電形であり、かつ外側領域
よりも高ドーピングされ、 ｃ）別の領域は外側領域よりも浅く、 ｄ）外側領域内に配設された第２の導電形の領域は別の
領域よりも深く、別の領域の面の一部分が外側領域に隣
接するように別の領域に部分的に重畳し、 ｅ）別の領域と第２の導電形の領域とは、互いに電気的
に分離された電極を備え、一方の電極は他方の電極と回
路装置を介して互いに結合されている ものである。
本発明の他の実施例は請求項２以降に記載されてい
る。
る。
次に、本発明の実施例を図面に基づいて詳細に説明す
る。
る。
第１図〜第３図は本発明を理解するための参考半導体
デバイスの断面図で、第１図に示されたサイリスタは阻
止能力に関して対称に構成されている。このサイリスタ
はｎドーピングされた中間領域１を有しており、この中
間領域１にはｐドーピングされたカソードベース領域２
が隣接している。カソードベース領域２内にはｎドーピ
ングされたカソードエミッタ領域４が埋込まれている。
領域２、４はカソード電極６によって電気的に結合され
ており、これによって対称形サイリスタによって公知で
あるカソード側短絡が形成される。中間領域１のアノー
ド側にはｐドーピングされたアノード側外側領域７が続
いている。対称形サイリスタにおいてはこの外側領域７
はエミッタ領域として作用する。外側領域７内には外側
領域７の導電形の別の領域９が埋込まれている。そのド
ーピングは領域７よりも高い。さらに、領域７内にはｎ
ドーピングされた領域10が埋込まれており、この領域10
は領域９よりも深く外側領域７よりも浅い。領域10は領
域９の一部分が外側領域７に隣接するように領域９に重
畳される。領域９と領域７との間のpn接合は13で表さ
れ、領域10と領域７との間のpn接合は12で表され、領域
１と領域７との間のpn接合は８で表されている。厚み及
びドーピング並びにその厚みにわたるドーピングの分布
は両側とも等しい。pn接合３とpn接合８とは従って等し
い逆電圧を受入れる。
デバイスの断面図で、第１図に示されたサイリスタは阻
止能力に関して対称に構成されている。このサイリスタ
はｎドーピングされた中間領域１を有しており、この中
間領域１にはｐドーピングされたカソードベース領域２
が隣接している。カソードベース領域２内にはｎドーピ
ングされたカソードエミッタ領域４が埋込まれている。
領域２、４はカソード電極６によって電気的に結合され
ており、これによって対称形サイリスタによって公知で
あるカソード側短絡が形成される。中間領域１のアノー
ド側にはｐドーピングされたアノード側外側領域７が続
いている。対称形サイリスタにおいてはこの外側領域７
はエミッタ領域として作用する。外側領域７内には外側
領域７の導電形の別の領域９が埋込まれている。そのド
ーピングは領域７よりも高い。さらに、領域７内にはｎ
ドーピングされた領域10が埋込まれており、この領域10
は領域９よりも深く外側領域７よりも浅い。領域10は領
域９の一部分が外側領域７に隣接するように領域９に重
畳される。領域９と領域７との間のpn接合は13で表さ
れ、領域10と領域７との間のpn接合は12で表され、領域
１と領域７との間のpn接合は８で表されている。厚み及
びドーピング並びにその厚みにわたるドーピングの分布
は両側とも等しい。pn接合３とpn接合８とは従って等し
い逆電圧を受入れる。
第１図には、低電流密度の際にアノードＡに至る負電
荷キャリヤの取る短絡が矢印14によって示されている。
このような低電流密度は例えば点孤期間中に生じる。不
電荷キャリヤはその際領域１から主に直接領域７および
領域９内へ流れる。pn接合12は阻止され、アノード側短
絡は充分に効果を発揮しない。
荷キャリヤの取る短絡が矢印14によって示されている。
このような低電流密度は例えば点孤期間中に生じる。不
電荷キャリヤはその際領域１から主に直接領域７および
領域９内へ流れる。pn接合12は阻止され、アノード側短
絡は充分に効果を発揮しない。
高電流密度の際にはpn接合12は電荷キャリヤによりあ
ふれ、負電荷キャリヤは領域９内に流入すると共にpn接
合を通って領域10内に流入する。この場合には領域９、
10間にアノード電極11を介して形成された短絡が有効と
なる。この短絡は外側領域７のエミッタ効率を悪化させ
る。それによって、アノード側短絡を持たないサイリス
タで測定されることであるが、外側領域７から微少の正
電荷キャリヤが中間領域１内へ放出される。即ち、少数
のキャリヤのアノード側集中が低減させられ、これによ
りキャリヤ蓄積電荷が減少させられる。
ふれ、負電荷キャリヤは領域９内に流入すると共にpn接
合を通って領域10内に流入する。この場合には領域９、
10間にアノード電極11を介して形成された短絡が有効と
なる。この短絡は外側領域７のエミッタ効率を悪化させ
る。それによって、アノード側短絡を持たないサイリス
タで測定されることであるが、外側領域７から微少の正
電荷キャリヤが中間領域１内へ放出される。即ち、少数
のキャリヤのアノード側集中が低減させられ、これによ
りキャリヤ蓄積電荷が減少させられる。
第３図には、アノードＡにカソードに比較して負の電
位が印加される場合に、転流時の少数電荷キャリヤのア
ノード側経路が図示されている。正電荷キャリヤは矢印
16で示されているように中間領域１から領域９へ吸引さ
れ、pn接合８は逆電圧を受入れる。この状態は順方向逆
電圧を受入れる通常のサイリスタの位相の間、例えばdu
/dtまたはターンオフ負荷の間と同じである。
位が印加される場合に、転流時の少数電荷キャリヤのア
ノード側経路が図示されている。正電荷キャリヤは矢印
16で示されているように中間領域１から領域９へ吸引さ
れ、pn接合８は逆電圧を受入れる。この状態は順方向逆
電圧を受入れる通常のサイリスタの位相の間、例えばdu
/dtまたはターンオフ負荷の間と同じである。
第１図ないし第３図に示された半導体デバイスにおい
ては、短絡は領域９と領域10がアノード電極11によって
直接結合されることにより形成されている。しかしなが
ら、第４図に示されている本発明の実施例においては、
領域９と領域10とが電気的に互いに分離された電極17、
18によって電気的に結合されるようになっている。電極
17は回路装置20を介して電極18に接続されている。この
回路装置20は例えば抵抗、スイッチ、受動または可制御
半導体デバイス、もしくは複合回路装置を含み、これら
の助けによって短絡が運転状態に応じて形成される。
ては、短絡は領域９と領域10がアノード電極11によって
直接結合されることにより形成されている。しかしなが
ら、第４図に示されている本発明の実施例においては、
領域９と領域10とが電気的に互いに分離された電極17、
18によって電気的に結合されるようになっている。電極
17は回路装置20を介して電極18に接続されている。この
回路装置20は例えば抵抗、スイッチ、受動または可制御
半導体デバイス、もしくは複合回路装置を含み、これら
の助けによって短絡が運転状態に応じて形成される。
第５図に示された実施例は、第４図に示される実施例
とは、領域９が電極17による外に電極21によっても電気
的に結合され、この電極21は領域10とも電気的に結合さ
れている点で、本質的に相違している。電極17、21は互
いに間隔を有している。領域９の対応する部分はそれゆ
え集積抵抗22を形成しており、従って領域９と領域10と
の間には直接短絡が形成されるのではなく、抵抗結合が
形成される。
とは、領域９が電極17による外に電極21によっても電気
的に結合され、この電極21は領域10とも電気的に結合さ
れている点で、本質的に相違している。電極17、21は互
いに間隔を有している。領域９の対応する部分はそれゆ
え集積抵抗22を形成しており、従って領域９と領域10と
の間には直接短絡が形成されるのではなく、抵抗結合が
形成される。
対称形サイリスタについて述べたアノード側短絡は、
例えば穏やかなオフスイッチング挙動を得るために、ア
ノード側でキャリヤ集中が低下させられなければならな
い場合には、同様にしてダイオードに対しても使用され
得る。
例えば穏やかなオフスイッチング挙動を得るために、ア
ノード側でキャリヤ集中が低下させられなければならな
い場合には、同様にしてダイオードに対しても使用され
得る。
対称形サイリスタについて述べたアノード側短絡は、
例えばGTOサイリスタに対してフライホイールダイオー
ドとして設置されカソード側で使用される特殊なダイオ
ードにおいても変形した形で使用され得る。このような
ダイオードにおいては、高い損失を回避するために、
“電流のしっぽ”は素早く消去されなければならない。
電荷キャリヤ密度がカソード側においてもまたアノード
側においても低下させると（クラインマン低下）、両種
の短絡が同時に投入され得る。
例えばGTOサイリスタに対してフライホイールダイオー
ドとして設置されカソード側で使用される特殊なダイオ
ードにおいても変形した形で使用され得る。このような
ダイオードにおいては、高い損失を回避するために、
“電流のしっぽ”は素早く消去されなければならない。
電荷キャリヤ密度がカソード側においてもまたアノード
側においても低下させると（クラインマン低下）、両種
の短絡が同時に投入され得る。
第６図に示されたダイオードは阻止層としてのカソー
ド側外側領域25と、アノード側外側領域26とが接続され
ている中間領域24を有している。カソード側外側領域は
中間領域24と同じ導電形を有しており、領域26は中間領
域24とは逆の導電形にドーピングされている。外側領域
25内には外側領域25と同じ導電形の領域27が埋込まれて
いる。領域27は外側領域25よりも高くドーピングされて
いる。さらに、外側領域25内には外側領域25とは逆の導
電形の領域28が埋込まれている。サイリスタにおけると
同様に、この領域28は領域27よりも深くかつ外側領域25
よりも浅い。ダイオードはカソード側ではカソード電極
29を介して、アノード側ではアノード電極32を介して電
気的に結合される。領域24と領域26との間にはpn接合31
が位置しており、領域28と領域25との間にはpn接合30が
位置している。
ド側外側領域25と、アノード側外側領域26とが接続され
ている中間領域24を有している。カソード側外側領域は
中間領域24と同じ導電形を有しており、領域26は中間領
域24とは逆の導電形にドーピングされている。外側領域
25内には外側領域25と同じ導電形の領域27が埋込まれて
いる。領域27は外側領域25よりも高くドーピングされて
いる。さらに、外側領域25内には外側領域25とは逆の導
電形の領域28が埋込まれている。サイリスタにおけると
同様に、この領域28は領域27よりも深くかつ外側領域25
よりも浅い。ダイオードはカソード側ではカソード電極
29を介して、アノード側ではアノード電極32を介して電
気的に結合される。領域24と領域26との間にはpn接合31
が位置しており、領域28と領域25との間にはpn接合30が
位置している。
ダイオードが順方向に駆動されると、サイリスタと同
様に正の電荷キャリヤがアノードエミッタ領域26から中
間領域24を通り矢印33に応じて領域27を通ってカソード
に流れる。電流密度が高い場合には、pn接合30はあふ
れ、電流は矢印34に応じて領域28を通ってカソードに至
る経路を取る。それにより、ダイオードの外側領域25に
よって形成されたカソード側エミッタのエミッタ効率、
従ってキャリヤ蓄積電荷が低減させられる。
様に正の電荷キャリヤがアノードエミッタ領域26から中
間領域24を通り矢印33に応じて領域27を通ってカソード
に流れる。電流密度が高い場合には、pn接合30はあふ
れ、電流は矢印34に応じて領域28を通ってカソードに至
る経路を取る。それにより、ダイオードの外側領域25に
よって形成されたカソード側エミッタのエミッタ効率、
従ってキャリヤ蓄積電荷が低減させられる。
本発明はアノード側阻止層を備えたGTOサイリスタに
対しても使用することができる。このような阻止層を備
えていないGTOサイリスタは導電形がアノード側エミッ
タ領域の導電形と逆である領域によって形成された単純
なアノード側短絡を有する。このエミッタ領域と中間領
域との間に高ドーピングされた阻止層が位置すると、ア
ノード側横導電率が高くなる。それにも拘わらずGTOサ
イリスタを低電流で点孤するようにするためには、短絡
を形成する区域が互いに大きな間隔を持たなければなら
ない。しかしながら、通常のカソード短絡と同様に短絡
はそのために高電流密度の際には充分に効果を発揮しな
い。
対しても使用することができる。このような阻止層を備
えていないGTOサイリスタは導電形がアノード側エミッ
タ領域の導電形と逆である領域によって形成された単純
なアノード側短絡を有する。このエミッタ領域と中間領
域との間に高ドーピングされた阻止層が位置すると、ア
ノード側横導電率が高くなる。それにも拘わらずGTOサ
イリスタを低電流で点孤するようにするためには、短絡
を形成する区域が互いに大きな間隔を持たなければなら
ない。しかしながら、通常のカソード短絡と同様に短絡
はそのために高電流密度の際には充分に効果を発揮しな
い。
第７図には短絡効果が維持されるGTOサイリスタが示
されている。中間領域１には阻止層として作用する外側
領域36がアノード側で接続されている。阻止層は中間領
域１と同じ導電形を有するが、この中間領域１よりも高
くドーピングされている。阻止層36内にはアノードエミ
ッタ領域として使われる逆導電形領域37が埋込まれてい
る。アノード側表面には阻止層36と同じ導電形を有する
別の領域38が埋込まれている。阻止層36にはこの別の領
域38が重畳している。領域37、38はアノード電極11によ
って共通に電気的結合される。
されている。中間領域１には阻止層として作用する外側
領域36がアノード側で接続されている。阻止層は中間領
域１と同じ導電形を有するが、この中間領域１よりも高
くドーピングされている。阻止層36内にはアノードエミ
ッタ領域として使われる逆導電形領域37が埋込まれてい
る。アノード側表面には阻止層36と同じ導電形を有する
別の領域38が埋込まれている。阻止層36にはこの別の領
域38が重畳している。領域37、38はアノード電極11によ
って共通に電気的結合される。
領域37の面積は半導体基体のアノード側面積の少なく
とも90％、例えば98％の大きさである。これによってGT
Oサイリスタを点孤する際の電流は第１図と同様に領域3
6を通り領域38を介して電極11に至る経路を取る。即
ち、低電流密度の際には短絡を生ぜしめる領域はアノー
ド面積の２％の大きさである。点孤電流は従って相応し
て低く保たれる。別の領域38は全部合わせてアノード面
積の10％〜70％の面積を有する。高電流密度の際には正
孔電流は第２図と同じ経路を取り、その場合例えば正孔
電流は全電流の50％の大きさで短絡部を通って流れ、ア
ノード側キャリヤ電荷密度は相応して低く保たれる。
とも90％、例えば98％の大きさである。これによってGT
Oサイリスタを点孤する際の電流は第１図と同様に領域3
6を通り領域38を介して電極11に至る経路を取る。即
ち、低電流密度の際には短絡を生ぜしめる領域はアノー
ド面積の２％の大きさである。点孤電流は従って相応し
て低く保たれる。別の領域38は全部合わせてアノード面
積の10％〜70％の面積を有する。高電流密度の際には正
孔電流は第２図と同じ経路を取り、その場合例えば正孔
電流は全電流の50％の大きさで短絡部を通って流れ、ア
ノード側キャリヤ電荷密度は相応して低く保たれる。
第１図ないし第３図は本発明の理解を容易にするための
参考断面図、第４図ないし第７図は本発明の異なる実施
例の断面図である。 １……中間領域 ２……カソードベース領域 ４……カソードエミッタ領域 ６……カソード電極 ７……外側領域 ９……別の領域 10……第２導電形の領域 11……アノード領域 17……電極 18……電極 20……回路装置 21……電極 24……中間領域 25……カソード側外側領域 26……アノード側外側領域 27……領域 28……領域 29……カソード電極 32……アノード電極 36……外側領域 38……別の領域
参考断面図、第４図ないし第７図は本発明の異なる実施
例の断面図である。 １……中間領域 ２……カソードベース領域 ４……カソードエミッタ領域 ６……カソード電極 ７……外側領域 ９……別の領域 10……第２導電形の領域 11……アノード領域 17……電極 18……電極 20……回路装置 21……電極 24……中間領域 25……カソード側外側領域 26……アノード側外側領域 27……領域 28……領域 29……カソード電極 32……アノード電極 36……外側領域 38……別の領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/332 H01L 29/74 - 29/749
Claims (10)
- 【請求項１】弱ドーピングされた中間領域と、それに接
続された強ドーピングされた第１の導電形の外側領域
と、この外側領域と外側領域内に配設され半導体基体の
表面に隣接する第２の導電形の領域との間の短絡部とを
備えた半導体基体を有する半導体デバイスにおいて、 ａ）前記外側領域（７）内には前記半導体基体の表面に
隣接して別の領域（９）が埋め込まれ、 ｂ）前記別の領域（９）は第１の導電形であり、かつ前
記外側領域（７）よりも高ドーピングされ、 ｃ）前記別の領域（９）は前記外側領域（７）よりも浅
く、 ｄ）前記外側領域（７）内に配設された第２の導電形の
領域（10）は前記別の領域（９）よりも深く、別の領域
（９）の面の一部分が前記外側領域（７）に隣接するよ
うに前記別の領域（９）と部分的に重畳し、 ｅ）前記別の領域（９）と第２の導電形の領域（10）と
は、互いに電気的に分離された電極（17、18）を備え、
一方の電極（17）は他方の電極（18）と回路装置（20）
を介して互いに結合されている ことを特徴とする半導体デバイス。 - 【請求項２】前記外側領域（７）は、対称形阻止サイリ
スタのアノード側エミッタ領域であることを特徴とする
請求項１記載の半導体デバイス。 - 【請求項３】前記別の領域（９）の電極（17）は回路装
置（20）として抵抗を介して第２の導電形の領域（10）
の電極（18）に接続されることを特徴とする請求項２記
載の半導体デバイス。 - 【請求項４】前記別の領域（９）の電極（17）は回路装
置（20）として制御可能なスイッチを介して第２の導電
形の領域（10）の電極（18）と互いに接続されることを
特徴とする請求項２記載の半導体デバイス。 - 【請求項５】前記別の領域（９）の電極（17）は回路装
置（20）として半導体デバイスを介して第２の導電形の
領域（10）の電極（18）と互いに接続されることを特徴
とする請求項２記載の半導体デバイス。 - 【請求項６】前記外側領域（７）はダイオードのアノー
ド側エミッタ領域であることを特徴とする請求項１記載
の半導体デバイス。 - 【請求項７】前記外側領域（25）はダイオードのカソー
ド側阻止層であることを特徴とする請求項１記載の半導
体デバイス。 - 【請求項８】前記外側領域（36）はGTOサイリスタのア
ノード側阻止層であることを特徴とする請求項１記載の
半導体デバイス。 - 【請求項９】第２の導電形の領域（37）の面積の総和は
半導体基体のアノード側面積の少なくとも90％の大きさ
であり、前記別の領域（38）の面積の総和は半導体基体
のアノード側面積の10〜70％の大きさであることを特徴
とする請求項８記載の半導体デバイス。 - 【請求項１０】カソード側およびアノード側は短絡部が
設けられることを特徴とする請求項６または７記載の半
導体デバイス。
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| DE3939324.0 | 1989-11-28 | ||
| DE3939324A DE3939324A1 (de) | 1989-11-28 | 1989-11-28 | Leistungs-halbleiterbauelement mit emitterkurzschluessen |
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| JP2970774B2 true JP2970774B2 (ja) | 1999-11-02 |
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| DE3631136A1 (de) * | 1986-09-12 | 1988-03-24 | Siemens Ag | Diode mit weichem abrissverhalten |
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- 1990-11-26 DE DE59007053T patent/DE59007053D1/de not_active Expired - Lifetime
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|---|---|
| EP0430133A3 (en) | 1991-09-11 |
| JPH03225960A (ja) | 1991-10-04 |
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| EP0430133A2 (de) | 1991-06-05 |
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