JPH09246570A - 半導体装置 - Google Patents
半導体装置Info
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- JPH09246570A JPH09246570A JP5577596A JP5577596A JPH09246570A JP H09246570 A JPH09246570 A JP H09246570A JP 5577596 A JP5577596 A JP 5577596A JP 5577596 A JP5577596 A JP 5577596A JP H09246570 A JPH09246570 A JP H09246570A
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- semiconductor region
- region
- type semiconductor
- semiconductor device
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Abstract
(57)【要約】
【課題】リカバリ時に素子の破壊を防止できる半導体装
置を提供する。 【解決手段】半導体装置内のアクティブ領域部分以外の
部分に局所的に他の部分よりライフタイムが短い領域を
形成する。 【効果】リカバリ時にアクティブ領域周辺での局所電界
集中が緩和されるため、リカバリ耐量が大きくなる。
置を提供する。 【解決手段】半導体装置内のアクティブ領域部分以外の
部分に局所的に他の部分よりライフタイムが短い領域を
形成する。 【効果】リカバリ時にアクティブ領域周辺での局所電界
集中が緩和されるため、リカバリ耐量が大きくなる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、特に高リカバリ耐量を達成するのに好適な半導体装
置に関する。
り、特に高リカバリ耐量を達成するのに好適な半導体装
置に関する。
【０００２】
【従来の技術】プレーナ型半導体装置（少なくとも１個
のｐｎ接合が主表面に露出している半導体装置）を高耐
圧化するために従来から種々の技術が提案されている。
のｐｎ接合が主表面に露出している半導体装置）を高耐
圧化するために従来から種々の技術が提案されている。
【０００３】例えば、プレーナ型半導体装置の高耐圧化
に関する従来技術として、特公平3−58185 号公報に記
載された技術が知られている。この従来技術は、プレー
ナ型の主接合を環状に取り囲む複数の電界制限リング領
域を設け、電界制限リング領域と接触する電極が、絶縁
膜を介して主接合から近いｐｎ接合表面を覆うように形
成して、逆のフィールドプレート効果を電界制限領域に
付加した構成となっており、ｎ型半導体表面が反転し阻
止特性が劣化するのを防止する効果があるとされてい
る。
に関する従来技術として、特公平3−58185 号公報に記
載された技術が知られている。この従来技術は、プレー
ナ型の主接合を環状に取り囲む複数の電界制限リング領
域を設け、電界制限リング領域と接触する電極が、絶縁
膜を介して主接合から近いｐｎ接合表面を覆うように形
成して、逆のフィールドプレート効果を電界制限領域に
付加した構成となっており、ｎ型半導体表面が反転し阻
止特性が劣化するのを防止する効果があるとされてい
る。
【０００４】さらに、プレーナ型半導体装置の高耐圧化
に関する他の従来技術として、特公昭52−27032 号公報
に記載された技術が知られている。この従来技術は、特
に主接合表面に絶縁膜を介して抵抗層を設け、抵抗層を
通る短絡電流により主接合表面の電界を緩和して、プレ
ーナ型半導体装置の高耐圧化を達成するものである。
に関する他の従来技術として、特公昭52−27032 号公報
に記載された技術が知られている。この従来技術は、特
に主接合表面に絶縁膜を介して抵抗層を設け、抵抗層を
通る短絡電流により主接合表面の電界を緩和して、プレ
ーナ型半導体装置の高耐圧化を達成するものである。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来技術では、ダイオードの順方向バイアス状態から逆バ
イアス状態へスイッチングする過渡現象時に、素子が破
壊する所謂リカバリ耐量が低下する問題については考慮
されていなかった。
来技術では、ダイオードの順方向バイアス状態から逆バ
イアス状態へスイッチングする過渡現象時に、素子が破
壊する所謂リカバリ耐量が低下する問題については考慮
されていなかった。
【０００６】本発明の目的は、従来構造の問題点を解決
したプレーナ型半導体装置を提供することにある。
したプレーナ型半導体装置を提供することにある。
【０００７】本発明の目的を具体的に言えば、順バイア
ス状態から逆バイアス状態に変化するターンオフ時に素
子が破壊するのを防止する、所謂リカバリ耐量を向上で
きる半導体装置を提供することにある。
ス状態から逆バイアス状態に変化するターンオフ時に素
子が破壊するのを防止する、所謂リカバリ耐量を向上で
きる半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明による半導体装置
は、第１導電型の第１半導体領域と、第１半導体領域に
設けられる第２導電型の第２半導体領域とを有し、第１
半導体領域内における第２半導体領域の投影部（アクテ
ィブ領域）の外側に部分的に低ライフタイム領域が設け
られる。さらに、この投影部側における低ライフタイム
領域の端部が、投影部の外側に位置する。なお、低ライ
フタイム領域とは、第１半導体領域内においてライフタ
イム制御が施される領域であり、第１半導体領域内の他
の領域に比べ少数キャリアのライフタイムが短くなって
いる。
は、第１導電型の第１半導体領域と、第１半導体領域に
設けられる第２導電型の第２半導体領域とを有し、第１
半導体領域内における第２半導体領域の投影部（アクテ
ィブ領域）の外側に部分的に低ライフタイム領域が設け
られる。さらに、この投影部側における低ライフタイム
領域の端部が、投影部の外側に位置する。なお、低ライ
フタイム領域とは、第１半導体領域内においてライフタ
イム制御が施される領域であり、第１半導体領域内の他
の領域に比べ少数キャリアのライフタイムが短くなって
いる。
【０００９】低ライフタイム領域の好ましい位置として
は、半導体装置の平面方向で見た場合、第１半導体領域
の角部や第２半導体領域の周囲がある。また、半導体装
置の厚み方向で見た場合には、第１半導体領域の厚み方
向において、第１半導体領域の中央部より第２半導体領
域とは反対側，第１半導体領域の中央部，第１半導体領
域の中央部より第２半導体領域側のいずれかがある。
は、半導体装置の平面方向で見た場合、第１半導体領域
の角部や第２半導体領域の周囲がある。また、半導体装
置の厚み方向で見た場合には、第１半導体領域の厚み方
向において、第１半導体領域の中央部より第２半導体領
域とは反対側，第１半導体領域の中央部，第１半導体領
域の中央部より第２半導体領域側のいずれかがある。
【００１０】本発明によれば、アクティブ領域の外側に
部分的に低ライフタイム領域が設けられるので、導通状
態におけるアクティブ領域の外側領域に蓄積されるキャ
リアを低減できる。従って、リカバリするときに、第１
半導体領域と第２半導体領域の接合端部に流れるキャリ
アの集中が緩和される。さらに、低ライフタイム領域の
端部がアクティブ領域の外側にあるため、低ライフタイ
ム領域が導通状態に及ぼす影響が小さい。従って、導通
時のオン電圧の上昇を抑えながらリカバリ時のｄｉ／ｄ
ｔ耐量を向上することができる。
部分的に低ライフタイム領域が設けられるので、導通状
態におけるアクティブ領域の外側領域に蓄積されるキャ
リアを低減できる。従って、リカバリするときに、第１
半導体領域と第２半導体領域の接合端部に流れるキャリ
アの集中が緩和される。さらに、低ライフタイム領域の
端部がアクティブ領域の外側にあるため、低ライフタイ
ム領域が導通状態に及ぼす影響が小さい。従って、導通
時のオン電圧の上昇を抑えながらリカバリ時のｄｉ／ｄ
ｔ耐量を向上することができる。
【００１１】
【発明の実施の形態】以下、本発明の実施例を図面を用
いて説明する。
いて説明する。
【００１２】図１は本発明によるプレーナ型半導体装置
の第１の実施例を示す断面図である。図において、１０
０は一対の主表面を有する半導体基体で、ｎ型半導体領
域１，一方の主表面の中央部において一方の主表面から
ｎ型半導体領域１内に延びｎ型半導体領域１との間にプ
レーナ型の主ｐｎ接合を形成するｐ+ 型半導体領域２，
他方の主表面とｎ型半導体領域１との間に形成されｎ型
半導体領域１より高不純物濃度を有するｎ+ 型半導体領
域３，一方の主表面の周辺部において一方の主表面から
ｎ型半導体領域１内に延びかつｐ+ 型半導体領域２を取
り囲む複数のｐ+ 型電界制限リング領域５、及び一方の
主表面からｎ型半導体領域１内に延びかつｐ+ 型電界制
限リング領域５を取り囲むｎ型半導体領域１より高不純
物濃度を有するｎ+ 型リング領域４からなっている。
の第１の実施例を示す断面図である。図において、１０
０は一対の主表面を有する半導体基体で、ｎ型半導体領
域１，一方の主表面の中央部において一方の主表面から
ｎ型半導体領域１内に延びｎ型半導体領域１との間にプ
レーナ型の主ｐｎ接合を形成するｐ+ 型半導体領域２，
他方の主表面とｎ型半導体領域１との間に形成されｎ型
半導体領域１より高不純物濃度を有するｎ+ 型半導体領
域３，一方の主表面の周辺部において一方の主表面から
ｎ型半導体領域１内に延びかつｐ+ 型半導体領域２を取
り囲む複数のｐ+ 型電界制限リング領域５、及び一方の
主表面からｎ型半導体領域１内に延びかつｐ+ 型電界制
限リング領域５を取り囲むｎ型半導体領域１より高不純
物濃度を有するｎ+ 型リング領域４からなっている。
【００１３】２０はｐ+型半導体領域２とオーミック接
触しているアノード電極、３０はｎ+型半導体領域３と
オーミック接触しているカソード電極、４０はｎ+ 型リ
ング領域４とオーミック接触している等電位電極、６は
一方の主表面上に形成された絶縁膜である。２００は低
ライフタイム領域であり、一方の主表面から投影される
ｐ+ 型半導体領域２を含む投影部分以外のｎ型半導体領
域内の一部分に局所的に形成されている。この低ライフ
タイム領域２００は、ｎ型半導体領域１の厚み中央より
もｎ+ 型半導体領域３側に位置する。この位置には、定
格耐圧に相当する逆方向電圧が印加されたときに空乏層
が到達しない。従って、低ライフタイム領域２００を形
成してもリーク電流は増加しない。
触しているアノード電極、３０はｎ+型半導体領域３と
オーミック接触しているカソード電極、４０はｎ+ 型リ
ング領域４とオーミック接触している等電位電極、６は
一方の主表面上に形成された絶縁膜である。２００は低
ライフタイム領域であり、一方の主表面から投影される
ｐ+ 型半導体領域２を含む投影部分以外のｎ型半導体領
域内の一部分に局所的に形成されている。この低ライフ
タイム領域２００は、ｎ型半導体領域１の厚み中央より
もｎ+ 型半導体領域３側に位置する。この位置には、定
格耐圧に相当する逆方向電圧が印加されたときに空乏層
が到達しない。従って、低ライフタイム領域２００を形
成してもリーク電流は増加しない。
【００１４】この局所的な低ライフタイム領域を形成す
る手段として、例えば１０〜３０ＭｅＶの加速エネルギ
でヘリウムイオン３Ｈｅ2+ あるいはプロトンＨ+を単位
面積当り１×１０10〜１×１０12cm-2の照射量で、一方
の主表面あるいは他方の主表面から所定の形状に加工さ
れた鉛やタングステンなどのマスクを用いて、照射する
ことにより実現できる。
る手段として、例えば１０〜３０ＭｅＶの加速エネルギ
でヘリウムイオン３Ｈｅ2+ あるいはプロトンＨ+を単位
面積当り１×１０10〜１×１０12cm-2の照射量で、一方
の主表面あるいは他方の主表面から所定の形状に加工さ
れた鉛やタングステンなどのマスクを用いて、照射する
ことにより実現できる。
【００１５】図２は本発明によるプレーナ型半導体装置
の第１の実施例を示す一方の主表面から見た平面図であ
る。図中の符号の意味は図１で示したのと同様であり、
ここでは説明を省略する。アノード電極２０，半導体基
体１００の一方の表面に露出するｐ+型半導体領域２，
ｎ型半導体領域１，ｐ+ 型電界制限リング領域５，ｎ+
型リング領域４、さらにｎ+ 型リング領域４とオーミッ
ク接触している等電位電極４０を示している。なお、図
２において、Ａ−Ａ′部で示した箇所の断面の概略図が
図１に相当する。プレーナ型の主ｐｎ接合を形成するｐ
+ 型半導体領域２はその四つの角部が曲率を有する４角
形となっており、一方の主表面から見て、ｐ+ 型半導体
領域２が投影される投影部分に含まれるｐ+ 型半導体領
域２，ｎ型半導体領域１，ｎ+ 型半導体領域３が、アク
ティブ領域となる。
の第１の実施例を示す一方の主表面から見た平面図であ
る。図中の符号の意味は図１で示したのと同様であり、
ここでは説明を省略する。アノード電極２０，半導体基
体１００の一方の表面に露出するｐ+型半導体領域２，
ｎ型半導体領域１，ｐ+ 型電界制限リング領域５，ｎ+
型リング領域４、さらにｎ+ 型リング領域４とオーミッ
ク接触している等電位電極４０を示している。なお、図
２において、Ａ−Ａ′部で示した箇所の断面の概略図が
図１に相当する。プレーナ型の主ｐｎ接合を形成するｐ
+ 型半導体領域２はその四つの角部が曲率を有する４角
形となっており、一方の主表面から見て、ｐ+ 型半導体
領域２が投影される投影部分に含まれるｐ+ 型半導体領
域２，ｎ型半導体領域１，ｎ+ 型半導体領域３が、アク
ティブ領域となる。
【００１６】次に、図１及び図２に示した構成のプレー
ナ型半導体装置がリカバリ耐量、言い換えればターンオ
フ時のｄｉ／ｄｔ耐量が向上することについて述べる。
ナ型半導体装置がリカバリ耐量、言い換えればターンオ
フ時のｄｉ／ｄｔ耐量が向上することについて述べる。
【００１７】アノード電極が正、カソード電極が負とな
る極性の順方向電圧が印加されていると、すなわち主ｐ
ｎ接合２１が順バイアス状態にあると、ｐ+ 型半導体領
域２からｎ型半導体領域１に少数キャリアとなる正孔が
注入され、ｎ+ 型半導体領域３から電子が注入され、ｎ
型半導体領域内は多数の正孔、電子からなるプラズマ状
態にある。ここで、正孔及び電子は大多数アクティブ領
域に流れるが、アクティブ領域外にも拡散して流れる。
すなわち、電界制限リング領域５直下のｎ型半導体領域
にも多数の上記キャリアが存在している。
る極性の順方向電圧が印加されていると、すなわち主ｐ
ｎ接合２１が順バイアス状態にあると、ｐ+ 型半導体領
域２からｎ型半導体領域１に少数キャリアとなる正孔が
注入され、ｎ+ 型半導体領域３から電子が注入され、ｎ
型半導体領域内は多数の正孔、電子からなるプラズマ状
態にある。ここで、正孔及び電子は大多数アクティブ領
域に流れるが、アクティブ領域外にも拡散して流れる。
すなわち、電界制限リング領域５直下のｎ型半導体領域
にも多数の上記キャリアが存在している。
【００１８】ここで、局所的にライフタイムが他の箇所
より短い領域２００を設けることにより、アクティブ領
域外の電界制限リング領域５直下のｎ型半導体領域に
は、領域２００が無い場合と比べ著しくキャリアを低減
できる。アクティブ領域外の電界制限リング領域５直下
のｎ型半導体領域１でのキャリアは、オン電圧にはさほ
ど影響は無く、むしろリカバリ耐量、言い換えればター
ンオフ時のｄｉ／ｄｔ耐量に重大な悪影響をもたらす。
より短い領域２００を設けることにより、アクティブ領
域外の電界制限リング領域５直下のｎ型半導体領域に
は、領域２００が無い場合と比べ著しくキャリアを低減
できる。アクティブ領域外の電界制限リング領域５直下
のｎ型半導体領域１でのキャリアは、オン電圧にはさほ
ど影響は無く、むしろリカバリ耐量、言い換えればター
ンオフ時のｄｉ／ｄｔ耐量に重大な悪影響をもたらす。
【００１９】次に、ターンオフ動作について述べる。ア
ノード電極２０が負、カソード電極３０が正となる極性
の逆方向電圧が印加されていると、すなわち主ｐｎ接合
２１が逆バイアス状態になると、主ｐｎ接合２１から主
としてｎ型半導体領域１に空乏層が拡がる。この空乏層
が形成されるとき、ｎ型半導体領域１内に多数の自由キ
ャリアが存在していると、電界強度が高くなりターンオ
フ時のｄｉ／ｄｔ耐量はある値以下に制限される。アク
ティブ領域内での自由キャリアの濃度はオン性能で決定
されるが、アクティブ領域外での自由キャリアの濃度が
必要以上に多いと本来半導体装置が示すｄｉ／ｄｔ耐量
以下に低下させてしまう。
ノード電極２０が負、カソード電極３０が正となる極性
の逆方向電圧が印加されていると、すなわち主ｐｎ接合
２１が逆バイアス状態になると、主ｐｎ接合２１から主
としてｎ型半導体領域１に空乏層が拡がる。この空乏層
が形成されるとき、ｎ型半導体領域１内に多数の自由キ
ャリアが存在していると、電界強度が高くなりターンオ
フ時のｄｉ／ｄｔ耐量はある値以下に制限される。アク
ティブ領域内での自由キャリアの濃度はオン性能で決定
されるが、アクティブ領域外での自由キャリアの濃度が
必要以上に多いと本来半導体装置が示すｄｉ／ｄｔ耐量
以下に低下させてしまう。
【００２０】すなわち、アクティブ領域内では、ターン
オフ時に正孔は図１に示した主ｐｎ接合２１の底の平坦
な所、ｐ+ 型半導体領域２を通ってアノード電極２０に
掃き出され、電子は図１に示した主ｐｎ接合２１の底の
平坦な所、ｎ型半導体領域１，ｎ+ 型半導体領域３を通
ってカソード電極３０に掃き出される。また、ターンオ
フ時に空乏層とならないｎ型半導体領域１中では、正孔
と電子は再結合して消滅する。しかし、アクティブ領域
外では、ターンオフ時に正孔は図１に示した主ｐｎ接合
２１の曲率を有する角の部分に集中して流れる。このた
め、ターンオフ時には、特に主ｐｎ接合２１の曲率を有
する角の部分での電界強度が主ｐｎ接合２１の底の平坦
な所より高くなるため、ターンオフ時のｄｉ／ｄｔ耐量
を低下させる要因となる。
オフ時に正孔は図１に示した主ｐｎ接合２１の底の平坦
な所、ｐ+ 型半導体領域２を通ってアノード電極２０に
掃き出され、電子は図１に示した主ｐｎ接合２１の底の
平坦な所、ｎ型半導体領域１，ｎ+ 型半導体領域３を通
ってカソード電極３０に掃き出される。また、ターンオ
フ時に空乏層とならないｎ型半導体領域１中では、正孔
と電子は再結合して消滅する。しかし、アクティブ領域
外では、ターンオフ時に正孔は図１に示した主ｐｎ接合
２１の曲率を有する角の部分に集中して流れる。このた
め、ターンオフ時には、特に主ｐｎ接合２１の曲率を有
する角の部分での電界強度が主ｐｎ接合２１の底の平坦
な所より高くなるため、ターンオフ時のｄｉ／ｄｔ耐量
を低下させる要因となる。
【００２１】このため、局所的にライフタイムが他の箇
所より短い低ライフタイム領域200を設けることによ
り、オン状態においてアクティブ領域外の電界制限リン
グ領域５直下のｎ型半導体領域１では、低ライフタイム
領域２００が無い場合と比べ自由キャリア濃度を著しく
低減できるので、ターンオフ時において主ｐｎ接合２１
の曲率を有する角の部分での電界強度を低減でき、ｄｉ
／ｄｔ耐量を向上させることができる。
所より短い低ライフタイム領域200を設けることによ
り、オン状態においてアクティブ領域外の電界制限リン
グ領域５直下のｎ型半導体領域１では、低ライフタイム
領域２００が無い場合と比べ自由キャリア濃度を著しく
低減できるので、ターンオフ時において主ｐｎ接合２１
の曲率を有する角の部分での電界強度を低減でき、ｄｉ
／ｄｔ耐量を向上させることができる。
【００２２】図３は本発明によるプレーナ型半導体装置
の第１の実施例の低ライフタイム領域を示す平面図であ
る。図中の符号の内、図２と同じものは説明を省略す
る。
の第１の実施例の低ライフタイム領域を示す平面図であ
る。図中の符号の内、図２と同じものは説明を省略す
る。
【００２３】２０１は図１に示したｎ型半導体領域１中
の局所的な低ライフタイム領域２００の平面パターンを
示す。アクティブ領域外であり、特に平面的にみて主ｐ
ｎ接合の曲率を有する角の部分で、ターンオフ時に電界
が集中しｄｉ／ｄｔ耐量を低下させるので、オン状態に
おいて主ｐｎ接合の曲率を有する角の部分から外周に向
うｎ型半導体領域の自由キャリアを低減させておくこと
により、ターンオフ時での電界集中を緩和できｄｉ／ｄ
ｔ耐量を向上させることができる。
の局所的な低ライフタイム領域２００の平面パターンを
示す。アクティブ領域外であり、特に平面的にみて主ｐ
ｎ接合の曲率を有する角の部分で、ターンオフ時に電界
が集中しｄｉ／ｄｔ耐量を低下させるので、オン状態に
おいて主ｐｎ接合の曲率を有する角の部分から外周に向
うｎ型半導体領域の自由キャリアを低減させておくこと
により、ターンオフ時での電界集中を緩和できｄｉ／ｄ
ｔ耐量を向上させることができる。
【００２４】図４は本発明によるプレーナ型半導体装置
の第１の実施例の変形例を示す平面図である。図中の符
号の内、図２と同じものは説明を省略する。２０２はｎ
型半導体領域１中の局所的な低ライフタイム領域２００
の平面パターンを示す。図３と異なる点は、低ライフタ
イム領域２００が、アクティブ領域外全ての主ｐｎ接合
の曲率を有する角の部分だけに限らず、直線部分から外
周に向うｎ型半導体領域１において設けられることであ
る。これにより、主ｐｎ接合端近傍での電界集中をさら
に緩和でき一層ｄｉ／ｄｔ耐量を向上させることができ
る。
の第１の実施例の変形例を示す平面図である。図中の符
号の内、図２と同じものは説明を省略する。２０２はｎ
型半導体領域１中の局所的な低ライフタイム領域２００
の平面パターンを示す。図３と異なる点は、低ライフタ
イム領域２００が、アクティブ領域外全ての主ｐｎ接合
の曲率を有する角の部分だけに限らず、直線部分から外
周に向うｎ型半導体領域１において設けられることであ
る。これにより、主ｐｎ接合端近傍での電界集中をさら
に緩和でき一層ｄｉ／ｄｔ耐量を向上させることができ
る。
【００２５】図５は本発明によるプレーナ型半導体装置
の第２の実施例を示す断面図である。図中の符号の内、
図１と同じものは説明を省略する。２１０は図１に示し
たｎ型半導体領域１中の局所的な低ライフタイム制御領
域２００の断面での位置がｎ型半導体領域１の厚みの中
央より電界制限リング領域５に近い箇所に形成した場合
を示す。
の第２の実施例を示す断面図である。図中の符号の内、
図１と同じものは説明を省略する。２１０は図１に示し
たｎ型半導体領域１中の局所的な低ライフタイム制御領
域２００の断面での位置がｎ型半導体領域１の厚みの中
央より電界制限リング領域５に近い箇所に形成した場合
を示す。
【００２６】図６は本発明によるプレーナ型半導体装置
の第３の実施例を示す断面図である。図中の符号の内、
図１と同じものは説明を省略する。２２０は図１に示し
たｎ型半導体領域１中の局所的低ライフタイム領域２０
０の断面での位置がｎ型半導体領域１の厚みのほぼ中央
に形成した場合を示す。なお、図５，図６において低ラ
イフタイム領域の平面パターンは図３，図４いずれでも
よい。
の第３の実施例を示す断面図である。図中の符号の内、
図１と同じものは説明を省略する。２２０は図１に示し
たｎ型半導体領域１中の局所的低ライフタイム領域２０
０の断面での位置がｎ型半導体領域１の厚みのほぼ中央
に形成した場合を示す。なお、図５，図６において低ラ
イフタイム領域の平面パターンは図３，図４いずれでも
よい。
【００２７】以上のように、ターンオフ時には、特に主
ｐｎ接合周辺近傍の自由キャリア濃度が少なくしておく
ことがｄｉ／ｄｔ耐量向上に最も効果的であるが、阻止
状態で空乏層が拡がる領域であれば、リーク電流となる
発生電流が多くなるトレードオフが存在する。従って、
発生電流とのトレードオフにより、上記各実施例におけ
る低ライフタイム領域２００，２１０，２２０のいずれ
かを選択すればよい。本発明によれば、最大阻止電圧が
２０００Ｖ級の半導体装置で、通電電流が５００Ａの場
合、ターンオフ時のリカバリ耐量すなわちｄｉ／ｄｔ耐
量を従来の１５００Ａ／μｓから２５００Ａ／μｓにま
で著しく向上させることができる。本発明はダイオード
に限定するまでもなく、ｐｎ接合を有する他の半導体装
置、例えばＩＧＢＴ，MOSFET，バイポーラトランジス
タ，サイリスタ等に適用できる。
ｐｎ接合周辺近傍の自由キャリア濃度が少なくしておく
ことがｄｉ／ｄｔ耐量向上に最も効果的であるが、阻止
状態で空乏層が拡がる領域であれば、リーク電流となる
発生電流が多くなるトレードオフが存在する。従って、
発生電流とのトレードオフにより、上記各実施例におけ
る低ライフタイム領域２００，２１０，２２０のいずれ
かを選択すればよい。本発明によれば、最大阻止電圧が
２０００Ｖ級の半導体装置で、通電電流が５００Ａの場
合、ターンオフ時のリカバリ耐量すなわちｄｉ／ｄｔ耐
量を従来の１５００Ａ／μｓから２５００Ａ／μｓにま
で著しく向上させることができる。本発明はダイオード
に限定するまでもなく、ｐｎ接合を有する他の半導体装
置、例えばＩＧＢＴ，MOSFET，バイポーラトランジス
タ，サイリスタ等に適用できる。
【００２８】
【発明の効果】以上詳述したように、本発明によればｐ
ｎ接合のリカバリ時において、一主表面に終端するｐｎ
接合近傍の電界強度の局所的な増加を防止できるので、
リカバリ時の素子の破壊を防止することができる。
ｎ接合のリカバリ時において、一主表面に終端するｐｎ
接合近傍の電界強度の局所的な増加を防止できるので、
リカバリ時の素子の破壊を防止することができる。
【図１】本発明によるプレーナ型半導体装置の第１の実
施例を示す断面図。
施例を示す断面図。
【図２】本発明によるプレーナ型半導体装置の第１の実
施例を示す平面図。
施例を示す平面図。
【図３】本発明によるプレーナ型半導体装置の第１の実
施例における低ライフタイム領域を示す平面図。
施例における低ライフタイム領域を示す平面図。
【図４】本発明によるプレーナ型半導体装置の第１の実
施例の変形例を示す平面図。
施例の変形例を示す平面図。
【図５】本発明によるプレーナ型半導体装置の第２の実
施例を示す断面図。
施例を示す断面図。
【図６】本発明によるプレーナ型半導体装置の第３の実
施例を示す断面図。
施例を示す断面図。
１…ｎ型半導体領域、２…ｐ+ 型半導体領域、３…ｎ+
型半導体領域、４…ｎ+型リング領域、５…ｐ+ 型電界
制限リング、６…絶縁膜、２０…アノード電極、２１…
主ｐｎ接合、３０…カソード電極、４０…等電位電極、
２００，２０１，２０２，２１０，２２０…低ライフタ
イム領域。
型半導体領域、４…ｎ+型リング領域、５…ｐ+ 型電界
制限リング、６…絶縁膜、２０…アノード電極、２１…
主ｐｎ接合、３０…カソード電極、４０…等電位電極、
２００，２０１，２０２，２１０，２２０…低ライフタ
イム領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 9447−4Ｍ Ｈ０１Ｌ 29/78 ６５８Ｈ 21/336
Claims (6)
- 【請求項１】第１導電型の第１半導体領域と、第１半導
体領域に設けられる第２導電型の第２半導体領域と、を
有し、 第１半導体領域内における第２半導体領域の投影部の外
側に部分的に低ライフタイム領域が設けられ、該投影部
側における低ライフタイム領域の端部が、該投影部の外
側に位置することを特徴とする半導体装置。 - 【請求項２】請求項１において、低ライフタイム領域が
第１半導体領域の角部に設けられることを特徴とする半
導体装置。 - 【請求項３】請求項１において、低ライフタイム領域が
第２半導体領域の周囲に設けられることを特徴とする半
導体装置。 - 【請求項４】請求項１において、低ライフタイム領域
が、第１半導体領域の厚み方向において第１半導体領域
の中央部より第２半導体領域とは反対側に設けられるこ
とを特徴とする半導体装置。 - 【請求項５】請求項１において、低ライフタイム領域
が、第１半導体領域の厚み方向において第１半導体領域
の中央部に設けられることを特徴とする半導体装置。 - 【請求項６】請求項１において、低ライフタイム領域
が、第１半導体領域の厚み方向において第１半導体領域
の中央部より第２半導体領域側に設けられることを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5577596A JPH09246570A (ja) | 1996-03-13 | 1996-03-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5577596A JPH09246570A (ja) | 1996-03-13 | 1996-03-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09246570A true JPH09246570A (ja) | 1997-09-19 |
Family
ID=13008264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5577596A Pending JPH09246570A (ja) | 1996-03-13 | 1996-03-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09246570A (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002033326A (ja) * | 2000-07-13 | 2002-01-31 | Nippon Inter Electronics Corp | 半導体装置及びその製造方法 |
| US6465863B1 (en) | 1998-05-28 | 2002-10-15 | Infineon Technologies Ag | Power diode structure |
| JP2005197472A (ja) * | 2004-01-07 | 2005-07-21 | Toyota Motor Corp | バイポーラ半導体装置 |
| JP2008004866A (ja) * | 2006-06-26 | 2008-01-10 | Denso Corp | 半導体装置の製造方法 |
| JP2008181975A (ja) * | 2007-01-23 | 2008-08-07 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP2009283781A (ja) * | 2008-05-23 | 2009-12-03 | Mitsubishi Electric Corp | 半導体装置 |
| JP2011166052A (ja) * | 2010-02-15 | 2011-08-25 | Toyota Central R&D Labs Inc | 半導体素子とその半導体素子を備えた電力変換装置 |
| JP2013179342A (ja) * | 2008-07-22 | 2013-09-09 | Fuji Electric Co Ltd | 半導体装置 |
| CN103715083A (zh) * | 2012-09-28 | 2014-04-09 | 中国科学院微电子研究所 | Frd的制备方法 |
| JP2014135476A (ja) * | 2012-12-12 | 2014-07-24 | Fuji Electric Co Ltd | 半導体装置 |
| JP2015153784A (ja) * | 2014-02-10 | 2015-08-24 | トヨタ自動車株式会社 | 半導体装置の製造方法及び半導体装置 |
| CN105047561A (zh) * | 2015-06-11 | 2015-11-11 | 上海先进半导体制造股份有限公司 | 双极性功率器件的制作方法 |
| JP2016001670A (ja) * | 2014-06-12 | 2016-01-07 | サンケン電気株式会社 | 半導体装置 |
| CN106133889A (zh) * | 2014-03-25 | 2016-11-16 | 株式会社电装 | 半导体装置 |
| JP2019029469A (ja) * | 2017-07-28 | 2019-02-21 | 新電元工業株式会社 | 半導体装置、およびその製造方法 |
| US10608087B2 (en) | 2016-03-31 | 2020-03-31 | Rohm Co., Ltd. | Semiconductor device suppressing electric field concentration and method for manufacturing |
-
1996
- 1996-03-13 JP JP5577596A patent/JPH09246570A/ja active Pending
Cited By (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6465863B1 (en) | 1998-05-28 | 2002-10-15 | Infineon Technologies Ag | Power diode structure |
| JP2002033326A (ja) * | 2000-07-13 | 2002-01-31 | Nippon Inter Electronics Corp | 半導体装置及びその製造方法 |
| JP2005197472A (ja) * | 2004-01-07 | 2005-07-21 | Toyota Motor Corp | バイポーラ半導体装置 |
| JP2008004866A (ja) * | 2006-06-26 | 2008-01-10 | Denso Corp | 半導体装置の製造方法 |
| JP2008181975A (ja) * | 2007-01-23 | 2008-08-07 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP2009283781A (ja) * | 2008-05-23 | 2009-12-03 | Mitsubishi Electric Corp | 半導体装置 |
| DE102008051166A1 (de) | 2008-05-23 | 2009-12-17 | Mitsubishi Electric Corp. | Halbleitervorrichtung mit einer Diode |
| KR101030696B1 (ko) * | 2008-05-23 | 2011-04-26 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 |
| US9704946B2 (en) | 2008-05-23 | 2017-07-11 | Mitsubishi Electric Corporation | Semiconductor device including a diode and guard ring |
| DE102008051166B4 (de) * | 2008-05-23 | 2012-11-29 | Mitsubishi Electric Corp. | Halbleitervorrichtung mit einer Diode |
| JP2013179342A (ja) * | 2008-07-22 | 2013-09-09 | Fuji Electric Co Ltd | 半導体装置 |
| JP2011166052A (ja) * | 2010-02-15 | 2011-08-25 | Toyota Central R&D Labs Inc | 半導体素子とその半導体素子を備えた電力変換装置 |
| CN103715083A (zh) * | 2012-09-28 | 2014-04-09 | 中国科学院微电子研究所 | Frd的制备方法 |
| JP2014135476A (ja) * | 2012-12-12 | 2014-07-24 | Fuji Electric Co Ltd | 半導体装置 |
| US9985090B2 (en) | 2012-12-12 | 2018-05-29 | Fuji Electric Co., Ltd. | Semiconductor device with low lifetime region |
| US10535729B2 (en) | 2012-12-12 | 2020-01-14 | Fuji Electric Co., Ltd. | Semiconductor device with low lifetime region |
| JP2015153784A (ja) * | 2014-02-10 | 2015-08-24 | トヨタ自動車株式会社 | 半導体装置の製造方法及び半導体装置 |
| CN106133889A (zh) * | 2014-03-25 | 2016-11-16 | 株式会社电装 | 半导体装置 |
| JP2016001670A (ja) * | 2014-06-12 | 2016-01-07 | サンケン電気株式会社 | 半導体装置 |
| CN105047561A (zh) * | 2015-06-11 | 2015-11-11 | 上海先进半导体制造股份有限公司 | 双极性功率器件的制作方法 |
| US10608087B2 (en) | 2016-03-31 | 2020-03-31 | Rohm Co., Ltd. | Semiconductor device suppressing electric field concentration and method for manufacturing |
| US10923571B2 (en) | 2016-03-31 | 2021-02-16 | Rohm Co., Ltd. | Semiconductor device suppressing electric field concentration and method for manufacturing |
| JP2019029469A (ja) * | 2017-07-28 | 2019-02-21 | 新電元工業株式会社 | 半導体装置、およびその製造方法 |
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