JP2011166052A - 半導体素子とその半導体素子を備えた電力変換装置 - Google Patents

Abstract

【課題】絶縁ゲート構造とダイオード構造が半導体基板に混在する半導体素子において、逆回復特性を改善する技術を提供すること。
【解決手段】半導体素子１４ａは、ボディ領域３３とドリフト領域３２で構成されるダイオード構造を介して還流電流が流れているときに、トレンチゲート３６のトレンチゲート電極３６ａにゲート電圧を印加する駆動方法によって駆動される。半導体素子１４ａは、素子部と終端部を備えている。半導体基板５０には、ライフタイムが短縮化された欠陥領域４３が終端部にのみ設けられている。
【選択図】図２

Description

本発明は、絶縁ゲート構造とダイオード構造が半導体基板に混在した半導体素子に関する。本発明はまた、そのような半導体素子を備えた電力変換装置にも関する。本発明は特に、直流電力を交流電力に変換する電力変換装置、交流電力を直流電力に変換する電力変換装置、電圧値を変換する電力変換装置に関する。

例えば、ハイブリッド車両又は電気車両に搭載される交流モータを駆動するために、直流電力を交流電力に変換する電力変換装置の開発が進められている。この種の電力変換装置は、直流電源の正極性側に接続される高圧側配線と直流電源の負極性側に接続される低圧側配線の間に設けられているインバータ回路を備えている。インバータ回路は、単相ユニット回路の複数個が並列に接続された構成を備えている。

図１３に、インバータ回路に設けられている単相ユニット回路の概要を示す。図１３に示されるように、単相ユニット回路は、直流電源１１２の高圧側配線１１２Ｈと低圧側配線１１２Ｌの間に直列に接続されている一対の半導体素子１１０ａ，１１０ｂを備えている。高圧側半導体素子１１０ａと低圧側半導体素子１１０ｂの接続点がモータ１１８に接続されている。各半導体素子１１０ａ，１１０ｂは、トランジスタＴｒ１，Ｔｒ２と、そのトランジスタＴｒ１，Ｔｒ２に逆並列に接続されているダイオードＤ１，Ｄ２を備えている。この種のインバータ回路では、ＰＷＭ制御を利用して、高圧側のトランジスタＴｒ１と低圧側のトランジスタＴｒ２のオン／オフが切換えられ、モータ１１８に供給される電流の大きさ及び極性が制御される。図１３には、高圧側のトランジスタＴｒ１と低圧側のトランジスタＴｒ２のオン／オフが切換えられる様子の一例が示されている。

図１３（ａ）に示されるように、高圧側のトランジスタＴｒ１がオンであり、低圧側のトランジスタＴｒ２がオフのとき、トランジスタＴｒ１を介してモータ１１８に向けて電流が供給される。次に、図１３（ｂ）に示されるように、高圧側のトランジスタＴｒ１がオフすると、トランジスタＴｒ１を介した電流の供給が停止される。このとき、モータ１１８に蓄積されたエネルギーにより、低圧側のダイオードＤ２に順方向電圧が印加され、そのダイオードＤ２を介して還流電流が流れる。次に、図１３（ｃ）に示されるように、高圧側のトランジスタＴｒ１がオンすると、低圧側のダイオードＤ２に逆方向電圧が印加され、ダイオードＤ２を介した還流電流が遮断される。

低圧側のダイオードＤ２を介して還流電流が流れている状態（図１３（ｂ）であり、以下、状態（ｂ）という）では、ダイオードＤ２内に多量の正孔が蓄積される。次に、高圧側のトランジスタＴｒ１がオンした状態（図１３（ｃ）であり、以下、状態（ｃ）という）に移行すると、蓄積されていた正孔がダイオードＤ２内から消失するのに伴って、ダイオードＤ２に逆回復電流が流れる。電力損失を低減するためには、この逆回復電流を小さく抑えることが肝要である。

ところで、絶縁ゲート構造とダイオード構造を半導体基板内に混在させた半導体素子が開発されている。例えば、図１３に示される例では、高圧側半導体素子１１０ａのトランジスタＴｒ１とダイオードＤ１が同一の半導体基板に混在して形成されており、低圧側半導体素子１１０ｂのトランジスタＴｒ２とダイオードＤ２が同一の半導体基板に混在して形成されている。非特許文献１には、この種の混在型の半導体素子１１０ａ，１１０ｂにおいて、逆回復電流を低減させる技術の一例が開示されている。

図１４に、非特許文献１に開示される技術が適用された場合のタイミングチャートを示す。ＶｇはトランジスタＴｒ１，Ｔｒ２に印加されるゲート電圧であり、破線がトランジスタＴｒ１に印加されるゲート電圧Ｖｇ（Ｔｒ１）であり、実線がトランジスタＴｒ２に印加されるゲート電圧Ｖｇ（Ｔｒ２）である。Ｉｆは、低圧側半導体素子１１０ｂを流れる電流である。Ｖ_Ｆは、低圧側半導体素子１１０ｂの両端間の電圧である。図１４に示されるように、状態（ｂ）では、ダイオードＤ２を介して還流電流が流れている。タイミングｔ３において、状態（ｂ）から状態（ｃ）に切換わると、低圧側半導体素子１１０ｂに逆回復電流が流れる。

非特許文献１の技術は、図１４に示されるように、状態（ｂ）において、低圧側半導体素子１１０ｂのトランジスタＴｒ２にゲート電圧Ｖｇ（Ｔｒ２）を一時的に印加し、トランジスタＴｒ２を一時的にオンさせることを特徴としている。通常、状態（ｂ）では、トランジスタＴｒ２はオフであり、ダイオードＤ２を介して還流電流が流れている。状態（ｂ）において、トランジスタＴｒ２を一時的にオンさせることにより、ダイオードＤ２を介して供給される正孔を遮断し、低圧側半導体素子１１０ｂ内に蓄積していた正孔を消失させる。これにより、図１４の１００ａに示されるように、逆回復電流のＱｒｒが低減され、さらに、１００ｂに示されるように、サージ電圧も低減される。

Zhenxue Xu, Bo Zhang and Alex Q. huang, "Experimental demonstration of the MOS controlled diode (MCD)", IEEE 2000, Vol.2, p. 1144-1148

本発明者らの検討の結果、非特許文献１に開示される駆動方法で半導体素子を駆動させると、逆回復電流の波形が、半導体素子の終端部に存在する正孔の挙動に大きく依存することが分かってきた。通常、半導体素子は、素子部とその素子部の周囲に設けられている終端部を備えている。素子部の面積は、終端部の面積に比して大きく形成されている。このため、上記駆動方法以外の一般的な駆動方法（すなわち、状態（ｂ）において一時的にゲート電圧が印加されない）で駆動されると、逆回復電流の波形は、素子部の正孔の挙動に依存する。換言すれば、上記駆動方法以外の一般的な駆動方法で駆動されると、終端部の正孔の挙動が素子部の正孔の挙動に埋没しており、逆回復電流の波形は終端部の挙動に依存しない。

しかしながら、上記駆動方法で半導体素子を駆動させると、素子部の正孔量を大幅に低下させることができる。このため、上記駆動方法で半導体素子を駆動させると、終端部の正孔の挙動が、逆回復電流の波形に及ぼす影響が顕在化してくることが分かってきた。本明細書で開示される技術は、この新規な知見を契機として創作されたものであり、上記駆動方法で用いられる好適な半導体素子を提案することを１つの目的としている。また、そのような半導体素子を備えた電力変換装置を提案することを他の１つの目的としている。

本明細書で開示される技術は、絶縁ゲート構造とダイオード構造が半導体基板に混在している半導体素子に具現化される。この半導体素子は、ダイオード構造を介して還流電流が流れているときに、絶縁ゲート構造のゲート電極にゲート電圧を印加する駆動方法によって駆動される。すなわち、本明細書で開示される半導体素子は、このような駆動方法で用いられるのに特に適していることを特徴としている。本明細書で開示される半導体素子は、素子部と終端部を備えている。素子部は、平面視したときに、半導体基板の一部の領域に配置されており、絶縁ゲート構造及びダイオード構造が形成されている。終端部は、平面視したときに、素子部の周囲の半導体基板の領域に配置されており、電界緩和用の終端構造が形成されている。終端構造には、リサーフ構造、ガードリング構造、又はそれ以外の好適な構造が含まれる。本明細書で開示される半導体素子は、以下に説明するように、少なくとも４つの特徴のいずれかを備えていることを特徴としている。いずれの特徴も、終端部の正孔の挙動を制御することにより、逆回復電流の変化率を制御することを特徴としている。なお、本明細書で開示される半導体素子は、それらの４つの特徴の組合せを備えていてもよい。

本明細書で開示される好適な１つの半導体素子の半導体基板には、ライフタイムが短縮化された欠陥領域が終端部にのみ設けられていることを特徴としている。終端部にライフタイム用の欠陥領域が形成されていると、終端部の正孔が素早く消失し、逆回復電流の変化率が大きくなる。また、この半導体素子では、欠陥領域が素子部に設けられていないことも特徴としている。上記したように、ゲート電圧が一時的に印加される駆動方法が用いられると、素子部の正孔量を大幅に低下させることができるので、素子部にライフタイム用の欠陥領域を形成する必要がなくなる。素子部に欠陥領域が形成されていないと、欠陥領域に起因するリーク電流の増加が抑制される。上記半導体素子は、逆回復電流の変化率の増加とリーク電流の増加抑制を両立させることができる。

本明細書で開示される好適な他の１つ半導体素子の半導体基板には、素子部と終端部の境界近傍のうちの終端部側に絶縁トレンチが設けられていることを特徴としている。絶縁トレンチは、終端部に蓄積した正孔の排出経路に設けられている。これにより、逆回復時の終端部の正孔の排出が阻害され、逆回復電流の変化率が小さくなる。

本明細書で開示される好適な他の１つ半導体素子の半導体基板の表層部には、表面主電極に電気的に接続されているとともに、一方向に沿って繰返し設けられている複数のコンタクト領域が設けられている。さらに、そのコンタクト領域のうちの最外周に設けられたコンタクト領域が、他のコンタクト領域よりも面積が小さいことを特徴としている。終端部に蓄積した正孔は、最外周に設けられたコンタクト領域を介して表面主電極に排出される。このため、この最外周に設けられたコンタクト領域の面積が小さく構成されていると、逆回復電流の変化率が小さくなる。

本明細書で開示される好適な他の１つ半導体素子の素子部の平面レイアウトは、内角が鋭角となる５以上のコーナー部を有していることを特徴としている。一般的な素子部の平面レイアウトは矩形状であり、内角が鋭角となるコーナー部は４つである。本明細書で開示される半導体素子では、そのようなコーナー部を５以上とする。内角が鋭角となるコーナー部では、逆回復時に終端部から排出される多くの正孔が集中する箇所である。このため、このようなコーナー部を増加させることで、正孔の排出が遅速化し、逆回復電流の変化率が小さくなる。

本明細書で開示される技術は、電源の一方の極性に接続される第１配線と電源の他方の極性に接続される第２配線の間に接続されている電力変換装置にも具現化される。本明細書で開示される電力変換装置は、上記のいずれかの半導体素子とゲート電圧印加装置とを有している。ゲート電圧印加装置は、ダイオード構造を介して還流電流が流れているときに、絶縁ゲート構造のゲート電極にゲート電圧を印加するゲート電圧印加工程を有する。

上記ゲート電圧印加工程では、印加されるゲート電圧が、第１電圧未満に設定されているのが望ましい。第１電圧は、ダイオード構造に逆方向電圧が印加されているときの絶縁ゲート構造の閾値電圧である。本発明者らの検討の結果、印加されるゲート電圧がダイオード構造に逆方向電圧が印加されているときの絶縁ゲート構造の閾値電圧未満であると、素子両端間の電圧の増加が抑えられる。これにより、本明細書で開示される駆動方法では、蓄積した正孔を消失させるとともに、素子両端間の電圧の増加も抑えられ、電力損失が抑えられる。

上記ゲート電圧印加工程では、印加されるゲート電圧が第２電圧以上に設定されているのが望ましい。第２電圧は、ダイオード構造に順方向電圧が印加されているときの絶縁ゲート構造の閾値電圧である。この態様によると、ゲート電圧印加工程では、絶縁ゲート構造を介した電流とダイオード構造を介した電流の双方が流れ、正孔消失効果と素子両端間の電圧増加の抑制効果の双方を良好に得ることができる。

上記ゲート電圧印加工程では、還流電流が流れているときに印加されるゲート電圧が、その還流電流が遮断された後に逆回復電流が流れているときに印加されてもよい。上述したように、還流電流が流れているときに印加されるゲート電圧は、還流電流によって蓄積した正孔を消失させるために印加される。このため、還流電流が遮断して逆回復電流が流れるときには、そのようなゲート電圧を印加する必要がない。すなわち、蓄積した正孔を消失させるためには、還流電流が流れているときに、ゲート電圧を短期間だけ一時的に印加すればよい。しかしながら、短期間の一時的な印加は、タイミング制御が難しいという問題がある。ゲート電圧印加工程で印加されるゲート電圧が、第１電圧未満に設定されていると、ダイオード構造に逆回復電流が流れているときに第１電圧未満のゲート電圧が印加されても、トランジスタがオンすることがない。したがって、第１電圧未満のゲート電圧は、半導体素子の正常な動作を妨げることがない。上記半導体素子用の駆動方法のゲート電圧印加工程では、比較的に長期間のゲート電圧の印加が可能となり、タイミング制御が容易となる。

上記ゲート電圧印加工程は、次のように表現することができる。すなわち、上記ゲート電圧印加工程は、印加されるゲート電圧が、絶縁ゲート構造を介した電流とダイオード構造を介した電流の双方が流れるように設定されている。

本明細書で開示される技術によると、逆回復電流の波形が制御された半導体素子を提供することができる。また、そのような半導体素子を備えた電力変換装置を提供することもできる。

電力変換装置の構成の概要を示す。 電力変換装置を構成する第１の半導体素子の要部断面図を模式的に示す。 電力変換装置のオン・オフ動作を示す。 第１の半導体素子で構成された電力変換装置のタイミングチャートの一例を示す。 電力変換装置を構成する半導体素子内の正孔濃度を示す。 印加するゲート電圧と正孔密度の関係、及び印加するゲート電圧と素子両端間の電圧の関係を示す。 第１の半導体素子で構成された電力変換装置のタイミングチャートの他の一例を示す。 電力変換装置を構成する第２の半導体素子の要部断面図を模式的に示す。 第２の半導体素子で構成された電力変換装置のタイミングチャートの一例を示す。 電力変換装置を構成する第３の半導体素子の要部断面図を模式的に示す。 電力変換装置を構成する第３の半導体素子の要部平面図を模式的に示す。 電力変換装置を構成する第４の半導体素子の平面レイアウトを模式的に示す。 従来の電力変換装置の概要、及び従来の電力変換装置のオン・オフ動作を示す。 従来の電力変換装置のタイミングチャートを示す。

本願明細書で開示される技術の特徴を整理しておく。
（第１特徴） 電源の一方の極性に接続される第１配線と電源の他方の極性に接続される第２配線の間に接続されている電力変換装置であって、第１半導体素子と第２半導体素子が直列に接続されている直列回路を備えている。第１半導体素子と第２半導体素子の接続点が負荷に接続されている。第１半導体素子は、絶縁ゲート構造とダイオード構造が半導体基板に混在した混在型半導体素子である。第２半導体素子も絶縁ゲート構造とダイオード構造が半導体基板に混在した混在型半導体素子である。電力変換装置は、第１半導体素子の絶縁ゲート構造と第２半導体素子の絶縁ゲート構造にゲート電圧を印加するゲート電圧印加装置を備えている。ゲート電圧印加装置は、第１状態、第２状態及び第３状態を形成する。第１状態は、第１半導体素子の絶縁ゲート構造がオンであり、第２半導体素子の絶縁ゲート構造がオフであり、第１半導体素子の絶縁ゲート構造を介して負荷に電流を供給する。第２状態は、第１半導体素子の絶縁ゲート構造がオフであり、第２半導体素子の絶縁ゲート構造がオフであり、第２半導体素子のダイオード構造を介して還流電流が流れる。第２状態は、第１状態に続いて形成される。第３状態は、第１半導体素子の絶縁ゲート構造がオンであり、第２半導体素子の絶縁ゲート構造がオフであり、第１半導体素子の絶縁ゲート構造を介して負荷に電流を供給する。第３状態は、第２状態に続いて形成される。ゲート電圧印加装置は、第２状態において、第２半導体素子の絶縁ゲート構造にゲート電圧を印加する。
（第２特徴） 第１特徴において、ゲート電圧印加装置が第２状態で印加するゲート電圧が、第１電圧未満に設定されているのが望ましい。第１電圧は、第２半導体素子のダイオード構造に逆方向電圧が印加されているときの第２半導体素子の絶縁ゲート構造の閾値電圧である。
（第３特徴） 第１特徴において、ゲート電圧印加装置が第２状態で印加するゲート電圧が、第１電圧未満であり、且つ第２電圧以上に設定されているのが望ましい。第２電圧は、第２半導体素子のダイオード構造に順方向電圧が印加されているときの第２半導体素子の絶縁ゲート構造の閾値電圧である。
（第４特徴） 第１特徴において、第１半導体素子は高圧側配線に接続されており、第２半導体素子は低圧側配線に接続されている。
（第５特徴） 第１特徴において、第１半導体素子は絶縁ゲート構造を有するＭＯＳＦＥＴ又はＩＧＢＴであり、第２半導体素子も絶縁ゲート構造を有するＭＯＳＦＥＴ又はＩＧＢＴである。
（第６特徴） 第５特徴において、第１及び第２半導体素子がＭＯＳＦＥＴの場合、表面主電極はソース電極とアノード電極を兼用しており、裏面主電極がドレイン電極とカソード電極を兼用している。
（第７特徴） 第１特徴において、電力変換装置は、２相インバータ回路又は３相インバータ回路を備えている。

図１に、電力変換装置１０の構成の概要を示す。電力変換装置１０は、直流電源１２の直流電力を交流電力に変換し、その交流電力を交流モータ１８に給電する。電力変換装置１０は、直流電源１２の高圧側配線１２Ｈと低圧側配線１２Ｌの間に設けられているインバータ回路を備えている。インバータ回路は、２個の半導体素子１４ａ，１４ｂが直列に接続されている単相ユニット回路１４と、２個の半導体素子１６ａ，１６ｂが直列に接続されている単相ユニット回路１６を備えている。単相ユニット回路１４，１６は、高圧側配線１２Ｈと低圧側配線１２Ｌの間で並列に接続されている。単相ユニット回路１４の高圧側半導体素子１４ａと低圧側半導体素子１４ｂの接続点が交流モータ１８の一方の給電点に接続されており、単相ユニット回路１６の高圧側半導体素子１６ａと低圧側半導体素子１６ｂの接続点が交流モータ１８の他方の給電点に接続されている。各半導体素子１４ａ，１４ｂ，１６ａ，１６ｂは、トランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４と、そのトランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４に逆並列に接続されているダイオードＤ１，Ｄ２，Ｄ３，Ｄ４を備えている。各トランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４のゲート電極２２，２４，２６，２８は、ゲート電圧印加回路２０に接続されている。ゲート電圧印加回路２０は、ＰＷＭ制御を利用して、ゲート電極２２，２４，２６，２８に印加するゲート電圧のタイミング及び大きさを制御することができる。

図２に、インバータ回路に用いられている半導体素子１４ａの素子部と終端部の境界近傍の断面図を模式的に示す。なお、他の半導体素子１４ｂ，１６ａ，１６ｂも、半導体素子１４ａと共通の形態を備えている。図２に示されるように、半導体素子１４ａは、縦型のＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)であり、半導体基板５０と、半導体基板５０の裏面のうちの素子部と終端部の双方に亘って設けられているドレイン電極３０と、半導体基板５０の表面のうちの素子部に設けられているソース電極３７と、半導体基板５０の表層部に設けられている複数の絶縁トレンチゲート３６を備えている。

半導体基板５０は、ｎ^＋型のドレイン領域３１とｎ⁻型のドリフト領域３２とｐ型のボディ領域３３とｐ^＋型のボディコンタクト領域３４とｎ^＋型のソース領域３５と最外周ボディコンタクト領域３８とリサーフ層３９を備えている。ドレイン領域３１は、半導体基板５０の裏層部に形成されており、素子部と終端部の双方に亘って設けられているとともに、ドレイン電極３０に接触している。ドリフト領域３２は、ドレイン領域３１上に形成されており、素子部と終端部の双方に亘って設けられている。ボディ領域３３は、半導体基板５０の表層部に形成されており、ドリフト領域３２上に設けられているとともに、素子部に選択的に設けられている。ボディコンタクト領域３４は、半導体基板５０の表層部に選択的に形成されており、ボディ領域３３上に設けられているとともに、ソース電極３７に接触している。一例では、ボディコンタクト領域３４は、平面視したときにストライプ状に配置されている。ソース領域３５は、半導体基板５０の表層部に選択的に形成されており、ボディ領域３３上に設けられているとともに、ソース電極３７に接触している。ソース領域３５は、ボディ領域３３によってドリフト領域３２から隔てられている。一例では、ソース領域３５は、平面視したときにストライプ状に配置されている。絶縁トレンチゲート３６は、半導体基板５０の表面からボディ領域３３を貫通して伸びており、ソース領域３５とボディ領域３３とドリフト領域３２に接触している。絶縁トレンチゲート３６は、トレンチゲート電極３６ａと、トレンチゲート電極３６ａを被覆するゲート絶縁膜３６ｂを備えている。一例では、複数の絶縁トレンチゲート３６は、平面視したときにストライプ状に配置されている。

最外周ボディコンタクト領域３８は、半導体基板５０の表層部に選択的に形成されており、ボディ領域３３上に設けられているとともに、ソース電極３７に電気的に接続されている。なお、最外周ボディコンタクト領域３８は、紙面左右方向に沿って繰返し設けられている複数のボディコンタクト領域３４と共通の形態を備えており、複数のボディコンタクト領域３４の一部ということもできる。最外周ボディコンタクト領域３８は、繰返し設けられている複数のボディコンタクト領域３４のうちの最外周に設けられているボディコンタクト領域３４であり、便宜の上で区別したものということもできる。リサーフ層３９は、半導体基板５０の表層部に形成されており、一端がボディ領域３３に接しているとともに、他端が側方に向けて伸びている。リサーフ層３９は、平面視したときに素子部の周囲を一巡している。リサーフ層３９の不純物濃度は、ボディ領域３３よりも薄い。

半導体素子１４ａの素子部には、ｎ型のソース領域３５とｐ型のボディ領域３３とｎ型のドリフト領域３２と絶縁トレンチゲート３６で構成される絶縁ゲート構造が形成されている。半導体素子１４ａは、この絶縁ゲート構造を有するトランジスタＴｒ１を備えている。半導体素子１４ａの素子部にはさらに、ｐ型のボディ領域３３とｎ型のドリフト領域３２で構成されるｐｎダイオード構造が形成されている。半導体素子１４ａは、このｐｎダイオード構造を有するダイオードＤ１を備えている。すなわち、半導体素子１４ａは、絶縁ゲート構造とダイオード構造が半導体基板に混在している。

半導体素子１４ａはさらに、ライフタイムが短縮化された欠陥領域４３を備えていることを特徴としている。欠陥領域４３は、終端部のみに選択的に形成されており、素子部に形成されていないことを特徴としている。欠陥領域４３は、意図的に欠陥４２が形成された領域である。このライフタイム用の欠陥領域４３は、従来既知の様々な技術を用いて形成することができる。一例では、プロトン（Ｈ）又はヘリウム（Ｈｅ）等を終端部に選択的にイオン照射し、欠陥領域４３を形成してもよい。なお、ソース電極３７を形成した後にイオン照射を実施すれば、そのイオン照射に対してソース電極３７をマスクとして機能させることができる。このため、欠陥領域４３を形成するための専用のマスクを用意しなくても、終端部に欠陥領域４３を選択的に形成することができる。なお、半導体素子１４ａは、ドリフト領域３２がｐ型コラムとｎ型コラムで構成されるスーパージャンクション構造であってもよい。また、半導体素子１４ａは、ドレイン領域３１がｐ^＋型の部分領域とｎ^＋型の部分領域で構成されていてもよい。この半導体素子１４ａは、いわゆる縦型のコレクタショート型ＩＧＢＴ(Insulated Gate Bipolar Transistor)である。

図３に、電力変換装置１０の各半導体素子１４ａ，１４ｂ，１６ａ，１６ｂのオン／オフが切換わる基本的な様子を示す。電力変換装置１０では、図３（ａ）の電流供給状態と図３（ｃ）の電流供給状態を経時的に繰返すことにより、交流モータ１８に交流電力を供給する。図３（ｂ）及び図３（ｄ）の状態は、それらの過渡期間である。図３（ａ）は、高圧側半導体素子１４ａと低圧側半導体素子１６ｂがオン状態であり、高圧側半導体素子１６ａと低圧側半導体素子１４ｂがオフ状態である。この場合、交流モータ１８に矢印方向（紙面右向き）の電流が供給される。図３（ｃ）は、高圧側半導体素子１６ａと低圧側半導体素子１４ｂがオン状態であり、高圧側半導体素子１４ａと低圧側半導体素子１６ｂがオフ状態である。この場合、交流モータ１８に矢印方向（紙面左向き）の電流が供給される。このように、電力変換装置１０は、直流電源１２の直流電力を交流電力に変換し、交流モータ１８に給電することができる。

ここで、図３（ａ）から図３（ｃ）に移行する期間に着目する。図３（ａ）に示されるように、高圧側半導体素子１４ａがオンであり、低圧側の半導体素子１４ｂがオフのとき、高圧側半導体素子１４ａのトランジスタＴｒ１を介して交流モータ１８に向けて電流が供給される。次に、図３（ｂ）に示されるように、高圧側半導体素子１４ａがオフすると、高圧側半導体素子１４ａのトランジスタＴｒ１を介した電流の供給が停止される。このとき、交流モータ１８に蓄積されたエネルギーにより、低圧側半導体素子１４ｂのダイオードＤ２に順方向電圧が印加され、そのダイオードＤ２を介して還流電流が流れる。次に、図３（ｃ）に示されるように、高圧側半導体素子１６ａがオンすると、低圧側半導体素子１４ｂのダイオードＤ２に逆方向電圧が印加され、ダイオードＤ２を介した還流電流が遮断される。

低圧側半導体素子１４ｂのダイオードＤ２を介して還流電流が流れている状態（図３（ｂ）であり、以下、状態（ｂ）という）では、ダイオードＤ２内に多量の正孔及び電子が蓄積される。次に、高圧側半導体素子１６ａがオンした状態（図３（ｃ）であり、以下、状態（ｃ）という）に移行すると、蓄積されていた正孔及び電子がダイオードＤ２内から消失するのに伴って、ダイオードＤ２に逆回復電流が流れる。

図４に、状態（ｂ）から状態（ｃ）に移行するときのタイミングチャートを示す。Ｖｇは低圧側半導体素子１４ｂのトランジスタＴｒ２と高圧側半導体素子１６ａのトランジスタＴｒ３に印加されるゲート電圧であり、実線Ｖｇ（Ｔｒ２）がトランジスタＴｒ２に印加されるゲート電圧Ｖｇであり、破線Ｖｇ（Ｔｒ３）がトランジスタＴｒ３に印加されるゲート電圧Ｖｇである。Ｉｆは、低圧側半導体素子１４ｂを流れる電流である。Ｖ_Ｆは、低圧側半導体素子１４ｂの両端間の電圧である。図４に示されるように、状態（ｂ）では、ダイオードＤ２を介して還流電流が流れている。タイミングｔ３において、状態（ｂ）から状態（ｃ）に切換わると、低圧側半導体素子１４ｂに逆回復電流が流れる。

図４に示されるように、本実施例の電力変換装置１０は、状態（ｂ）において、低圧側半導体素子１４ｂのトランジスタＴｒ２にゲート電圧Ｖｇを一時的に印加することを特徴としている。一時的に印加するゲート電圧Ｖｇの大きさは、特に制限されない。しかしながら、本実施例の電力変換装置１０では、トランジスタＴｒ２に印加されるゲート電圧Ｖｇが、第１電圧Ｖ_Ｈと第２電圧Ｖ_Ｌの間に設定されていることが好ましい。具体的には、第１電圧Ｖ_Ｌが２Ｖであり、第２電圧Ｖ_Ｈが３Ｖである。

ここで、第１電圧Ｖ_Ｈとは、低圧側半導体素子１４ｂのダイオードＤ２に逆方向電圧が印加されているときのトンジスタＴｒ２の閾値電圧である。すなわち、第１電圧Ｖ_Ｈとは、状態（ｃ）におけるトランジスタＴｒ２の絶縁トレンチゲート３６の閾値電圧である。第２電圧Ｖ_Ｌとは、低圧側半導体素子１４ｂのダイオードＤ２に順方向電圧が印加されているときのトランジスタＴｒ２の絶縁トレンチゲート３６の閾値電圧である。すなわち、第２電圧Ｖ_Ｌとは、状態（ｂ）におけるトランジスタＴｒ２の絶縁トレンチゲート３６の閾値電圧である。図２に示されるように、ダイオードＤ２は、ｐ型のボディ領域３３とｎ型のドリフト領域３２によって構成されている。ダイオードＤ２に逆方向電圧が印加されているときは、ボディ領域３３の電位は接地電位であり、トランジスタＴｒ２の絶縁トレンチゲート３６の閾値電圧は相対的に高くなる（第１電圧Ｖ_Ｈ）。一方、ダイオードＤ２に順方向電圧が印加されているときは、ボディ領域３３の電位は上昇するので、トランジスタＴｒ２の絶縁トレンチゲート３６の閾値電圧は相対的に低くなる（第２電圧Ｖ_Ｌ）。本実施例の電力変換装置１０では、状態（ｂ）において一時的に印加されるゲート電圧Ｖｇ（Ｔｒ２）が、このような第１電圧Ｖ_Ｈと第２電圧Ｖ_Ｌの間に設定されているのが望ましい。換言すれば、一時的に印加されるゲート電圧Ｖｇは、状態（ｂ）においてトランジスタＴｒ２をオンさせるものの、状態（ｃ）においてトランジスタＴｒ２をオンさせない値であるのが望ましい。

図５に、状態（ｂ）における低圧側半導体素子１４ｂの内部の正孔濃度を示す。図５（ａ）は比較例であり、状態（ｂ）においてゲート電圧を印加しない場合の結果である。図５（ｂ）が本実施例の一例であり、第１電圧Ｖ_Ｈと第２電圧Ｖ_Ｌの間に設定されたゲート電圧Ｖｇを印加した場合の結果である。図５（ｃ）は本実施例の他の一例であり、第１電圧Ｖ_Ｈを越えるゲート電圧Ｖｇを印加した場合の結果である。

図５（ａ）に示されるように、状態（ｂ）においてゲート電圧Ｖｇを印加しない場合、ドリフト領域３２内に多量の正孔が蓄積していることが分かる。これにより、状態（ｂ）においてゲート電圧Ｖｇを印加しない場合、逆回復電流のＱｒｒが大きくなり、電力損失が増加する。一方、図５（ｂ）及び（ｃ）に示されるように、状態（ｂ）において、トランジスタＴｒ２にゲート電圧Ｖｇを印加した場合、ドリフト領域３２内の正孔が消失することが分かる。

図６に、状態（ｂ）において低圧側半導体素子１４ｂのトランジスタＴｒ２に印加されるゲート電圧とドリフト領域３２内の正孔密度の関係、及び状態（ｂ）において低圧側半導体素子１４ｂのトランジスタＴｒ２に印加されるゲート電圧と低圧側半導体素子１４ｂの両端間の電圧の関係を示す。

図６に示されるように、印加するゲート電圧Ｖｇが大きくなると、正孔密度が減少することが分かる。ここで、正孔密度が減少する現象は、ゲート電圧Ｖｇの大きさに依存して、次の２つの理由によるものだと思われる。ゲート電圧Ｖｇが第２電圧Ｖ_Ｌ未満の場合、ゲート電圧ＶｇがトランジスタＴｒ２のトレンチゲート電極３６ａに印加されると、トレンチゲート電極３６界面では電子が引き寄せられるので、ソースがトレンチゲート電極３６側面まで伸びたことと等価になる。この場合、ドリフト領域３２からきた電子は、トレンチゲート電極３６側面に向かって走る。そのため、ゲート電圧を印加しない場合に比べ、ボディ領域３３内の電子は早く引き抜かれ、ボディ領域３３内の電子濃度は下がる。その結果、ボディ領域３３内では、電荷中性条件を満たすために、正孔濃度が下がる。ボディ領域３３がドリフト領域３２への正孔供給源になるので、この正孔濃度が下がれば、ドリフト領域３２への正孔注入量が減少し、低圧側半導体素子１４ｂ内の正孔密度が減少する。また、ゲート電圧Ｖｇが第１電圧Ｖ_Ｈ未満であり、且つ第２電圧Ｖ_Ｌ以上の場合、トランジスタＴｒ２の絶縁トレンチゲート３６を介した電流が流れることにより、相対的にダイオードＤ２を介した電流が抑えられ、この結果、低圧側半導体素子１４ｂ内の正孔濃度が減少する。

なお、印加するゲート電圧Ｖｇが第１電圧Ｖ_Ｈを超えると、低圧側半導体素子１４ｂでは、ダイオードＤ２を介した電流が完全に遮断され、トランジスタＴｒ２の絶縁トレンチゲート３６を介した電流のみが流れることになり、低圧側半導体素子１４ｂ内の正孔密度は略零になる（図５（ｃ）参照）。一方、印加するゲート電圧Ｖｇが第１電圧Ｖ_Ｈを越えると、低圧側半導体素子１４ｂの両端間の電圧Ｖ_Ｆが急激に上昇する。通常、絶縁ゲート構造によるトランジスタ動作は、電流値の増加に依存して素子両端に加わる電圧が増加する特性を有している。そのため、印加するゲート電圧Ｖｇが第１電圧Ｖ_Ｈを越えて絶縁トレンチゲート３６を介した電流のみが流れると、低圧側半導体素子１４ｂの両端間の電圧Ｖ_Ｆが急激に増加する。なお、このようなゲート電圧Ｖｇは、背景技術で説明した非特許文献１で用いられているものであり、図１４の１００ｃに示されるように、低圧側半導体素子１４ｂの両端間の電圧を増加させ、電力損失の増加を招いてしまう。

このことから、本実施例の電力変換装置１０では、状態（ｂ）において低圧側半導体素子１４ｂのトランジスタＴｒ２に印加するゲート電圧Ｖｇを第１電圧Ｖ_Ｈ未満に設定するのが望ましい。このため、状態（ｂ）において、低圧側半導体素子１４ｂのトランジスタＴｒ２がオンしないので、低圧側半導体素子１４ｂの両端間の電圧Ｖ_Ｆが増加しない（図４の１０ｃ参照）。一方で、図６に示されるように、状態（ｂ）においてゲート電圧Ｖｇが印加されるので、低圧側半導体素子１４ｂ内の正孔密度は減少する。この結果、電力変換装置１０では、電圧Ｖ_Ｆの増加に伴う電力損失の増加を抑制しながら、逆回復特性を改善することができる。さらに、本実施例の電力変換装置１０では、一時的に印加するゲート電圧Ｖｇが第２電圧Ｖ_Ｌ以上に設定されているのが望ましい。一時的に印加するゲート電圧Ｖｇが第２電圧Ｖ_Ｌ以上に設定されていると、状態（ｂ）において、絶縁ゲート構造を介した電流とダイオード構造を介した電流の双方が流れる状態が得られる。これにより、本実施例の電力変換装置１０では、状態（ｂ）において、絶縁ゲート構造を介したトランジスタ動作によって正孔濃度を顕著に減少させることができる（図５（ｂ）参照）。この結果、図６に示されるように、本実施例の電力変換装置１０では、電力損失の増加の抑制と逆回復特性の改善の双方を良好に実現することができる。

上記したように、状態（ｂ）において、一時的にゲート電圧Ｖｇを印加する駆動方法が用いられると、半導体素子の素子部の正孔が顕著に減少する。このため、逆回復電流の波形が、半導体素子の終端部に存在する正孔の挙動に大きく依存する。上記駆動方法以外の一般的な駆動方法（すなわち、状態（ｂ）において一時的にゲート電圧Ｖｇが印加されない）で駆動されると、終端部の正孔の挙動が素子部の正孔の挙動に埋没しており、逆回復電流の波形は終端部の挙動に依存しない。本実施例の電力変換装置１０では、一時的にゲート電圧Ｖｇを印加する駆動方法を用いて半導体素子を駆動させることにより、逆回復電流の変化率を独立して制御可能になったことを特徴としている。

例えば、ライフタイムを制御するために、半導体素子の半導体基板の全域に欠陥領域を形成する技術が従来から知られている。この種のライフタイム用の欠陥領域は、半導体素子の素子部に存在する多量の正孔を制御するために、半導体素子の素子部に形成されなければならない。ところが、半導体素子の素子部に欠陥領域が形成されると、リーク電流が増大するという問題がある。このため、従来技術では、リーク電流の増大を回避しながら、ライフタイムを独立して制御することが困難であった。

本実施例では、リーク電流の増大を回避しながら、ライフタイムを独立して制御できることを特徴としている。図２に示されるように、本実施例の半導体素子１４ａでは、終端部にライフタイム用の欠陥領域４３が選択的に形成されており、素子部に欠陥領域４３が形成されない。このため、リーク電流の増大が問題とならない。一方、一時的にゲート電圧Ｖｇを印加する駆動方法を用いることで、素子部の正孔量が顕著に減少し、逆回復電流の波形が終端部の正孔の挙動に依存する。これにより、終端部にライフタイム用の欠陥領域４３が選択的に形成されていることで、終端部の正孔を素早く消失させ、逆回復電流の変化率を大きくすることができる。

図４の１０ａに、本実施例の逆回復電流の波形を示す。実線１０ａａは、本実施例の逆回復電流の波形であり、一時的なゲート電圧Ｖｇの印加と欠陥領域４３の双方の技術が組み合わされた場合である。破線１０ａｂは、比較例の逆回復電流の波形であり、一時的なゲート電圧Ｖｇは印加されるものの、欠陥領域４３が形成されていない場合である。破線１０ａｃは、比較例の逆回復電流の波形であり、一時的なゲート電圧Ｖｇの印加も欠陥領域４３も形成されていない場合である。破線１０ａｂに示されるように、一時的なゲート電圧Ｖｇが印加されると、半導体素子１４ａの素子部に蓄積していた正孔が消失され、逆回復電流のＱｒｒが低減される。さらに、実線１０ａａに示されるように、欠陥領域４３が形成されていると、逆回復電流の変化率が大きくなる。このように、終端部にライフタイム用の欠陥領域４３が選択的に形成されていると、リーク電流の増大を回避しながら、ライフタイムを独立して制御することが可能になる。

図７に、状態（ｂ）から状態（ｃ）に移行するときのタイミングチャートの他の一例を示す。この例では、低圧側半導体素子１４ｂのトランジスタＴｒ２に印加するゲート電圧Ｖｇが、状態（ｃ）においても印加されていることを特徴としている。

上述したように、トランジスタＴｒ２に印加するゲート電圧Ｖｇは第１電圧Ｖ_Ｈよりも低い。このため、状態（ｃ）において、トランジスタＴｒ２にゲート電圧Ｖｇが印加されていても、トランジスタＴｒ２はオフ状態となる。このため、電力変換装置１０の動作を妨げることはない。上記の例によれば、比較的に長期間のゲート電圧Ｖｇの印加が可能となり、タイミング制御が容易となる。

以下、実施例２〜４を説明するが、これらの実施例でも、上記駆動方法、すなわち、状態（ｂ）において一時的にゲート電圧Ｖｇが印加される駆動方法、又は状態（ｂ）と状態（ｃ）に亘って一時的にゲート電圧Ｖｇが印加される駆動方法が用いられている点では共通している。また、半導体素子１４ａにおいて、共通する構成要素に関しては共通の符号を付し、その説明を省略する。

図８に、半導体素子１４ａの他の一例の要部断面図を示す。この例の半導体素子１４ａは、素子部と終端部の境界近傍のうちの終端部側に絶縁トレンチ４４が設けられていることを特徴としている。絶縁トレンチ４４は、半導体基板５０の表面からリサーフ層３９を貫通して伸びており、ドリフト領域３２に接触している。絶縁トレンチ４４は、導電体部４４ａと、導電体部４４を被覆する絶縁体部４４ｂを備えている。導電体部４４ａは、ゲート電極に接続されていてもよく、ソース電極に接続されていてもよい。あるいは、絶縁トレンチ４４は、絶縁体部４４ｂのみで構成されていてもよい。一例では、絶縁トレンチ４４は、平面視したときに素子部の周囲をリサーフ層２９に沿って一巡している。

絶縁トレンチ４４は、終端部に蓄積した正孔の排出経路に設けられている。これにより、逆回復時の終端部の正孔の排出が阻害され、正孔の排出が遅速化し、逆回復電流の変化率が小さくなる。図９の１０ａに、本実施例の逆回復電流の波形を示す。実線１０ａｄは、本実施例の逆回復電流の波形であり、一時的なゲート電圧Ｖｇの印加と絶縁トレンチ４４の双方の技術が組み合わされた場合である。破線１０ａｂは、比較例の逆回復電流の波形であり、一時的なゲート電圧Ｖｇは印加されるものの、絶縁トレンチ４４が形成されていない場合である。破線１０ａｃは、比較例の逆回復電流の波形であり、一時的なゲート電圧Ｖｇの印加も絶縁トレンチ４４も形成されていない場合である。破線１０ａｂに示されるように、一時的なゲート電圧Ｖｇが印加されると、半導体素子１４ａの素子部に蓄積していた正孔が消失され、逆回復電流のＱｒｒが低減される。さらに、実線１０ａｄに示されるように、絶縁トレンチ４４が形成されていると、逆回復電流の変化率が小さくなる。この例でも、半導体素子の素子部に欠陥領域が形成されていないことから、リーク電流の増大を回避しながら、ライフタイムを独立して制御することが可能になる。

図１０に、半導体素子１４ａの他の一例の要部断面図を示す。図１１に、半導体素子１４ａの他の一例の要部平面図を示す。図１１のＸ−Ｘ線に対応する断面が図１０の断面図である。図１１に示されるように、この例の半導体素子１４ａでは、最外周コンタクト領域３８が部分領域３８ａ，３８ｂに分断して形成されており、その面積が小さく構成されていることを特徴としている。特に、素子部のコーナー部近傍において、最外周コンタクト領域３８が部分領域３８ａ，３８ｂに分断して形成されていることを特徴としている。終端部に蓄積した正孔は、最外周コンタクト領域３８を介してソース電極３７に排出される。このため、この最外周コンタクト領域３８の面積が小さく構成されていると、正孔に対する抵抗が高くなり、正孔の排出が遅速化し、逆回復電流の変化率が小さくなる。特に、素子部のコーナー部近傍では、逆回復時に終端部から排出される多くの正孔が集中する箇所である。この素子部のコーナー部近傍において、最外周コンタクト領域３８が部分領域３８ａ，３８ｂに分断して形成されているので、逆回復電流の変化率を小さくする効果が大きい。この例でも、半導体素子の素子部に欠陥領域が形成されていないことから、リーク電流の増大を回避しながら、ライフタイムを独立して制御することが可能になる。

図１２（Ａ）に、半導体素子１４ａの素子部と終端部の平面レイアウトを示す。１２（Ｂ）に、従来の半導体素子の素子部と終端部の平面レイアウトを示す。１２（Ａ）に示されるように、半導体素子１４ａの素子部の平面レイアウトが、内角が鋭角となる５以上のコーナー部４６を有していることを特徴としている。１２（Ｂ）に示されるように、一般的な素子部の平面レイアウトは矩形状であり、内角が鋭角となるコーナー部４６は４つである。半導体素子１４ａでは、そのようなコーナー部４６を５以上とする。図１２（Ｂ）に示されるように、内角が鋭角となるコーナー部４６では、逆回復時において、その周囲の終端部の領域４８に存在する正孔が集中する箇所である。このため、このようなコーナー部４６を増加させることで、正孔の排出が遅速化し、逆回復電流の変化率が小さくなる。この例でも、半導体素子の素子部に欠陥領域が形成されていないことから、リーク電流の増大を回避しながら、ライフタイムを独立して制御することが可能になる。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
上記実施例では、２相インバータ回路を備えた電力変換装置を例示した。本明細書で開示される技術は、３相インバータ回路を備えた電力変換装置にも有用である。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１０：電力変換装置
１２：直流電源
１２Ｈ：高圧側配線
１２Ｌ：低圧側配線
１４ａ，１４ｂ，１６ａ，１６ｂ：半導体素子
１８：交流モータ
２０：ゲート電圧印加回路
３８：最外周コンタクト領域
４３：欠陥領域
４４：絶縁トレンチ
４６：コーナー部
Ｔｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４：トランジスタ
Ｄ１，Ｄ２，Ｄ３，Ｄ４：ダイオード
Ｖ_Ｈ：第１電圧
Ｖ_Ｌ：第２電圧

Claims (12)

1. 絶縁ゲート構造とダイオード構造が半導体基板に混在しており、前記ダイオード構造を介して還流電流が流れているときに、前記絶縁ゲート構造のゲート電極にゲート電圧を印加する駆動方法によって駆動される半導体素子であって、
   平面視したときに、前記半導体基板の一部の領域に配置されており、前記絶縁ゲート構造及び前記ダイオード構造が形成されている素子部と、
   平面視したときに、前記素子部の周囲の半導体基板の領域に配置されており、電界緩和用の終端構造が形成されている終端部と、を備えており、
   前記半導体基板には、ライフタイムが短縮化された欠陥領域が前記終端部にのみ設けられている半導体素子。
2. 絶縁ゲート構造とダイオード構造が半導体基板に混在しており、前記ダイオード構造を介して還流電流が流れているときに、前記絶縁ゲート構造のゲート電極にゲート電圧を印加する駆動方法によって駆動される半導体素子であって、
   平面視したときに、前記半導体基板の一部の領域に配置されており、前記絶縁ゲート構造及び前記ダイオード構造が形成されている素子部と、
   平面視したときに、前記素子部の周囲の半導体基板の領域に配置されており、電界緩和用の終端構造が形成されている終端部と、を備えており、
   前記半導体基板には、前記素子部と前記終端部の境界近傍のうちの前記終端部側に絶縁トレンチが設けられている半導体素子。
3. 絶縁ゲート構造とダイオード構造が半導体基板に混在しており、前記ダイオード構造を介して還流電流が流れているときに、前記絶縁ゲート構造のゲート電極にゲート電圧を印加する駆動方法によって駆動される半導体素子であって、
   平面視したときに、前記半導体基板の一部の領域に配置されており、前記絶縁ゲート構造及び前記ダイオード構造が形成されている素子部と、
   平面視したときに、前記素子部の周囲の半導体基板の領域に配置されており、電界緩和用の終端構造が形成されている終端部と、を備えており、
   前記半導体基板の表層部には、表面主電極に電気的に接続されているとともに、一方向に沿って繰返し設けられている複数のコンタクト領域が設けられており、
   そのコンタクト領域のうちの最外周に設けられたコンタクト領域が、他のコンタクト領域よりも面積が小さい半導体素子。
4. 絶縁ゲート構造とダイオード構造が半導体基板に混在しており、前記ダイオード構造を介して還流電流が流れているときに、前記絶縁ゲート構造のゲート電極にゲート電圧を印加する駆動方法によって駆動される半導体素子であって、
   平面視したときに、前記半導体基板の一部の領域に配置されており、前記絶縁ゲート構造及び前記ダイオード構造が形成されている素子部と、
   平面視したときに、前記素子部の周囲の半導体基板の領域に配置されており、電界緩和用の終端構造が形成されている終端部と、を備えており、
   前記素子部の平面レイアウトは、内角が鋭角となる５以上のコーナー部を有している半導体素子。
5. 電源の一方の極性に接続される第１配線と電源の他方の極性に接続される第２配線の間に接続されている電力変換装置であって、
   絶縁ゲート構造とダイオード構造が半導体基板に混在している半導体素子と、
   前記ダイオード構造を介して還流電流が流れているときに、前記絶縁ゲート構造のゲート電極にゲート電圧を印加するゲート電圧印加工程を有するゲート電圧印加装置と、を有しており、
   前記半導体素子は、
   平面視したときに、前記半導体基板の一部の領域に配置されており、前記絶縁ゲート構造及び前記ダイオード構造が形成されている素子部と、
   平面視したときに、前記素子部の周囲の半導体基板の領域に配置されており、電界緩和用の終端構造が形成されている終端部と、を備え、
   前記半導体基板には、ライフタイムが短縮化された欠陥領域が前記終端部にのみ設けられている電力変換装置。
6. 電源の一方の極性に接続される第１配線と電源の他方の極性に接続される第２配線の間に接続されている電力変換装置であって、
   絶縁ゲート構造とダイオード構造が半導体基板に混在している半導体素子と、
   前記ダイオード構造を介して還流電流が流れているときに、前記絶縁ゲート構造のゲート電極にゲート電圧を印加するゲート電圧印加工程を有するゲート電圧印加装置と、を有しており、
   前記半導体素子は、
   平面視したときに、前記半導体基板の一部の領域に配置されており、前記絶縁ゲート構造及び前記ダイオード構造が形成されている素子部と、
   平面視したときに、前記素子部の周囲の半導体基板の領域に配置されており、電界緩和用の終端構造が形成されている終端部と、を備え、
   前記半導体基板には、前記素子部と前記終端部の境界近傍のうちの前記終端部側に絶縁トレンチが設けられている電力変換装置。
7. 電源の一方の極性に接続される第１配線と電源の他方の極性に接続される第２配線の間に接続されている電力変換装置であって、
   絶縁ゲート構造とダイオード構造が半導体基板に混在している半導体素子と、
   前記ダイオード構造を介して還流電流が流れているときに、前記絶縁ゲート構造のゲート電極にゲート電圧を印加するゲート電圧印加工程を有するゲート電圧印加装置と、を有しており、
   前記半導体素子は、
   平面視したときに、前記半導体基板の一部の領域に配置されており、前記絶縁ゲート構造及び前記ダイオード構造が形成されている素子部と、
   平面視したときに、前記素子部の周囲の半導体基板の領域に配置されており、電界緩和用の終端構造が形成されている終端部と、を備え、
   前記半導体基板の表層部には、表面主電極に電気的に接続されているとともに、一方向に沿って繰返し設けられている複数のコンタクト領域が設けられており、
   そのコンタクト領域のうちの最外周に設けられたコンタクト領域が、他のコンタクト領域よりも面積が小さい電力変換装置。
8. 電源の一方の極性に接続される第１配線と電源の他方の極性に接続される第２配線の間に接続されている電力変換装置であって、
   絶縁ゲート構造とダイオード構造が半導体基板に混在している半導体素子と、
   前記ダイオード構造を介して還流電流が流れているときに、前記絶縁ゲート構造のゲート電極にゲート電圧を印加するゲート電圧印加工程を有するゲート電圧印加装置と、を有しており、
   前記半導体素子は、
   平面視したときに、前記半導体基板の一部の領域に配置されており、前記絶縁ゲート構造及び前記ダイオード構造が形成されている素子部と、
   平面視したときに、前記素子部の周囲の半導体基板の領域に配置されており、電界緩和用の終端構造が形成されている終端部と、を備え、
   前記素子部の平面レイアウトは、内角が鋭角となる５以上のコーナー部を有している電力変換装置。
9. 前記ゲート電圧印加工程で印加されるゲート電圧は、第１電圧未満に設定されており、
   前記第１電圧は、前記ダイオード構造に逆方向電圧が印加されているときの前記絶縁ゲート構造の閾値電圧である請求項５〜８のいずれか一項に記載の電力変換装置。
10. 前記ゲート電圧印加工程で印加されるゲート電圧は、第２電圧以上に設定されており、
    前記第２電圧は、前記ダイオード構造に順方向電圧が印加されているときの前記絶縁ゲート構造の閾値電圧である請求項９に記載の電力変換装置。
11. 前記ゲート電圧印加工程で印加されるゲート電圧は、前記ダイオード構造の前記還流電流が遮断された後に逆回復電流が流れているときも印加される請求項９又は１０に記載の電力変換装置。
12. 前記ゲート電圧印加工程で印加されるゲート電圧は、前記絶縁ゲート構造を介した電流と前記ダイオード構造を介した電流の双方が流れるように設定されている請求項５〜８のいずれか一項に記載の電力変換装置。

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