JPWO2017033315A1 - 半導体素子 - Google Patents

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Abstract

半導体基板と、該半導体基板の上に形成されたエミッタ電極と、該半導体基板の上に形成されたゲート電極と、該半導体基板の上に形成された第１導電型のソース層と、該半導体基板の上に形成された第２導電型のベース層と、該半導体基板の下に形成されたコレクタ電極と、該半導体基板の上面側に形成された、該ゲート電極と接続された複数のアクティブトレンチゲートと、該半導体基板の上面側に形成され、該ゲート電極に接続されていない複数のダミートレンチゲートと、を備える。該アクティブトレンチゲートが３つ以上並ぶ第１構造と、該ダミートレンチゲートが３つ以上並ぶ第２構造が、交互に設けられている。

Description

この発明は、例えば大電流のスイッチングなどに用いられる半導体素子に関する。
近年、省電力化と小型化が進むエアコン及び冷蔵庫などの家電機器、鉄道のインバーター並びに産業用ロボットのモーター制御等に、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）が幅広く用いられている。電力機器を高効率化するために、ＩＧＢＴの定常損失とターンオン損失を低減することが求められている。
特許文献１にはトレンチ構造をもつＩＧＢＴは、ゲートに接続したアクティブトレンチゲートの両側にエミッタ電極に接続したダミーゲートを配置し、このアクティブトレンチゲートとダミーゲート間のｐ型ベース層にｎ型ソースを形成することが開示されている。
特許文献２には、隣接するアクティブトレンチゲートとアクティブトレンチゲート間のp型ベース層にｎ型ソースを形成するＩＧＢＴが開示されている。
日本特開２００２−０１６２５２号公報 日本特開２００３−１８８３８２号公報
コレクタが電源の高電位側（ｐ側）に接続されたｐ側半導体素子のエミッタと、エミッタが電源の低電位側（ｎ側）に接続されたｎ側半導体素子のコレクタを接続することがある。ｐ側半導体素子とｎ側半導体素子の接続点に負荷が接続される。ｐ側半導体素子とｎ側半導体素子には１つずつ還流ダイオードが接続される。ｐ側半導体素子に逆並列に接続される還流ダイオードをｐ側ダイオードといい、ｎ側半導体素子に逆並列に接続される還流ダイオードをｎ側ダイオードという。
ｎ側ダイオードに還流電流が流れている状態で、ｐ側半導体素子をターンオンするとｎ側ダイオードにリカバリ電流が流れる。例えば、ｐ側半導体素子として、特許文献１、２に開示の半導体素子を採用すると、ｐ側半導体素子のコレクタ電流に応じてｎ側ダイオードのリカバリｄＶ／ｄｔが変化する。具体的に言えば、ｐ側ＩＧＢＴの低電流でのターンオン損失時におけるｎ側ダイオードのリカバリｄＶ／ｄｔはｐ側ＩＧＢＴの定格電流時でのリカバリｄＶ／ｄｔに比べ大きくなる。図１５にはこのことが示されている。図１５において、「低電流側」とはｐ側半導体素子のコレクタ電流が小さいことを意味し、「定格電流側」とはｐ側半導体素子のコレクタ電流が大きいことを意味する。ｐ側半導体素子のコレクタ電流が小さいときはｎ側ダイオードのリカバリｄＶ／ｄｔが大きいのに対し、ｐ側半導体素子のコレクタ電流が大きいときはｎ側ダイオードのリカバリｄＶ／ｄｔが小さい。
このように、ダイオードのリカバリｄＶ／ｄｔが電流依存性をもつと以下の問題が生じる。すなわち、半導体素子のゲート抵抗は、大きいリカバリｄＶ／ｄｔが所定の値になるように設定される。そのため、例えば、低電流側のリカバリｄＶ／ｄｔが２０ｋＶ／μｓになるようゲート抵抗を決めた時、（ターンオン損失を評価する）定格電流側のｄＶ／ｄｔは１０ｋＶ／μｓ程度となる。その結果、半導体素子のスイッチング時間が長くなりターンオン時のターンオン損失（ターンオン損失）が増大する。つまり、ダイオードのリカバリｄＶ／ｄｔが電流依存性をもつと、ターンオン損失が増大する。
本発明は上述の問題を解決するためになされたものであり、還流ダイオードのリカバリｄＶ／ｄｔが半導体素子のコレクタ電流に依存することを抑制できる半導体素子を提供することを目的とする。
本願の発明にかかる半導体素子は、半導体基板と、該半導体基板の上に形成されたエミッタ電極と、該半導体基板の上に形成されたゲート電極と、該半導体基板の下に形成されたコレクタ電極と、該半導体基板の上面側に形成された、該ゲート電極と接続された複数のアクティブトレンチゲートと、該半導体基板の上面側に形成され、該ゲート電極に接続されていない複数のダミートレンチゲートと、を備え、該アクティブトレンチゲートが３つ以上並ぶ第１構造と、該ダミートレンチゲートが３つ以上並ぶ第２構造が、交互に設けられたことを特徴とする。
本発明のその他の特徴は以下に明らかにする。
この発明によれば、アクティブトレンチゲートが３つ以上並ぶ第１構造と、ダミートレンチゲートが３つ以上並ぶ第２構造を、交互に設けた半導体素子を提供することで、還流ダイオードのリカバリｄＶ／ｄｔが半導体素子のコレクタ電流に依存することを抑制できる。
実施の形態１に係る半導体素子の一部断面斜視図である。 半導体素子の断面図である。 半導体素子を用いた回路構成例を示す回路図である。 半導体素子の動作時における空乏層の伸び方を示す図である。 トレンチゲートの配列とＣｇｅの関係を示す図である。 平準化されたリカバリｄＶ／ｄｔを示す図である。 低減されたターンオン損失を示す図である。 実施の形態２に係る半導体素子の一部断面図である。 変形例に係る半導体素子の一部断面図である。 実施の形態３に係る半導体素子の一部断面図である。 変形例に係る半導体素子の一部断面図である。 実施の形態４に係る半導体素子の一部断面図である。 実施の形態５に係る半導体素子を構成する半導体基板の平面図である。 実施の形態６に係る半導体素子の一部断面斜視図である。 課題を説明する図である。
本発明の実施の形態に係る半導体素子について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、本発明の実施の形態１に係る半導体素子の一部断面斜視図である。この半導体素子はＩＧＢＴである。この半導体素子は半導体基板１０を備えている。半導体基板１０にはｎ−型のドリフト層１２が形成されている。ドリフト層１２の下にはｎ型のバッファ層１４が形成されている。バッファ層１４の下にはｐ＋型のコレクタ層１６が形成されている。
半導体基板１０の表面側にはｎ＋型のソース層１８と、ｐ＋型のコンタクト層２０が形成されている。ソース層１８の下にはｐ型のベース層２２が形成されている。ベース層２２の下にはｎ型のキャリア蓄積層２４が形成されている。そして、キャリア蓄積層２４の下には前述のドリフト層１２がある。
半導体基板１０の上面側には、複数のアクティブトレンチゲートＡ１、Ａ２と、複数のダミートレンチゲートＤ１が形成されている。アクティブトレンチゲートとはゲート電極に電気的に接続されたトレンチゲートであり、ダミートレンチゲートとはエミッタ電極に電気的に接続されたトレンチゲートである。複数のアクティブトレンチゲートＡ１、Ａ２と複数のダミートレンチゲートＤ１は、半導体基板１０に溝を形成し、その溝の壁面に絶縁膜２６を形成し、その後溝を導電体２８で埋め込むことで形成される。複数のアクティブトレンチゲートＡ１、Ａ２と複数のダミートレンチゲートＤ１は、半導体基板１０の表面からソース層１８、ベース層２２及びキャリア蓄積層２４を貫通し、ドリフト層１２にまで達している。
前述のソース層１８は、アクティブトレンチゲートＡ１、Ａ２の片側もしくは両側壁にそれぞれ接して形成されればよい。しかし、ダミートレンチゲートＤ１に挟まれた領域にソース層１８を形成してもよい。
半導体基板１０の下にはコレクタ電極４０が形成されている。半導体基板１０の上面には層間絶縁膜４２が設けられている。層間絶縁膜４２には開口が設けられ、その開口には、コンタクト層２０及びソース層１８に接触するエミッタコンタクト４４が設けられている。エミッタコンタクト４４はベース層２２の上に形成される。層間絶縁膜４２の上にはエミッタコンタクト４４に接触するエミッタ電極４６が形成されている。
図２は、半導体素子の断面図である。図２を参照してトレンチゲートの配列を説明する。半導体基板１０の上には、エミッタ電極４６とゲート電極５０が形成されている。３つのアクティブトレンチゲートＡ１と３つのアクティブトレンチゲートＡ２はゲート電極５０と接続されている。３つのダミートレンチゲートＤ１と３つのダミートレンチゲートＤ２はゲート電極５０に接続されず、エミッタ電極４６に接続されている。
ソース層１８のうち、アクティブトレンチゲートＡ１、Ａ２に隣接する部分にはエミッタコンタクト４４が接している。従って、ソース層１８のうちアクティブトレンチゲートＡ１、Ａ２に隣接する部分はエミッタ電極４６に接続されている。他方、ベース層２２のうち、ダミートレンチゲートＤ１、Ｄ２に挟まれた部分は、エミッタ電極４６に接続されない。
３つのアクティブトレンチゲートＡ１が並ぶことで第１構造６０が形成されている。第１構造６０の横には、３つのダミートレンチゲートＤ１が並ぶことで第２構造６２が形成されている。第２構造６２の横には、３つのアクティブトレンチゲートＡ２が並ぶことで第１構造６４が形成されている。第１構造６４の横には、３つのダミートレンチゲートＤ２が並ぶことで第２構造６６が形成されている。このように、３つのアクティブトレンチゲートで構成される第１構造と、３つのダミートレンチゲートで構成される第２構造が交互に設けられている。
図３は、半導体素子を用いた回路構成例を示す回路図である。ｐ側半導体素子７０とｎ側半導体素子７４の接続点Ｐ１に負荷７８が接続される。ｐ側半導体素子７０には還流ダイオードとしてｐ側ダイオード７２が接続され、ｎ側半導体素子７４には還流ダイオードとしてｎ側ダイオード７６が接続される。ｐ側半導体素子７０とｎ側半導体素子７４として、本発明の実施の形態１に係る半導体素子を採用する。
図２の説明に戻る。第１構造６０、６４におけるアクティブトレンチゲート間の距離Ｌ１は１．５μｍ以下とした。アクティブトレンチゲートとダミートレンチゲートの距離Ｌ２、及びダミートレンチゲートとダミートレンチゲートの距離Ｌ３は特に限定しないが、例えば１．５μｍ程度とする。
本発明の実施の形態１に係る半導体素子の製造方法の一例について説明する。まず、ｎ型の半導体基板を準備する。次いで、マスクとして酸化膜を形成し、その酸化膜上に写真製版法によってレジストパターンを形成する。レジストパターンをマスクとして酸化膜をエッチングする。次いで、レジストパターンを除去する。
次いで、マスクを用いてｎ型キャリア蓄積層を形成するためリン（Ｐ）イオンを注入する。次いで、同一マスクでボロン（Ｂ）イオンを注入してもよい。これにより使用するマスク枚数を減らすことができるが、別々のマスクを用いてもよい。次いで、注入したリンとボロンをドライブによって拡散する。これにより、ｎ型のキャリア蓄積層２４とｐ型のベース層２２が形成される。キャリア蓄積層２４の不純物濃度はドリフト層１２より高濃度でベース層２２より低濃度であればよく、たとえば、１×１０１５〜１×１０１６ｃｍ−３である。キャリア蓄積層２４の拡散深さは例えば２．０μｍである。ｐ型のベース層２２の表面濃度は例えば１×１０１７〜１×１０１８ｃｍ−３であり、拡散深さは例えば２．０μｍである。
次に酸化膜からなるマスクを用いて、不純物としてヒ素（Ａｓ）イオンを注入し、注入したヒ素をドライブにより拡散する。これにより、ｐ型のベース層２２の上に、ｎ型のソース層１８が形成される。例えばソース層１８の不純物濃度は例えば５×１０１８〜５×１０１９ｃｍ−３であり、拡散深さは例えば０．５μｍである。
次にアクティブトレンチゲートとダミートレンチゲートを形成する。アクティブトレンチゲートはゲート電極に、ダミートレンチゲートはエミッタ電極に接続するようにパターニングされた酸化膜からなるマスクを用いて、ドライエッチングによりベース層２２とキャリア蓄積層２４を貫通してトレンチが形成される。例えば、トレンチの深さは６．０μｍ、幅は１．０μｍである。
次に、酸化膜マスクを除去し、トレンチの側壁を覆う酸化膜（絶縁膜２６）を形成する。続いて、絶縁膜２６で覆われたトレンチにポリシリコンなどの導電体２８を充填する。次いで、トレンチ内の導電体２８を絶縁するための酸化膜等からなる層間絶縁膜４２を形成する。層間絶縁膜４２の膜厚はたとえば１．０μｍである。
次いで、酸化膜からなるマスクを用いて、エミッタコンタクト４４を形成する。次いでエミッタ電極４６を形成する。エミッタ電極４６の材料は、たとえばアルミニウム又はアルミニウムシリコンである。エミッタ電極４６の膜厚はたとえば４．０μｍである。また、エミッタ電極４６と絶縁されたゲート電極５０も形成する。
次いで、半導体基板１０の下面にＰイオン及びＢイオンを注入し、アニールによりｐ型のコレクタ層１６、ｎ型のバッファ層１４を形成する。アニールは工程を削減するため上記記載の様に１回で行ってもよく、ＰイオンとＢイオンをそれぞれ注入した後に２回に分けて行ってもよい。次いで、コレクタ電極４０を形成する。コレクタ電極４０の材料と膜厚は任意に設定することができる。
発明者は、還流ダイオードのリカバリｄＶ／ｄｔが半導体素子のコレクタ電流に依存することを抑制するためには、半導体素子のゲート電極−コレクタ電極間容量（Ｃｇｃ）をゲート電極−エミッタ電極間容量（Ｃｇｅ）で除した値（Ｃｇｃ／Ｃｇｅ）を大きくすることが有効であることを見出した。より具体的には、半導体素子のＣｇｃを大きくすることで低電流時のリカバリｄＶ／ｄｔの増加を抑制できる。また、半導体素子のＣｇｅを小さくすることで大電流時（定格電流時）のリカバリｄＶ／ｄｔを増加させることができる。Ｃｇｃ／Ｃｇｅの値を大きくすることで、スイッチング時間を短くしターンオン損失を低減できる。本発明の実施の形態１に係る半導体素子は、この知見に基づき製造されたものである。
本発明の実施の形態１に係る半導体素子は、Ｃｇｃの値を維持しつつＣｇｅを低減するのに好適な構成となっている。そのことについて、半導体素子の動作時における空乏層の伸び方を示す図４を参照して説明する。ゲート電極５０−エミッタ電極４６間に電圧Ｖｇｅを印加すると、ベース層２２において、アクティブトレンチゲートＡ１の側壁から空乏層８０が広がる。例えば、空乏層８０は破線で示された領域に形成される。半導体素子のＣｇｅは酸化膜容量（絶縁膜２６を誘電体層とする容量）と空乏層容量に依存する。そのため、空乏層８０の距離ｄが大きく、表面積Ｓが小さいほど、Ｃｇｅを低減することができる。
印加電圧Ｖｇｅが大きくなると、アクティブトレンチゲートの側壁から形成された空乏層と、隣のアクティブトレンチゲートから形成された空乏層が重なり、空乏層の距離ｄは大きくなる。本発明の実施の形態１では、第１構造におけるアクティブトレンチゲート間の距離を１．５μｍ以下としたので、低い印加電圧Ｖｇｅでも空乏層を重ねることができる。空乏層が重なると距離ｄが大きい１つの空乏層が形成されるので、Ｃｇｅを十分に低減することができる。
空乏層の表面積Ｓを小さくすることは、キャリア蓄積層２４の不純物濃度を調整することで実現した。つまり、キャリア蓄積層２４の不純物濃度をドリフト層１２の不純物濃度より大きくした。また、キャリア蓄積層２４の不純物濃度をソース層１８の不純物濃度より小さくした。キャリア蓄積層２４の不純物濃度をドリフト層１２の不純物濃度より大きくしたので、大規模な空乏層がキャリア蓄積層２４に形成されることを防止できる。つまり空乏層の表面積Ｓの増加を抑制できる。また、キャリア蓄積層２４の不純物濃度をソース層１８の不純物濃度より小さくすることで、キャリア蓄積層２４の不純物濃度が極端に大きくなり、ホールがキャリア蓄積層２４の上方へ抜けにくくなることを防止できる。
隣接したアクティブトレンチゲート間の距離Ｌ１を１．５μｍ以下とし、キャリア蓄積層２４の不純物濃度をドリフト層１２の不純物濃度より大きくしたので、空乏層容量を小さくすることができる。仮に上記のキャリア蓄積層の不純物濃度が実現されなければ、十分にＣｇｅを低減できず、しかもＣｇｃを増加させてしまう。
ところで、アクティブトレンチゲートとダミートレンチゲートが隣り合った部分では、アクティブトレンチゲートの側壁から空乏層が広がるが、ダミートレンチゲートの側壁からは空乏層が広がらない。そのため、２つの空乏層を重ねることによるＣｇｅの低減効果を得ることができない。したがって、アクティブトレンチゲートとダミートレンチゲートの隣接箇所の密度を考慮して、アクティブトレンチゲートとダミートレンチゲートの配列を決める必要がある。
図５は、アクティブトレンチゲートとダミートレンチゲートの配列方法と、Ｃｇｅの関係を示すグラフである。２：１というのは、アクティブトレンチゲートの数とダミートレンチゲートの数の比（個数比）が２：１ということである。１：１はアクティブトレンチゲートの数とダミートレンチゲートの数の比が１：１であることを表し、１：２はアクティブトレンチゲートの数とダミートレンチゲートの数の比が１：２であることを表す。
横軸のトレンチゲートの倍数というのは、前述の比における１がいくつのトレンチゲートで構成されるかを示す。具体的には、図５の１：１の場合における６つのプロットに着目して説明する。１：１の場合において、トレンチゲートの倍数がｘ１であれば、１つのアクティブトレンチゲートと１つのダミートレンチゲートが交互に設けられる。１つのアクティブトレンチゲートと１つのダミートレンチゲートの和が２であり、そのうち１つがアクティブであるから、１／２間引きと言う。１：１の場合において、トレンチゲートの倍数がｘ２であれば、２つのアクティブトレンチゲートと２つのダミートレンチゲートが交互に設けられる。
１：１の場合において、トレンチゲートの倍数がｘ３であれば、３つのアクティブトレンチゲートと３つのダミートレンチゲートが交互に設けられる。本発明の実施の形態１に係る半導体素子は、１：１でアクティブトレンチゲートの倍数がｘ３の場合に相当する。３つのアクティブトレンチゲートと３つのダミートレンチゲートの和が６であり、そのうち３つがアクティブであるから、３／６間引きと言う。
１：１の場合において、トレンチゲートの倍数がｘ４であれば、４つのアクティブトレンチゲートと４つのダミートレンチゲートが交互に設けられる。そして、トレンチゲートの倍数がｘ５であれば５つのアクティブトレンチゲートと５つのダミートレンチゲートが交互に設けられる。トレンチゲートの倍数がｘ６であれば６つのアクティブトレンチゲートと６つのダミートレンチゲートが交互に設けられる。
例えば２：１の場合において、トレンチゲートの倍数がｘ３であれば、６つのアクティブトレンチゲートと３つのダミートレンチゲートが交互に設けられる。例えば１：２の場合において、トレンチゲートの倍数がｘ３であれば、３つのアクティブトレンチゲートと６つのダミートレンチゲートが交互に設けられる。前述の「間引き」という言葉を用いることで、図５の１８プロットの各々を簡潔に言い表すことができる。例を挙げれば、個数比２：１の場合において、トレンチゲートの倍数がｘ１であれば「１／３間引き」といい、個数比１：２の場合において、トレンチゲートの倍数がｘ１であれば「２／３間引き」という。
ここまでの説明で明らかであるが、トレンチゲートの倍数を増加させることは、アクティブトレンチゲートとダミートレンチゲートの個数比を固定したままで、各本数を整数倍することを意味する。
本発明の実施の形態１では「３／６間引き」を採用したので、１／２間引きの半導体素子と比較すればＣｇｅを２０％低減できる。しかもＣｇｃの増加はない。そのため、１／２間引きと比較してＣｇｃ／Ｃｇｅを２０％増加させることができる。したがって、還流ダイオードのリカバリｄＶ／ｄｔが半導体素子のコレクタ電流に依存することを抑制できる。
図５から、アクティブトレンチゲートの数とダミートレンチゲートの数の比（個数比）が１：２の場合にも低いＣｇｅを得ることができることが分かる。しかしながら、個数比が２：１の場合、個数比が１：１の場合と比較してＣｇｅが大きくなる。個数比が２：１の場合の基準構造である１／３間引はアクティブトレンチゲートが隣接する構造であるため、既にアクティブトレンチゲートが隣接することによるＣｇｅ低減効果が得られているので、トレンチゲートの倍数を増加させてもＣｇｅを大きく低下させることができない。
本発明の実施の形態１では、３／６間引きを採用したが別の配列を採用してもよい。アクティブトレンチゲートが３つ以上並ぶ第１構造と、ダミートレンチゲートが３つ以上並ぶ第２構造が、交互に設けられた構成を採用することでアクティブトレンチゲートの隣接数を増やし、アクティブトレンチゲートとダミートレンチゲートの隣接密度を低下させることができるので、Ｃｇｅを低減することができる。その上で、第１構造におけるアクティブトレンチゲートの数よりも、第２構造におけるダミートレンチゲートの数を大きくすること（例えば１：２とすること）で、特にＣｇｅを低下させることができる。なお、本発明の実施の形態１ではキャリア蓄積層２４を形成したがこれに限定するものではなく、キャリア蓄積層２４を形成しなくてもよい。
図６は、本発明の実施の形態１に係る半導体素子のコレクタ電流と、還流ダイオードのリカバリｄＶ／ｄｔの関係を示す図である。実施の形態１の半導体素子では小さいＣｇｅを実現しているので、Ｃｇｃ／Ｃｇｅが大きくなり、還流ダイオードのリカバリｄＶ／ｄｔが半導体素子のコレクタ電流に依存することを抑制できている。図７は、ターンオン損失の低減効果を説明するグラフである。図７には、上記のとおりＣｇｅを小さくすることで、ターンオン損失を低減できたことが示されている。
本発明の実施の形態１に係る半導体素子によれば、定常損失（Ｖｃｅ（ｓａｔ））を低減することができる。つまり、ベース層２２のうち、ダミートレンチゲートＤ１、Ｄ２に挟まれた部分は、エミッタ電極４６に接続されないので、フローティングベース層が形成される。フローティングベース層によりＩｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｍｅｎｔ効果（ＩＥ効果）が促進される。フローティングベース層にはホールが蓄積し、伝導度変調が起こるため、ドリフト層１２の比抵抗が低下しＶｃｅ（ｓａｔ）を低減できる。
本発明の実施の形態１に係る半導体素子は、様々な変形が可能である。例えば半導体素子はＩＧＢＴを構成せず、トレンチＭＯＳＦＥＴ又はＲＣ−ＩＧＢＴを構成してもよい。半導体基板１０はケイ素によって形成してもよいが、ケイ素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成してもよい。ワイドバンドギャップ半導体としては、例えば、炭化珪素、窒化ガリウム系材料又はダイヤモンドがある。ｎ型の層はｐ型に置き換え、ｐ型の層をｎ型に置き換えても良い。つまり、半導体基板の各層は第１導電型か第２導電型で形成される。上述の各変形例については、以下の実施の形態に係る半導体素子においても適宜応用できる。なお、以下の実施の形態に係る半導体素子については、実施の形態１との共通点が多いので実施の形態１との相違点を中心に説明する。
実施の形態２．
図８は、実施の形態２に係る半導体素子の一部断面図である。ベース層２２のうち、ダミートレンチゲートＤ１に挟まれた部分は、エミッタ電極４６に接続されている。つまり、エミッタコンタクト４４をダミートレンチゲートＤ１の両側に設け、ダミートレンチゲートＤ１をエミッタコンタクト４４で挟む。エミッタコンタクト４４の下部にはコンタクト抵抗を低減させるためのｐ＋型のコンタクト層２０を形成してもよい。コンタクト層２０のパターンは特定のパターンに限定されず、例えばエミッタコンタクト４４の下部に選択的に形成してもよい。エミッタコンタクト４４をダミートレンチゲートＤ１に挟まれた部分に設けることで、エミッタコンタクト４４からのホールの排出を促進しターンオフ損失を低減することができる。
特にダミートレンチゲートの本数が多くなると、フローティングベース層が形成されることによるＩＥ効果によるＶｃｅ（ｓａｔ）の低減効果よりも、ターンオフ損失の増加が問題となる。そこで、図８に示すようにすべてのベース層２２の上にエミッタコンタクト４４を設けることで、ターンオフ損失を低減できる。
ここで、あるダミートレンチゲートＤ１の右側だけにエミッタコンタクト４４を設け、そのダミートレンチゲートＤ１の左側にはエミッタコンタクト４４を設けなくても良い。これによりホールの蓄積量を調整できる。あるいは、あるダミートレンチゲートＤ１の両側にはエミッタコンタクト４４を設けるが、別のダミートレンチゲートＤ１については片側にだけエミッタコンタクト４４を設けても良い。図９を参照しつつ説明すると、第２構造６２により、ダミートレンチゲートＤ１に挟まれたベース層２２が２箇所以上あり、１箇所はエミッタ電極４６に接続され、別の１箇所はエミッタ電極４６に接続されない。こうすることで、ターンオフ損失とＶｃｅ（ｓａｔ）のトレードオフ特性を悪化させることなくターンオン損失を低減することができる。
実施の形態３．
図１０は、実施の形態３に係る半導体素子の一部断面図である。ベース層２２のうち、アクティブトレンチゲートに挟まれた部分だけに、エミッタ電極４６（エミッタコンタクト４４）が接続されている。アクティブトレンチゲートと、アクティブトレンチゲートとダミートレンチゲートの間にあるエミッタコンタクト４４との間で発生するＣｇｅを、エミッタコンタクト４４を間引くことで低減する。
アクティブトレンチゲートに隣接するフローティングベース層２２’はターンオン時に流入したホールにより電位が変動し変位電流を発生させるので、低電流時のｄＶ／ｄｔの増加につながる。したがって、上記のようにアクティブトレンチゲートが３つ以上並ぶ第１構造と、ダミートレンチゲートが３つ以上並ぶ第２構造を交互に設けることで当該フローティングベース層２２’の密度を低下させることが重要である。
図１１は、変形例に係る半導体素子の一部断面図である。ベース層２２のうち、アクティブトレンチゲートに挟まれた部分と、ダミートレンチゲートに挟まれた部分だけにエミッタ電極４６（エミッタコンタクト４４）を接続する。アクティブトレンチゲートとダミートレンチゲートの間のベース層２２にはエミッタコンタクト４４を設けない。これにより、エミッタコンタクト４４からのホールの排出を促進しつつ、Ｃｇｅを低減しターンオフ損失を低減できる。
実施の形態４．
図１２は、実施の形態４に係る半導体素子の一部断面図である。ベース層２２は、アクティブトレンチゲートとダミートレンチゲートの間の領域を避けて形成されている。つまり、アクティブトレンチゲートＡ１とダミートレンチゲートＤ１の間にはベース層２２が配置されない。これにより、アクティブトレンチゲートＡ１と、アクティブトレンチゲートＡ１とダミートレンチゲートＤ１の間のエミッタコンタクトの間で発生するＣｇｅを削減することができる。
上記のようにアクティブトレンチゲートが３つ以上並ぶ第１構造と、ダミートレンチゲートが３つ以上並ぶ第２構造を交互に設けることで、ベース層２２が省略された部分（アクティブトレンチゲートとダミートレンチゲートの間の部分）の割合が減少していきベース層２２の割合が増える。ベース層２２は逆バイアス時に空乏層が伸びて耐圧を高める機能があるので、上述のようにベース層２２の割合を増やすと耐圧を高めることができる。
実施の形態５．
図１３は、実施の形態５に係る半導体素子を構成する半導体基板の平面図である。アクティブトレンチゲートＡ１は横方向に３本伸びている。３本のアクティブトレンチゲートＡ１はそれらの短手方向に伸びるアクティブトレンチゲートによって接続され、アクティブトレンチゲートは平面視でメッシュ状になっている。ダミートレンチゲートＤ１は平面視でストライプ状に配置されている。なお、ダミートレンチゲートＤ１の形状はストライプ状に限定されずメッシュ状であってもよい。
メッシュ状のアクティブトレンチゲートを形成することで、ゲート-エミッタ間に電圧を印加するとｘ正負方向だけでなくｙ正負方向にも空乏層が広がり、広がった空乏層が互いに重なりあう。従って、空乏層の表面積Ｓは小さく、空乏層間の距離ｄは大きくなり、Ｃｇｅを小さくすることができる。
第１構造を構成するアクティブトレンチゲートの数は３に限定されない。第１構造を構成する３つ以上のアクティブトレンチゲートを接続し平面視でメッシュ状の第１構造を形成することで、Ｃｇｅを小さくできる。
実施の形態６．
図１４は、実施の形態６に係る半導体素子の一部断面斜視図である。ソース層１８は、平行に伸びる複数のアクティブトレンチゲートＡ１，Ａ２及び複数のダミートレンチゲートＤ１に対し交差する、第１ソース層１８ａと第２ソース層１８ｂを有している。そして、第１ソース層１８ａと第２ソース層１８ｂの間隔は一定ではない。つまり、ソース層の間隔が一定ではなく部分的に長くなるようにした。例えば、ソース層の間隔Ｌ４が１の場合、ソース層の間隔Ｌ５は１０という比率である。
このような構成にした場合、電子の注入効率がそれぞれのセルで変化する。ソース層の間隔が長いセルでは注入効率が小さくなり、閾値電圧Ｖｔｈが高くなる。このため同一チップ内で、高Ｖｔｈのセルと通常のＶｔｈのセルの二種類のセルが構成される。図１４には、高Ｖｔｈセル（High Vth セル）と通常のＶｔｈのセル（Ref Vth セル）が示されている。リカバリｄＶ／ｄｔはゲートエミッタ間電圧の時間変化ｄＶｇe／ｄｔに依存し、ｄＶｇe／ｄｔは閾値電圧Ｖｔｈに依存する。ターンオン時においてｄＶｇｅ／ｄｔが急増する場合はｄＶ／ｄｔも急増する。Ｖｔｈの異なる二種類のセルを構成すると、それぞれのセルから出るｄＶｇｅ／ｄｔの大きさは異なり、かつ位相がずれるため、チップとして見た場合、それぞれのセルから出たｄＶｇｅ／ｄｔのピークが大きい箇所と小さい箇所が互い重なり合う。そのため、ｄＶｇe／ｄｔのピークは緩やかになる。その結果、リカバリｄＶ／ｄｔの電流依存性を小さくできる。更にｄＶｇｅ／ｄｔ波形のピークを小さくできるためＥＭＩノイズを低減することも可能である。
なお、上記の各実施の形態に係る半導体素子の特徴を適宜に組み合わせて、本発明の効果を高めても良い。
１０ 半導体基板、 １８ ソース層、 ２０ コンタクト層、 ２２ ベース層、 ２４ キャリア蓄積層、 ４６ エミッタ電極、 ５０ ゲート電極、 ６０,６４ 第１構造、 ６２,６６ 第２構造、 ８０ 空乏層、 Ａ１,Ａ２ アクティブトレンチゲート、 Ｄ１,Ｄ２ ダミートレンチゲート
１：１の場合において、トレンチゲートの倍数がｘ３であれば、３つのアクティブトレンチゲートと３つのダミートレンチゲートが交互に設けられる。本発明の実施の形態１に係る半導体素子は、１：１でトレンチゲートの倍数がｘ３の場合に相当する。３つのアクティブトレンチゲートと３つのダミートレンチゲートの和が６であり、そのうち３つがアクティブであるから、３／６間引きと言う。
メッシュ状のアクティブトレンチゲートを形成することで、ゲート-エミッタ間に電圧を印加するとｘ正負方向だけでなくｙ正負方向にも空乏層が広がり、広がった空乏層が互いに重なりあう。従って、空乏層の表面積Ｓは小さく、空乏層の距離ｄは大きくなり、Ｃｇｅを小さくすることができる。


Claims (14)

  1. 半導体基板と、
    前記半導体基板の上に形成されたエミッタ電極と、
    前記半導体基板の上に形成されたゲート電極と、
    前記半導体基板の上に形成された第１導電型のソース層と、
    前記半導体基板の上に形成された第２導電型のベース層と、
    前記半導体基板の下に形成されたコレクタ電極と、
    前記半導体基板の上面側に形成された、前記ゲート電極と接続された複数のアクティブトレンチゲートと、
    前記半導体基板の上面側に形成され、前記ゲート電極に接続されていない複数のダミートレンチゲートと、を備え、
    前記アクティブトレンチゲートが３つ以上並ぶ第１構造と、前記ダミートレンチゲートが３つ以上並ぶ第２構造が、交互に設けられたことを特徴とする半導体素子。
  2. 前記第１構造における前記アクティブトレンチゲートの数よりも、前記第２構造における前記ダミートレンチゲートの数の方が大きいことを特徴とする請求項１に記載の半導体素子。
  3. 前記ベース層のうち、前記アクティブトレンチゲートに隣接する部分は、前記エミッタ電極に接続され、
    前記ベース層のうち、前記ダミートレンチゲートに挟まれた部分は、前記エミッタ電極に接続されないことを特徴とする請求項１又は２に記載の半導体素子。
  4. 前記ベース層のうち、前記アクティブトレンチゲートに隣接する部分は、前記エミッタ電極に接続され、
    前記ベース層のうち、前記ダミートレンチゲートに挟まれた部分は、前記エミッタ電極に接続されたことを特徴とする請求項１又は２に記載の半導体素子。
  5. 前記第２構造には、前記ダミートレンチゲートに挟まれた前記ベース層が２箇所以上あり、１箇所は前記エミッタ電極に接続され、別の１箇所は前記エミッタ電極に接続されないことを特徴とする請求項１又は２に記載の半導体素子。
  6. 前記ベース層のうち、前記アクティブトレンチゲートに挟まれた部分だけに、前記エミッタ電極が接続されたことを特徴とする請求項１又は２に記載の半導体素子。
  7. 前記ベース層のうち、前記アクティブトレンチゲートに挟まれた部分と、前記ダミートレンチゲートに挟まれた部分だけに前記エミッタ電極が接続されたことを特徴とする請求項１又は２に記載の半導体素子。
  8. 前記ベース層は、前記アクティブトレンチゲートと前記ダミートレンチゲートの間の領域を避けて形成されたことを特徴とする請求項１〜７のいずれか１項に記載の半導体素子。
  9. 前記第１構造を構成する３つ以上の前記アクティブトレンチゲートが接続されることで、前記第１構造は、平面視でメッシュ状に形成されたことを特徴とする請求項１〜８のいずれか１項に記載の半導体素子。
  10. 前記ソース層は、前記複数のアクティブトレンチゲート及び前記複数のダミートレンチゲートに対し交差する、第１ソース層と第２ソース層を有し、
    第１ソース層と第２ソース層の間隔は一定ではないことを特徴とする請求項１〜９のいずれか１項に記載の半導体素子。
  11. トレンチＭＯＳＦＥＴを構成することを特徴とする請求項１〜１０のいずれか１項に記載の半導体素子。
  12. ＲＣ−ＩＧＢＴを構成することを特徴とする請求項１〜１０のいずれか１項に記載の半導体素子。
  13. 前記半導体基板はワイドバンドギャップ半導体によって形成されたことを特徴とする請求項１〜１２のいずれか１項に記載の半導体素子。
  14. 前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料又はダイヤモンドであることを特徴とする請求項１３に記載の半導体素子。
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