DE112015006832T5 - Halbleiteranordnung - Google Patents

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Kazuya KONISHI
Yusuke Fukada
Ryu KAMIBABA
Mariko Umeyama
Atsushi Narazaki
Masayoshi Tarutani
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Mitsubishi Electric Corp
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Abstract

Umfasst sind ein Halbleitersubstrat, eine an dem Halbleitersubstrat ausgebildete Emitter-Elektrode, eine an dem Halbleitersubstrat ausgebildete Gate-Elektrode, eine an dem Halbleitersubstrat ausgebildete Source-Schicht eines ersten Leitfähigkeitstyps, eine an dem Halbleitersubstrat ausgebildete Basis-Schicht eines zweiten Leitfähigkeitstyps, eine unter dem Halbleitersubstrat ausgebildete Kollektor-Elektrode, eine Vielzahl von aktiven Trench-Gates, die an einer Oberseite des Halbleitersubstrats ausgebildet sind und mit der Gate-Elektrode verbunden sind, und eine Vielzahl von Dummy-Trench-Gates, die an der Oberseite des Halbleitersubstrats ausgebildet sind und nicht mit der Gate-Elektrode verbunden sind. Erste Strukturen, die jeweils drei oder mehr nebeneinander angeordnete aktive Trench-Gates aufweisen, und zweite Strukturen, die jeweils drei oder mehr nebeneinander angeordnete Dummy-Trench-Gates aufweisen, sind abwechselnd vorhanden.

Description

  • Gebiet
  • Diese Erfindung betrifft eine Halbleiteranordnung zur Verwendung beispielsweise beim Schalten eines starken Stroms.
  • Hintergrund
  • In letzter Zeit sind Bipolartransistoren mit isoliertem Gate (IGBTen) weitverbreitet zur Motorsteuerung und/oder -regelung und dergleichen in elektrischen Haushaltsanwendungen, wie beispielsweise Klimaanlagen und Kühlschränken, Eisenbahninvertern und Industrierobotern verwendet worden, die energieeffizienter und kleiner geworden sind. Um die Effizienz einer elektrischen Energieversorgungseinrichtung zu verbessern, ist eine Reduzierung des stationären Verlusts und des Einschaltverlusts eines IGBT erforderlich.
  • Patentdokument 1 offenbart einen IGBT mit einer Trench-Struktur, bei der Dummy-Gates, die mit einer Emitter-Elektrode verbunden sind, auf beiden Seiten von jedem von aktiven Trench-Gates, die mit einem Gate verbunden sind, angeordnet sind und bei der eine Source vom n-Typ in einer Basis-Schicht vom p-Typ zwischen dem aktiven Trench-Gate und dem Dummy-Gate ausgebildet ist.
  • Patentdokument 2 offenbart einen IGBT, bei dem eine Source vom n-Typ in einer Basis-Schicht vom p-Typ zwischen benachbarten aktiven Trench-Gates ausgebildet ist.
  • Stand der Technik
  • Patentliteratur
    • Patentdokument 1: japanische Patenanmeldungsoffenlegung Nr. 2002-016252
    • Patentdokument 2: japanische Patenanmeldungsoffenlegung Nr. 2003-188382
  • Zusammenfassung
  • Technisches Problem
  • Es gibt Fälle, bei denen ein Emitter einer p-seitigen Halbleiteranordnung, die einen mit der Hochpotentialseite (p-Seite) einer Energiequelle verbundenen Kollektor aufweist, und ein Kollektor einer n-seitigen Halbleiteranordnung, die einen mit der Niedrigpotentialseite (n-Seite) der Energiequelle verbundenen Emitter aufweist, verbunden sind. Eine Last ist mit einem Verbindungspunkt zwischen der p-seitigen Halbleiteranordnung und der n-seitigen Halbleiteranordnung verbunden. Eine Freilaufdiode ist sowohl mit der p-seitigen Halbleiteranordnung als auch mit der n-seitigen Halbleiteranordnung verbunden. Die Freilaufdiode, die antiparallel zu der p-seitigen Halbleiteranordnung geschaltet ist, wird eine p-seitige Diode genannt, und die Freilaufdiode, die antiparallel zu der n-seitigen Halbleiteranordnung geschaltet ist, wird eine n-seitige Diode genannt.
  • Wenn die p-seitige Halbleiteranordnung in einem Zustand eingeschaltet wird, in dem ein Rückflussstrom durch die n-seitige Diode fließt, fließt ein Erholungsstrom durch die n-seitige Diode. Beispielsweise in dem Fall, bei dem eine in Patentdokument 1 oder 2 offenbarte Halbleiteranordnung als die p-seitige Halbleiteranordnung eingesetzt wird, ändert sich die Erholung dV/dt der n-seitigen Diode in Übereinstimmung mit dem Kollektorstrom der p-seitigen Halbleiteranordnung. Insbesondere ist die Erholung dV/dt der n-seitigen Diode für einen schwachen Strom des p-seitigen IGBTs zu der Zeit des Einschaltverlusts stärker als die Erholung dV/dt für den Nennstrom des p-seitigen IGBTs. Dies ist in 15 gezeigt. In 15 bedeutet die „Schwachstromseite“, dass der Kollektorstrom der p-seitigen Halbleiteranordnung schwach ist, und die „Nennstromseite“ bedeutet, dass der Kollektorstrom der p-seitigen Halbleiteranordnung stark ist. Wenn der Kollektorstrom der p-seitigen Halbleiteranordnung schwach ist, ist die Erholung dV/dt der n-seitigen Diode stark. Wenn der Kollektorstrom der p-seitigen Halbleiteranordnung stark ist, ist indessen die Erholung dV/dt der n-seitigen Diode schwach.
  • Wenn die Erholung dV/dt einer Diode eine Stromabhängigkeit aufweist, tritt somit das folgende Problem auf. Insbesondere ist der Gate-Widerstand einer Halbleiteranordnung derart festgelegt, dass eine starke Erholung dV/dt einen vorgegebenen Wert aufweisen kann. Wenn der Gate-Widerstand festgelegt wird, so dass die schwachstromseitige Erholung dV/dt 20 kV/µs sein kann, wird demzufolge beispielsweise die nennstromseitige dV/dt (auf der die Bewertung des Einschaltverlusts basiert) annähernd 10 kV/µs sein. Als ein Ergebnis wird die Schaltzeit der Halbleiteranordnung lang, und der Einschaltverlust (Einschaltverlust) zum Einschaltzeitpunkt erhöht sich. Mit anderen Worten erhöht sich der Einschaltverlust in dem Fall, bei dem die Erholung dV/dt der Diode eine Stromabhängigkeit aufweist.
  • Die vorliegende Erfindung wurde geschaffen, um das oben beschriebene Problem zu lösen, und eine Aufgabe der vorliegenden Erfindung ist es, eine Halbleiteranordnung bereitzustellen, die die Abhängigkeit der Erholung dV/dt einer Freilaufdiode von einem Kollektorstrom einer Halbleiteranordnung reduzieren kann.
  • Mittel zum Lösen des Problems
  • Gemäß einer vorliegenden Erfindung umfasst eine Halbleiteranordnung ein Halbleitersubstrat, eine an dem Halbleitersubstrat ausgebildete Emitter-Elektrode, eine an dem Halbleitersubstrat ausgebildete Gate-Elektrode, eine an dem Halbleitersubstrat ausgebildete Source-Schicht eines ersten Leitfähigkeitstyps, eine an dem Halbleitersubstrat ausgebildete Basis-Schicht eines zweiten Leitfähigkeitstyps, eine unter dem Halbleitersubstrat ausgebildete Kollektor-Elektrode, eine Vielzahl von aktiven Trench-Gates , die an einer Oberseite des Halbleitersubstrats ausgebildet sind und mit der Gate-Elektrode verbunden sind, und eine Vielzahl von Dummy-Trench-Gates, die an der Oberseite des Halbleitersubstrats ausgebildet sind und nicht mit der Gate-Elektrode verbunden sind, wobei erste Strukturen, die jeweils drei oder mehr nebeneinander angeordnete aktive Trench-Gates aufweisen, und zweite Strukturen, die jeweils drei oder mehr nebeneinander angeordnete Dummy-Trench-Gates aufweisen, abwechselnd vorhanden sind.
  • Andere Merkmale der vorliegenden Erfindung werden deutlicher aus der folgenden Beschreibung.
  • Vorteilhafte Effekte der Erfindung
  • Die Erfindung stellt eine Halbleiteranordnung bereit, in der erste Strukturen, die jeweils drei oder mehr nebeneinander angeordnete aktive Trench-Gates aufweisen, und zweite Strukturen, die jeweils drei oder mehr nebeneinander angeordnete Dummy-Trench-Gates aufweisen, abwechselnd vorhanden sind, und die dadurch die Abhängigkeit der Erholung dV/dt einer Freilaufdiode von einem Kollektorstrom der Halbleiteranordnung reduziert.
  • Figurenliste
    • 1 ist eine perspektivische Teilquerschnittsdarstellung einer Halbleiteranordnung gemäß Ausführungsbeispiel 1.
    • 2 ist eine Querschnittsdarstellung der Halbleiteranordnung.
    • 3 ist ein Schaltbild, das ein Beispiel einer Schaltung zeigt, die unter Verwendung der Halbleiteranordnung gebildet ist.
    • 4 zeigt, wie die Verarmungsschicht während des Betriebs der Halbleiteranordnung ausgeweitet wird.
    • 5 ist ein Diagramm, das die Beziehung zwischen der Anordnung von Trench-Gates und Cge zeigt.
    • 6 zeigt die ausgeglichene Erholung dV/dt.
    • 7 zeigt den Einschaltverlustreduzierungseffekt.
    • 8 ist eine Teilquerschnittsdarstellung einer Halbleiteranordnung gemäß Ausführungsbeispiel 2.
    • 9 ist eine Teilquerschnittsdarstellung einer Halbleiteranordnung gemäß einem abgewandelten Beispiel.
    • 10 ist eine Teilquerschnittsdarstellung einer Halbleiteranordnung gemäß Ausführungsbeispiel 3.
    • 11 ist eine Teilquerschnittsdarstellung einer Halbleiteranordnung gemäß einem abgewandelten Beispiel.
    • 12 ist eine Teilquerschnittsdarstellung einer Halbleiteranordnung gemäß Ausführungsbeispiel 4.
    • 13 ist eine Draufsicht eines Halbleitersubstrats, das eine Halbleiteranordnung gemäß Ausführungsbeispiel 5 bildet.
    • 14 ist eine perspektivische Teilquerschnittsdarstellung einer Halbleiteranordnung gemäß Ausführungsbeispiel 6.
    • 15 zeigt das zu lösen Problem.
  • Beschreibung der Ausführungsbeispiele
  • Halbleiteranordnungen gemäß Ausführungsbeispielen der vorliegenden Erfindung werden mit Bezug auf die Zeichnungen beschrieben. Dieselben oder entsprechende Komponenten werden durch dieselben Bezugszeichen gekennzeichnet, und die Wiederholung einer Erläuterung davon kann weggelassen sein.
  • Ausführungsbeispiel 1.
  • 1 ist eine perspektivische Schnittdarstellung, die teilweise eine Halbleiteranordnung gemäß Ausführungsbeispiel 1 der vorliegenden Erfindung zeigt. Die Halbleiteranordnung ist ein IGBT. Diese Halbleiteranordnung umfasst ein Halbleitersubstrat 10. Das Halbleitersubstrat 10 hat eine darin ausgebildete Driftschicht 12 vom n--Typ. Eine Pufferschicht 14 vom n-Typ ist unter der Driftschicht 12 ausgebildet. Eine Kollektorschicht 16 vom p+-Typ ist unter der Pufferschicht 14 ausgebildet.
  • Eine Source-Schicht 18 vom n+-Typ und eine Kontaktschicht 20 vom p+-Typ sind an der Vorderseite des Halbleitersubstrats 10 ausgebildet. Eine Basis-Schicht 22 vom p-Typ ist unter der Schicht 18 ausgebildet. Eine Trägerspeicherschicht 24 vom n-Typ ist unter der Basis-Schicht 22 ausgebildet. Die vorgenannte Driftschicht 12 ist unter der Trägerspeicherschicht 24 angeordnet.
  • Eine Vielzahl von aktiven Trench-Gates A1 und A2 und eine Vielzahl von Dummy-Trench-Gates D1 sind an der Oberseite des Halbleitersubstrats 10 ausgebildet. Jedes aktive Trench-Gate ist ein Trench-Gate, das elektrisch mit einer Gate-Elektrode verbunden ist, und jedes Dummy-Trench-Gate ist ein Trench-Gate, das elektrisch mit einer Emitter-Elektrode verbunden ist. Die Vielzahl von aktiven Trench-Gates A1 und A2 und die Vielzahl von Dummy-Trench-Gates D1 sind ausgebildet durch Ausbilden von Nuten an dem Halbleitersubstrat 10, Ausbilden von Isolierschichten 26 an Wandflächen der Nuten und dann Füllen der Nuten mit Leitern 28. Die Vielzahl von aktiven Trench-Gates A1 und A2 und die Vielzahl von Dummy-Trench-Gates D1 erstrecken sich von der Vorderseite des Halbleitersubstrats 10 und verlaufen durch die Source-Schicht 18, die Basis-Schicht 22 und die Trägerspeicherschicht 24, um die Driftschicht 12 zu erreichen.
  • Die oben beschriebene Source-Schicht 18 ist ausgebildet, um mit einer oder beiden Seitenwänden von jedem der aktiven Trench-Gates A1 und A2 in Kontakt zu sein. Jedoch kann die Source-Schicht 18 in einem Bereich ausgebildet sein, der zwischen den Dummy-Trench-Gates D1 aufgenommen ist.
  • Eine Kollektor-Elektrode 40 ist unter dem Halbleitersubstrat 10 ausgebildet. Eine Zwischenschichtisolierschicht 42 ist an der Oberseite des Halbleitersubstrats 10 vorhanden. Die Zwischenschichtisolierschicht 42 hat Öffnungen. Emitterkontakte 44, die die Kontaktschicht 20 und die Source-Schicht 18 kontaktieren, sind in den Öffnungen vorhanden. Die Emitterkontakte 44 sind an der Basis-Schicht 22 ausgebildet. Eine Emitter-Elektrode 46, die die Emitterkontakte 44 kontaktiert, ist an der Zwischenschichtisolierschicht 42 ausgebildet.
  • 2 ist eine Querschnittsdarstellung der Halbleiteranordnung. Die Anordnung der Trench-Gates wird mit Bezug auf 2 beschrieben. Die Emitter-Elektrode 46 und eine Gate-Elektrode 50 sind an dem Halbleitersubstrat 10 ausgebildet. Drei aktive Trench-Gates A1 und drei aktive Trench-Gates A2 sind mit der Gate-Elektrode 50 verbunden. Drei Dummy-Trench-Gates D1 und drei Dummy-Trench-Gates D2 sind nicht mit der Gate-Elektrode 50, sondern mit der Emitter-Elektrode 46 verbunden.
  • Die Emitterkontakte 44 sind in Kontakt mit Abschnitten der Source-Schicht 18, die benachbart zu den aktiven Trench-Gates A1 und A2 sind. Demzufolge sind die Abschnitte der Source-Schicht 18, die benachbart zu den aktiven Trench-Gates A1 und A2 sind, mit der Emitter-Elektrode 46 verbunden. Indessen sind Abschnitte der Basis-Schicht 22, die zwischen den Dummy-Trench-Gates D1 und D2 aufgenommen sind, nicht mit der Emitter-Elektrode 46 verbunden.
  • Die drei aktiven Trench-Gates A1 sind nebeneinander angeordnet, um eine erste Struktur 60 zu bilden. Außer der ersten Struktur 60 sind die drei Dummy-Trench-Gates D1 nebeneinander angeordnet, um eine zweite Struktur 62 zu bilden. Neben der zweiten Struktur 62 sind die drei aktiven Trench-Gates A2 nebeneinander angeordnet, um eine erste Struktur 64 zu bilden. Neben der ersten Struktur 64 sind die drei Dummy-Trench-Gates D2 nebeneinander angeordnet, um eine zweite Struktur 66 zu bilden. Somit sind die ersten Strukturen, die jeweils drei aktive Trench-Gates aufweisen, und die zweiten Strukturen, die jeweils Dummy-Trench-Gates aufweisen, abwechselnd vorhanden.
  • 3 ist ein Schaltbild, das ein Beispiel einer Schaltung zeigt, die unter Verwendung der Halbleiteranordnung gebildet ist. Eine Last 78 ist mit einem Verbindungspunkt P1 zwischen einer p-seitigen Halbleiteranordnung 70 und einer n-seitigen Halbleiteranordnung 74 verbunden. Eine p-seitige Diode 72 in Form einer Freilaufdiode ist mit der p-seitigen Halbleiteranordnung 70 verbunden, und eine n-seitige Diode 76 in Form einer Freilaufdiode ist mit der n-seitigen Halbleiteranordnung 74 verbunden. Die Halbleiteranordnungen gemäß Ausführungsbeispiel 1 der vorliegenden Erfindung werden als die p-seitige Halbleiteranordnung 70 und die n-seitige Halbleiteranordnung 74 eingesetzt.
  • Mit Bezug wieder auf 2 beträgt der Abstand L1 zwischen den aktiven Trench-Gates in den ersten Strukturen 60 und 64 1,5 µm oder weniger. Beispiele für den Abstand L2 zwischen dem aktiven Trench-Gate und dem Dummy-Trench-Gate und den Abstand L3 zwischen den Dummy-Trench-Gates umfassen annähernd 1,5 µm, sind aber nicht darauf eingeschränkt.
  • Ein Beispiel eines Verfahrens zum Herstellen einer Halbleiteranordnung gemäß Ausführungsbeispiel 1 der vorliegenden Erfindung wird beschrieben. Zuerst wird ein Halbleitersubstrat vom n-Typ gefertigt. Danach wird eine Oxidschicht als eine Maske ausgebildet, und eine Resiststruktur wird durch Fotolithografie an der Oxidschicht ausgebildet. Die Oxidschicht wird unter Verwendung der Resiststruktur als eine Maske geätzt. Danach wird die Resiststruktur entfernt.
  • Danach werden unter Verwendung einer Maske Phosphor-Ionen (P) implantiert, um eine Trägerspeicherschicht vom n-Typ zu bilden. Danach können Bor-Ionen (B) unter Verwendung derselben Maske implantier werden. Dies reduziert die Anzahl von zu verwendenden Masken, jedoch können unabhängige Masken verwendet werden. Danach wird das implantierte Phosphor und Bor durch Eintreibdiffusion diffundiert. Somit werden die Trägerspeicherschicht 24 vom n-Typ und die Basis-Schicht 22 vom p-Typ ausgebildet. Die Fremdstoffdichte bzw. -konzentration der Trägerspeicherschicht 24 kann irgendein Wert sein, der höher als derjenige der Driftschicht 12 und geringer als derjenige der Basis-Schicht 22 ist, beispielsweise ein Wert in dem Bereich von 1 × 1015 bis 10 × 1016 cm-3. Die Diffusionstiefe der Trägerspeicherschicht 24 beträgt beispielsweise 2,0 µm. Die Oberflächendichte der Basis-Schicht 22 vom p-Typ beträgt beispielsweise 1 × 1017 bis 1 × 1018 cm-3, und die Diffusionstiefe davon beträgt beispielsweise 2,0 µm.
  • Dann werden unter Verwendung einer aus einer Oxidschicht hergestellten Maske Arsen-Ionen (As) als ein Fremdstoff implantiert, und das implantierte Arsen wird durch Eintreibdiffusion diffundiert. Somit wird die Source-Schicht 18 vom n-Typ an der Basis-Schicht 22 vom p-Typ ausgebildet. Die Fremdstoffkonzentration der Source-Schicht 18 beträgt beispielsweise 5 × 1018 bis 5 × 1019 cm-3, und die Diffusionstiefe davon beträgt beispielsweise 0,5 µm.
  • Dann werden die aktiven Trench-Gates und Dummy-Trench-Gates ausgebildet. Unter Verwendung einer Maske, die aus einer Oxidschicht hergestellt ist, die strukturiert ist, so dass die aktiven Trench-Gates mit einer Gate-Elektrode verbunden werden können und die Dummy-Trench-Gates mit einer Emitter-Elektrode verbunden werden können, werden Trenches, die durch die Basis-Schicht 22 und die Trägerspeicherschicht 24 verlaufen, durch Trockenätzen ausgebildet. Die Tiefen der Trenches betragen beispielsweise 6,0 µm, und die Breiten davon betragen beispielsweise 1,0 µm.
  • Dann wird die Oxidschichtmaske entfernt, und eine Oxidschicht (Isolierschicht 26) zum Abdecken von Seitenwänden der Trenches wird ausgebildet. Danach werden die mit den Isolierschichten 26 abgedeckten Trenches mit den Leitern 28, wie beispielsweise Polysilicium, gefüllt. Danach wird die Zwischenschichtisolierschicht 42, die aus einer Oxidschicht oder dergleichen hergestellt ist, ausgebildet, um die Leiter 28 in den Trenches zu isolieren. Die Dicke der Zwischenschichtisolierschicht 42 beträgt beispielsweise 1,0 µm.
  • Danach werden unter Verwendung einer aus einer Oxidschicht hergestellten Maske Emitterkontakte 44 ausgebildet. Danach wird die Emitter-Elektrode 46 ausgebildet. Die Emitter-Elektrode 46 ist beispielsweise aus Aluminium oder Aluminium-Silicium hergestellt. Die Schichtdicke der Emitter-Elektrode 46 beträgt beispielsweise 4,0 µm. Des Weiteren wird auch die Gate-Elektrode 50, die von der Emitter-Elektrode 46 isoliert ist, ausgebildet.
  • Danach werden P-Ionen und B-Ionen in die Bodenseite des Halbleitersubstrats 10 implantiert, und die Kollektorschicht 16 vom p-Typ und die Pufferschicht 14 vom n-Typ werden durch Glühen ausgebildet. Das Glühen kann, wie oben beschrieben, in einem einzigen Schritt durchgeführt werden, um die Anzahl von Schritten zu reduzieren, oder kann in zwei Schritten durchgeführt werden, die nach der Implantation der p-lonen und der Implantation der B-Ionen jeweils durchgeführt werden. Danach wird die Kollektor-Elektrode 40 ausgebildet. Der Werkstoff und die Schichtdicke der Kollektor-Elektrode 40 kann wie gewünscht festgelegt werden.
  • Die vorliegenden Erfinder haben entdeckt, dass eine Erhöhung des Werts (Cgc/Cge), der durch Teilen der Gate-Kollektor-Kapazität (Cgc) einer Halbleiteranordnung durch die Gate-Emitter-Kapazität (Cge) erhalten wird, effektiv für eine Reduzierung der Abhängigkeit der Erholung dV/dt einer Freilaufdiode von dem Kollektorstrom der Halbleiteranordnung ist. Insbesondere kann ein Anwachsen der Erholung dV/dt für einen schwachen Strom durch Erhöhen von Cgc der Halbleiteranordnung reduziert werden. Zudem kann die Erholung dV/dt für einen starken Strom (Nennstrom) durch Reduzieren von Cge der Halbleiteranordnung erhöht werden. Die Schaltzeit und der Einschaltverlust können durch Erhöhen des Werts Cgc/Cge reduziert werden. Die Halbleiteranordnung gemäß Ausführungsbeispiel 1 der vorliegenden Erfindung wurde basierend auf dieser Kenntnis hergestellt.
  • Die Halbleiteranordnung gemäß Ausführungsbeispiel 1 der vorliegenden Erfindung hat einen Aufbau, der zum Reduzieren von Cge geeignet ist, während der Wert von Cgc beibehalten wird. Dies wird mit Bezug auf 4 erläutert, die zeigt, wie die Verarmungsschicht während des Betriebs der Halbleiteranordnung ausgeweitet wird. Wenn die Spannung Vge zwischen der Gate-Elektrode 50 und der Emitter-Elektrode 46 angelegt wird, breiten sich Verarmungsschichten 80 von den Seitenwänden der aktiven Trench-Gates A1 in der Basis-Schicht 22 aus. Beispielsweise werden die Verarmungsschichten 80 in Bereichen ausgebildet, die durch Strichlinien angedeutet sind. Die Gate-Emitter-Kapazität Cge der Halbleiteranordnung hängt von der Oxidschichtkapazität (Kondensator mit der Isolierschicht 26 als eine dielektrische Schicht) und der Verarmungskapazität ab. Demzufolge verringert sich Cge, wenn die Abstände d der Verarmungsschichten 80 anwachsen und die Oberflächenbereiche S davon abnehmen.
  • Wenn die angelegte Spannung Vge ansteigt, überlagern sich die Verarmungsschichten, die von den Seitenwänden der benachbarten aktiven Trench-Gates ausgehen, und die Abstände d der Verarmungsschichten nehmen zu. Bei Ausführungsbeispiel 1 der vorliegenden Erfindung ist der Abstand zwischen den aktiven Trench-Gates in den ersten Strukturen 1,5 µm oder weniger, und die Verarmungsschichten können überlagert werden, selbst wenn die angelegte Spannung Vge gering ist. Die sich überlagernden Verarmungsschichten bilden eine einzelne Verarmungsschicht mit einem großen Abstand d. Demzufolge kann Cge ausreichend reduziert werden.
  • Die Reduzierung der Oberflächenbereiche S der Verarmungsschichten wird durch Einstellen der Fremdstoffdichte der Trägerspeicherschicht 24 realisiert. Insbesondere wird die Fremdstoffdichte der Trägerspeicherschicht 24 derart festgelegt, um größer als die Fremdstoffdichte der Driftschicht 12 zu sein. Des Weiteren wird die Fremdstoffdichte der Trägerspeicherschicht 24 festgelegt, um geringer als die Fremdstoffdichte der Source-Schicht 18 zu sein. Da die Fremdstoffdichte der Trägerspeicherschicht 24 festgelegt ist, um größer als die Fremdstoffdichte der Driftschicht 12 zu sein, können großformatige Verarmungsschichten davon abgehalten werden, in der Trägerspeicherschicht 24 ausgebildet zu werden. Mit anderen Worten kann ein Anwachsen der Oberflächenbereiche S der Verarmungsschichten reduziert werden. Da die Fremdstoffdichte der Trägerspeicherschicht 24 festgelegt ist, um kleiner als die Fremdstoffdichte der Source-Schicht 18 zu sein, kann des Weiteren die Fremdstoffdichte der Trägerspeicherschicht 24 davon abgehalten werden, extrem groß zu werden, und Löcher können davon abgehalten werden, weniger wahrscheinlich durch die Trägerspeicherschicht 24 nach oben zu verlaufen.
  • Da der Abstand L1 zwischen benachbarten aktiven Trench-Gates auf 1,5 µm oder weniger festgelegt ist und die Fremdstoffdichte der Trägerspeicherschicht 24 festgelegt ist, um größer als die Fremdstoffdichte der Driftschicht 12 zu sein, kann die Verarmungsschichtkapazität reduziert werden. Wenn die oben beschriebene Fremdstoffdichte der Trägerspeicherschicht nicht erreicht werden kann, kann Cge nicht ausreichend reduziert werden, und Cgc wird erhöht.
  • In einem Bereich, in dem ein aktives Trench-Gate und ein Dummy-Trench-Gate benachbart zueinander sind, erstreckt sich eine Verarmungsschicht von der Seitenwand des aktiven Trench-Gates, jedoch erstreckt sich keine Verarmungsschicht von der Seitenwand des Dummy-Trench-Gates. Demzufolge gibt es keinen Cge-Reduzierungseffekt, der durch Überlagerung von zwei Verarmungsschichten erhalten wird. Daher muss die Anordnung der aktiven Trench-Gates und Dummy-Trench-Gates unter Berücksichtigung der Dichte des Bereichs festgelegt werden, in dem das aktive Trench-Gate und das Dummy-Trench-Gate benachbart zueinander sind.
  • 5 ist ein Diagramm, das das Verhältnis zwischen der Anordnung von aktiven Trench-Gates und Dummy-Trench-Gates und Cge zeigt. Das Verhältnis 2:1 bedeutet, dass das Verhältnis (Zahlenverhältnis) der Anzahl von aktiven Trench-Gates zu der Anzahl von Dummy-Trench-Gates 2:1 beträgt. Das Verhältnis 1:1 bedeutet, dass das Verhältnis der Anzahl von aktiven Trench-Gates zu der Anzahl von Dummy-Trench-Gates 1:1 beträgt. Das Verhältnis 1:2 bedeutet, dass das Verhältnis der Anzahl von aktiven Trench-Gates zu der Anzahl von Dummy-Trench-Gates 1:2 beträgt.
  • Die Wörter „Multiplizierfaktor des Trench-Gates“ auf der horizontalen Achse deutet die Anzahl von Trench-Gates an, die 1 in den oben beschriebenen Verhältnissen bilden. Insbesondere wird eine Beschreibung gegeben, die auf sechs eingezeichnete Punkte für 1:1 in 5 gerichtet ist. Für 1:1 sind ein einzelnes aktives Trench-Gate und ein einzelnes Dummy-Trench-Gate abwechselnd vorhanden, wenn der Multiplizierfaktor des Trench-Gates x1 beträgt. Ein einzelnes aktives Trench-Gate plus ein einzelnes Dummy-Trench-Gate ist gleich zwei Trench-Gates, und einer der beiden Trench-Gates ist aktiv. Demzufolge wird dieser Fall als 1/2-Verdünndung bezeichnet. Für 1:1 sind zwei aktive Trench-Gates und zwei Dummy-Trench-Gates alternativ vorhanden, wenn der Multiplizierfaktor des Trench-Gates x2 beträgt.
  • Für 1:1 sind drei aktive Trench-Gates und drei Dummy-Trench-Gates abwechselnd vorhanden, wenn der Multiplizierfaktor des Trench-Gates x3 beträgt. Die Halbleiteranordnung gemäß Ausführungsbeispiel 1 der vorliegenden Erfindung entspricht dem Fall, bei dem der Multiplizierfaktor des aktiven Trench-Gates x3 für 1:1 beträgt. Drei aktive Trench-Gates plus drei Dummy-Trench-Gates ist gleich sechs Trench-Gates, und drei der sechs Trench-Gates sind aktiv. Demzufolge wird dieser Fall als 3/6-Verdünnung bezeichnet.
  • Für 1:1 sind vier aktive Trench-Gates und vier Dummy-Trench-Gates abwechselnd vorhanden, wenn der Multiplizierfaktor des Trench-Gates x4 beträgt. Wenn der Multiplizierfaktor des Trench-Gates x5 beträgt, sind fünf aktive Trench-Gates und fünf Dummy-Trench-Gates abwechselnd vorhanden. Wenn der Multiplizierfaktor des Trench-Gates x6 beträgt, sind sechs aktive Trench-Gates und sechs Dummy-Trench-Gates abwechselnd vorhanden.
  • Beispielsweise für 2:1 sind sechs aktive Trench-Gates und drei Dummy-Trench-Gates abwechselnd vorhanden, wenn der Multiplizierfaktor des Trench-Gates x3 beträgt. Beispielsweise sind für 1:2 drei aktive Trench-Gates und sechs Dummy-Trench-Gates abwechselnd vorhanden, wenn der Multiplizierfaktor des Trench-Gates x3 beträgt. Unter Verwendung des vorgenannten Worts „Verdünnung“ kann jeder von 18 eingezeichneten Punkten in 5 präzise ausgedrückt werden. Beispielsweise für ein Zahlenverhältnis von 2:1 wird der Fall, bei dem der Multiplizierfaktor des Trench-Gates x1 beträgt, als „1/3-Verdünnung“ bezeichnet, und für ein Zahlenverhältnis 1:2 der Fall, bei dem der Multiplizierfaktor des Trench-Gates x1 beträgt, als „2/3-Verdünnung“ bezeichnet.
  • Wie sich aus dem Obigen ergibt, bedeutet die Erhöhung des Multiplizierfaktors des Trench-Gates ein Multiplizieren der Anzahl von aktiven Trench-Gates und der Anzahl von Dummy-Trench-Gates durch ganze Zahlen, während das Zahlenverhältnis von aktiven Trench-Gates zu Dummy-Trench-Gates fixiert ist.
  • Ausführungsbeispiel 1 der vorliegenden Erfindung setzt eine „3/6-Verdünnung“ ein, und Cge kann im Vergleich zu einer Halbleiteranordnung von 1/2-Verdünnung um 20 % reduziert werden. Des Weiteren wird Cgc nicht erhöht. Demzufolge kann Cgc/Cge im Vergleich zur 1/2-Verdünnung um 20 % erhöht werden. Somit kann die Abhängigkeit der Erholung dV/dt der Freilaufdiode von dem Kollektorstrom der Halbleiteranordnung reduziert werden.
  • 5 deutet an, dass eine geringe Cge auch erhalten werden kann, wenn das Verhältnis (Zahlenverhältnis) der Anzahl von aktiven Trench-Gates zu der Anzahl von Dummy-Trench-Gates 1:2 beträgt. Jedoch wenn das Zahlenverhältnis 2:1 beträgt, wird Cge im Vergleich zu dem Fall erhöht, bei dem das Zahlenverhältnis 1:1 beträgt. Da die 1/3-Verdünnung, die eine Basisstruktur für den Fall ist, bei dem das Zahlenverhältnis 2:1 beträgt, eine Struktur ist, bei der aktive Trench-Gates benachbart zueinander sind, wird der Cge-Reduzierungseffekt, der durch das Nebeneinandersein der aktiven Trench-Gates erhalten wird, ursprünglich bereitgestellt. Demzufolge kann Cge nicht stark durch Erhöhung des Multiplizierfaktors des Trench-Gates reduziert werden.
  • Ausführungsbeispiel 1 der vorliegenden Erfindung setzt 3/6-Verdünnung ein, jedoch kann eine andere Ausgestaltung eingesetzt werden. Durch Einsetzen eines Aufbaus, in dem die ersten Strukturen, die jeweils drei oder mehr nebeneinander angeordnete aktive Trench-Gates aufweisen, und die zweiten Strukturen, die jeweils drei oder mehr nebeneinander angeordnete Dummy-Trench-Gates aufweisen, abwechselnd vorhanden sind, kann die Anzahl von benachbarten aktiven Trench-Gates erhöht werden, und die Dichte von benachbarten aktiven und Dummy-Trench-Gates kann reduziert werden. Demzufolge kann Cge reduziert werden. Zusätzlich hierzu kann Cge deutlich reduziert werden, wenn die Anzahl von Dummy-Trench-Gates in der zweiten Struktur größer ist als die Anzahl von aktiven Trench-Gates in der ersten Struktur (z.B. 1:2). Es sei angemerkt, dass während die Trägerspeicherschicht 24 bei Ausführungsbeispiel 1 der vorliegenden Erfindung ausgebildet ist, die vorliegende Erfindung nicht hierauf eingeschränkt ist, und die Trägerspeicherschicht 24 muss nicht notwendigerweise ausgebildet sein.
  • 6 ist eine Darstellung, die das Verhältnis zwischen dem Kollektorstrom der Halbleiteranordnung gemäß Ausführungsbeispiel 1 der vorliegenden Erfindung und der Erholung dV/dt der Freilaufdiode zeigt. Die Halbleiteranordnung von Ausführungsbeispiel 1 realisiert eine geringe Cge, was in einem großen Cgc/Cge resultiert, und die Abhängigkeit der Erholung dV/dt der Freilaufdiode von dem Kollektorstrom der Halbleiteranordnung kann reduziert werden. 7 ist ein Diagramm zur Erläuterung des Einschaltverlust-Reduzierungseffekts. 7 deutet an, dass der Einschaltverlust, wie oben beschrieben, durch Reduzierung von Cge reduziert werden kann.
  • Bei der Halbleiteranordnung gemäß Ausführungsbeispiel 1 der vorliegenden Erfindung kann der stationäre Verlust (Vce (sat)) reduziert werden. Insbesondere, da Abschnitte der Basis-Schicht 22, die zwischen den Dummy-Trench-Gates D1 oder D2 aufgenommen sind, nicht mit der Emitter-Elektrode 46 verbunden sind, wird eine Schwebe-Basis-Schicht ausgebildet. Die Schwebe-Basis-Schicht ermöglicht einen Injektionsverbesserungseffekt (Injection Enhancement Effect; IE-Effect). Löcher werden in der Schwebe-Basis-Schicht gespeichert, und eine Leitfähigkeitsmodulation tritt auf. Demzufolge nimmt die Resistivität der Driftschicht 12 ab, und Vce (sat) kann reduziert werden.
  • Die Halbleiteranordnung gemäß Ausführungsbeispiel 1 der vorliegenden Erfindung kann vielfältig abgewandelt werden. Beispielsweise kann die Halbleiteranordnung ein Trench-MOSFET oder ein RC-IGBT statt eines IGBTs bilden. Das Halbleitersubstrat 10 kann aus Silicium hergestellt sein oder kann aus einem Halbleiter mit breiter Bandlücke, der eine breitere Bandlücke als Silicium aufweist, hergestellt sein. Beispiele von Halbleitern mit breiter Bandlücke umfassen Siliciumcarbid, Galliumnitrid-Materialien und Diamant. Die Schichten vom n-Typ können durch den p-Typ ersetzt werden, und die Schichten vom p-Typ können durch den n-Typ ersetzt werden. Mit anderen Worten ist jede Schicht des Halbleitersubstrats als ein erster Leitfähigkeitstyp oder ein zweiter Leitfähigkeitstyp ausgebildet. Die oben beschriebenen abgewandelten Beispiele können angemessen auf die Halbleiteranordnungen gemäß den nachfolgenden Ausführungsbeispielen angewendet werden. Es sei angemerkt, dass die Halbleiteranordnungen gemäß den nachfolgenden Ausführungsbeispielen viele Dinge mit Ausführungsbeispiel 1 gemeinsam haben, und daher werden Unterschiede zu Ausführungsbeispiel 1 hauptsächlich beschrieben.
  • Ausführungsbeispiel 2.
  • 8 ist eine Teilquerschnittsdarstellung einer Halbleiteranordnung gemäß Ausführungsbeispiel 2. Abschnitte der Basis-Schicht 22, die zwischen den Dummy-Trench-Gates D1 aufgenommen sind, sind mit der Emitter-Elektrode 46 verbunden. Insbesondere sind die Emitterkontakte 44 auf beiden Seiten von jedem Dummy-Trench-Gate D1 vorhanden, so dass das Dummy-Trench-Gate D1 zwischen die Emitterkontakte 44 aufgenommen werden kann. Die Kontaktschicht 20 vom p+-Typ zur Reduzierung des Kontaktwiderstands kann unter den Emitterkontakten 44 ausgebildet sein. Die Struktur der Kontaktschicht 20 ist nicht auf eine bestimmte Struktur eingeschränkt und kann beispielsweise selektiv unter den Emitterkontakten 44 ausgebildet sein. Durch Bereitstellen der Emitterkontakte 44 in Bereichen, die zwischen den Dummy-Trench-Gates D1 aufgenommen sind, wird die Entladung von Löchern von den Emitterkontakten 44 ermöglicht, und der Ausschaltverlust kann reduziert werden.
  • Insbesondere, wenn die Anzahl von Dummy-Trench-Gates groß ist, obwohl der Vce (sat)-Reduzierungseffekt durch den IE-Effekt erzeugt wird, der durch Ausbilden der Schwebe-Basis-Schicht erhalten wird, wird ein Anwachsen des Ausschaltverlusts ein Problem. Demzufolge kann durch Bereitstellen der Emitterkontakte 44 an der gesamten Basis-Schicht 22, wie in 8 gezeigt, der Ausschaltverlust reduziert werden.
  • Hierbei kann ein Dummy-Trench-Gate D1 einen Emitterkontakt 44 ausschließlich an der rechten Seite davon aufweisen und keinen Emitterkontakt 44 an der linken davon. Somit kann die Menge von gespeicherten Löchern eingestellt werden. Alternativ kann ein Dummy-Trench-Gate D1 Emitterkontakte 44 auf beiden Seiten davon aufweisen, mit einem anderen Dummy-Trench-Gate D1, das einen Emitterkontakt 44 ausschließlich an einer Seite davon aufweist. Mit Bezug auf 9 hat die zweite Struktur 62 zwei oder mehr Abschnitte der Basis-Schicht 22, die zwischen den Dummy-Trench-Gates D1 aufgenommen sind. Einer der beiden oder mehr Abschnitte ist mit der Emitter-Elektrode 46 verbunden und ein anderer davon ist nicht mit der Emitter-Elektrode 46 verbunden. Dies reduziert den Einschaltverlust ohne Verschlechterung von Eigenschaften der Abstimmung zwischen Ausschaltverlust und Vce (sat).
  • Ausführungsbeispiel 3.
  • 10 ist eine Teilquerschnittsdarstellung einer Halbleiteranordnung gemäß Ausführungsbeispiel 3. Die Emitter-Elektrode 46 (Emitterkontakte 44) ist ausschließlich mit Abschnitten der Basis-Schicht 22 verbunden, die zwischen den aktiven Trench-Gates aufgenommen sind. Die Gate-Emitter-Kapazität Cge, die zwischen dem aktiven Trench-Gate und dem Emitterkontakt 44, der zwischen dem aktiven Trench-Gate und dem Dummy-Trench-Gate angeordnet ist, erzeugt wird, wird durch Verbindung der Emitterkontakte 44 reduziert.
  • In Schwebe-Basis-Schichten 22' benachbart zu den aktiven Trench-Gates wird eine Potentialschwankung durch Löcher verursacht, die beim Einschalten eintreten, und ein Verschiebungsstrom tritt auf. Dies führt zu einem Anwachsen von dV/dt für einen schwachen Strom. Demzufolge ist die oben beschriebene Reduzierung der Dichte der Schwebe-Basis-Schichten 22' durch abwechselndes Bereitstellen der ersten Strukturen, die jeweils drei oder mehr nebeneinander angeordnete aktive Trench-Gates aufweisen, und der zweiten Strukturen, die jeweils drei oder mehr nebeneinander angeordnete Dummy-Trench-Gates aufweisen, wichtig.
  • 11 ist eine Teilquerschnittsdarstellung einer Halbleiteranordnung gemäß einem abgewandelten Beispiel. Die Emitter-Elektrode 46 (Emitterkontakt 44) ist ausschließlich mit Abschnitten der Basis-Schicht 22, die zwischen den aktiven Trench-Gates aufgenommen sind, und Abschnitten davon, die zwischen den Dummy-Trench-Gates aufgenommen sind, verbunden. Abschnitte der Basis-Schicht 22, die zwischen dem aktiven Trench-Gate und dem Dummy-Trench-Gate angeordnet sind, sind nicht mit Emitterkontakten 44 versehen. Dies kann Cge und den Ausschaltverlust reduzieren, während die Entladung von Löchern von den Emitterkontakten 44 ermöglicht wird.
  • Ausführungsbeispiel 4.
  • 12 ist eine Teilquerschnittsdarstellung einer Halbleiteranordnung gemäß Ausführungsbeispiel 4. Die Basis-Schicht 22 ist ausgebildet, ausgenommen in Bereichen zwischen dem aktiven Trench-Gate und dem Dummy-Trench-Gate. Insbesondere ist die Basis-Schicht 22 nicht zwischen dem aktiven Trench-Gate A1 und dem Dummy-Trench-Gate D1 angeordnet. Dies reduziert Cge, die zwischen dem aktiven Trench-Gate A1 und dem Emitterkontakt erzeugt wird, der zwischen dem aktiven Trench-Gate A1 und dem Dummy-Trench-Gate D1 angeordnet ist.
  • Durch abwechselndes Bereitstellen der ersten Strukturen, die jeweils drei oder mehr nebeneinander angeordnete aktive Trench-Gates aufweisen, und der zweiten Strukturen, die jeweils drei oder mehr nebeneinander angeordnete Dummy-Trench-Gates aufweisen, wie oben beschrieben, nimmt der Anteil von Bereichen (Bereichen zwischen dem aktiven Trench-Gate und dem Dummy-Trench-Gate), in denen die Basis-Schicht 22 weggelassen ist, ab, und der Anteil der Basis-Schicht 22 erhöht sich. Die Basis-Schicht 22 hat die Funktion der Ausweitung der Verarmungsschicht, um die Spannungsfestigkeit bei Rückwärtsvorspannung zu verbessern. Demzufolge kann die Spannungsfestigkeit verbessert werden, wenn der Anteil der Basis-Schicht 22, wie oben beschrieben, erhöht wird.
  • Ausführungsbeispiel 5.
  • 13 ist eine Draufsicht eines Halbleitersubstrats, das eine Halbleiteranordnung gemäß Ausführungsbeispiel 5 bildet. Drei aktive Trench-Gates A1 erstrecken sich in Querrichtung. Die drei aktiven Trench-Gates A1 sind mit aktiven Trench-Gates verbunden, die sich in der Breitenrichtung davon erstrecken, und die aktiven Trench-Gates sind in Draufsicht in Form eines Netzes gegeben. Die Dummy-Trench-Gates D1 sind Draufsicht in einer Streifenform gegeben. Es sei angemerkt, dass die Form der Dummy-Trench-Gates D1 nicht auf eine Streifenform eingeschränkt ist und eine Netzform sein kann.
  • Durch Ausbilden der aktiven Trench-Gates in Form eines Netzes verursacht das Anlegen einer Spannung zwischen dem Gate und dem Emitter, dass die Verarmungsschichten sich nicht nur in die positive und negative x-Richtung, sondern auch in die positive und negative y-Richtung erstrecken, und die sich ausstreckenden Verarmungsschichten überlagern sich gegenseitig. Demzufolge nimmt der Oberflächenbereich S der Verarmungsschichten ab, und der Abstand d zwischen den Verarmungsschichten erhöht sich. Somit kann Cge reduziert werden.
  • Die Anzahl von aktiven Trench-Gates, die die erste Struktur bilden, ist nicht auf drei eingeschränkt. Durch Verbinden der drei oder mehr aktiven Trench-Gates, die die erste Struktur bilden, um eine erste Struktur in Draufsicht in Form eines Netzes zu bilden, kann Cge reduziert werden.
  • Ausführungsbeispiel 6.
  • 14 ist eine perspektivische Schnittdarstellung eines Teils einer Halbleiteranordnung gemäß Ausführungsbeispiel 6. Die Source-Schicht 18 umfasst erste Source-Schichten 18a und zweite Source-Schichten 18b, die die Vielzahl von aktiven Trench-Gates A1 und A2 und die Vielzahl von Dummy-Trench-Gates D1, die parallel zueinander verlaufen, kreuzen. Der Abstand zwischen der ersten Source-Schicht 18a und der zweiten Source-Schicht 18b ist nicht konstant. Insbesondere ist der Abstand zwischen den Source-Schichten nicht konstant und ist lokal groß. Ein Beispiel ist ein Verhältnis, bei dem der Abstand L4 zwischen den Source-Schichten Eins ist und bei dem der Abstand L5 zwischen den Source-Schichten Zehn ist.
  • Bei einem solchen Aufbau variiert die Elektroneninjektionseffizienz zwischen Zellen. In einer Zelle mit einem großen Abstand zwischen Source-Schichten ist die Injektionseffizienz gering und die Grenzspannung Vth ist hoch. Demzufolge werden zwei Arten von Zellen, die Hoch-Vth-Zellen und Normal-Vth-Zellen sind, innerhalb desselben Chips ausgebildet. 14 zeigt Zellen (Hoch-Vth-Zellen) mit hoher Vth und Zellen (Ref-Vth-Zellen) mit normaler Vth. Die Erholung dV/dt hängt von der Änderung mit der Zeit dVge/dt der Gate-Emitter-Spannung ab, und dVge/dt hängt von der Grenzspannung Vth ab. In dem Fall, bei dem sich dVge/dt beim Einschalten scharf erhöht, erhöht sich auch dV/dt scharf. In dem Fall, bei dem zwei Arten von Zellen mit verschiedenen Grenzspannungen Vth ausgebildet sind, hat dVge/dt, das von zwei Arten von Zellen ausgeben wird, verschiedene Größen und verschiedene Phasen. Demzufolge überlappen sich in dem gesamten Chip ein High-Abschnitt des dVge/dt-Peaks, der von einer der Zellen ausgegeben wird, und ein Low-Abschnitt des dVge/dt-Peaks, das von der anderen der Zellen ausgegeben wird, gegenseitig. Demzufolge wird ein gemäßigter dVge/dt-Peak erhalten. Als ein Ergebnis kann die Stromabhängigkeit der Erholung dV/dt reduziert werden. Des Weiteren kann der Peak der dVge/dt-Wellenform reduziert werden, und ein EMI-Rauschen kann ebenso reduziert werden.
  • Es sei angemerkt, dass Merkmale der Halbleiteranordnungen gemäß den oben beschriebenen Ausführungsbeispielen angemessen kombiniert werden können, um vorteilhafte Effekte der Erfindung zu verbessern.
  • Bezugszeichenliste
  • 10 Halbleitersubstrat, 18 Source-Schicht, 20 Kontaktschicht, 22 Basis-Schicht, 24 Trägerspeicherschicht, 46 Emitter-Elektrode, 50 Gate-Elektrode, 60, 64 erste Struktur, 62, 66 zweite Struktur, 80 Verarmungsschicht, A1, A2 aktives Trench-Gate, D1, D2 Dummy-Trench-Gate

Claims (14)

  1. Halbleiteranordnung, aufweisend: • ein Halbleitersubstrat; • eine an dem Halbleitersubstrat ausgebildete Emitter-Elektrode; • eine an dem Halbleitersubstrat ausgebildete Gate-Elektrode; • eine an dem Halbleitersubstrat ausgebildete Source-Schicht eines ersten Leitfähigkeitstyps; • eine an dem Halbleitersubstrat ausgebildete Basis-Schicht eines zweiten Leitfähigkeitstyps; • eine unter dem Halbleitersubstrat ausgebildete Kollektor-Elektrode; • eine Vielzahl von aktiven Trench-Gates, die an einer Oberseite des Halbleitersubstrats ausgebildet sind und mit der Gate-Elektrode verbunden sind; und • eine Vielzahl von Dummy-Trench-Gates, die an der Oberseite des Halbleitersubstrats ausgebildet sind und nicht mit der Gate-Elektrode verbunden sind, • wobei erste Strukturen, die jeweils drei oder mehr der nebeneinander angeordneten aktiven Trench-Gates aufweisen, und zweite Strukturen, die jeweils drei oder mehr der nebeneinander angeordneten Dummy-Trench-Gates aufweisen, abwechselnd vorhanden sind.
  2. Halbleiteranordnung nach Anspruch 1, wobei die Anzahl von Dummy-Trench-Gates in der zweiten Struktur größer ist als die Anzahl von aktiven Trench-Gates in der ersten Struktur.
  3. Halbleiteranordnung nach Anspruch 1 oder 2, wobei ein Abschnitt der Basis-Schicht, die benachbart zu dem aktiven Trench-Gate ist, mit der Emitter-Elektrode verbunden ist, und ein Abschnitt der Basis-Schicht, der zwischen den Dummy-Trench-Gates aufgenommen ist, nicht mit der Emitter-Elektrode verbunden ist.
  4. Halbleiteranordnung nach Anspruch 1 oder 2, wobei ein Abschnitt der Basis-Schicht, der benachbart zu dem aktiven Trench-Gate ist, mit der Emitter-Elektrode verbunden ist, und ein Abschnitt der Basis-Schicht, der zwischen den Dummy-Trench-Gates aufgenommen ist, mit der Emitter-Elektrode verbunden ist.
  5. Halbleiteranordnung nach Anspruch 1 oder 2, wobei die zweiten Strukturen zwei oder mehr Abschnitte der Basis-Schicht aufweisen, die zwischen den Dummy-Trench-Gates aufgenommen sind, einer der zwei oder mehr Abschnitte mit der Emitter-Elektrode verbunden ist und ein anderer der zwei oder mehr Abschnitte nicht mit der Emitter-Elektrode verbunden ist.
  6. Halbleiteranordnung nach Anspruch 1 oder 2, wobei die Emitter-Elektrode ausschließlich mit einem Abschnitt der Basis-Schicht verbunden ist, der zwischen den aktiven Trench-Gates aufgenommen ist.
  7. Halbleiteranordnung nach Anspruch 1 oder 2, wobei die Emitter-Elektrode ausschließlich mit einem Abschnitt der Basis-Schicht, der zwischen den aktiven Trench-Gates aufgenommen ist, und einem Abschnitt davon, der zwischen den Dummy-Trench-Gates aufgenommen ist, verbunden ist.
  8. Halbleiteranordnung nach einem der Ansprüche 1 bis 7, wobei die Basis-Schicht ausgebildet ist, ausgenommen in einem Bereich zwischen dem aktiven Trench-Gate und dem Dummy-Trench-Gate.
  9. Halbleiteranordnung nach einem der Ansprüche 1 bis 8, wobei die erste Struktur in Draufsicht in der Form eines Netzes durch Verbinden von drei oder mehr der aktiven Trench-Gates, die die erste Struktur bilden, ausgebildet ist.
  10. Halbleiteranordnung nach einem der Ansprüche 1 bis 9, wobei die Source-Schicht eine erste Source-Schicht und eine zweite Source-Schicht aufweist, die die Vielzahl von aktiven Trench-Gates und die Vielzahl von Dummy-Trench-Gates kreuzen, und ein Abstand zwischen der ersten Source-Schicht und der zweiten Source-Schicht nicht konstant ist.
  11. Halbleiteranordnung nach einem der Ansprüche 1 bis 10, wobei die Halbleiteranordnung einen Trench-MOSFET aufweist.
  12. Halbleiteranordnung nach einem der Ansprüche 1 bis 10, wobei die Halbleiteranordnung einen RC-IGBT aufweist.
  13. Halbleiteranordnung nach einem der Ansprüche 1 bis 12, wobei das Halbleitersubstrat einen Halbleiter mit breiter Bandlücke aufweist.
  14. Halbleiteranordnung nach Anspruch 13, wobei der Halbleiter mit breiter Bandlücke irgendeinen von Siliciumcarbid, einem Galliumnitrid-Material und Diamant aufweist.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6641983B2 (ja) * 2015-01-16 2020-02-05 株式会社デンソー 半導体装置
DE112015006832T5 (de) 2015-08-26 2018-06-07 Mitsubishi Electric Corporation Halbleiteranordnung
US10256331B2 (en) * 2017-03-03 2019-04-09 Pakal Technologies, Inc. Insulated gate turn-off device having low capacitance and low saturation current
JP6729452B2 (ja) * 2017-03-06 2020-07-22 株式会社デンソー 半導体装置
JP6958093B2 (ja) * 2017-08-09 2021-11-02 富士電機株式会社 半導体装置
CN109524396B (zh) * 2017-09-20 2023-05-12 株式会社东芝 半导体装置
DE102018100237B4 (de) 2018-01-08 2022-07-21 Infineon Technologies Austria Ag Leistungshalbleiterbauelement mit dU/dt Steuerbarkeit und Verfahren zum Herstellen eines Leistungshalbleiterbauelements
JP7107718B2 (ja) * 2018-03-28 2022-07-27 株式会社デンソー スイッチング素子の製造方法
JP7056742B2 (ja) * 2018-08-10 2022-04-19 富士電機株式会社 半導体装置
JP7279356B2 (ja) * 2018-12-19 2023-05-23 富士電機株式会社 半導体装置
GB2585696B (en) * 2019-07-12 2021-12-15 Mqsemi Ag Semiconductor device and method for producing same
DE112020000200T5 (de) 2019-07-31 2021-09-09 Fuji Electric Co., Ltd. Halbleitervorrichtung
JP7346170B2 (ja) 2019-08-30 2023-09-19 株式会社東芝 半導体装置及び半導体モジュール
CN110797405A (zh) * 2019-10-22 2020-02-14 上海睿驱微电子科技有限公司 一种沟槽栅igbt半导体器件及其制备方法
JP7331720B2 (ja) * 2020-02-06 2023-08-23 三菱電機株式会社 半導体装置
CN111370480A (zh) * 2020-03-09 2020-07-03 瑞能半导体科技股份有限公司 功率器件、功率器件的制作方法

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3545590B2 (ja) * 1997-03-14 2004-07-21 株式会社東芝 半導体装置
JP3961946B2 (ja) * 1997-03-14 2007-08-22 株式会社東芝 半導体装置
JPH11345969A (ja) * 1998-06-01 1999-12-14 Toshiba Corp 電力用半導体装置
US6388285B1 (en) * 1999-06-04 2002-05-14 International Business Machines Corporation Feram cell with internal oxygen source and method of oxygen release
JP2002016252A (ja) 2000-06-27 2002-01-18 Toshiba Corp 絶縁ゲート型半導体素子
JP4212288B2 (ja) * 2002-04-01 2009-01-21 株式会社東芝 半導体装置およびその製造方法
JP3927111B2 (ja) * 2002-10-31 2007-06-06 株式会社東芝 電力用半導体装置
JP2004281462A (ja) * 2003-03-12 2004-10-07 Toshiba Corp 電力用半導体装置
JP4703138B2 (ja) * 2004-06-18 2011-06-15 株式会社東芝 絶縁ゲート型半導体装置
JP4731848B2 (ja) 2004-07-16 2011-07-27 株式会社豊田中央研究所 半導体装置
US6906356B1 (en) * 2004-09-27 2005-06-14 Rockwell Scientific Licensing, Llc High voltage switch
JP5103830B2 (ja) * 2006-08-28 2012-12-19 三菱電機株式会社 絶縁ゲート型半導体装置
US8247322B2 (en) * 2007-03-01 2012-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Via/contact and damascene structures and manufacturing methods thereof
US7795987B2 (en) * 2007-06-16 2010-09-14 Alpha & Omega Semiconductor, Ltd. Methods of achieving linear capacitance in symmetrical and asymmetrical EMI filters with TVS
DE102009005914B4 (de) * 2008-01-28 2014-02-13 Denso Corporation Halbleitervorrichtung mit Halbleiterelement mit isoliertem Gate und bipolarer Transistor mit isoliertem Gate
US9466711B2 (en) * 2008-01-29 2016-10-11 Fuji Electric Co., Ltd. Semiconductor device
JP4950934B2 (ja) * 2008-04-14 2012-06-13 株式会社東芝 絶縁ゲート型半導体装置
JP4688901B2 (ja) 2008-05-13 2011-05-25 三菱電機株式会社 半導体装置
JP5561922B2 (ja) * 2008-05-20 2014-07-30 三菱電機株式会社 パワー半導体装置
JP4957840B2 (ja) * 2010-02-05 2012-06-20 株式会社デンソー 絶縁ゲート型半導体装置
WO2011111500A1 (ja) * 2010-03-09 2011-09-15 富士電機システムズ株式会社 半導体装置
JP2011204711A (ja) * 2010-03-24 2011-10-13 Toshiba Corp 半導体装置およびその製造方法
US8716746B2 (en) 2010-08-17 2014-05-06 Denso Corporation Semiconductor device
JP5634318B2 (ja) * 2011-04-19 2014-12-03 三菱電機株式会社 半導体装置
KR20130044656A (ko) * 2011-10-24 2013-05-03 에스케이하이닉스 주식회사 반도체 소자 및 제조 방법
JP6026767B2 (ja) * 2012-04-27 2016-11-16 三菱電機株式会社 半導体装置およびその製造方法
JP6190206B2 (ja) * 2012-08-21 2017-08-30 ローム株式会社 半導体装置
JP5787853B2 (ja) 2012-09-12 2015-09-30 株式会社東芝 電力用半導体装置
JP5696713B2 (ja) * 2012-11-06 2015-04-08 株式会社デンソー 半導体装置及びその検査方法
JPWO2014174911A1 (ja) * 2013-04-23 2017-02-23 三菱電機株式会社 半導体装置
CN103268887B (zh) * 2013-05-29 2016-04-06 成都芯源系统有限公司 场效应晶体管、边缘结构及相关制造方法
WO2015022989A1 (ja) 2013-08-15 2015-02-19 富士電機株式会社 半導体装置
US9147727B2 (en) * 2013-09-30 2015-09-29 Infineon Technologies Ag Semiconductor device and method for forming a semiconductor device
US9082629B2 (en) * 2013-09-30 2015-07-14 Infineon Technologies Ag Semiconductor device and method for forming a semiconductor device
JP2015072950A (ja) 2013-10-01 2015-04-16 株式会社東芝 半導体装置
JP6119577B2 (ja) * 2013-11-26 2017-04-26 三菱電機株式会社 半導体装置
US20150200295A1 (en) * 2014-01-10 2015-07-16 Cypress Semiconductor Corporation Drain Extended MOS Transistors With Split Channel
JP6158123B2 (ja) * 2014-03-14 2017-07-05 株式会社東芝 半導体装置
JP6404591B2 (ja) * 2014-04-23 2018-10-10 富士電機株式会社 半導体装置の製造方法、半導体装置の評価方法および半導体装置
JP6459791B2 (ja) * 2014-07-14 2019-01-30 株式会社デンソー 半導体装置およびその製造方法
DE112015006832T5 (de) 2015-08-26 2018-06-07 Mitsubishi Electric Corporation Halbleiteranordnung
CN109166822A (zh) * 2018-08-28 2019-01-08 武汉新芯集成电路制造有限公司 半导体器件制作方法及半导体器件
US11189766B2 (en) * 2019-01-16 2021-11-30 Creeled, Inc. Light emitting diode packages

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Publication number Publication date
WO2017033315A1 (ja) 2017-03-02
CN107949916B (zh) 2021-07-16
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