JP5561922B2 - パワー半導体装置 - Google Patents

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Description

本発明は、パワー半導体装置に関し、特に、縦型パワーデバイスを備えたパワー半導体装置に関するものである。
縦型パワーデバイスとしては、パワーダイオード、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などがあり、これらデバイス（チップ）単体、あるいは複数個を有し、１つのパッケージに所望の配線などを施して収められたものが、一般にパワー半導体装置と称されている。
このようなパワー半導体装置にあってその信頼性について考える１つの指標として、「パワーサイクル寿命」というものがある。このパワーサイクル寿命は、配線の一部としてチップの電極に接合されたワイヤがその接合界面近傍において、動作に伴う頻繁な温度変化を要因として剥離や破断を生じることによる寿命を表すもので、たとえばＩＧＢＴであれば、エミッタ電極とエミッタワイヤとが接合された領域の温度（Ｔｊ）に依存し、ΔＴｊ（＝Ｔｊmax.−Ｔｊmin.）が小さいほど長くなる。またΔＴｊが同一であっても、Ｔｊmax.が小さければパワーサイクル寿命が長くなることが知られている。そして、このようなパワーサイクル寿命の向上について考慮されたパワーデバイスは、たとえば特開２００４−３６３３２７号公報などに開示されている。
特開２００４−３６３３２７号公報
たとえば、ＩＧＢＴチップのエミッタ電極に複数のワイヤ（エミッタワイヤ）を接続したパワー半導体装置にあっては、エミッタワイヤの接続部に電流が集まることから、エミッタワイヤ接続部の温度Ｔｊａがその周辺領域の温度Ｔｊｂよりも大きくなり、結果、Ｔｊmax.、ΔＴｊの値が高くなることから、パワーサイクル寿命が低下するという問題があった。
本発明は、上記の課題を鑑みてなされたものであり、その目的は、優れたパワーサイクル寿命を有するパワー半導体装置を提供することである。
本発明の一のパワー半導体装置は、半導体基板と、矩形のセル領域とを備えている。半導体基板は主表面を有している。矩形のセル領域は、半導体基板に形成された縦型パワーデバイスの複数のセル構造を含んでいる。矩形のセル領域は、平面視において中央部と、中央部の外周を取り囲む外周部とを有している。矩形のセル領域の１辺に沿う方向において、中央部は矩形のセル領域の４／５の長さを有し、かつ中央部の対辺の各々に位置する外周部の部分は矩形のセル領域の１／１０の長さを有している。複数のセル構造のうち主表面の中央部に位置する一のセル構造は、複数のセル構造のうち主表面の外周部に位置する他のセル構造の通電能力よりも低い通電能力を有するように構成されている。
本発明の他のパワー半導体装置は、半導体基板と、半導体基板に形成された縦型パワーデバイスの複数のセル構造とを備えている。半導体基板は主表面を有している。主表面には、一のワイヤ接合部および他のワイヤ接合部を少なくとも含む複数のワイヤ接合部がある。複数のセル構造のうち一のワイヤ接合部の直下に位置する一のセル構造は、複数のセル構造のうち他のワイヤ接合部の直下に位置する他のセル構造の通電能力とは異なる通電能力を有するように構成されている。一のワイヤ接合部に接合される一のワイヤが、他のワイヤ接合部に接合される他のワイヤとは異なる配線長を有している。
本発明によれば、半導体基板の主表面における熱抵抗分布に応じて複数のセル構造の通電能力を変えることにより半導体基板の主表面における温度分布を均一化でき、それにより、優れたパワーサイクル寿命を有するパワー半導体装置を実現することができる。
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１は本発明の実施の形態１におけるパワー半導体装置としてのモジュールの模式的な構成を示す概略平面図である。また図２は図１におけるパワー半導体装置の等価回路を示す図である。図１および図２を参照して、このモジュール１００はパワーモジュールであり、パワーデバイス２０と、還流ダイオード３０と、抵抗素子４０とを主に有している。
パワーデバイス２０はたとえばＩＧＢＴである。このＩＧＢＴ２０と還流ダイオード３０とは、互いに逆並列に接続されるように同一の絶縁基板５０ａ上に配置されている。具体的には、ＩＧＢＴ２０のコレクタ電極とダイオード３０のカソード電極との双方が、絶縁基板５０ａ上の導電パターン５１に電気的に接続するように配置されている。そして、ＩＧＢＴ２０のエミッタ電極とダイオード３０のアノード電極とが、ワイヤ（いわゆるボンディングワイヤ）２１により電気的に接続されている。このダイオード３０のアノード電極は、ワイヤ２１により、絶縁基板５０ａ上の導電パターン５２に電気的に接続されている。
ＩＧＢＴ２０のゲートには抵抗素子４０がワイヤ２１により電気的に接続されている。この抵抗素子４０は、絶縁基板５０ｂ上の導電パターン５３に電気的に接続されている。
導電パターン５１の一部が外部コレクタ主電極端子取出し領域５１ａとされ、この領域５１ａにて主端子５１ｂと導電パターン５１とが電気的に接続される。導電パターン５２の一部が外部エミッタ主電極端子取出し領域５２ａとされ、この領域５２ａにて主端子５２ｂと導電パターン５２とが電気的に接続される。導電パターン５３の一部が制御電極端子取出し領域５３ａとされ、この領域５３ａにて制御端子５３ｂと導電パターン５３とが電気的に接続される。
上記のＩＧＢＴ２０、還流ダイオード３０、抵抗素子４０、絶縁基板５０ａ、５０ｂはベース板６０上に配置されている。
次に、上記のパワーモジュールに用いられるチップであって、パワーデバイス２０が形成されたチップの構成について説明する。
図３は本発明の実施の形態１におけるパワー半導体装置として、パワーデバイスが形成されたチップの模式的な構成を示す概略平面図である。また図４は図３の領域Ｒを拡大して示す部分拡大平面図である。図３および図４を参照して、このチップ２０は、パワーデバイスとしてたとえばＩＧＢＴが形成されたチップ（ＩＧＢＴチップ）である。このＩＧＢＴチップ２０は、セル領域と、ガードリング領域とを有している。
セル領域においては、チップ２０の主表面に行列状に配置された複数のＩＧＢＴユニットセルが形成されている。セル領域内には、複数個のエミッタパッド１１と、たとえば１つのゲートパッド１７とが配置されている。複数個のエミッタパッド１１の各々は、複数個のＩＧＢＴユニットセルのエミッタ領域に電気的に接続されている。ゲートパッド１７は、複数個のＩＧＢＴユニットセルの各々のゲート電極層９にゲート導電層１６を介して電気的に接続されている。
これらの複数個のエミッタパッド１１およびゲートパッド１７上には、パッシベーション膜（図示せず）が形成されている。このパッシベーション膜には、複数個のエミッタパッド１１およびゲートパッド１７の各々の表面を露出するための開口部１３ａ、１３ｂが形成されている。このパッシベーション膜から露出した複数個のエミッタパッド１１およびゲートパッド１７の各々の表面は、ワイヤ２１が接続される箇所である。
なお、ガードリング領域はセル領域の外周を取り囲むように配置されている。このガードリング領域には、セル領域の外周を取り囲むように半導体基板の主表面に複数本のガードリング１８が形成されている。
次に、上記のパワーデバイス２０のユニットセルの構成について説明する。
図５は図３および図４に示すパワーデバイスが形成されたチップのセル領域の構成を概略的に示す一部破断斜視図である。また図６は図５のＶＩ−ＶＩ線に沿う概略断面図である。図５および図６を参照して、セル領域においては、たとえばシリコンよりなる半導体基板１に、縦型パワーデバイスの複数のユニットセルが形成されている。この縦型パワーデバイスはたとえば縦型ＩＧＢＴである。
複数のＩＧＢＴユニットセルの各々は、ｐ+コレクタ領域２と、ｎ+エピタキシャル領域３と、ｎ-エピタキシャル領域４と、ｐ型ベース領域５と、ｎ+エミッタ領域６と、ｐ+領域７と、ゲート絶縁膜８と、ゲート電極層９と、エミッタ電極（エミッタパッド）１１と、コレクタ電極１２とを主に有している。
ｐ+コレクタ領域２上に、ｎ+エピタキシャル領域３を介してｎ-エピタキシャル領域４が形成されている。このｎ-エピタキシャル領域４は、半導体基板１の主表面の一部に位置している。なおｐ+コレクタ領域２は半導体基板１の裏面に位置している。
ｐ型ベース領域５は、ｎ-エピタキシャル領域４とｐｎ接合を構成するように、半導体基板１の主表面に形成されている。ｎ+エミッタ領域６は、ｐ型ベース領域５とｐｎ接合を構成するように、かつ主表面においてｎ-エピタキシャル領域４との間でｐ型ベース領域５を挟むように半導体基板１の主表面に形成されている。ｐ+領域７はｐ型ベース領域５よりも高いｐ型不純物濃度を有し、かつｐ型ベース領域５内の半導体基板１の主表面に形成されている。
ゲート電極層９は、半導体基板１の主表面においてｎ-エピタキシャル領域４とｎ+エミッタ領域６との間に挟まれるｐ型ベース領域５上にゲート絶縁膜８を介して形成されている。このゲート電極層９は、半導体基板１の主表面においてｐ型ベース領域５間に挟まれるｎ-エピタキシャル領域４上にもゲート絶縁膜８を介して位置している。
上記のｎ-エピタキシャル領域４と、ｐ型ベース領域５と、ｎ+エミッタ領域６と、ゲート絶縁膜８と、ゲート電極層９とにより絶縁ゲート型電界効果トランジスタ部が構成されている。
ゲート電極層９を覆うように半導体基板１の主表面上には、たとえばＰＳＧ（Phospho-Silicate Glass）よりなる絶縁膜１０が形成されている。この絶縁膜１０には、ｎ+エミッタ領域６とｐ+領域７との各表面を露出するコンタクトホール１０ａが形成されている。このコンタクトホール１０ａを介してｎ+エミッタ領域６およびｐ+領域７と電気的に接続するように絶縁膜１０上にエミッタパッド１１が形成されている。
また絶縁膜１０には、ゲート電極層９の表面を露出するコンタクトホール１０ｂが形成されている。このコンタクトホール１０ｂを介してゲート電極層９と電気的に接続するように絶縁膜１０上にゲート導電層１６が形成されている。
なお半導体基板１の裏面上には、コレクタ領域２と電気的に接続するようにコレクタ電極１２が形成されている。
本実施の形態においては、セル領域の中央部に位置するセル構造は、セル領域の外周部に位置するセル構造の通電能力よりも低い通電能力を有するように構成されている。以下、そのことを説明する。
図７は、本発明の実施の形態１におけるパワー半導体装置においてＩＧＢＴのセル領域の中央部と外周部とを示す概略平面図である。図７を参照して、ＩＧＢＴチップ２０は、セル領域と、ガードリング領域とを有している。セル領域においては、チップ２０の主表面に行列状に配置された複数のＩＧＢＴユニットセルが形成されている。セル領域内には、複数個のエミッタパッド１１と、たとえば１つのゲートパッド１７とが配置されている。複数個のエミッタパッド１１の各々は、複数個のＩＧＢＴユニットセルのエミッタ領域に電気的に接続されている。またゲートパッド１７は、複数個のＩＧＢＴユニットセルの各々のゲート電極層９にゲート導電層１６を介して電気的に接続されている。
上記のセル領域は、半導体基板の主表面において、中央部ＣＲと、その中央部ＣＲの外周を取り囲む外周部ＰＲとを有している。中央部ＣＲと外周部ＰＲとの各々に上記のエミッタパッド１１が形成されている。また上記のゲートパッド１７は中央部ＣＲおよび外周部ＰＲのいずれに形成されていてもよい。このＩＧＢＴチップ２０においてはゲートパッド１７は外周部ＰＲに形成されており、この点において図３のＩＧＢＴチップ２０とは異なっている。
図３のようにゲートパッド１７が中央部に配置されているとゲートパッド１７から各ゲート電極層９への距離の不均一を低減でき各ゲート電極層９における電圧降下を抑制できる。また図７のようにゲートパッド１７が外周部ＰＲに配置されていると、各エミッタパッド１１に接続されるボンディングワイヤが密に配置された場合でもアセンブリが比較的容易となる。これらの各メリットを比較考慮のうえ、図３および図７のＩＧＢＴチップ２０のいずれが用いられてもよい。
ここで、図７に示すように半導体基板１の主表面におけるセル領域の図中横方向の寸法をＳ１とし、中央部ＣＲの図中横方向の寸法をＳ１ａとし、外周部ＰＲの図中横方向の寸法をＳ１ｂとする。つまり、Ｓ１＝Ｓ１ａ＋２×Ｓ１ｂの関係が成り立つ。また半導体基板１の主表面におけるセル領域の図中縦方向の寸法をＳ２とし、中央部ＣＲの図中縦方向の寸法をＳ２ａとし、外周部ＰＲの図中縦方向の寸法をＳ２ｂとする。つまり、Ｓ２＝Ｓ２ａ＋２×Ｓ２ｂの関係が成り立つ。
この場合、中央部ＣＲの図中横方向の寸法Ｓ１ａはたとえばＳ１×４／５であり、外周部ＰＲの図中横方向の寸法Ｓ１ｂはたとえばＳ１×１／１０である。また中央部ＣＲの図中縦方向の寸法Ｓ２ａはたとえばＳ２×４／５であり、外周部ＰＲの図中縦方向の寸法Ｓ２ｂはたとえばＳ２×１／１０である。
またユニットセルの通電能力はコレクタ電流Ｉｃで評価される。ここで、コレクタ電流Ｉｃは、Ｉｃ∝Ｗ（ＶGE−ＶTH）2／Ｌで表される。なお上式において、Ｗはチャネル幅、Ｌはチャネル長、ＶTHはゲートしきい値電圧、ＶGEはゲート・エミッタ間電圧である。
本実施の形態においては、中央部ＣＲのセル構造の通電能力（コレクタ電流Ｉｃ）を外周部のセル構造の通電能力（コレクタ電流Ｉｃ）に対して１５％以上低くすることが好ましい。
また本実施の形態では、中央部ＣＲと外周部ＰＲとのそれぞれのセル構造の通電能力を変えるために、以下の（１）〜（４）の構成のいずれか、または同構成の任意の組み合わせが採用されている。
（１）中央部ＣＲのセル構造は、外周部ＰＲのセル構造のしきい値電圧ＶTHよりも大きいしきい値電圧ＶTHを有するように構成されている。具体的には、図６を参照して、ｐ型ベース領域５のチャネルが形成される領域のｐ型不純物濃度（いわゆるチャネルドープ濃度）が、外周部ＰＲのセル構造よりも中央部ＣＲのセル構造にて高くなっている。
（２）中央部ＣＲのセル構造は、外周部ＰＲのセル構造のチャネル幅Ｗよりも小さいチャネル幅Ｗを有するように構成されている。図５を参照して、このチャネル幅Ｗは、半導体基板１の主表面におけるｎ+エミッタ領域６のチャネル幅方向の寸法である。つまり、図５を参照して、このｎ+エミッタ領域６のチャネル幅方向の寸法Ｗが、外周部ＰＲのセル構造よりも中央部ＣＲのセル構造にて小さくなっている。
（３）図６を参照して、中央部ＣＲのセル構造は、外周部ＰＲのセル構造のチャネル長Ｌよりも大きいチャネル長Ｌを有するように構成されている。チャネル長Ｌは、ｐ型ベース領域５およびｎ+エミッタ領域６の一方もしくは双方の拡散深さを変えることにより変更することができる。
つまり、中央部ＣＲと外周部ＰＲとの各セル構造においてｎ+エミッタ領域６の拡散深さが同じ場合には、ｐ型ベース領域５の拡散深さを、外周部ＰＲのセル構造よりも中央部ＣＲのセル構造にて大きくすることにより、中央部ＣＲのセル構造のチャネル長Ｌを外周部ＰＲのセル構造のチャネル長Ｌよりも大きくすることができる。
また、中央部ＣＲと外周部ＰＲとの各セル構造においてｐ型ベース領域５の拡散深さが同じ場合には、ｎ+エミッタ領域６の拡散深さを、外周部ＰＲのセル構造よりも中央部ＣＲのセル構造にて小さくすることにより、中央部ＣＲのセル構造のチャネル長Ｌを外周部ＰＲのセル構造のチャネル長Ｌよりも大きくすることができる。
（４）中央部ＣＲのセル構造のｎ+エミッタ領域６は、外周部ＰＲのセル構造のｎ+エミッタ領域６の拡散抵抗よりも大きい拡散抵抗を有するように構成されている。ｎ+エミッタ領域６の拡散抵抗は、ｎ+エミッタ領域６のｎ型不純物濃度を変えることにより変更することができる。具体的には、ｎ+エミッタ領域６のｎ型不純物濃度は、外周部ＰＲのセル構造よりも中央部ＣＲのセル構造にて低くなっている。
なお本実施の形態においては、中央部ＣＲ内のユニットセルの配置のピッチと外周部ＰＲ内のユニットセルの配置のピッチとが同じであることが好ましい。
次に、本実施の形態のパワー半導体装置の作用効果について説明する。
外周部ＰＲの付近には能動領域ではないガードリング領域があることから、外周部ＰＲのセル構造は熱放散がよく、熱抵抗が小さい。これに対して、中央部ＣＲではセル構造の周囲に能動領域である他のセル構造が配置されているため、これらのセル構造間で相互に熱干渉が生じる。
このため、たとえばセル領域における全てのセル構造がほぼ同じ通電能力を有している場合、パワーデバイスに電流を流すと、セル領域の中央部ＣＲでは外周部ＰＲよりも温度が高くなる。その結果、中央部ＣＲにおけるエミッタパッドとエミッタワイヤとが接合された領域の温度（Ｔｊ）が高くなることから、ΔＴｊが大きくなり、パワーサイクル寿命を改善することが困難であった。
一方、本実施の形態によれば、中央部ＣＲのセル構造が外周部ＰＲのセル構造の通電能力よりも低い通電能力を有している。このため、中央部ＣＲのセル構造における発熱量を外周部のセル構造における発熱量よりも小さくすることができる。これにより、中央部ＣＲと外周部ＰＲとの接合温度Ｔｊが均一化され、チップ内における最大接合温度Ｔｊmax.を低くすることができる。よって、ΔＴｊを小さくすることができ、パワーサイクル寿命を改善することができる。
また本発明者は、全てのセル構造がほぼ同じ通電能力を有するＩＧＢＴチップに通電した際のセル領域の温度分布を調べた。そのことについて以下に説明する。
まずセル領域の温度分布測定の際には、図８（Ａ）に示すように、ＩＧＢＴチップのセル領域の複数箇所にエミッタワイヤ２１を接続してＩＧＢＴチップに通電をした。なお図８（Ａ）に示したＩＧＢＴチップはセル領域の外周にガードリング領域を有しているが、そのガードリング領域の図示は省略してある。ＩＧＢＴチップに通電した際におけるセル領域の仮想線Ａ〜Ｄに沿う部分の温度分布の結果を図８（Ｂ）に示す。
図８（Ｂ）を参照して、仮想線Ａ〜Ｄに沿う部分の温度分布の各々はセル領域の中央で高く、その周辺で低くなっていることがわかる。またセル領域の中央を通る仮想線Ａに沿う温度分布において温度が最も高くなっていることがわかる。また最も温度が高くなる仮想線Ａに沿う温度分布は、セル領域の４／５の領域内で、仮想線Ａ〜Ｄの各温度分布における平均温度よりも高い温度となっていることがわかる。
そこで、この平均温度を基準にセル領域内の温度分布を均一化することを考える場合には、図７に示すようにセル領域の外縁からセル領域の寸法の１／１０の領域を外周部ＰＲとし、かつ残りの４／５の領域を中央部ＣＲとして、中央部ＣＲのセル構造の通電能力を下げるとともに、外周部ＰＲのセル構造の通電能力を上げることが好ましい。これにより、中央部ＣＲにおける温度を下げて平均温度に近づけることができ、かつ外周部ＰＲの温度を上げて平均温度に近づけることができ、セル領域内の温度を均一化することができる。
また本実施の形態においては、中央部ＣＲ内のユニットセルの配置ピッチと外周部ＰＲ内のユニットセルの配置ピッチは同じ（つまりｐ型ベース領域５の配置ピッチが同じ）であることが好ましい。以下、そのことを説明する。
図９（Ａ）は中央部ＣＲと外周部ＰＲとのユニットセルの配置ピッチが同じ場合の構成を示す概略断面図であり、図９（Ｂ）は中央部ＣＲと外周部ＰＲとのユニットセルの配置ピッチが異なる場合の構成を示す概略断面図である。図９（Ｂ）に示すように、外周部ＰＲに対して中央部ＣＲのユニットセルの配置ピッチが大きい場合には、中央部ＣＲにおいてｐ型ベース領域５同士の間隔ＳＰ２が広くなる。ＩＧＢＴが耐圧を保持する際には、ｐ型ベース領域５とｎ-エピタキシャル領域４とのｐｎ接合部から空乏層１９が延びる。上記間隔ＳＰ２が広くなると、間隔ＳＰ２の両側から延びる１対の空乏層１９同士が繋がりにくくなる。このため、ＩＧＢＴが耐圧を十分に保持できなくなり、耐圧が低下する可能性がある。
一方、図９（Ａ）に示すように中央部ＣＲと外周部ＰＲとのユニットセルの配置ピッチが同じ場合には、中央部ＣＲにおけるｐ型ベース領域５同士の間隔ＳＰ１は外周部ＰＲにおける間隔ＳＰ１と同じである。つまり、中央部ＣＲと外周部ＰＲとにおいてｐ型ベース領域５の配置ピッチが同じである。このため、ＩＧＢＴが耐圧を保持する際に、中央部ＣＲにおいても間隔ＳＰ１の両側から延びる１対の空乏層１９同士が繋がりやすい。このため、ＩＧＢＴが耐圧を十分に保持することができる。
（実施の形態２）
図１０は、本発明の実施の形態２におけるパワー半導体装置の構成を概略的に示す部分断面図であり、図３のＸ−Ｘ線に沿う断面に対応する図である。本実施の形態では、実施の形態１の構成と比較して、通電能力を異ならせる対象において相違している。つまり、図１０を参照して、本実施の形態においては、エミッタワイヤ２１の接合部の直下に位置するセル構造が、エミッタワイヤ２１の接合部の直下以外に位置する他のセル構造の通電能力よりも低い通電能力を有するように構成されている。
ここで、エミッタワイヤ２１の接合部とは、エミッタパッド１１がパッシベーション膜１３から露出している領域ＲＥの全体を意味する。したがって、本実施の形態においては、エミッタパッド１１の露出領域ＲＥの直下（真下）に位置するセル構造が、エミッタパッド１１の露出領域ＲＥの直下（真下）以外に位置するセル構造の通電能力よりも低い通電能力を有している。
また本実施の形態において通電能力を変える方策は、実施の形態１で説明した（１）〜（４）の構成のいずれか、または同構成の任意の組み合わせが採用されている。
また本実施の形態においても、中央部ＣＲ内のセル構造の配置ピッチと外周部ＰＲ内のセル構造の配置ピッチは同じであることが好ましい。
なお、本実施の形態のこれ以外の構成については上述した実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
次に、本実施の形態のパワー半導体装置の作用効果について説明する。
ＩＧＢＴチップのエミッタパッド１１とエミッタワイヤ２１との接合部には電流が集中する。これにより、エミッタワイヤ２１の接合部では温度が他の領域よりも高くなる。またＩＧＢＴのユニットセルの温度が高くなると、そのユニットセルのしきい値電圧などが低下して通電能力が上がることで、エミッタワイヤ２１の接合部の温度はさらに高くなる。これにより、ΔＴｊが大きくなり、パワーサイクル寿命を低下させることがあった。
一方、本実施の形態によれば、エミッタワイヤ２１の接合部の直下に位置するセル構造が、エミッタワイヤ２１の接合部の直下以外に位置する他のセル構造の通電能力よりも低い通電能力を有するように構成されている。このため、エミッタパッド１１とエミッタワイヤ２１との接合部における発熱量を少なくすることができる。これにより、ΔＴｊを小さくすることができ、パワーサイクル寿命を改善することができる。
（実施の形態３）
図１１は、本発明の実施の形態３におけるパワー半導体装置の構成を概略的に示す部分断面図である。本実施の形態では、実施の形態１の構成と比較して、通電能力を異ならせる対象において相違している。つまり、図１１を参照して、本実施の形態においては、一のエミッタワイヤ２１の接合部の直下に位置するセル構造が、他のエミッタワイヤ２１の接合部の直下に位置するセル構造の通電能力とは異なる通電能力を有するように構成されている。
ここで、エミッタワイヤ２１の接合部とは、実施の形態２と同様、エミッタパッド１１がパッシベーション膜１３から露出している領域ＲＥ１の全体、領域ＲＥ２の全体を意味する。したがって、本実施の形態においては、エミッタパッド１１の露出領域ＲＥ１の直下（真下）に位置するセル構造が、エミッタパッド１１の露出領域ＲＥ２の直下（真下）に位置するセル構造の通電能力とは異なる通電能力を有している。具体的には、配線長の長いエミッタワイヤ２１ａが接続されるエミッタパッド１１の露出領域ＲＥ１の直下（真下）に位置するセル構造が、配線長の短いエミッタワイヤ２１ｂが接続されるエミッタパッド１１の露出領域ＲＥ２の直下（真下）に位置するセル構造の通電能力よりも低い通電能力を有している。
また本実施の形態において通電能力を変える方策は、実施の形態１で説明した（１）〜（４）の構成のいずれか、または同構成の任意の組み合わせが採用されている。
また本実施の形態においても、中央部ＣＲ内のユニットセルの配置ピッチと外周部ＰＲ内のユニットセルの配置ピッチは同じであることが好ましい。
また配線長の長いエミッタワイヤ２１ａと配線長の短いエミッタワイヤ２１ｂとを有する半導体装置の構成の一例を図１５に示す。図１５は、本発明の実施の形態３におけるパワー半導体装置としてのモジュールの模式的な構成を示す概略平面図である。図１５を参照して、ＩＧＢＴ２０のエミッタ電極とダイオード３０のアノード電極とが、互いに長さの異なるワイヤ（いわゆるボンディングワイヤ）２１ａ、２１ｂにより電気的に接続されている。またパワーデバイス２０、還流ダイオード３０および抵抗素子４０の周囲を取り囲むようにケース６１が取り付けられている。
なお、本実施の形態のこれ以外の構成については上述した実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
次に、本実施の形態のパワー半導体装置の作用効果について説明する。
ＩＧＢＴチップに複数のエミッタワイヤ２１を接続し、エミッタワイヤ２１の各々の配線長が異なる場合において、配線長の長いエミッタワイヤ２１に大きな電流が流れると、エミッタワイヤ２１自身が発熱する。このエミッタワイヤ２１の発熱が、エミッタパッド１１とエミッタワイヤ２１との接合部の温度Ｔｊに影響を与え、これによりΔＴｊが大きくなり、パワーサイクル寿命を低下させることがあった。
一方、本実施の形態によれば、一のエミッタワイヤ２１の接合部の直下に位置するセル構造が、他のエミッタワイヤ２１の接合部の直下に位置するセル構造の通電能力とは異なる通電能力を有するように構成されている。これにより、配線長の長いエミッタワイヤ２１の接続部の直下に位置するセル構造の通電能力を、配線長の短いエミッタワイヤ２１の接続部の直下に位置するセル構造の通電能力よりも低くすることができる。このため、配線長の長いエミッタワイヤ２１の接続における発熱量を少なくすることができる。よって、ΔＴｊを小さくすることができ、パワーサイクル寿命を改善することができる。
なお、上記の実施の形態１〜３は適宜組み合わせられてもよい。
また上記の実施の形態１〜３においては、縦型のパワーデバイスとして平面（プレーナ）ゲート型のＩＧＢＴについて説明したが、本発明は、これに限定されず、図１２に示すようなトレンチゲート型のＩＧＢＴ、図１３に示すような平面ゲート型のパワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）、図１４に示すようなトレンチゲート型のパワーＭＩＳＦＥＴ、ダイオードなどに適用され得る。
図１２に示されたトレンチゲート型のＩＧＢＴの構成は、図６に示された平面ゲート型のＩＧＢＴと比較して、ゲート電極層９が半導体基板１の主表面に形成された溝１ａ内をゲート絶縁膜８を介して埋め込んでいる点において異なっている。またゲート電極層９の側壁に沿ってｎ-エピタキシャル領域４、ｐ型ベース領域５およびｎ+エミッタ領域６が順に積層されている。またｐ型ベース領域５と接続するように、半導体基板１の主表面においてｎ+エミッタ領域６の間にｐ+領域７が形成されている。
なおこれ以外の図１２の構成は、図６に示した構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明を繰り返さない。
また図１３に示された平面ゲート型のパワーＭＩＳＦＥＴの構成は、図６に示された平面ゲート型のＩＧＢＴと比較して、ｐ+コレクタ領域２が省略されてｎ+エピタキシャル領域３がドレイン電極１２に接続されている点において異なっている。このパワーＭＩＳＦＥＴは、ゲート絶縁膜８がシリコン酸化膜よりなるパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であってもよい。
なおこれ以外の図１３の構成は、図６に示した構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明を繰り返さない。
また図１４に示されたトレンチゲート型のパワーＭＩＳＦＥＴの構成は、図１２に示された平面ゲート型のＩＧＢＴと比較して、ｐ+コレクタ領域２が省略されてｎ+エピタキシャル領域３がドレイン電極１２に接続されている点において異なっている。このパワーＭＩＳＦＥＴも、ゲート絶縁膜８がシリコン酸化膜よりなるパワーＭＯＳＦＥＴであってもよい。
なおこれ以外の図１４の構成は、図１２に示した構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明を繰り返さない。
上述した実施の形態１〜３の構成を適用できるメモリセル（ＩＧＢＴもしくはパワーＭＯＳＦＥＴ）の具体的な構成としては、たとえば以下の４つの構成が考えられる。
１つ目の構成は図１６〜図１８に示す構成であり、２つ目の構成は図１９〜図２１に示す構成であり、３つ目の構成は図２２および図２３に示す構成であり、４つ目の構成は図２４および図２５に示す構成である。
１つ目の構成に関して、図１６は平面ゲート型メモリセルの構成を示す概略平面図である。また図１７および図１８のそれぞれは図１６のＸＶＩＩ−ＸＶＩＩ線およびＸＶＩＩＩ−ＸＶＩＩＩ線に沿う概略断面図である。
図１６〜図１８を参照して、半導体基板１の主表面であってｐ型ベース領域５が形成された領域内の主表面に、平面視において梯子状に延びるようにｎ+エミッタ領域６が形成されている。平面視においてｎ+エミッタ領域６の梯子の延びる方向と同じ方向に梯子の中央部を連続的に延びるようにｐ+領域７が形成されている。このｐ+領域７は半導体基板１の主表面に対してｎ+エミッタ領域６よりも深く形成されている。
ｎ-エピタキシャル領域４とｎ+エミッタ領域６との間に位置するｐ型ベース領域５とゲート絶縁膜８を介して対向するように半導体基板１の主表面上にゲート電極層９が形成されている。このゲート電極層９は、互いに隣り合うｐ型ベース領域５の間に挟まれるｎ-エピタキシャル領域４上にもゲート絶縁膜８を介して対向するように形成されている。
ｎ+エミッタ領域６の梯子の格（rung）部分とｐ+領域７とのそれぞれの表面に達するように、コンタクトホール１０ａが絶縁膜１０に設けられている。これにより、エミッタパッド１１はコンタクトホール１０ａを介してｎ+エミッタ領域６およびｐ+領域７のそれぞれに電気的に接続されている。
なおコンタクトホール１０ａは、説明の便宜上、図１６においては一部省略されている。この１つ目の構成は、図５および図６に示したＩＧＢＴのエミッタ側の構成と同様の構成である。
２つ目の構成に関して、図１９は平面ゲート型メモリセルの構成を示す概略平面図である。また図２０および図２１は図１９のＸＸ−ＸＸ線およびＸＸＩ−ＸＸＩ線に沿う概略断面図である。
図１９〜図２１を参照して、この２つ目の構成は、ｐ+領域７が、梯子状に形成されたｎ+エミッタ領域６の２本の枠（frame）と２つの格とに囲まれる半導体基板１の主表面に島状に形成されている点と、ｎ+エミッタ領域６およびｐ+領域７がほぼ同じ深さで形成されている点とにおいて上記１つ目の構成と異なっている。
なおこれ以外の構成については上述した１つ目の構成とほぼ同じであるため、同一の要素については同一の符号を付しその説明を省略する。
またコンタクトホール１０ａは、説明の便宜上、図１９においては一部省略されている。
３つ目の構成に関して、図２２は平面ゲート型メモリセルの構成を示す概略平面図である。また図２３は図２２のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う概略断面図である。なお図２２のＸＸ−ＸＸ線に沿う断面の構成には図２０の構成が対応する。
図２０、図２２および図２３を参照して、この３つ目の構成は、ｎ+エミッタ領域６とｐ+領域７とが、半導体基板１の主表面であってｐ型ベース領域５が形成された領域内の主表面において互いに交互に形成されている点と、ｎ+エミッタ領域６およびｐ+領域７がほぼ同じ深さで形成されている点とにおいて上記１つ目の構成と異なっている。
なおこれ以外の構成については上述した１つ目の構成とほぼ同じであるため、同一の要素については同一の符号を付しその説明を省略する。
またコンタクトホール１０ａは、説明の便宜上、図２２においては一部省略されている。
４つ目の構成に関して、図２４は平面ゲート型メモリセルの構成を示す概略平面図である。また図２５は図２４のＸＸＶ−ＸＸＶ線に沿う概略断面図である。図２４および図２５を参照して、この４つ目の構成は、ｎ+エミッタ領域６とｐ+領域７とが半導体基板１の主表面であってｐ型ベース領域５が形成された領域内の主表面において互いに並走して延在している点と、ｎ+エミッタ領域６およびｐ+領域７がほぼ同じ深さで形成されている点とにおいて上記１つ目の構成と異なっている。
なおこれ以外の構成については上述した１つ目の構成とほぼ同じであるため、同一の要素については同一の符号を付しその説明を省略する。
またコンタクトホール１０ａは、説明の便宜上、図２２においては一部省略されている。
これらの各構成の図１６、図１９、図２２および図２４に示す寸法Ｗ0はチャネル幅を示し、寸法Ｌ0はチャネル長を示している。また寸法Ｐ0はｎ+エミッタ領域６とエミッタパッド１１とのコンタクトピッチを示しており、寸法ＥＣ0はｎ+エミッタ領域６とコンタクトホール１０ａとの接続長さを示している。
上記１つ目の構成（図１６〜図１８に示す構成）においては、ｐ型ベース領域５のチャネルドープの濃度、チャネル幅Ｗ0、チャネル長Ｌ0、ｎ+エミッタ領域６の濃度、およびコンタクトピッチＰ0の少なくともいずれかを変えることにより、セル構造の通電能力を変えることができる。図１６に示すチャネル幅Ｗ0よりも短いチャネル幅Ｗ1にした構成を図２６に示す。また図１６に示すチャネル長Ｌ0よりも長いチャネル長Ｌ1にした構成を図２７に示す。
また上記１つ目の構成にて、チップ（セル領域）中央部のチャネル幅Ｗ1をチップ（セル領域）周辺部のチャネル幅Ｗ0よりも小さくした平面構成を図２８に示す。これにより、チップ中央部のセル構造の通電能力をチップ周辺部のセル構造の通電能力よりも低くすることができる。なお図２８に示す構成においては、チップの中央部とチップ周辺部とでチャネル長Ｌ0とコンタクトピッチＰ0と接続長さＥＣ0とのそれぞれは同じ大きさとされている。
また上記１つ目の構成にて、チップ（セル領域）中央部のチャネル長Ｌ1をチップ（セル領域）周辺部のチャネル長Ｌ0よりも大きくした平面構成を図２９に示す。これによっても、チップ中央部のセル構造の通電能力をチップ周辺部のセル構造の通電能力よりも低くすることができる。なお図２９に示す構成においては、チップの中央部とチップ周辺部とでチャネル幅Ｗ0とコンタクトピッチＰ0と接続長さＥＣ0とのそれぞれは同じ大きさとされている。
上記２つ目の構成（図１９〜図２１に示す構成）においては、ｐ型ベース領域５のチャネルドープの濃度、チャネル長Ｌ0、ｎ+エミッタ領域６の濃度、およびコンタクトピッチＰ0の少なくともいずれかを変えることにより、セル構造の通電能力を変えることができる。図１９に示すチャネル長Ｌ0よりも長いチャネル長Ｌ1にした構成を図３０に示す。また図１９に示すコンタクトピッチＰ0よりも大きいコンタクトピッチＰ1にした構成を図３１に示す。
また上記２つ目の構成にて、チップ（セル領域）中央部のチャネル長Ｌ1をチップ（セル領域）周辺部のチャネル長Ｌ0よりも大きくした平面構成を図３２に示す。これにより、チップ中央部のセル構造の通電能力をチップ周辺部のセル構造の通電能力よりも低くすることができる。なお図３２に示す構成においては、チップの中央部とチップ周辺部とでコンタクトピッチＰ0と接続長さＥＣ0とのそれぞれは同じ大きさとされている。
また上記２つ目の構成にて、チップ（セル領域）中央部のコンタクトピッチＰ1をチップ（セル領域）周辺部のコンタクトピッチＰ0よりも大きくした平面構成を図３３に示す。これによっても、チップ中央部のセル構造の通電能力をチップ周辺部のセル構造の通電能力よりも低くすることができる。なお図３３に示す構成においては、チップの中央部とチップ周辺部とでチャネル長Ｌ0と接続長さＥＣ0とのそれぞれは同じ大きさとされている。
上記３つ目の構成（図２２、図２３、図２０に示す構成）においては、ｐ型ベース領域５のチャネルドープの濃度、チャネル幅Ｗ0、チャネル長Ｌ0、ｎ+エミッタ領域６の濃度、およびコンタクトピッチＰ0の少なくともいずれかを変えることにより、セル構造の通電能力を変えることができる。図２２に示すチャネル幅Ｗ0よりも短いチャネル幅Ｗ1にした構成を図３４に示す。また図２２に示すチャネル長Ｌ0よりも長いチャネル長Ｌ1にした構成を図３５に示す。また図２２に示すコンタクトピッチＰ0よりも大きいコンタクトピッチＰ1にした構成を図３６に示す。
また上記３つ目の構成にて、チップ（セル領域）中央部のチャネル幅Ｗ1をチップ（セル領域）周辺部のチャネル幅Ｗ0よりも小さくした平面構成を図３７に示す。これにより、チップ中央部のセル構造の通電能力をチップ周辺部のセル構造の通電能力よりも低くすることができる。なお図３７に示す構成においては、チップの中央部とチップ周辺部とでチャネル長Ｌ0とコンタクトピッチＰ0とのそれぞれは同じ大きさとされている。
また上記３つ目の構成にて、チップ（セル領域）中央部のチャネル長Ｌ1をチップ（セル領域）周辺部のチャネル長Ｌ0よりも大きくした平面構成を図３８に示す。これによっても、チップ中央部のセル構造の通電能力をチップ周辺部のセル構造の通電能力よりも低くすることができる。なお図３８に示す構成においては、チップの中央部とチップ周辺部とでチャネル幅Ｗ0とコンタクトピッチＰ0とのそれぞれは同じ大きさとされている。
また上記３つ目の構成にて、チップ（セル領域）中央部のコンタクトピッチＰ1をチップ（セル領域）周辺部のコンタクトピッチＰ0よりも大きくした平面構成を図３９に示す。これによっても、チップ中央部のセル構造の通電能力をチップ周辺部のセル構造の通電能力よりも低くすることができる。なお図３９に示す構成においては、チップの中央部とチップ周辺部とでチャネル幅Ｗ0とチャネル長Ｌ0とのそれぞれは同じ大きさとされている。
上記４つ目の構成（図２４および図２５に示す構成）においては、ｐ型ベース領域５のチャネルドープの濃度、チャネル長Ｌ0、およびｎ+エミッタ領域６の濃度の少なくともいずれかを変えることにより、セル構造の通電能力を変えることができる。図２４に示すチャネル長Ｌ0よりも長いチャネル長Ｌ1にした構成を図４０に示す。
また上記４つ目の構成にて、チップ（セル領域）中央部のチャネル長Ｌ1をチップ（セル領域）周辺部のチャネル長Ｌ0よりも大きくした平面構成を図４１に示す。これにより、チップ中央部のセル構造の通電能力をチップ周辺部のセル構造の通電能力よりも低くすることができる。
次に、チップの中央部のチャネル長Ｌ1をチップ周辺部のチャネル長Ｌ0よりも大きくした構成の製造方法について上記３つ目の構成（図３８）を例に挙げて説明する。
図４２は、上記３つ目の構成（図２２、図２３、図２０に示す構成）の平面構成を示す平面図である。また図４３〜図４７は、図４２に示す構成の製造方法を工程順に示す概略断面図であり、図４２のＸＬＩＩＩＡ−ＸＬＩＩＩＡ線に沿う断面を示す概略断面図（Ａ）と、図４２のＸＬＩＩＩＢ−ＸＬＩＩＩＢ線に沿う断面を示す概略断面図（Ｂ）と、図４２のＸＬＩＩＩＣ−ＸＬＩＩＩＣ線に沿う断面を示す概略断面図（Ｃ）とを示している。
まず図４３を参照して、多結晶シリコンよりなるゲート電極層９が半導体基板１の主表面上にゲート絶縁膜８を介して形成される。
図４４を参照して、通常の写真製版技術によりチップ周辺部（図４４（Ｂ）と図４４（Ｃ）の左側）上を覆うようにレジストパターン６５が形成される。このレジストパターン６５をマスクとして、露出した半導体基板の主表面にｐ型不純物がイオン注入されて、ｐ型不純物の注入領域５ａが形成される。この後、レジストパターン６５がアッシングなどにより除去される。
図４５を参照して、注入領域５ａ内のｐ型不純物を活性化させるための熱処理が施される。これにより、注入領域５ａ内のｐ型不純物が拡散して、注入領域５ａが下側および横側に若干広がる。
図４６を参照して、通常の写真製版技術によりチップ中央部（図４６（Ａ）と図４６（Ｃ）の右側）上を覆うようにレジストパターン６６が形成される。このレジストパターン６６をマスクとして、露出した半導体基板の主表面にｐ型不純物がイオン注入されて、ｐ型不純物の注入領域５ｂが形成される。この注入領域５ｂは注入領域５ａよりも浅く形成される。この後、レジストパターン６５がアッシングなどにより除去される。
図４７を参照して、注入領域５ｂ内のｐ型不純物を活性化させるための熱処理が施される。これにより、注入領域５ａ、５ｂ内のそれぞれのｐ型不純物が拡散して、注入領域５ａ、５ｂのそれぞれが下側および横側に若干広がる。
これにより、注入領域５ｂと、その注入領域５ｂよりも深くて幅が広い注入領域５ａとからなるｐ型ベース領域５が形成される。つまり、図４７（Ｃ）に示すように注入領域５ａの深さＸJ1は注入領域５ｂの深さＸJ0よりも深く、かつ図４７（Ａ）、（Ｂ）に示すように注入領域５ａのゲート電極層９の下側に回り込む幅ｌ1は注入領域５ｂのゲート電極層９の下側に回り込む幅ｌ2よりも大きくなる。このため図４２に示すように、チップの中央部のゲート長Ｌ1をチップの周辺部のゲート長Ｌ0よりも大きくすることが可能となる。
なお上記１つ目〜４つ目の構成のそれぞれはＩＧＢＴに適用されてもよく、またパワーＭＯＳＦＥＴに適用されてもよい。
上記の４つの構成においては平面ゲート型のメモリセル（ＩＧＢＴもしくはパワーＭＯＳＦＥＴ）について説明したが、上述した実施の形態１〜３の構成はたとえばトレンチゲート型のメモリセルに適用されてもよい。
上述した実施の形態１〜３の構成を適用できるトレンチゲート型のメモリセル（ＩＧＢＴもしくはパワーＭＯＳＦＥＴ）の構成としては、たとえば以下の４つの構成が考えられる。
トレンチゲート型の１つ目の構成は図４８〜図５０に示す構成であり、２つ目の構成は図５１〜図５３に示す構成であり、３つ目の構成は図５４および図５５に示す構成であり、４つ目の構成は図５６および図５７に示す構成である。
トレンチゲート型の１つ目の構成に関して、図４８はトレンチゲート型メモリセルの構成を示す概略平面図である。また図４９および図５０のそれぞれは図４８のＸＬＩＸ−ＸＬＩＸ線およびＬ−Ｌ線に沿う概略断面図である。
図４８〜図５０を参照して、半導体基板１の主表面であってｐ型ベース領域５が形成された領域内の主表面に、平面視において梯子状に延びるようにｎ+エミッタ領域６が形成されている。平面視においてｎ+エミッタ領域６の梯子の延びる方向と同じ方向に梯子の中央部を連続的に延びるようにｐ+領域７が形成されている。このｐ+領域７は半導体基板１の主表面に対してｎ+エミッタ領域６よりも深く形成されている。
半導体基板１の主表面にはｎ+エミッタ領域６、ｐ+領域７およびｐ型ベース領域５を貫通してｎ-エピタキシャル領域４に達するように溝１ａが形成されている。この溝１ａ内の壁面に沿ってゲート絶縁膜８が形成されており、溝１ａを埋め込むようにゲート電極層９が形成されている。これにより、図５０に示すように、ｎ-エピタキシャル領域４とｎ+エミッタ領域６との間に位置するｐ型ベース領域５とゲート絶縁膜８を介して対向するようにゲート電極層９が形成されている。
ｎ+エミッタ領域６の梯子の格部分とｐ+領域７とのそれぞれの表面に達するように、コンタクトホール１０ａが絶縁膜１０に設けられている。これにより、エミッタパッド１１はコンタクトホール１０ａを介してｎ+エミッタ領域６およびｐ+領域７のそれぞれに電気的に接続されている。
なおコンタクトホール１０ａは、説明の便宜上、図１６においては一部省略されている。
またトレンチゲート型の２つ目の構成に関して、図５１はトレンチゲート型メモリセルの構成を示す概略平面図である。また図５２および図５３は図５１のＬＩＩ−ＬＩＩ線およびＬＩＩＩ−ＬＩＩＩ線に沿う概略断面図である。
図５１〜図５３を参照して、このトレンチゲート型の２つ目の構成は、ｐ+領域７が、梯子状に形成されたｎ+エミッタ領域６の２本の枠と２つの格とに囲まれる半導体基板１の主表面に島状に形成されている点と、ｎ+エミッタ領域６およびｐ+領域７がほぼ同じ深さで形成されている点とにおいて上記トレンチゲート型の１つ目の構成と異なっている。
なおこれ以外の構成については上述したトレンチゲート型の１つ目の構成とほぼ同じであるため、同一の要素については同一の符号を付しその説明を省略する。またコンタクトホール１０ａは、説明の便宜上、図５６においては一部省略されている。
またトレンチゲート型の３つ目の構成に関して、図５４はトレンチゲート型メモリセルの構成を示す概略平面図である。また図５５は図５４のＬＶ−ＬＶ線に沿う概略断面図である。なお図５４のＬＩＩ−ＬＩＩ線に沿う断面の構成には図５２の構成が対応する。
図５４、図５５および図５２を参照して、このトレンチゲート型の３つ目の構成は、ｎ+エミッタ領域６とｐ+領域７とが、半導体基板１の主表面であってｐ型ベース領域５が形成された領域内の主表面において互いに交互に形成されている点と、ｎ+エミッタ領域６およびｐ+領域７がほぼ同じ深さで形成されている点とにおいて上記トレンチゲート型の１つ目の構成と異なっている。
なおこれ以外の構成については上述したトレンチゲート型の１つ目の構成とほぼ同じであるため、同一の要素については同一の符号を付しその説明を省略する。またコンタクトホール１０ａは、説明の便宜上、図５４においては一部省略されている。
またトレンチゲート型の４つ目の構成に関して、図５６はトレンチゲート型メモリセルの構成を示す概略平面図である。また図５７は図５６のＬＶＩＩ−ＬＶＩＩ線に沿う概略断面図である。
図５６および図５７を参照して、このトレンチゲート型の４つ目の構成は、ｎ+エミッタ領域６とｐ+領域７とが半導体基板１の主表面であってｐ型ベース領域５が形成された領域内の主表面において互いに並走して延在している点と、ｎ+エミッタ領域６およびｐ+領域７がほぼ同じ深さで形成されている点とにおいて上記トレンチゲート型の１つ目の構成と異なっている。
なおこれ以外の構成については上述したトレンチゲート型の１つ目の構成とほぼ同じであるため、同一の要素については同一の符号を付しその説明を省略する。またコンタクトホール１０ａは、説明の便宜上、図５６においては一部省略されている。
これらの各構成の図４８および図５４に示す寸法Ｗ0はチャネル幅を示し、図５０、図５２、図５３および図５７に示す寸法Ｌ0、Ｌ1はチャネル長を示している。また図４８、図５１および図５４に示す寸法Ｐ0はｎ+エミッタ領域６とエミッタパッド１１とのコンタクトピッチを示している。
上記トレンチゲート型の１つ目の構成（図４８〜図５０に示す構成）においては、ｐ型ベース領域５のチャネルドープの濃度、チャネル幅Ｗ0、チャネル長Ｌ0、ｎ+エミッタ領域６の濃度、およびコンタクトピッチＰ0の少なくともいずれかを変えることにより、セル構造の通電能力を変えることができる。たとえば図５０に示すようにｐ型ベース領域５の深さを変えることにより、チャネル長Ｌ0をチャネル長Ｌ1に変えることができる。
上記トレンチゲート型の２つ目の構成（図５１〜図５３に示す構成）においては、ｐ型ベース領域５のチャネルドープの濃度、チャネル長Ｌ0、ｎ+エミッタ領域６の濃度、およびコンタクトピッチＰ0の少なくともいずれかを変えることにより、セル構造の通電能力を変えることができる。たとえば図５２、５３に示すようにｐ型ベース領域５の深さを変えることにより、チャネル長Ｌ0をチャネル長Ｌ1に変えることができる。
上記トレンチゲート型の３つ目の構成（図５４、図５５、図５２に示す構成）においては、ｐ型ベース領域５のチャネルドープの濃度、チャネル幅Ｗ0、チャネル長Ｌ0、ｎ+エミッタ領域６の濃度、およびコンタクトピッチＰ0の少なくともいずれかを変えることにより、セル構造の通電能力を変えることができる。たとえば図５２に示すようにｐ型ベース領域５の深さを変えることにより、チャネル長Ｌ0をチャネル長Ｌ1に変えることができる。
上記トレンチゲート型の４つ目の構成（図５６および図５７に示す構成）においては、ｐ型ベース領域５のチャネルドープの濃度、チャネル長Ｌ0、およびｎ+エミッタ領域６の濃度の少なくともいずれかを変えることにより、セル構造の通電能力を変えることができる。たとえば図５７に示すようにｐ型ベース領域５の深さを変えることにより、チャネル長Ｌ0をチャネル長Ｌ1に変えることができる。
上記のようにトレンチゲート型の１つ目〜４つ目のいずれの構成においても、チップ（セル領域）中央部とチップ（セル領域）周辺部とのセル構造の通電能力を変えることにより、チップ中央部のセル構造の通電能力をチップ周辺部のセル構造の通電能力よりも低くすることができる。
上記の平面ゲート型の１つ目〜４つ目の構成およびトレンチゲート型の１つ目〜４つ目の構成の各々については、チップ（セル領域）中央部とチップ（セル領域）周辺部とのセル構造の通電能力を変える場合について説明したが、その場合と同様にして、ワイヤ接合部直下のセル構造とそれ以外のセル構造との通電能力を変えることができ、また長さの異なるワイヤ直下のセル構造同士の通電能力を変えることもできる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本発明は、特に縦型のパワーデバイスを有するパワー半導体装置に特に有利に適用され得る。
本発明の実施の形態１におけるパワー半導体装置としてのモジュールの模式的な構成を示す概略平面図である。 図１におけるパワー半導体装置の等価回路を示す図である。 本発明の実施の形態１におけるパワー半導体装置として、パワーデバイスが形成されたチップの模式的な構成を示す概略平面図である。 図３の領域Ｒを拡大して示す部分拡大平面図である。 図３および図４に示すパワーデバイスが形成されたチップのセル領域の構成を概略的に示す一部破断斜視図である。 図５のＶＩ−ＶＩ線に沿う概略断面図である。 本発明の実施の形態１におけるパワー半導体装置においてＩＧＢＴのセル領域の中央部と外周部とを示す概略平面図である。 温度測定時のＩＧＢＴチップのセル領域とエミッタワイヤとの接合状態を示す図（Ａ）と、セル領域の各部の温度分布を示す図（Ｂ）はである。 中央部ＣＲと外周部ＰＲとのユニットセルの配置ピッチが同じ場合の構成を示す概略断面図（Ａ）と、中央部ＣＲと外周部ＰＲとのユニットセルの配置ピッチが異なる場合の構成を示す概略断面図（Ｂ）である。 本発明の実施の形態２におけるパワー半導体装置の構成を概略的に示す部分断面図であり、図３のＸ−Ｘ線に沿う断面に対応する図である。 本発明の実施の形態３におけるパワー半導体装置の構成を概略的に示す部分断面図である。 トレンチゲート型のＩＧＢＴの構成を示す概略断面図である。 平面ゲート型のパワーＭＩＳＦＥＴの構成を示す概略断面図である。 トレンチゲート型のパワーＭＩＳＦＥＴの構成を示す概略断面図である。 本発明の実施の形態３におけるパワー半導体装置としてのモジュールの模式的な構成を示す概略平面図である。 実施の形態１〜３の構成を適用できる平面ゲート型メモリセル（ＩＧＢＴもしくはパワーＭＯＳＦＥＴ）の構成として１つ目の構成を示す概略平面図である。 図１６のＸＶＩＩ−ＸＶＩＩ線に沿う概略断面図である。 図１６のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う概略断面図である。 実施の形態１〜３の構成を適用できる平面ゲート型メモリセル（ＩＧＢＴもしくはパワーＭＯＳＦＥＴ）の構成として２つ目の構成を示す概略平面図である。 図１９のＸＸ−ＸＸ線に沿う概略断面図である。 図１９のＸＸＩ−ＸＸＩ線に沿う概略断面図である。 実施の形態１〜３の構成を適用できる平面ゲート型メモリセル（ＩＧＢＴもしくはパワーＭＯＳＦＥＴ）の構成として３つ目の構成を示す概略平面図である。 図２２のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う概略断面図である。 実施の形態１〜３の構成を適用できる平面ゲート型メモリセル（ＩＧＢＴもしくはパワーＭＯＳＦＥＴ）の構成として４つ目の構成を示す概略平面図である。 図２４のＸＸＶ−ＸＸＶ線に沿う概略断面図である。 図１６の構成に対してチャネル幅をＷ0よりも短いＷ1にした構成を示す概略平面図である。 また図１６の構成に対してチャネル長をＬ0よりも長いＬ1にした構成を示す概略平面図である。 １つ目の構成（図１６〜図１８に示す構成）にて、チップの中央部のチャネル幅Ｗ1をチップ周辺部のチャネル幅Ｗ0よりも小さくした平面構成を示す概略平面図である。 １つ目の構成（図１６〜図１８に示す構成）にて、チップの中央部のチャネル長Ｌ1をチップ周辺部のチャネル長Ｌ0よりも大きくした平面構成を示す概略平面図である。 図１９の構成に対してチャネル長をＬ0よりも長いＬ1にした構成を示す概略平面図である。 図１９の構成に対してコンタクトピッチをＰ0よりも大きいＰ1にした構成を示す概略平面図である。 ２つ目の構成（図１９〜図２１に示す構成）にて、チップの中央部のチャネル長Ｌ1をチップ周辺部のチャネル長Ｌ0よりも大きくした平面構成を概略平面図である。 ２つ目の構成（図１９〜図２１に示す構成）にて、チップの中央部のコンタクトピッチＰ1をチップ周辺部のコンタクトピッチＰ0よりも大きくした平面構成を概略平面図である。 図２２の構成に対してチャネル幅をＷ0よりも短いＷ1にした構成を示す概略平面図である。 図２２の構成に対してチャネル長をＬ0よりも長いＬ1にした構成を示す概略平面図である。 図２２の構成に対してコンタクトピッチをＰ0よりも大きいＰ1にした構成を示す概略平面図である。 ３つ目の構成（図２２、図２３、図２０に示す構成）にて、チップの中央部のチャネル幅Ｗ1をチップ周辺部のチャネル幅Ｗ0よりも小さくした平面構成を概略平面図である。 ３つ目の構成（図２２、図２３、図２０に示す構成）にて、チップの中央部のチャネル長Ｌ1をチップ周辺部のチャネル長Ｌ0よりも大きくした平面構成を概略平面図である。 ３つ目の構成（図２２、図２３、図２０に示す構成）にて、チップの中央部のコンタクトピッチＰ1をチップ周辺部のコンタクトピッチＰ0よりも大きくした平面構成を概略平面図である。 ４つ目の構成（図２４および図２５に示す構成）にて、図２４の構成のチャネル長Ｌ0よりも長いチャネル長Ｌ1とした構成を示す平面図である。 ４つ目の構成（図２４および図２５に示す構成）にて、チップの中央部のチャネル長Ｌ1をチップ周辺部のチャネル長Ｌ0よりも大きくした平面構成を示す図である。 実施の形態１〜３の構成を適用できる平面ゲート型メモリセル（ＩＧＢＴもしくはパワーＭＯＳＦＥＴ）の構成として３つ目の構成を示す概略平面図である。 図４２に示す構成の製造方法の第１工程を示す概略断面図である。 図４２に示す構成の製造方法の第２工程を示す概略断面図である。 図４２に示す構成の製造方法の第３工程を示す概略断面図である。 図４２に示す構成の製造方法の第４工程を示す概略断面図である。 図４２に示す構成の製造方法の第５工程を示す概略断面図である。 実施の形態１〜３の構成を適用できるトレンチゲート型メモリセル（ＩＧＢＴもしくはパワーＭＯＳＦＥＴ）の構成として１つ目の構成を示す概略平面図である。 図４８のＸＬＩＸ−ＸＬＩＸ線に沿う概略断面図である。 図４８のＬ−Ｌ線に沿う概略断面図である。 実施の形態１〜３の構成を適用できるトレンチゲート型メモリセル（ＩＧＢＴもしくはパワーＭＯＳＦＥＴ）の構成として２つ目の構成を示す概略平面図である。 図５１のＬＩＩ−ＬＩＩ線に沿う概略断面図である。 図５１のＬＩＩＩ−ＬＩＩＩ線に沿う概略断面図である。 実施の形態１〜３の構成を適用できるトレンチゲート型メモリセル（ＩＧＢＴもしくはパワーＭＯＳＦＥＴ）の構成として３つ目の構成を示す概略平面図である。 図５４のＬＶ−ＬＶ線に沿う概略断面図である。 実施の形態１〜３の構成を適用できるトレンチゲート型メモリセル（ＩＧＢＴもしくはパワーＭＯＳＦＥＴ）の構成として４つ目の構成を示す概略平面図である。 図５６のＬＶＩＩ−ＬＶＩＩ線に沿う概略断面図である。
符号の説明
１ 半導体基板、１ａ 溝、２ ｐ+コレクタ領域、３ ｎ+エピタキシャル領域、４ ｎ-エピタキシャル領域、５ ｐ型ベース領域、５ａ，５ｂ ｐ型不純物の注入領域、６ ｎ+エミッタ領域、７ ｐ+領域、８ ゲート絶縁膜、９ ゲート電極層、１０ 絶縁膜、１０ａ，１０ｂ コンタクトホール、１１ エミッタパッド、１２ コレクタ電極、１３ パッシベーション膜、１３ａ 開口部、１６ ゲート導電層、１７ ゲートパッド、１８ ガードリング、１９ 空乏層、２０ パワーデバイス（チップ）、２１，２１ａ，２１ｂ ワイヤ、３０ 還流ダイオード、４０ 抵抗素子、５０ａ，５０ｂ 絶縁基板、５１〜５３ 導電パターン、５１ａ，５２ａ 外部主電極端子取出し領域、５１ｂ，５２ｂ 主端子、５３ａ 制御電極端子取出し領域、５３ｂ 制御端子、６０ ベース板、６１ ケース、６５，６６ レジストパターン、１００ モジュール、ＣＲ 中央部、ＰＲ 外周部。

Claims (5)

  1. 主表面を有する半導体基板と、
    前記半導体基板に形成された縦型パワーデバイスの複数のセル構造とを備え、
    前記主表面には、一のワイヤ接合部および他のワイヤ接合部を少なくとも含む複数のワイヤ接合部があり、
    前記複数のセル構造のうち前記一のワイヤ接合部の直下に位置する一のセル構造は、前記複数のセル構造のうち前記他のワイヤ接合部の直下に位置する他のセル構造の通電能力とは異なる通電能力を有するように構成されており、
    前記一のワイヤ接合部に接合される一のワイヤが、前記他のワイヤ接合部に接合される他のワイヤとは異なる配線長を有している、パワー半導体装置。
  2. 前記一のセル構造および前記他のセル構造の各々は、絶縁ゲート型電界効果トランジスタ部を有し、
    前記一のセル構造は、前記他のセル構造のしきい値電圧よりも大きいしきい値電圧を有するように構成されている、請求項１に記載のパワー半導体装置。
  3. 前記一のセル構造および前記他のセル構造の各々は、絶縁ゲート型電界効果トランジスタ部を有し、
    前記一のセル構造は、前記他のセル構造のチャネル幅よりも小さいチャネル幅を有するように構成されている、請求項１に記載のパワー半導体装置。
  4. 前記一のセル構造および前記他のセル構造の各々は、絶縁ゲート型電界効果トランジスタ部を有し、
    前記一のセル構造は、前記他のセル構造のチャネル長よりも大きいチャネル長を有するように構成されている、請求項１に記載のパワー半導体装置。
  5. 前記一のセル構造および前記他のセル構造の各々はエミッタ領域を有するＩＧＢＴであり、
    前記一のセル構造の前記エミッタ領域は、前記他のセル構造の前記エミッタ領域の拡散抵抗よりも大きい拡散抵抗を有するように構成されている、請求項１に記載のパワー半導体装置。
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