CN101587893B - 功率半导体装置 - Google Patents

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Abstract

本发明提供功率半导体装置，其中，在半导体衬底(1)上形成有立式功率器件的多个单元结构。多个单元结构中的位于主表面的中央部(CR)的一个单元结构构成为，具有：比多个单元结构中的位于主表面的外周部(PR)的其它单元结构的通电能力低的通电能力。由此，得到具有优良的功率循环寿命的功率半导体装置。

Description

功率半导体装置
技术领域
本发明涉及功率半导体装置，特别涉及具备立式功率器件的功率半导体装置。
背景技术
作为立式功率器件，有功率二极管、功率MOSFET(Metal OxideSemiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)、IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)等，一般将具有单体或多个这些器件(芯片)，实施所期望的配线等并收容在一个封装件中的装置，称为功率半导体装置。
作为考虑这样的功率半导体装置的可靠性的一个指标，有“功率循环寿命”这样的指标。该功率循环寿命表示基于如下情况的寿命，即，作为配线的一部分而接合在芯片的电极上的金属线在其接合界面附近，由于伴随工作的频繁的温度变化而发生剥离、破断。例如，如果是IGBT，则该功率循环寿命依赖于接合发射极电极和发射极金属线的区域的温度(Tj)，ΔTj(＝Tjmax.-Tjmin.)越小则功率循环寿命越长。此外，已知即使ΔTj相同，如果Tjmin.小则功率循环寿命变长。而且，针对这样的功率循环寿命的提高而考虑的功率器件例如在日本专利申请公开2004-363327号公报中已被公开。
例如，在IGBT芯片的发射极电极上连接有多个金属线(发射极金属线)功率半导体装置中，由于电流集中到发射极金属线的连接部，所以发射极金属线连接部的温度Tja变得大于其周边区域的温度Tjb，结果，由于Tjmax.、ΔTj的值变高，所以存在功率循环寿命下降的问题。
发明内容
本发明是鉴于上述问题而完成的，其目的在于提供一种具有优良的功率循环寿命的功率半导体装置。
本发明的一个的功率半导体装置具备：半导体衬底；和形成在半导体衬底上的立式功率器件的多个单元结构。半导体衬底具有主表面。多个单元结构中的位于主表面的中央部的一个单元结构构成为，具有比多个单元结构中的位于主表面的外周部的其它单元结构的通电能力低的通电能力。
本发明的另一个的功率半导体装置具备：半导体衬底；和形成在半导体衬底上的立式功率器件的多个单元结构。半导体衬底具有主表面。多个单元结构中的位于主表面中的金属线接合部的正下方的一个单元结构构成为，具有比多个单元结构中的位于金属线接合部的正下方以外的位置的其它单元结构的通电能力低的通电能力。
本发明的再一个的功率半导体装置具备：半导体衬底；和形成在半导体衬底上的立式功率器件的多个单元结构。半导体衬底具有主表面。在主表面上，存在至少包括一个金属线接合部和其它金属线接合部的多个金属线接合部。多个单元结构中的位于一个金属线接合部的正下方的一个单元结构构成为，具有与多个单元结构中的位于其它金属线接合部的正下方的其它单元结构的通电能力不同的通电能力。
根据本发明，通过对应于半导体衬底的主表明的热阻分布改变多个单元结构的通电能力，能够使半导体衬底的主表面的温度分布均匀化，由此，能够实现具有优良的功率循环寿命的功率半导体装置。
本发明的上述和其它目的、特征、方面和优点能够根据与附图相关联地理解的本发明的后述的详细的说明变得很清楚。
附图说明
图1是表示作为本发明的实施方式1的功率半导体装置的模块的示意结构的概略平面图。
图2是表示图1的功率半导体装置的等价电路的图。
图3表示作为本发明的实施方式1的功率半导体装置，形成有功率器件的芯片的示意结构的概略平面图。
图4是放大表示图3的区域R的局部放大平面图。
图5是概略表示形成有图3和图4所示的功率器件的芯片的单元区域的结构的局部断裂立体图。
图6是沿图5的VI-VI线的概略截面图。
图7是表示本发明的实施方式1的功率半导体装置的IGBT的单元区域的中央部和外周部的概略平面图。
图8A是表示温度测定时的IGBT芯片的单元区域和发射极金属线的接合状态的图，图8B是表示单元区域的各部分的温度分布的图。
图9A是表示中央部CR和外周部PR的元胞的配置间距相同的情况下的结构的概略截面图，图9B是表示中央部CR和外周部PR的元胞的配置间距不同的情况下的结构的概略截面图。
图10是概略表示本发明的实施方式2的功率半导体装置的结构的局部截面图，是与沿图3的X-X线的截面对应的图。
图11是概略表示本发明的实施方式3的功率半导体装置的结构的局部截面图。
图12是表示槽栅(trench gate)型的IGBT的结构的概略截面图。
图13是表示平面栅型的功率MISFET的结构的概略截面图。
图14是表示槽栅型的功率MISFET的结构的概略截面图。
图15是表示作为本发明的实施方式3的功率半导体装置的模块的示意结构的概略平面图。
图16是表示作为能够应用实施方式1～3的结构的平面栅型存储器单元(IGBT或功率MOSFET)的结构的第一结构的概略平面图。
图17是沿图16的XVII-XVII线的概略截面图。
图18是沿图16的XVIII-XVIII线的概略截面图。
图19是表示作为能够应用实施方式1～3的结构的平面栅型存储器单元(IGBT或功率MOSFET)的结构的第二结构的概略平面图。
图20是沿图19的XX-XX线的概略截面图。
图21是沿图19的XXI-XXI线的概略截面图。
图22是表示作为能够应用实施方式1～3的结构的平面栅型存储器单元(IGBT或功率MOSFET)的结构的第三结构的概略平面图。
图23是沿图22的XXIII-XXIII线的概略截面图。
图24是表示作为能够应用实施方式1～3的结构的平面栅型存储器单元(IGBT或功率MOSFET)的结构的第四结构的概略平面图。
图25是沿图24的XXV-XXV线的概略截面图。
图26是表示相对于图16的结构，使沟道宽度为短于Wo的W1的结构的概略平面图。
图27另外表示相对于图16的结构，使沟道长度为长于Lo的L1的结构的概略平面图。
图28是表示在第一结构(图16～图18所示的结构)中，使芯片的中央部的沟道宽度W1小于芯片周边部的沟道宽度Wo的平面结构的概略平面图。
图29是表示在第一结构(图16～图18所示的结构)中，使芯片的中央部的沟道长度L1大于芯片周边部的沟道长度Lo的平面结构的概略平面图。
图30是表示相对于图19的结构，使沟道长度为长于Lo的L1的结构的概略平面图。
图31是表示相对于图19的结构，使接触间距为大于Po的P1的结构的概略平面图。
图32是表示在第二结构(图19～图21所示的结构)中，使芯片的中央部的沟道长度L1大于芯片周边部的沟道长度Lo的平面结构的概略平面图。
图33是表示在第二结构(图19～图21所示的结构)中，使芯片的中央部的接触间距P1大于芯片周边部的接触间距Po的平面结构的概略平面图。
图34是表示相对于图22的结构，使沟道宽度为短于Wo的W1的结构的概略平面图。
图35是表示相对于图22的结构，使沟道长度为长于Lo的L1的结构的概略平面图。
图36是表示相对于图22的结构，使接触间距为大于Po的P1的结构的概略平面图。
图137是表示在第三结构(图22、图23、图20所示的结构)中，使芯片的中央部的沟道宽度W1小于芯片周边部的沟道宽度Wo的平面结构的概略平面图。
图38是表示在第三结构(图22、图23、图20所示的结构)中，使芯片的中央部的沟道长度L1大于芯片周边部的沟道长度Lo的平面结构的概略平面图。
图39是表示在第三结构(图22、图23、图20所示的结构)中，使芯片的中央部的接触间距P1大于芯片周边部的接触间距Po的平面结构的概略平面图。
图40是表示在第四结构(图24和图25所示的结构)中，作为比图24的结构的沟道长度Lo长的沟道长度L1的结构的平面图。
图41是表示在第四结构(图24和图25所示的结构)中，使芯片的中央部的沟道长度L1大于芯片周边部的沟道长度Lo的平面结构的图。
图42是表示作为能够应用实施方式1～3的结构的平面栅型存储器单元(IGBT或功率MOSFET)的结构的第三结构的概略平面图。
图43A、43B、43C是表示图42所示的结构的制造方法的第一工序的概略截面图。
图44A、44B、44C是表示图42所示的结构的制造方法的第二工序的概略截面图。
图45A、45B、45C是表示图42所示的结构的制造方法的第三工序的概略截面图。
图46A、46B、46C是表示图42所示的结构的制造方法的第四工序的概略截面图。
图47A、47B、47C是表示图42所示的结构的制造方法的第五工序的概略截面图。
图48是表示作为能够应用实施方式1～3的结构的槽栅型存储器单元(IGBT或功率MOSFET)的结构的第一结构的概略平面图。
图49是沿图48的XLIX-XLIX线的概略截面图。
图50是沿图48的L-L线的概略截面图。
图51是表示作为能够应用实施方式1～3的结构的槽栅型存储器单元(IGBT或功率MOSFET)的结构的第二结构的概略平面图。
图52是沿图51的LII-LII线的概略截面图。
图53是沿图51的LIII-LIII线的概略截面图。
图54是表示作为能够应用实施方式1～3的结构的槽栅型存储器单元(IGBT或功率MOSFET)的结构的第三结构的概略平面图。
图55是沿图54的LV-LV线的概略截面图。
图56是表示作为能够应用实施方式1～3的结构的槽栅型存储器单元(IGBT或功率MOSFET)的结构的第四结构的概略平面图。
图57是沿图56的LVII-LVII线的概略截面图。
具体实施方式
以下，基于附图，对本发明的实施方式进行说明。
(实施方式1)
参照图1和图2，该模块100是功率模块，主要具有：功率器件20、续流二极管30、和电阻元件40。
功率器件20例如是IGBT。该IGBT20和续流二极管30以相互反并联(anti-parallel)地连接的方式配置在同一绝缘衬底50a上。具体而言，IGBT20的集电极电极和二极管30的阴极(cathode)电极双方以与绝缘衬底50a上的导电图案51电连接的方式配置。而且，IGBT20的发射极电极和二极管30的阳极(anode)电极通过金属线(所谓的接合金属线)21被电连接。该二极管30的阳极电极通过金属线21与绝缘衬底50a上的导电图案52电连接。
电阻元件40通过金属线21与IGBT20的栅极电连接。该电阻元件40与绝缘衬底50b上的导电图案53电连接。
导电图案51的一部分被作为外部集电极主电极端子取出区域51a，主端子51b与导电图案51在该区域51a电连接。导电图案52的一部分被作为外部发射极主电极端子取出区域52a，主端子52b与导电图案52在该区域52a电连接。导电图案53的一部分被作为控制电极端子取出区域53a，控制端子53b与导电图案53在该区域53a电连接。
上述的IGBT20、续流二极管30、电阻元件40、绝缘衬底50a、50b配置在底板(base plate)60上。
接着，对在上述的功率模块中使用的、形成有功率器件20的芯片的结构进行说明。
参照图3和图4，该芯片20作为功率器件，例如是形成有IGBT的芯片(IGBT芯片)。该IGBT芯片20具有单元区域和保护环区域。
在单元区域中，在芯片20的主表面上形成有配置为矩阵状的多个IGBT元胞(unit cell)。在单元区域内，配置有多个发射极焊盘11和例如一个栅极焊盘17。多个发射极焊盘11的每一个与多个IGBT元胞的发射极区域电连接。栅极焊盘17经由栅极导电层16与多个IGBT元胞的各自的栅极电极层9电连接。
在这多个发射极焊盘11和栅极焊盘17上形成有钝化膜(未图示)。在该钝化膜上形成有用于使多个发射极焊盘11和栅极焊盘17的各自的表面露出的开口部13a、13b。从该钝化膜露出的多个发射极焊盘11和栅极焊盘17的各自的表面是连接金属线21的位置。
再有，保护环区域以包围单元区域的方式配置。在该保护环区域中，以包围单元区域的外周的方式在半导体衬底的主表面上形成有多个保护环18。
接着，对上述的功率器件20的元胞的结构进行说明。
参照图5和图6，在单元区域中，在例如由硅构成的半导体衬底1上形成有立式功率器件的多个元胞。该立式功率器件例如是立式IGBT。
多个IGBT元胞的每一个主要具有：p+集电极区域2、n+外延区域3、n-外延区域4、p型基极区域5、n+发射极区域6、p+区域7、栅极绝缘膜8、栅极电极层9、发射极电极(发射极焊盘)11、和集电极电极12。
在p+集电极区域2上隔着n+外延区域3形成有n-外延区域4。该n-外延区域4位于半导体衬底1的主表面的一部分上。再有，p+集电极区域2位于半导体衬底1的背面。
p型基极区域5以与n-外延区域4构成pn结的方式形成在半导体衬底1的主表面上。n+发射极区域6以与p型基极区域5构成pn结、并且在主表面上在与n-外延区域4之间夹着p型基极区域5的方式形成在半导体衬底1的主表面上。p+区域7具有比p型基极区域5高的p型杂质浓度，并且形成在p型基极区域5内的半导体衬底1的主表面上。
栅极电极层9在半导体衬底1的主表面上隔着栅极绝缘膜8形成在p型基极区域5上，其中，该p型基极区域5被夹在n-外延区域4与n+发射极区域6之间。该栅极电极层9在半导体衬底1的主表面上还隔着栅极绝缘膜8位于被夹在p型基极区域5之间的n-外延区域4上。
通过上述的n-外延区域4、p型基极区域5、n+发射极区域6、栅极绝缘膜8、和栅极电极层9构成绝缘栅型场效应晶体管部。
在半导体衬底1的主表面上，以覆盖栅极电极层9的方式形成有例如由PSG(Phospho-Silicate Glass：磷硅酸玻璃)构成的绝缘膜10。在该绝缘膜10上形成有露出n+发射极区域6和p+区域7的各表面的接触孔10a。以经由该接触孔10a与n+发射极区域6和p+区域7电连接的方式在绝缘膜10上形成有发射极焊盘11。
此外，在绝缘膜10上形成有露出栅极电极层9的表面的接触孔10b。以经由该接触孔10b与栅极电极层9电连接的方式在绝缘膜10上形成有栅极导电层16。
再有，在半导体衬底1的背面上，以与集电极区域2电连接的方式形成有集电极电极12。
在本实施方式中，位于单元区域的中央部的单元结构构成为具有比位于单元区域的外周部的单元结构的通电能力低的通电能力。以下，对此情况进行说明。
参照图7，IGBT芯片20具有单元区域和保护环区域。在单元区域中，在芯片20的主表面上形成有配置为矩阵状的多个IGBT元胞。在单元区域内配置有多个发射极焊盘11和例如一个栅极焊盘17。多个发射极焊盘11的每一个与多个IGBT元胞的发射极区域电连接。此外，栅极焊盘17经由栅极导电层16与多个IGBT元胞的每一个的栅极电极层9电连接。
上述的单元区域在半导体衬底的主表面上具有中央部CR、和包围该中央部CR的外周的外周部PR。在中央部CR和外周部PR的每一个上形成有上述的发射极焊盘11。此外，上述的栅极焊盘17也可以形成在中央部CR和外周部PR的任一个上。在该IGBT芯片20中，栅极焊盘17形成在外周部PR上，这一点与图3的IGBT芯片20不同。
当如图3那样将栅极焊盘17配置在中央部时，能够降低从栅极焊盘17至各栅极电极层9的距离的不均匀，能够抑制各栅极电极层9中的电压下降。此外，当如图7那样将栅极焊盘17配置在外周部PR时，即使在与各发射极焊盘11连接的接合金属线被密集地配置的情况下，也比较易于进行装配。在综合考虑比较它们的各个优点的基础上，可以使用图3和图7的IGBT芯片20中的任一个。
此处，如图7所示那样，将半导体衬底1的主表面中的单元区域的图中横方向的尺寸作为S1，将中央部CR的图中横方向的尺寸作为S 1a，将外周部PR的图中横方向的尺寸作为S1b。即，S1＝S1a+2×S1b的关系成立。此外，将半导体衬底1的主表面中的单元区域的图中纵方向的尺寸作为S2，将中央部CR的图中纵方向的尺寸作为S2a，将外周部PR的图中纵方向的尺寸作为S2b。即，S2＝S2a+2×S2b的关系成立。
在此情况下，中央部CR的图中横方向的尺寸S1a例如是S1×4/5，外周部PR的图中横方向的尺寸S1b例如是S1×1/10。此外，中央部CR的图中纵方向的尺寸S2a例如是S2×4/5，外周部PR的图中纵方向的尺寸S2b例如是S2×1/10。
此外，元胞的通电能力通过集电极电流Ic被评价。此处，集电极电流Ic被表示为Ic∝W(VGE-VTH)2/L。再有，在上式中，W是沟道宽度，L是沟道长度，VTH是栅极阈值电压，VGE是栅极/发射极间电压。
在本实施方式中，优选使中央部CR的单元结构的通电能力(集电极电流Ic)相对于外周部的单元结构的通电能力(集电极电流Ic)低15％以上。
此外，在本实施方式中，为了改变中央部CR和外周部PR的各个单元结构的通电能力，采用以下的(1)～(4)的结构中的任一种、或这些结构的任意的组合。
(1)中央部CR的单元结构构成为，具有比外周部PR的单元结构的阈值电压VTH大的阈值电压VTH。具体而言，参照图6，关于形成p型基极区域5的沟道的区域的p型杂质浓度(所谓的沟道掺杂浓度)，在中央部CR的单元结构的该p型杂质浓度比外周部PR的单元结构的高。
(2)中央部CR的单元结构构成为，具有比外周部PR的单元结构的沟道宽度W小的沟道宽度W。参照图5，该沟道宽度W是半导体衬底1的主表面中的n+发射极区域6的沟道宽度方向的尺寸。即，参照图5，关于该n+发射极区域6的沟道宽度方向的尺寸W，在中央部CR的单元结构的该尺寸W比外周部PR的单元结构的小。
(3)参照图6，中央部CR的单元结构构成为，具有比外周部PR的单元结构的沟道长度L大的沟道长度L。沟道长度L能够通过改变p型基极区域5和n+发射极区域6中的一方或双方的扩散深度而变更。
即，在中央部CR和外周部PR的各单元结构中，在n+发射极区域6的扩散深度相同的情况下，通过使p型基极区域5的扩散深度在中央部CR的单元结构中比在外周部PR的单元结构中大，由此能够使中央部CR的单元结构的沟道长度L大于外周部PR的单元结构的沟道长度L。
此外，在中央部CR和外周部PR的各单元结构中，在p型基极区域5的扩散深度相同的情况下，通过使n+发射极区域6的扩散深度在中央部CR的单元结构中比在外周部PR的单元结构中小，由此能够使中央部CR的单元结构的沟道长度L大于外周部PR的单元结构的沟道长度L。
(4)中央部CR的单元结构的n+发射极区域6构成为，具有比外周部PR的单元结构的n+发射极区域6的扩散电阻大的扩散电阻。n+发射极区域6的扩散电阻能够通过改变n+发射极区域6的n型杂质浓度而变更。具体而言，n+发射极区域6的n型杂质浓度在中央部CR的单元结构中比在外周部PR的单元结构中低。
再有，在本实施方式中，优选中央部CR内的元胞的配置的间距与外周部PR内的元胞的配置的间距相同。
接着，对本实施方式的功率半导体装置的作用效果进行说明。
因为在外周部PR的附近是不为有源区的保护环区域，所以外周部PR的单元结构的散热性良好，热阻小。与此相对，在中央部CR中，因为在单元结构的周围配置有作为有源区的其它单元结构，所以在这些单元结构之间相互发生热干涉。
因此，例如在单元区域中的所有的单元结构具有大致相同的通电能力的情况下，当在功率器件中流过电流时，单元区域的中央部CR的温度变得高于外周部PR的温度。结果，因为中央部CR中的接合发射极焊盘和发射极金属线的区域的温度(Tj)变高，所以ΔTj变大，难以改善功率循环寿命。
另一方面，根据本实施方式，中央部CR的单元结构具有比外周部PR的单元结构的通电能力低的通电能力。因此，能够使中央部CR的单元结构的发热量小于外周部PR的单元结构的发热量。由此，能够使中央部CR与外周部PR的接合温度Tj均匀化，降低芯片内的最大接合温度Tjmax.。由此，能够减小ΔTj，改善功率循环寿命。
此外，本发明者对在所有的单元结构具有大致相同的通电能力的IGBT芯片中通电时的单元区域的温度分别进行了调查。对此作如下说明。
首先，在单元区域的温度分布测定时，如图8A所示，在IGBT芯片的单元区域的多个位置连接发射极金属线21，向IGBT芯片通电。再有，虽然图8A所示的IGBT芯片在单元区域的外周具有保护环区域，但是省略该保护环区域的图示。图8B表示向IGBT芯片通电时的单位区域的沿虚拟线A～D的部分的温度分布的结果。
参照图8B可知，沿虚拟线A～D的部分的温度分布的每一个在单元区域的中央较高，在其周边较低。此外，可知，在沿通过单位区域的中央的虚拟线A的温度分布中温度变得最高。此外，可知，关于沿温度变得最高的虚拟线A的温度分布，在单元区域的4/5区域内，其温度高于虚拟线A～D的各温度分布的平均温度。
因此，在考虑以该平均温度为基准使单元区域内的温度分布均匀化的情况下，如图7所示，优选将从单元区域的外缘至单元区域的尺寸的1/10的区域作为外周部PR，并且，将剩余的4/5的区域作为中央部CR，降低中央部CR的单元结构的通电能力，并提高外周部PR的单元结构的通电能力。由此，能够降低中央部CR的温度而接近平均温度，并且能够提高外周部PR的温度而接近平均温度，能够使单元区域内的温度均匀化。
此外，在本实施方式中，优选中央部CR内的元胞的配置间距与外周部PR内的元胞的配置间距相同(即，p型基极区域5的配置间距相同)。以下，对此进行说明。
图9A是表示中央部CR和外周部PR的元胞的配置间距相同的情况下的结构的概略截面图，图9B是表示中央部CR和外周部PR的元胞的配置间距不同的情况下的结构的概略截面图。如图9B所示，在相对于外周部PR、中央部CR的元胞的配置间距较大的情况下，在中央部CR中，p型基极区域5彼此的间隔SP2变宽。在IGBT保持耐压时，耗尽层19从p型基极区域5和n-外延区域4的pn结延伸。当上述间隔SP2变宽时，从间隔SP2的两侧延伸的一对耗尽层19彼此难以连接。因此，IGBT不能充分地保持耐压，存在耐压降低的可能性。
另一方面，如图9A所示，在中央部CR和外周部PR的元胞的配置间距相同的情况下，中央部CR的p型基极区域5彼此的间隔SP1与外周部PR的间隔SP1相同。即，在中央部CR和外周部PR中，p型基极区域5的配置间距相同。因此，在IGBT保持耐压时，即使在中央部CR，从间隔SP1的两侧延伸的一对耗尽层19彼此也容易连接。因此，IGBT能够充分地保持耐压。
(实施方式2)
在本实施方式中，与实施方式1的结构相比，使通电能力不同的对象不同。即，参照图10，在本实施方式中，构成为，位于发射极金属线21的接合部的正下方的单元结构具有比位于发射极金属线21的接合部的正下方以外的位置的其它单元结构的通电能力低的通电能力。
此处，发射极金属线21的接合部是指发射极焊盘11从钝化膜13露出的区域RE的整体。因此，在本实施方式中，位于发射极焊盘11的露出区域RE的正下方(直下)的单元结构，具有比位于发射极焊盘11的露出区域RE的正下方(直下)以外的位置的单元结构的通电能力低的通电能力。
此外，在本实施方式中，改变通电能力的方案能够采用在实施方式1中说明过的(1)～(4)的结构中的任一种或这些结构的任意的组合。
此外，在本实施方式中，优选中央部CR内的单元结构的配置间距与外周部PR内的单元结构的配置间距相同。
再有，因为本实施方式的除此以外的结构与上述的实施方式1的结构大致相同，所以对相同的要素标注相同的符号，不重复其说明。
接着，对本实施方式的功率半导体装置的作用效果进行说明。
电流在IGBT芯片的发射极焊盘11和发射极金属线21的接合部集中。由此，在发射极金属线21的接合部的温度变得比其它区域的温度高。此外，当IGBT的元胞的温度变高时，该元胞的阈值电压等下降，通电能力上升，由此发射极金属线21的接合部的温度变得更高。由此，存在ΔTj变大，使功率循环寿命下降的情况。
另一方面，根据本实施方式，构成为，位于发射极金属线21的接合部的正下方的单元结构具有比位于发射极金属线21的接合部的正下方以外的位置的其它单元结构的通电能力低的通电能力。因此，能够减少发射极焊盘11和发射极金属线21的接合部的发热量。由此，能够使ΔTj变小，改善功率循环寿命。
(实施方式3)
在本实施方式中，与实施方式1的结构相比，使通电能力不同的对象不同。即，参照图11，在本实施方式中，构成为，位于发射极金属线21的接合部的正下方的单元结构具有与位于其它发射极金属线21的接合部的正下方的单元结构的通电能力不同的通电能力。
此处，发射极金属线21的接合部与实施方式2相同，是指发射极焊盘11从钝化膜13露出的区域RE1的整体、区域RE2的整体。因此，在本实施方式中，位于发射极焊盘11的露出区域RE1的正下方(直下)的单元结构具有与位于发射极焊盘11的露出区域RE2的正下方(直下)的单元结构的通电能力不同的通电能力。具体而言，位于连接配线长度较长的发射极金属线21a的发射极焊盘11的露出区域RE1的正下方(直下)的单元结构具有比位于连接配线长度较短的发射极金属线21b的发射极焊盘11的露出区域RE2的正下方(直下)的单元结构的通电能力低的通电能力。
此外，在本实施方式中，改变通电能力的方案能够采用在实施方式1中说明过的(1)～(4)的结构中的任一种或这些结构的任意的组合。
此外，在本实施方式中，优选中央部CR内的元胞的配置间距与外周部PR内的元胞的配置间距相同。
此外，图15表示具有配线长度较长的发射极金属线21a和配线长度较短的发射极金属线21b的半导体装置的结构的一例。参照图15，IGBT20的发射极电极和二极管30的阳极电极通过长度相互不同的金属线(所谓的接合金属线)21a、21b电连接。此外，以包围功率器件20、续流二极管30和电阻元件40的周围的方式装配有盒体61。
再有，因为本实施方式的除此以外的结构与上述的实施方式1的结构大致相同，所以对相同的要素标注相同的符号，不重复其说明。
接着，对本实施方式的功率半导体装置的作用效果进行说明。
在IGBT芯片上连接多个发射极金属线21，而且发射极金属线21的每一个的配线长度不同的情况下，当在配线长度较长的发射极金属线21中流过大的电流时，发射极金属线21自身发热。该发射极金属线21的发热对发射极焊盘11和发射极金属线21的接合部的温度Tj施加影响，由此，ΔTj变大，存在使功率循环寿命降低的情况。
另一方面，根据本实施方式，构成为，位于一个发射极金属线21的接合部的正下方的单元结构具有与位于其它发射极金属线21的接合部的正下方的单元结构的通电能力不同的通电能力。由此，能够使位于配线长度较长的发射极金属线21的连接部的正下方的单元结构的通电能力变得比位于配线长度较短的发射极金属线21的连接部的正下方的单元结构的通电能力低。因此，能够减少配线长度较长的发射极金属线21的连接处的发热量。由此，能够减小ΔTj，改善功率循环寿命。
再有，使上述的实施方式1～3适当组合也可。
此外，在上述的实施方式1～3中，作为立式的功率器件，对平面(planar)栅型的IGBT进行了说明，但本发明不限于此，也能够应用于图12所示那样的槽栅型的IGBT、图13所示那样的平面栅型的功率MISFET(Metal Insulator Semiconductor Field Effect Transistor：金属绝缘体半导体场效应晶体管)、图14所示那样的槽栅型功率MISFET、二极管等中。
图12所示的槽栅型的IGBT的结构与图6所示的平面栅型的IGBT比较，不同点是栅极电极层9隔着栅极绝缘膜8埋入形成于半导体衬底1的主表面的槽1a内。此外，沿着栅极电极层9的侧壁，依次层叠有n-外延区域4、p型基极区域5和n+发射极区域6。此外，以与p型基极区域5连接的方式，在半导体衬底1的主表面上在n+发射极区域6之间形成有p+区域7。
再有，因为除此以外的图12的结构与图6所示的结构大致相同，所以针对相同的要素标注相同的符号，不重复其说明。
此外，图13所示的平面栅型的功率MISFET的结构与图6所示的平面栅型的IGBT相比较，不同点是省略p+集电极区域2且n+外延区域3与漏极电极12连接。该功率MISFET也可以是栅极绝缘膜8是由硅氧化膜构成的功率MOSFET(Metal Oxide Semiconductor Field EffectTransistor：金属氧化物半导体场效应管)。
再有，因为除此以外的图13的结构与图6所示的结构大致相同，所以针对相同的要素标注相同的符号，不重复其说明。
此外，图14所示的槽栅型的功率MISFET的结构与图12所示的平面栅型的IGBT相比较，不同点是省略p+集电极区域2且n+外延区域3与漏极电极12连接。该功率MISFET也可以是栅极绝缘膜8是由硅氧化膜构成的功率MOSFET。
再有，因为除此以外的图14的结构与图12所示的结构大致相同，所以针对相同的要素标注相同的符号，不重复其说明。
作为能够应用上述的实施方式1～3的结构的存储器单元(IGBT或功率MOSFET)的具体的结构，例如能够考虑以下的4种结构。
第一种结构是图16～图18所示的结构，第二种结构是图19～图21所示的结构，第一种结构是图22和图23所示的结构，第四种结构是图24和图25所示的结构。
关于第一种结构，图16是表示平面栅型存储器单元的结构的概略平面图。此外，图17和图18分别是沿图16的XVII-XVII线和XVIII-XVIII线的概略截面图。
参照图16～图18，在半导体衬底1的主表面的、形成有p型基极区域5的区域内的主表面上，在平面视图中以梯状延伸的方式形成有n+发射极区域6。在平面视图中，在与n+发射极区域6的梯子的延伸方向相同的方向上，以在梯子的中央部以连续延伸的方式形成有p+区域7。该p+区域7相对于半导体衬底1的主表面，比n+发射极区域6更深地形成。
以隔着位于n-外延区域4和n+发射极区域6之间的p型基极区域5和栅极绝缘膜8相向的方式，在半导体衬底1的主表面上形成有栅极电极层9。该栅极电极层9在被相互相邻的p型基极区域5之间夹着的n-外延区域4上，也以隔着栅极绝缘膜8相向的方式形成。
以到达n+发射极区域6的梯子的横档(rung)部分和p+区域7的各自的表面的方式，在绝缘膜10上设置有接触孔10a。由此，发射极焊盘11经由接触孔10a与n+发射极区域6和p+区域7分别电连接。
再有，为了便于说明，在图16中，接触孔10a的一部分被省略。该第一种结构是与图5和图6所示的IGBT的发射极侧的结构相同的结构。
关于第二种结构，图19是表示平面栅型存储器单元的结构的概略平面图。此外，图20和图21是沿图19的XX-XX线和XXI-XXI线的概略截面图。
参照图19～图21，该第二种结构在以下两点与上述的第一种结构不同，第一点是，p+区域7在由形成为梯状的n+发射极区域6的2个框(frame)和2个横档包围的半导体衬底1的主表面上形成为岛状，第二点是，n+发射极区域6和p+区域7以大致相同的深度形成。
再有，因为除此以外的结构与上述第一种结构大致相同，所以针对相同的要素标注相同的符号，省略其说明。
此外，为了便于说明，在图19中，接触孔10a的一部分被省略。
关于第三种结构，图22是表示平面栅型存储器单元的结构的概略平面图。此外，图23是沿图22的XXIII-XXIII线的概略截面图。再有，图20的结构与沿图22的XX-XX线的截面的结构对应。
参照图20、图22和图23，该第三种结构在以下两点与上述的第一种结构不同，第一点是，n+发射极区域6和p+区域7在作为半导体衬底1的主表面的、形成有p型基极区域5的区域内的主表面上相互交替地形成，第二点是，n+发射极区域6和p+区域7以大致相同的深度形成。
再有，因为除此以外的结构与上述第一种结构大致相同，所以针对相同的要素标注相同的符号，省略其说明。
此外，为了便于说明，在图22中，接触孔10a的一部分被省略。
关于第四种结构，图24是表示平面栅型存储器单元的结构的概略平面图。此外，图25是沿图24的XXV-XXV线的概略截面图。参照图24和图25，该第四种结构在以下两点与上述的第一种结构不同，第一点是，n+发射极区域6和p+区域7在作为半导体衬底1的主表面的、形成有p型基极区域5的区域内的主表面上相互并行地延长，第二点是，n+发射极区域6和p+区域7以大致相同的深度形成。
再有，因为除此以外的结构与上述第一种结构大致相同，所以针对相同的要素标注相同的符号，省略其说明。
此外，为了便于说明，在图22中，接触孔10a的一部分被省略。
这些各结构的图16、图19、图22和图24所示的尺寸Wo表示沟道宽度，尺寸Lo表示沟道长度。此外，尺寸Po表示n+发射极区域6与发射极焊盘11的接触间距，尺寸ECo表示n+发射极区域6与接触孔10a的连接长度。
在上述的第一种结构(图16～图18所示的结构)中，通过改变p型基极区域5的沟道掺杂的浓度、沟道宽度Wo、沟道长度Lo、n+发射极区域6的浓度、和接触间距Po中的至少任一个，能够改变单元结构的通电能力。图26表示采用比图16所示的沟道宽度Wo更短的沟道宽度W1的情况下的结构。此外，图27表示采用比图16所示的沟道长度Lo更长的沟道长度L1的情况下的结构。
此外，图28表示在上述第一种结构中，使芯片(单元区域)中央部的沟道宽度W1比芯片(单元区域)周边部的沟道宽度Wo小的情况下的平面结构。由此，能够使芯片中央部的单元结构的通电能力低于芯片周边部的单元结构的通电能力。再有，在图28所示的结构中，在芯片的中央部和芯片周边部，沟道长度Lo、接触间距Po和连接长度ECo分别被形成为相同的大小。
此外，图29表示在上述的第一种结构中，使芯片(单元区域)中央部的沟道长度L1比芯片(单元区域)周边部的沟道长度Lo大的情况下的平面结构。由此，也能够使芯片中央部的单元结构的通电能力低于芯片周边部的单元结构的通电能力。再有，在图29所示的结构中，在芯片的中央部和芯片周边部，沟道宽度Wo、接触间距Po和连接长度ECo分别被形成为相同的大小。
在上述第二种结构(图19～图21所示的结构)中，通过改变p型基极区域5的沟道掺杂的浓度、沟道长度Lo、n+发射极区域6的浓度、和接触间距Po中的至少任一个，能够改变单元结构的通电能力。图30表示采用比图19所示的沟道长度Lo更长的沟道长度L1的情况下的结构。此外，图31表示采用比图19所示的接触间距Po更大的接触间距P1的情况下的结构。
此外，图32表示在上述第二种结构中，使芯片(单元区域)中央部的沟道长度L1比芯片(单元区域)周边部的沟道长度Lo大的情况下的平面结构。由此，能够使芯片中央部的单元结构的通电能力低于芯片周边部的单元结构的通电能力。再有在图32所示的结构中，在芯片的中央部和芯片周边部，接触间距Po和连接长度ECo分别被形成为相同的大小。
此外，在图33表示上述第二种结构中，使芯片(单元区域)中央部的接触间距P1比芯片(单元区域)周边部的接触间距Po大的情况下的平面结构。由此，也能够使芯片中央部的单元结构的通电能力低于芯片周边部的单元结构的通电能力。再有，在图33所示的结构中，在芯片的中央部和芯片周边部，沟道长度Lo和连接长度ECo分别被形成为相同的大小。
在上述第三种结构(图22、图23、图20所示的结构)中，通过改变p型基极区域5的沟道掺杂的浓度、沟道宽度Wo、沟道长度Lo、n+发射极区域6的浓度、和接触间距Po中的至少任一个，能够改变单元结构的通电能力。图34表示采用比图22所示的沟道宽度Wo更短的沟道宽度W1的情况下的结构。此外，图35表示采用比图22所示的沟道长度Lo更长的沟道长度L1的情况下的结构。此外，图36表示采用比图22所示的接触间距Po更大的接触间距P1的情况下的结构。
此外，图37表示在上述第三种结构中，使芯片(单元区域)中央部的沟道宽度W1比芯片(单元区域)周边部的沟道宽度Wo小的情况下的平面结构。由此，能够使芯片中央部的单元结构的通电能力低于芯片周边部的单元结构的通电能力。再有，在图37所示的结构中，在芯片的中央部和芯片周边部，沟道长度Lo和接触间距Po分别被形成为相同的大小。
此外，图38表示在上述第三种结构中，使芯片(单元区域)中央部的沟道长度L1比芯片(单元区域)周边部的沟道长度Lo大的情况下的平面结构。由此，也能够使芯片中央部的单元结构的通电能力低于芯片周边部的单元结构的通电能力。再有，在图38所示的结构中，在芯片的中央部和芯片周边部，沟道宽度Wo和接触间距Po分别被形成为相同的大小。
此外，图39表示在上述第三种结构中，使芯片(单元区域)中央部的接触间距P1比芯片(单元区域)周边部的接触间距Po大的情况下的平面结构。由此，也能够使芯片中央部的单元结构的通电能力低于芯片周边部的单元结构的通电能力。再有，在图39所示的结构中，在芯片的中央部和芯片周边部，沟道宽度Wo和沟道长度Lo分别被形成为相同的大小。
在上述第四种结构(图24和图25所示的结构)中，通过改变p型基极区域5的沟道掺杂的浓度、沟道长度Lo、和n+发射极区域6的浓度中的至少任一个，能够改变单元结构的通电能力。图40表示采用比图24所示的沟道长度Lo更长的沟道长度L1的情况下的结构。
此外，图41表示在上述第四种结构中，使芯片(单元区域)中央部的沟道长度L1比芯片(单元区域)周边部的沟道长度Lo大的情况下的平面结构。由此，能够使芯片中央部的单元结构的通电能力低于芯片周边部的单元结构的通电能力。
接着，以上述第三种结构(图38)为例，对使芯片的中央部的沟道长度L1比芯片周边部的沟道长度Lo大的结构的制造方法进行说明。
图43A、图44A、图45A、图46A、图47A是分别表示沿图42的XLIIIA-XLIIIA线的截面的概略截面图。图43B、图44B、图45B、图46B、图47B是分别表示沿图42的XLIIIB-XLIIIB线的截面的概略截面图。图43C、图44C、图45C、图46C、图47C是分别表示沿图42的XLIIIC-XLIIIC线的截面的概略截面图。
首先，参照图43A、43B、43C，由多晶硅形成的栅极电极层9隔着栅极绝缘膜9形成在半导体衬底1的主表面上。
参照图44A、44B、44C，利用通常的照片制版技术，以覆盖芯片周边部(图44B和图44C的左侧)的方式形成光致抗蚀剂图案65。以该光致抗蚀剂图案65为掩模，向露出的半导体衬底的主表面离子注入p型杂质，形成p型杂质的注入区域5a。之后，通过灰化等除去光致抗蚀剂图案65。
参照图45A、45B、45C，实施用于使注入区域5a内的p型杂质活化的热处理。由此，注入区域5a内的p型杂质扩散，注入区域5a向下侧和横侧扩展少许。
参照图46A、46B、46C，利用通常的照片制版技术，以覆盖芯片中央部(图46A和图46C的右侧)的方式形成光致抗蚀剂图案66。以该光致抗蚀剂图案66为掩模，向露出的半导体衬底的主表面离子注入p型杂质，形成p型杂质的注入区域5b。该注入区域5b形成得比注入区域5a浅。之后，通过灰化等除去光致抗蚀剂图案65。
参照图47A、47B、47C，实施用于使注入区域5b内的p型杂质活化的热处理。由此，注入各个区域5a、5b内的p型杂质扩散，各个注入区域5a、5b向下侧和横侧若干扩展。
由此，由注入区域5b和比该注入区域5b深且宽度较大注入区域5a构成的p型基极区域5被形成。即，如图47C所示，注入区域5a的深度XJ1比注入区域5b的深度XJo深，并且，如图47A、47B所示，绕入注入区域5a的栅极电极层9的下侧的宽度11大于绕入注入区域5b的栅极电极层9的下侧的宽度l2。因此，如图42所示，能够使芯片的中央部的栅极长度L1大于芯片的周边部的栅极长度Lo。
再有，上述第一～第四种结构的每一个能够应用于IGBT，此外，也能够应用于功率MOSFET。
关于上述的4种结构，针对平面栅型的存储器单元(IGBT或功率MOSFET)进行了说明，但是上述实施方式1～3的结构例如也能够应用于槽栅型的存储器单元中。
作为能够应用上述的实施方式1～3的结构的槽栅型的存储器单元(IGBT或功率MOSFET)的结构，例如能够考虑以下的4种结构。
槽栅型的第一种结构是图48～图50所示的结构，第二种结构是图51～图53所示的结构，第三种结构是图54和图55所示的结构，第四种结构是图56和图57所示的结构。
关于槽栅型的第一种结构，图48是表示槽栅型存储器单元的结构的概略平面图。此外，图49和图50分别是沿图48的XLIX-XLIX线和L-L线的概略截面图。
参照图48～图50，在作为半导体衬底1的主表面的、形成有p型基极区域5的区域内的主表面上，在平面视图中以梯状延伸的方式形成有n+发射极区域6。在平面视图中，在与n+发射极区域6的梯子的延伸方向相同的方向上，以在梯子的中央部以连续延伸的方式形成有p+区域7。该p+区域7相对于半导体衬底1的主表面，比n+发射极区域6更深地形成。
在半导体衬底1的主表面上，以贯通n+发射极区域6、p+区域7和p型基极区域5到达n-外延区域4的方式形成有槽1a。沿该槽1a内的壁面形成有栅极绝缘膜8，以埋入槽1a的方式形成有栅极电极层9。由此，如图50所示，以隔着位于n-外延区域4和n+发射极区域6之间的p型基极区域5和栅极绝缘膜8而相向的方式形成有栅极电极层9。
以到达n+发射极区域6的梯子的横档部分和p+区域7的每一个的表面的方式，在绝缘膜10上设置有接触孔10a。由此，发射极焊盘11经由接触孔10a与n+发射极区域6和p+区域7分别电连接。
再有，为了便于说明，在图16中，接触孔10a的一部分被省略。
关于槽栅型的第二种结构，图51是表示槽栅型存储器单元的结构的概略平面图。此外，图52和图53是沿图51的LII-LII线和LIII-LIII线的概略截面图。
参照图51～图53，该槽栅型的第二种结构在以下两点与上述的槽栅型的第一种结构不同，第一点是，p+区域7在由形成为梯状的n+发射极区域6的2个框和2个横档包围的半导体衬底1的主表面上形成为岛状，第二点是，n+发射极区域6和p+区域7以大致相同的深度形成。
再有，因为除此以外的结构与上述槽栅型的第一种结构大致相同，所以针对相同的要素标注相同的符号，省略其说明。此外，为了便于说明，在图56中，接触孔10a的一部分被省略。
此外，关于槽栅型的第三种结构，图54是表示槽栅型存储器单元的结构的概略平面图。此外，图55是沿图54的LV-LV线的概略截面图。再有，图52的结构与沿图54的LII-LII线的截面的结构对应。
参照图54、图55和图52，该槽栅型的第三种结构在以下两点与上述槽栅型的第一种结构不同，第一点是，n+发射极区域6和p+区域7在作为半导体衬底1的主表面的、形成有p型基极区域5的区域内的主表面上相互交替地形成，第二点是，n+发射极区域6和p+区域7以大致相同的深度形成。
再有，因为除此以外的结构与上述槽栅型的第一种结构大致相同，所以针对相同的要素标注相同的符号，省略其说明。此外，为了便于说明，在图54中，接触孔10a的一部分被省略。
此外，关于槽栅型的第四种结构，图56是表示槽栅型存储器单元的结构的概略平面图。此外，图57是沿图56的LVII-LVII线的概略截面图。
参照图56和图57，该槽栅型的第四种结构在以下两点与上述槽栅型的第一种结构不同，第一点是，n+发射极区域6和p+区域7在作为半导体衬底1的主表面的、形成有p型基极区域5的区域内的主表面上相互并行地延长，第二点是，n+发射极区域6和p+区域7以大致相同的深度形成。
再有，因为除此以外的结构与上述槽栅型的第一种结构大致相同，所以针对相同的要素标注相同的符号，省略其说明。此外，为了便于说明，在图56中，接触孔10a的一部分被省略。
这些各结构的图48和图54所示的尺寸Wo表示沟道宽度，图50、图52、图53和图57所示的尺寸Lo、L1表示沟道长度。此外，图48、图51和图54所示的尺寸Po表示n+发射极区域6与发射极焊盘11的接触间距。
在上述槽栅型的第一种结构(图48～图50所示的结构)中，通过改变p型基极区域5的沟道掺杂的浓度、沟道宽度Wo、沟道长度Lo、n+发射极区域6的浓度、和接触间距Po中的至少任一个，能够改变单元结构的通电能力。例如，如图50所示，通过改变p型基极区域5的深度，能够将沟道长度Lo改变为沟道长度L1。
在上述槽栅型的第二种结构(图51～图53所示的结构)中，通过改变p型基极区域5的沟道掺杂的浓度、沟道长度Lo、n+发射极区域6的浓度、和接触间距Po中的至少任一个，能够改变单元结构的通电能力。例如，如图52、53所示，通过改变p型基极区域5的深度，能够将沟道长度Lo改变为沟道长度L1。
在上述槽栅型的第三种结构(图54、图55、图52所示的结构)中，通过改变p型基极区域5的沟道掺杂的浓度、沟道宽度Wo、沟道长度Lo、n+发射极区域6的浓度、和接触间距Po中的至少任一个，能够改变单元结构的通电能力。例如，如图52所示，通过改变p型基极区域5的深度，能够将沟道长度Lo改变为沟道长度L1。
在上述槽栅型的第四种结构(图56和图57所示的结构)中，通过改变p型基极区域5的沟道掺杂的浓度、沟道长度Lo和n+发射极区域6的浓度中的至少任一个，能够改变单元结构的通电能力。例如，如图57所示，通过改变p型基极区域5的深度，能够将沟道长度Lo改变为沟道长度L1。
如上所述，在槽栅型的第一～第四种中的任一结构中，通过改变芯片(单元区域)中央部和芯片(单元区域)周边部的单元结构的通电能力，能够使芯片中央部的单元结构的通电能力低于芯片周边部的单元结构的通电能力。
关于上述的平面栅型的第一～第四种结构和槽栅型的第一～第四种结构的每一个，针对改变芯片(单元区域)中央部和芯片(单元区域)周边部的单元结构的通电能力的情况进行了说明，也能够与此情况相同地，改变金属线接合部正下方的单元结构及其以外的单元结构的通电能力，此外，还能够改变长度不同的金属线正下方的单元结构彼此的通电能力。
以上，对本发明进行了详细的说明，但以上说明均仅为例示，不是限定，很明显应该认为发明的范围由本技术方案所要求的范围解释。
本发明特别利于应用于具有立式的功率器件的功率半导体装置中。

Claims (15)

1.一种功率半导体装置，具备：
具有主表面的半导体衬底；以及
形成在所述半导体衬底上的立式功率器件的多个单元结构，
其中，
所述主表面的中央部内的所述单元结构的配置间距与所述主表面的外周部内的所述单元结构的配置间距相同，
所述多个单元结构中的位于所述主表面的中央部的一个单元结构构成为，具有：比所述多个单元结构中的位于所述主表面的外周部的其它单元结构的通电能力低的通电能力。
2.如权利要求1所述的功率半导体装置，其中，
所述一个单元结构和所述其它单元结构的每一个具有：绝缘栅型场效应晶体管部，
所述一个单元结构构成为，具有：比所述其它单元结构的阈值电压大的阈值电压。
3.如权利要求1所述的功率半导体装置，其中，
所述一个单元结构和所述其它单元结构的每一个具有：绝缘栅型场效应晶体管部，
所述一个单元结构构成为，具有：比所述其它单元结构的沟道宽度小的沟道宽度。
4.如权利要求1所述的功率半导体装置，其中，
所述一个单元结构和所述其它单元结构的每一个具有：绝缘栅型场效应晶体管部，
所述一个单元结构构成为，具有：比所述其它单元结构的沟道长度大的沟道长度。
5.如权利要求1所述的功率半导体装置，其中，
所述一个单元结构和所述其它单元结构的每一个是具有发射极区域的IGBT，
所述一个单元结构的所述发射极区域构成为，具有：比所述其它单元结构的所述发射极区域的扩散电阻大的扩散电阻。
6.一种功率半导体装置，具备：
具有主表面的半导体衬底；以及
形成在所述半导体衬底上的立式功率器件的多个单元结构，
其中，
所述主表面的中央部内的所述单元结构的配置间距与所述主表面的外周部内的所述单元结构的配置间距相同，
所述多个单元结构中的位于所述主表面的金属线接合部的正下方的一个单元结构构成为，具有：比所述多个单元结构中的位于所述金属线接合部的正下方以外的位置的其它单元结构的通电能力低的通电能力。
7.如权利要求6所述的功率半导体装置，其中，
所述一个单元结构和所述其它单元结构的每一个具有：绝缘栅型场效应晶体管部，
所述一个单元结构构成为，具有：比所述其它单元结构的阈值电压大的阈值电压。
8.如权利要求6所述的功率半导体装置，其中，
所述一个单元结构和所述其它单元结构的每一个具有：绝缘栅型场效应晶体管部，
所述一个单元结构构成为，具有：比所述其它单元结构的沟道宽度小的沟道宽度。
9.如权利要求6所述的功率半导体装置，其中，
所述一个单元结构和所述其它单元结构的每一个具有：绝缘栅型场效应晶体管部，
所述一个单元结构构成为，具有：比所述其它单元结构的沟道长度大的沟道长度。
10.如权利要求6所述的功率半导体装置，其中，
所述一个单元结构和所述其它单元结构的每一个是具有发射极区域的IGBT，
所述一个单元结构的所述发射极区域构成为，具有：比所述其它单元结构的所述发射极区域的扩散电阻大的扩散电阻。
11.一种功率半导体装置，具备：
具有主表面的半导体衬底；以及
形成在所述半导体衬底上的立式功率器件的多个单元结构，
其中，
所述主表面的中央部内的所述单元结构的配置间距与所述主表面的外周部内的所述单元结构的配置间距相同，
在所述主表面上，存在至少包括一个金属线接合部和其它金属线接合部的多个金属线接合部，
所述多个单元结构中的位于所述一个金属线接合部的正下方的一个单元结构构成为，具有：与所述多个单元结构中的位于所述其它金属线接合部的正下方的其它单元结构的通电能力不同的通电能力。
12.如权利要求11所述的功率半导体装置，其中，
所述一个单元结构和所述其它单元结构的每一个具有：绝缘栅型场效应晶体管部，
所述一个单元结构构成为，具有：比所述其它单元结构的阈值电压大的阈值电压。
13.如权利要求11所述的功率半导体装置，其中，
所述一个单元结构和所述其它单元结构的每一个具有：绝缘栅型场效应晶体管部，
所述一个单元结构构成为，具有：比所述其它单元结构的沟道宽度小的沟道宽度。
14.如权利要求11所述的功率半导体装置，其中，
所述一个单元结构和所述其它单元结构的每一个具有：绝缘栅型场效应晶体管部，
所述一个单元结构构成为，具有：比所述其它单元结构的沟道长度大的沟道长度。
15.如权利要求11所述的功率半导体装置，其中，
所述一个单元结构和所述其它单元结构的每一个是具有发射极区域的IGBT，
所述一个单元结构的所述发射极区域构成为，具有：比所述其它单元结构的所述发射极区域的扩散电阻大的扩散电阻。
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