WO2015107742A1 - 半導体装置 - Google Patents

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貴行 島藤
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富士電機株式会社
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    • H01L29/7805—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode in antiparallel, e.g. freewheel diode
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    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure

Definitions

  • the present invention relates to a semiconductor device.
  • MOSFET insulated gate field effect transistor
  • MOS metal-oxide film-semiconductor
  • FIG. 7 is a plan view showing a configuration of a conventional planar gate type MOSFET 500.
  • FIG. 8 is a cross-sectional view showing a cross-sectional structure taken along the cutting line X1-X1, the cutting line X2-X2, and the cutting line X3-X3 of FIG.
  • FIG. 7A shows a planar layout of the source electrode 61, the gate pad electrode 62 and the gate runner 62a arranged on the front surface of the n semiconductor substrate (semiconductor chip) 51, and FIG. The part enclosed by the rectangular frame B of 7 (a) is expanded and shown.
  • FIG. 7B the gate oxide film 55, the polysilicon gate electrode 56, and the interlayer insulating film 59 disposed on the front surface of the n semiconductor substrate 51 are not shown, and the contact hole 60, the source electrode 61, and the gate pad are omitted.
  • the electrode 62 is indicated by a broken line.
  • FIG. 8A shows a cross-sectional structure taken along the cutting line X1-X1 in FIG.
  • FIG. 8B shows a cross-sectional structure taken along the cutting line X2-X2 in FIG.
  • FIG. 8C shows a cross-sectional structure taken along the cutting line X3-X3 in FIG.
  • the planar gate MOSFET 500 includes a gate pad electrode 62 and a source electrode 61 on the front surface of the n semiconductor substrate 51.
  • the gate pad electrode 62 is disposed on the outer peripheral side of the chip in the active region.
  • the source electrode 61 is disposed on almost the entire surface of the active region except the portion where the gate pad electrode 62 is disposed, and surrounds, for example, three sides of the substantially rectangular gate pad electrode 62.
  • a gate runner 62 a arranged so as to surround the source electrode 61 is connected to the gate pad electrode 62.
  • a withstand voltage termination structure is disposed on the outermost periphery (chip outermost periphery) of the planar MOSFET 500 so as to surround the periphery of the active region.
  • the active region is a region through which current flows in the on state.
  • the breakdown voltage termination structure portion is a region that holds the breakdown voltage by relaxing the electric field on the substrate front surface side of the n drift region 51a.
  • FIG. 8A shows a cutting line X1-X1 for cutting the gate pad electrode 62 in a direction (lateral direction in the drawing) perpendicular to one side of the gate pad electrode 62 of FIG. 7B that does not face the source electrode 61.
  • the cross-section in FIG. As shown in FIG. 8A, immediately below the gate pad electrode 62 (on the n drift region 51a side), one p-well is formed on the surface layer of the front surface of the n semiconductor substrate 51 to be the n drift region 51a. Region 63 is formed. Inside the p well region 63, one p high concentration region 64 is formed in the surface layer on the front side of the substrate.
  • a polysilicon gate electrode 56 is disposed on the front surface of the n semiconductor substrate 51 with a gate oxide film 55 interposed therebetween.
  • An interlayer insulating film 59 is formed on the surface of the polysilicon gate electrode 56, and a gate pad electrode 62 is disposed on the surface of the interlayer insulating film 59.
  • the polysilicon gate electrode 56 is connected to the gate pad electrode 62 on the interlayer insulating film 59 by a wiring (not shown).
  • An n drain region 57 is arranged on the front surface layer of the n semiconductor substrate 51.
  • a drain electrode 58 connected to the n drain region 57 is disposed on the back surface of the n semiconductor substrate 51.
  • a portion sandwiched between the p well region 63 and the n drain region 57 is an n drift region 51a.
  • a pn junction 65a is formed at the interface between the p well region 63 and the n drift region 51a.
  • the body diode 65 which is a parasitic diode, includes a p high concentration region 64, a p well region 63, an n drift region 51a, and an n drain region 57.
  • FIG. 8B shows a cross-sectional structure taken along a cutting line X2-X2 that cuts a portion between the gate pad electrode 62 and the source electrode 61 in FIG. 7B parallel to the cutting line X1-X1.
  • a portion between the gate pad electrode 62 and the source electrode 61 in FIG. 7B is a portion sandwiched between a broken line indicating the outer periphery of the gate pad electrode 62 and a broken line indicating the outer periphery of the source electrode 61.
  • a plurality of spaced extension portions 52 a are arranged in the surface layer of the n semiconductor substrate 51 immediately below the portion between the gate pad electrode 62 and the source electrode 61.
  • the extended portion 54a is selectively disposed on the surface layer on the front side of the substrate.
  • the extending portion 52 a is a portion extending to the gate pad electrode 62 side of a p-channel region 52 described later disposed immediately below the source electrode 61.
  • the extended portion 54 a is a portion extending to the gate pad electrode 62 side of a p contact region 54 described later disposed immediately below the source electrode 61.
  • a polysilicon gate electrode 56 is arranged through a gate oxide film 55 so as to extend between adjacent extending portions 52a.
  • an interlayer insulating film 59 is disposed across the surfaces of the extended portion 52 a of the p channel region 52 and the extended portion 54 a of the p contact region 54 exposed between the polysilicon gate electrodes 56.
  • An n drain region 57 and a drain electrode 58 are disposed on the back surface side of the n semiconductor substrate 51 as in the case immediately below the gate pad electrode 62.
  • a pn junction 65a is formed at the interface between the extended portion 52a of the p channel region 52 and the n drift region 51a.
  • the body diode 65 which is a parasitic diode, includes an extended portion 54a of the p contact region 54, an extended portion 52a of the p channel region 52, an n drift region 51a, and an n drain region 57.
  • FIG. 8C shows a cross-sectional structure taken along a cutting line X3-X3 that cuts a portion of the source electrode 61 of FIG. 7B on the outer periphery side of the chip parallel to the cutting line X1-X1.
  • a plurality of spaced apart p channel regions 52 are arranged in the surface layer of the n semiconductor substrate 51 immediately below the source electrode 61.
  • an n source region 53 and a p contact region 54 are selectively formed in the surface layer on the front side of the substrate.
  • the p contact region 54 is disposed in contact with the n source region 53 and closer to the center of the p channel region 52 than the n source region 53.
  • a polysilicon gate electrode 56 is disposed through the.
  • An interlayer insulating film 59 is disposed on the surface of the polysilicon gate electrode 56.
  • a source electrode 61 is disposed on the surface of the interlayer insulating film 59.
  • Contact hole 60 is formed in interlayer insulating film 59, and p contact region 54 and n source region 53 are electrically connected to source electrode 61 through contact hole 60.
  • An n drain region 57 and a drain electrode 58 are disposed on the back surface side of the n semiconductor substrate 51 as in the case immediately below the gate pad electrode 62.
  • a pn junction 65a is formed at the interface between the p channel region 52 and the n drift region 51a.
  • the body diode 65 that is a parasitic diode includes a p contact region 54, a p channel region 52, an n drift region 51 a, and an n drain region 57.
  • the plurality of p-channel regions 52 immediately below the source electrode 61 are arranged in a striped planar layout.
  • two linear n-source regions 53 are arranged apart from each other in parallel with the direction in which the p-channel region 52 extends in a stripe shape.
  • a p contact region 54 is disposed between the n source regions 53 that are spaced apart from each other so as to be in contact with the n source regions 53.
  • the p channel region 52 and the p contact region 54 are connected to the p well region 63 and the p high concentration region 64 immediately below the gate pad electrode 62 through extending portions 52a and 54a, respectively.
  • the p channel region 52, the extended portion 52a of the p channel region 52, and the p well region 63 are formed by ion implantation using the same mask with the same impurity concentration and the same diffusion depth.
  • the p contact region 54, the extended portion 54a of the p contact region 54, and the p high concentration region 64 are formed by ion implantation using the same mask with the same impurity concentration and the same diffusion depth.
  • one p-well region 63 formed immediately below the gate pad electrode 62 is connected to a plurality of p-channel regions 52 on the lower surface of the source electrode 61.
  • the depletion layer extending from the pn junction 65a between the p channel region 52 and the p well region 63 and the n drift region 51a becomes the gate pad electrode.
  • Spread evenly under 62 Thereby, the electric field concentration directly under the gate pad electrode 62 is suppressed, and a high breakdown voltage can be secured.
  • FIG. 9 is an explanatory diagram showing the reverse recovery operation of the body diode 65 of the planar gate type MOSFET 500 of FIG. 9 (a-1) and 9 (a-2) show the case where the forward current If flows through the body diode 65.
  • FIGS. 9 (b-1) and 9 (b-2) show the case where the body diode 65 The case where the reverse current Ir flows is shown.
  • 9 (a-1) and 9 (b-1) show the movement of the carriers immediately below the gate pad electrode 62
  • 9 (a-2) and 9 (b-2) show the movement of the carriers directly below the source electrode 61. Shows the movement of the career.
  • the p high concentration region 64, the p well region 63, the n drift region 51a, and the n drain region 57 are formed as described above.
  • a body diode 65 that is a parasitic diode is formed.
  • the parasitic diodes are formed in the p contact region 54, the p channel region 52, the n drift region 51a, and the n drain region 57 as described above.
  • a body diode 65 is formed.
  • FIGS. 9 (a-1) and 9 (a-2) when a negative voltage is applied between the drain and source of the planar gate type MOSFET 500, the forward current If flows through the body diode 65. . Due to the forward current If, excess holes 67 and excess electrons 68 are accumulated in the n drift region 51a.
  • FIGS. 9 (b-1) and 9 (b-2) when the body diode 65 shifts to the reverse recovery process, excessive holes 67 are generated as the reverse current Ir in the p-channel region 52 and the p-well. The excess electrons 68 flow into the region 63 and flow into the n drain region 57. As a result, the excessive accumulation state of carriers is eliminated, and the breakdown voltage of the planar gate type MOSFET 500 is maintained.
  • the reverse current Ir when the reverse current Ir flows through the body diode 65, the reverse current Ir also flows into the p well region 63 and the p high concentration region 64 immediately below the gate pad electrode 62.
  • the reverse current Ir flowing into the p well region 63 and the p high concentration region 64 flows into the p channel region 52 and the p contact region 54 from the p well region 63 and the p high concentration region 64, and further via the contact hole 60.
  • the source electrode 61 Due to the resistance Rp (see FIG. 7B) in the current path of the reverse current Ir, the potential of the portion of the p well region 63 immediately below the center of the gate pad electrode 62 rises.
  • the reverse current Ir flowing in the body diode 65 raises the potential of the portion of the p well region 63 immediately below the center of the gate pad electrode 62.
  • the p well region 63 has one region extending directly under the gate pad electrode 62. It is formed as a region. Therefore, the surface area of the pn junction 65a of the body diode 65 formed immediately below the gate pad electrode 62 is large, and the resistance Rp of the current path through which excess holes 67 flow from the p contact region 54 to the source electrode 61 is small. Therefore, the potential increase in the portion of the p well region 63 immediately below the center of the gate pad electrode 62 is small.
  • the impurity concentrations of the p well region 63 and the p high concentration region 64 vary within the respective planes. If there is, a part having a low resistance is partially generated. A current (hole 67) flows into the low resistance portion from the surroundings, and flows into the p-channel region 52 connected to the low resistance portion. Therefore, the potentials of p well region 63 and p high concentration region 64 rise, and a large voltage is applied to gate oxide film 55 sandwiched between p well region 63 and polysilicon gate electrode 56, and gate oxide film 55 is There is a risk of insulation breakdown.
  • FIG. 10 is an explanatory diagram showing the operation of the inverter circuit to which the inductive load M is connected.
  • FIG. 10 shows the return current Io flowing through the inverter circuit in the operation of the inverter circuit.
  • a three-phase output inverter circuit in which a half bridge circuit in which switches M1 and M2 are connected in series is connected in parallel between terminals P and N will be described as an example.
  • the switches M1 and M2 for example, the above-described planar gate type MOSFET 500 is used.
  • An inductive load M is connected between the switches M1 and M2 of each half bridge circuit.
  • a freewheeling diode FWD is connected in parallel to each of the switches M1 and M2.
  • the switch M1 when the switch M1 is turned on while the return current Io flows through the inductive load M and the return diode FWD, the switch M1 is turned on and the current IM1 flows from the switch M1 toward the switch M2.
  • This current IM1 flows so as to cancel the freewheeling current Io already flowing through the freewheeling diode FWD and the body diode 65, thereby turning off the freewheeling diode FWD and the body diode 65.
  • the switch M1 is the upper arm MOSFET
  • the switch M2 is the lower arm MOSFET
  • the current IM1 is the current of the switch M1
  • the terminal P is the positive terminal of the inverter circuit
  • the terminal N is the negative terminal of the inverter circuit.
  • the forward current If shown in FIG. 9A is the forward current If flowing in the body diode 65 as a part of the return current Io flowing in the inductive load M and the return diode FWD in the operation of the inverter circuit connected to the inductive load M in FIG. It is.
  • FIG. 11 is a plan view showing a configuration of a conventional superjunction MOSFET 600.
  • 12 is a cross-sectional view showing a cross-sectional structure taken along the cutting line X1-X1, the cutting line X2-X2, and the cutting line X3-X3 of FIG.
  • FIG. 11 is a plan view showing a configuration of a conventional superjunction MOSFET 600.
  • 12 is a cross-sectional view showing a cross-sectional structure taken along the cutting line X1-X1, the cutting line X2-X2, and the cutting line X3-X3 of FIG.
  • FIG. 11A shows a planar layout of a source electrode 84, a gate pad electrode 85, and a gate runner 85a arranged on the front surface of a semiconductor substrate 71 (hereinafter referred to as a superjunction semiconductor substrate (semiconductor chip)).
  • a parallel pn layer (pn parallel column) 74 in which n-type regions (n columns) and p-type regions (p columns) are alternately and repeatedly arranged is indicated by a broken line.
  • FIG. 11B shows an enlarged view of a portion surrounded by the rectangular frame B in FIG. In FIG.
  • the gate oxide film 77, the polysilicon gate electrode 78, and the interlayer insulating film 82 disposed on the front surface of the superjunction semiconductor substrate 71 are omitted, and the contact hole 83, the source electrode 84, and the gate are omitted.
  • the pad electrode 85 is indicated by a broken line.
  • FIG. 12 (a) shows a cross-sectional structure taken along the cutting line X1-X1 in FIG. 11 (b).
  • FIG. 12B shows a cross-sectional structure taken along the cutting line X2-X2 in FIG.
  • FIG. 12C shows a cross-sectional structure taken along the section line X3-X3 in FIG.
  • the super junction MOSFET 600 includes a gate pad electrode 85 and a source electrode 84 on the front surface of the super junction semiconductor substrate 71.
  • a gate runner 85 a disposed so as to surround the source electrode 84 is connected to the gate pad electrode 85.
  • the planar layout of the gate pad electrode 85, the source electrode 84, the gate runner 85a, and the breakdown voltage termination structure portion is as follows: the gate pad electrode 62, the source electrode 61, the gate runner 62a, and the breakdown voltage termination structure of the planar gate type MOSFET 500 shown in FIG. It is the same as the part.
  • FIG. 12A shows a cutting line X1-X1 for cutting the gate pad electrode 85 in a direction (lateral direction in the drawing) orthogonal to one side of the gate pad electrode 85 of FIG.
  • the cross-section in FIG. As shown in FIG. 12A, immediately below the gate pad electrode 85 (on the pn parallel column 74 side), on the first n layer 71a (on the surface opposite to the n drain region 80 side described later), A pn parallel column 74 in which the p column 72 and the n column 73 are alternately and repeatedly arranged is arranged. A second n layer 71 b is disposed on the pn parallel column 74.
  • a p well region that penetrates the second n layer 71b and reaches the p column 72 of the pn parallel column 74 at a position facing each p column 72 of the pn parallel column 74 in the depth direction.
  • 86 is arranged inside the second n layer 71b.
  • the p-well region 86 has a function of maintaining a breakdown voltage immediately below the gate pad electrode 85.
  • a p high concentration region 87 is selectively disposed on the surface layer on the front side of the substrate.
  • Polysilicon gate electrode 78 is arranged via gate oxide film 77 so as to extend between adjacent p well regions 86.
  • an interlayer insulating film 82 is disposed across the surfaces of the p well region 86 and the p high concentration region 87 exposed between the polysilicon gate electrodes 78.
  • a gate pad electrode 85 is disposed on the surface of the interlayer insulating film 82.
  • Polysilicon gate electrode 78 is electrically connected to gate pad electrode 85 by a wiring (not shown).
  • An n drain region 80 is disposed on the surface of the first n layer 71a opposite to the pn parallel column 74 side.
  • the superjunction semiconductor substrate 71 is formed by sequentially stacking an n drain region 80, a first n layer 71a, a pn parallel column 74, and a second n layer 71b from the drain side.
  • a drain electrode 81 connected to the n drain region 80 is disposed.
  • a pn junction 93 is formed at an interface (a portion indicated by a thick line) between the p region of the p well region 86 and the p column 72 and the n region of the second n layer 71b, the n column 73 and the first n layer 71a.
  • the body diode 91 includes a p high concentration region 87, a p well region 86, a p column 72, a first n layer 71a, and an n drain region 80.
  • FIG. 12B shows a cross-sectional structure taken along a cutting line X2-X2 that cuts the portion between the gate pad electrode 85 and the source electrode 84 in FIG. 11B parallel to the cutting line X1-X1.
  • the portion between the gate pad electrode 85 and the source electrode 84 in FIG. 11B is a portion sandwiched between a broken line indicating the outer periphery of the gate pad electrode 85 and a broken line indicating the outer periphery of the source electrode 84.
  • the pn parallel column 74 and the first n layer 71 a are formed on the first n layer 71 a, just like the gate pad electrode 85.
  • the second n layer 71b is disposed in order.
  • an extending portion 75a that penetrates the second n-layer 71b and reaches the p-column 72 of the pn parallel column 74 at a position facing each p-column 72 of the pn parallel column 74 in the depth direction. Is placed.
  • a stretched portion 79a is selectively disposed on the surface layer on the front side of the substrate.
  • the extended portion 75 a is a portion extending to the gate pad electrode 85 side of a p-channel region 75 described later disposed immediately below the source electrode 84.
  • the extending portion 79 a is a portion extending to the gate pad electrode 85 side of a p contact region 79 described later disposed immediately below the source electrode 84.
  • Polysilicon gate electrode 78 is arranged via gate oxide film 77 so as to extend between adjacent extending portions 75a.
  • an interlayer insulating film 82 is disposed across the surface of the extended portion 75 a of the p channel region 75 and the extended portion 79 a of the p contact region 79 exposed between the polysilicon gate electrodes 78. .
  • An n drain region 80 and a drain electrode 81 are arranged on the opposite side of the first n layer 71a with respect to the pn parallel column 74 side, just like the gate pad electrode 85.
  • a pn junction 93 is formed at an interface (a portion indicated by a thick line) between the extension portion 75a of the p channel region 75 and the p region of the p column 72 and the n region of the second n layer 71b, the n column 73, and the first n layer 71a.
  • the body diode 91 includes an extended portion 79 a of the p contact region 79, an extended portion 75 a of the p channel region 75, a p column 72, a first n layer 71 a, and an n drain region 80.
  • FIG. 12C shows a cross-sectional structure taken along a cutting line X3-X3 for cutting a portion of the source electrode 84 of FIG. 11B on the outer periphery side of the chip in parallel to the cutting line X1-X1.
  • the pn parallel column 74 and the second n layer 71b are arranged in this order on the first n layer 71a just below the source electrode 84, just like the gate pad electrode 85.
  • Inside the second n layer 71b is a p channel region that reaches the p column 72 of the pn parallel column 74 through the second n layer 71b at a position facing each p column 72 of the pn parallel column 74 in the depth direction. 75 is arranged.
  • n source region 76 and a p contact region 79 are selectively formed in the surface layer on the front side of the substrate.
  • P contact region 79 is arranged in contact with n source region 76 and closer to the center side of p channel region 75 than n source region 76.
  • a gate oxide film 77 is formed on the surface of the portion of the p channel region 75 sandwiched between the n source region 76 and the second n layer 71b between the n source regions 76 disposed in the adjacent p channel regions 75.
  • a polysilicon gate electrode 78 is disposed therethrough.
  • An interlayer insulating film 82 is disposed on the surface of the polysilicon gate electrode 78.
  • a source electrode 84 is arranged on the surface of the interlayer insulating film 82.
  • Contact hole 83 is formed in interlayer insulating film 82, and p contact region 79 and n source region 76 are electrically connected to source electrode 84 through contact hole 83.
  • An n drain region 80 and a drain electrode 81 are arranged on the opposite side of the first n layer 71a with respect to the pn parallel column 74 side, just like the gate pad electrode 85.
  • a pn junction 92 is formed at the interface between the p region of the p channel region 75 and the p column 72 and the n region of the second n layer 71b, the n column 73 and the first n layer 71a.
  • the body diode 91 includes a p contact region 79, a p channel region 75, a p column 72, a first n layer 71a, and an n drain region 80.
  • the column 74 is integrally formed.
  • the planar shape of the pn parallel column 74 is a stripe shape, and the impurity concentration, shape, and dimensions are the same and are formed simultaneously. That is, as shown in FIG. 11A, the pn parallel columns 74 are arranged in a striped planar layout in which p columns 72 and n columns 73 are alternately arranged.
  • the planar layout of the p channel region 75, the n source region 76, and the p contact region 79 is such that the p channel region 52, the n source of the planar gate type MOSFET 500 shown in FIG. Similar to region 53 and p contact region 54.
  • the p well region 86 immediately below the gate pad electrode 85 and the p channel region 75 immediately below the source electrode 84 are connected to each other via an extending portion 75 a of the p channel region 75.
  • the p-well region 86 is arranged in a striped planar layout parallel to the p-channel region 75, and its impurity concentration, shape, and dimensions are the same as those of the p-channel region 75 and are formed simultaneously with the p-channel region 75.
  • the p high concentration region 87 immediately below the gate pad electrode 85 and the p contact region 79 immediately below the source electrode 84 are connected to each other via an extending portion 79 a of the p contact region 79.
  • the p high-concentration region 87 is arranged in a striped planar layout parallel to the p-contact region 79, and the impurity concentration, shape, and dimensions thereof are the same as those of the p-contact region 79 and are formed simultaneously with the p-contact region 79.
  • the pn parallel column 74 is formed just below the gate pad electrode 85 and just below the source electrode 84 in order to make the breakdown voltage uniform in the chip surface. Even if the p-well region 86 directly below the gate pad electrode 85 connected to the p-channel region 75 directly below the source electrode 84 has a shape different from that of the p-channel region 75, the breakdown voltage in the chip plane is hardly affected.
  • the super junction type MOSFET 600 stripes the p well region 86 and the p high concentration region 87 without arranging one p region directly under the gate pad electrode 85. Arranged in a planar layout. For this reason, the surface areas of the linear p-well regions 86 and the p-high concentration regions 87 constituting the stripe are respectively the p-well region 63 and the p-high concentration just below the gate pad electrode 62 of the planar gate type MOSFET 500 of FIG. Less than the surface area of region 64. Therefore, the impurity concentration of the p-well region 86 and the p-high concentration region 87 varies, and a portion having a low resistance is generated partially.
  • the area of the pn junction 92 (body diode 91) immediately below the gate pad electrode 85 is larger than the area of the pn junction 65a (body diode 65) directly below the gate pad electrode 62 of the planar gate type MOSFET 500. growing. Therefore, in the reverse recovery process of the body diode 91, the amount of holes 67 flowing into the p channel region 75 and the p contact region 79 via the p well region 86 and the p high concentration region 87 immediately below the gate pad electrode 85 is The size is larger than that of the planar gate type MOSFET 500. However, the holes 67 flow relatively uniformly in each p-well region 86 and each p high-concentration region 87 and concentrate and flow in specific p-well regions 86 and p high-concentration regions 87 having low resistance. There is no.
  • the p-well region 86 and the high-concentration region 87 of the superjunction MOSFET 600 are arranged in a stripe shape, the resistance R of the current path of the current (hole 67) increases (see FIG. 11B). For this reason, the potential increase in the portion of the p-well region 86 of the super-junction MOSFET 600 immediately below the center of the gate pad electrode 85 becomes large, and the gate oxide film 77 may cause a dielectric breakdown.
  • FIG. 13 is an explanatory diagram showing the reverse recovery operation of the body diode 91 of the superjunction MOSFET 600 of FIG.
  • FIGS. 13 (a-1) and 13 (a-2) show the case where the forward current If flows through the body diode 91
  • FIGS. 13 (b-1) and 13 (b-2) show the body diode 91.
  • the case where the reverse current Ir flows is shown.
  • 13 (a-1) and 13 (b-1) show the movement of carriers immediately below the gate pad electrode 85.
  • FIGS. 13 (a-2) and 13 (b-2) show the movement of the carriers immediately below the source electrode 84. Indicates career movement.
  • FIGS. 13 (a-1) and 13 (a-2) when the body diode 91 of the superjunction MOSFET 600 is forward biased and the forward current If flows, the p column 72 and the n column 73 are excessive. Holes 67 and electrons 68 are accumulated.
  • FIGS. 13 (b-1) and 13 (b-2) when the body diode 91 shifts to the reverse recovery process, excessive holes 67 are generated in the p-well region 86 and the p-channel as the reverse current Ir. The excess electrons 68 flow into the region 75 and flow into the n drain region 80.
  • the holes 67 flowing in the p well region 86 and the p high concentration region 87 flow into the source electrode 84 via the p channel region 75 and the p contact region 79, and the holes 67 flowing into the p channel region 75 are in contact holes 83.
  • Patent Document 1 listed below has an element region in which a MOSFET having a trench structure is formed, a conductive region, and an outer peripheral region, and the outer peripheral end of the element region has an outward convex corner near the conductive region, thereby reducing the element withstand voltage.
  • An apparatus has been disclosed that has improved breakdown resistance during reverse recovery while ensuring.
  • Patent Document 2 proposes an apparatus that prevents a dielectric breakdown of a gate insulating film by providing a p-contact region in which a p-type impurity is added at a high concentration on the surface of a p-well region immediately below a gate pad electrode. .
  • Patent Document 3 proposes a device that prevents the breakdown of the gate insulating film by increasing the p-type impurity concentration in the surface layer portion by additional ion implantation and increasing the conductivity of the p-well region below the gate pad electrode. Has been.
  • Patent Document 4 a trench is formed in a portion of a p-well region provided immediately below a gate pad electrode and immediately below a source electrode, and the tungsten layer is filled with the trench.
  • An apparatus has been proposed in which a dielectric breakdown of a gate insulating film is prevented by connecting a source electrode to a source electrode.
  • JP 2012-164879 A Japanese Patent No. 4962655 Japanese Patent No. 4962644 JP-A-5-343692
  • a voltage of a calculated magnitude is generated.
  • the voltage generated in the reverse recovery process of the body diode 91 is highest in the portion of the p well region 86 immediately below the center of the gate pad electrode 85 when the potential of the source electrode 84 is used as a reference.
  • the voltage generated in the reverse recovery process of the body diode 91 is caused by the gate oxide film 77 on the surface of the portion sandwiched between the adjacent p well regions 86 arranged immediately below the gate pad electrode 85, and the gate oxidation.
  • a polysilicon gate electrode 78 disposed on the film 77 Applied to a polysilicon gate electrode 78 disposed on the film 77. Further, since a negative gate voltage (for example, about ⁇ 10 V) applied to the polysilicon gate electrode 78 is applied to the gate oxide film 77 in addition to a voltage generated in the reverse recovery process of the body diode 91, a high voltage is applied. Is applied.
  • a negative gate voltage for example, about ⁇ 10 V
  • FIG. 14 is an explanatory diagram showing the location of dielectric breakdown of the gate oxide film 77 during reverse recovery of the body diode 91 of the conventional superjunction MOSFET 600 of FIG.
  • the voltage generated in the reverse recovery process of the body diode 91 is highest in the portion of the p-well region 86 immediately below the center of the gate pad electrode 85. Therefore, as shown in FIG. The location is a portion immediately below the center of the gate pad electrode 85.
  • An object of the present invention is to provide a semiconductor device capable of preventing a dielectric breakdown of a gate insulating film that occurs in a reverse recovery process of a body diode in order to solve the above-described problems caused by the prior art.
  • a semiconductor device has the following characteristics.
  • a first conductivity type column is formed on the first main surface of the first first conductivity type semiconductor layer in a striped planar shape extending in a direction horizontal to the first main surface of the first first conductivity type semiconductor layer.
  • a pn parallel column in which the second conductivity type column is alternately and repeatedly arranged.
  • a second first conductivity type semiconductor layer is disposed on the surface of the pn parallel column opposite to the first first conductivity type semiconductor layer side.
  • a second conductivity type channel region is disposed in the second first conductivity type semiconductor layer in a striped planar shape extending in a horizontal direction to the first main surface of the first conductivity type semiconductor layer.
  • the second conductivity type channel region penetrates through the second first conductivity type semiconductor layer in the depth direction and contacts the second conductivity type column.
  • a second conductivity type well region is disposed in the second first conductivity type semiconductor layer in a planar shape of a stripe shape parallel to the first direction in which the second conductivity type channel region extends in a stripe shape.
  • the second conductivity type well region penetrates through the second first conductivity type semiconductor layer in the depth direction and contacts the second conductivity type column.
  • One end of the second conductivity type well region in the first direction is connected to one end of the second conductivity type channel region in the first direction.
  • a first conductivity type source region is disposed inside the second conductivity type channel region.
  • a second conductivity type contact region having a linear planar shape extending in the first direction is disposed inside the second conductivity type channel region and inside the first conductivity type source region.
  • the second conductivity type contact region is in contact with the first conductivity type source region.
  • a second conductivity type high concentration region is disposed in the second conductivity type well region in a linear planar shape extending in the first direction.
  • One end of the second conductivity type high concentration region in the first direction is connected to one end of the second conductivity type contact region in the first direction.
  • a first gate electrode is disposed over the gate insulating film.
  • An interlayer insulating film is disposed on the surface of the first gate electrode.
  • a source electrode is disposed on the interlayer insulating film. The source electrode is connected to the second conductivity type channel region and the first conductivity type source region through a contact hole of the interlayer insulating film.
  • a gate pad electrode is disposed on the interlayer insulating film at a position facing the second conductive type well region and the second conductive type high concentration region with the interlayer insulating film interposed therebetween, and is spaced apart from the source electrode. .
  • the gate pad electrode is electrically connected to the first gate electrode.
  • a first conductivity type drain region is disposed on the second main surface of the first first conductivity type semiconductor layer. The drain electrode is connected to the first conductivity type drain region.
  • a width of the second conductivity type well region in a second direction orthogonal to the first direction is wider than a width of the second conductivity type channel region in the second direction.
  • the semiconductor device further has the following characteristics in the above-described invention.
  • the second conductive type well region and the second first conductive type semiconductor layer are formed on the surface of the portion sandwiched between the adjacent second conductive type high concentration regions via the gate insulating film.
  • Two gate electrodes are arranged.
  • the interlayer insulating film is disposed on the surface of the second gate electrode.
  • the semiconductor device further has the following characteristics in the above-described invention.
  • a first second conductivity type extension region and a second second conductivity type extension region are disposed between the source electrode and the gate pad electrode.
  • the first second-conductivity-type extension region includes a portion in which the second-conductivity-type channel region extends in the first direction, and penetrates the second first-conductivity-type semiconductor layer in the depth direction.
  • the first second conductivity type extension region is in contact with one end of the second conductivity type well region in the first direction, and connects the second conductivity type channel region and the second conductivity type well region. To do.
  • the second second conductivity type extension region is formed by disposing a portion in which the second conductivity type contact region extends in the first direction inside the first second conductivity type extension region.
  • the second second conductivity type extension region is in contact with one end portion of the second conductivity type high concentration region in the first direction, and the second conductivity type contact region, the second conductivity type high concentration region, Are connected.
  • the gate insulation is provided on a surface of a portion sandwiched between the adjacent second second conductivity type extension regions of the first second conductivity type extension region and the second first conductivity type semiconductor layer.
  • a third gate electrode is disposed through the film.
  • the interlayer insulating film is disposed on the surface of the third gate electrode. The third gate electrode connects the first gate electrode and the second gate electrode.
  • a semiconductor device has the following characteristics.
  • the second conductivity type channel region is disposed on the surface layer of the first main surface of the first conductivity type drift layer in a striped planar shape extending in a horizontal direction to the first main surface of the first conductivity type drift layer.
  • a second conductivity type well region is disposed on the surface layer of the first main surface of the first conductivity type drift layer in a striped planar shape parallel to the first direction in which the second conductivity type channel region extends in a stripe shape.
  • the One end of the second conductivity type well region in the first direction is connected to one end of the second conductivity type channel region in the first direction.
  • a first conductivity type source region is disposed inside the second conductivity type channel region.
  • a second conductivity type contact region having a linear planar shape extending in the first direction is disposed inside the second conductivity type channel region and inside the first conductivity type source region. The second conductivity type contact region is in contact with the first conductivity type source region.
  • a second conductivity type high concentration region is arranged in a linear planar shape extending in the first direction inside the second conductivity type well region. One end of the second conductivity type high concentration region in the first direction is connected to one end of the second conductivity type contact region in the first direction.
  • a first gate electrode is disposed on a surface of a portion of the second conductivity type channel region sandwiched between the first conductivity type source region and the first conductivity type drift layer via a gate insulating film. .
  • An interlayer insulating film is disposed on the surface of the first gate electrode.
  • a source electrode is disposed on the interlayer insulating film. The source electrode is connected to the second conductivity type channel region and the first conductivity type source region through a contact hole of the interlayer insulating film.
  • a gate pad electrode is disposed on the interlayer insulating film at a position facing the second conductivity type well region and the second conductivity type high concentration region with the interlayer insulating film interposed therebetween, and is separated from the source electrode.
  • the gate pad electrode is electrically connected to the first gate electrode.
  • a first conductivity type drain region is disposed on the second main surface of the first conductivity type drift layer.
  • the drain electrode is connected to the first conductivity type drain region.
  • a width of the second conductivity type well region in a second direction orthogonal to the first direction is wider than a width of the second conductivity type channel region in the second direction.
  • the semiconductor device further has the following characteristics in the above-described invention.
  • a second gate is formed on the surface of a portion of the second conductivity type well region and the first conductivity type drift layer sandwiched between the adjacent second conductivity type high concentration regions via the gate insulating film.
  • An electrode is placed.
  • the interlayer insulating film is disposed on the surface of the second gate electrode.
  • the semiconductor device further has the following characteristics in the above-described invention.
  • a first second conductivity type extension region and a second second conductivity type extension region are disposed between the source electrode and the gate pad electrode.
  • the first second conductivity type extension region includes a portion in which the second conductivity type channel region extends in the first direction.
  • the first second conductivity type extension region is in contact with one end of the second conductivity type well region in the first direction and connects the second conductivity type channel region and the second conductivity type well region.
  • the second second conductivity type extension region is formed by disposing a portion in which the second conductivity type contact region extends in the first direction inside the first second conductivity type extension region.
  • the second second conductivity type extension region is in contact with one end of the second conductivity type high concentration region in the first direction, and connects the second conductivity type contact region and the second conductivity type high concentration region.
  • Link On the surface of the portion sandwiched between the adjacent second second conductivity type extension regions of the first second conductivity type extension region and the first conductivity type drift layer via the gate insulating film.
  • the third gate electrode is disposed.
  • the interlayer insulating film is disposed on the surface of the third gate electrode.
  • the third gate electrode connects the first gate electrode and the second gate electrode.
  • the width of the second conductivity type high concentration region in the second direction is wider than the width of the second conductivity type contact region in the second direction.
  • the width of the second gate electrode in the second direction is narrower than the width of the first gate electrode in the second direction.
  • the semiconductor device according to the present invention is characterized in that, in the above-described invention, the second gate electrode is disposed over the entire portion facing the gate pad electrode with the interlayer insulating film interposed therebetween.
  • the semiconductor device according to the present invention is characterized in that, in the above-described invention, the second gate electrode is electrically insulated from the first gate electrode.
  • the pn parallel column has a striped planar shape parallel to the first direction, and the first conductivity type column and the second conductivity type column are It is characterized by being alternately arranged repeatedly.
  • the voltage applied to the portion immediately below the center of the gate pad electrode where the voltage is the highest in the second conductivity type well region can be reduced.
  • the voltage applied to the gate insulating film directly under the gate pad electrode can be reduced.
  • the gate insulating film can be prevented from being broken during the reverse recovery process of the body diode.
  • FIG. 1 is a plan view showing the configuration of the semiconductor device 100 according to the first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view showing a cross-sectional structure along the cutting line X1-X1, the cutting line X2-X2, and the cutting line X3-X3 of FIG.
  • FIG. 3 is a characteristic diagram showing the results of simulating the waveforms of the voltage Vo just below the center of the gate pad electrode 15 and the current I just below the gate pad electrode 15 over time during the reverse recovery process of the body diode 21.
  • FIG. 4 is a cross-sectional view showing the configuration of the semiconductor device 200 according to the second embodiment of the present invention.
  • FIG. 4 is a cross-sectional view showing the configuration of the semiconductor device 200 according to the second embodiment of the present invention.
  • FIG. 5 is a cross-sectional view showing a configuration of the semiconductor device 300 according to the third embodiment of the present invention.
  • FIG. 6 is a cross-sectional view showing the configuration of the semiconductor device 400 according to the fourth embodiment of the present invention.
  • FIG. 7 is a plan view showing a configuration of a conventional planar gate type MOSFET 500.
  • FIG. 8 is a cross-sectional view showing a cross-sectional structure taken along the cutting line X1-X1, the cutting line X2-X2, and the cutting line X3-X3 of FIG.
  • FIG. 9 is an explanatory diagram showing the reverse recovery operation of the body diode 65 of the planar gate type MOSFET 500 of FIG.
  • FIG. 9 is an explanatory diagram showing the reverse recovery operation of the body diode 65 of the planar gate type MOSFET 500 of FIG.
  • FIG. 9 is an explanatory diagram showing the reverse recovery operation of the body diode 65 of the planar gate type MOSFET 500 of FIG.
  • FIG. 10 is an explanatory diagram showing the operation of the inverter circuit to which the inductive load M is connected.
  • FIG. 11 is a plan view showing a configuration of a conventional superjunction MOSFET 600.
  • 12 is a cross-sectional view showing a cross-sectional structure taken along the cutting line X1-X1, the cutting line X2-X2, and the cutting line X3-X3 of FIG.
  • FIG. 13 is an explanatory diagram showing the reverse recovery operation of the body diode 91 of the superjunction MOSFET 600 of FIG.
  • FIG. 14 is an explanatory diagram showing the location of dielectric breakdown of the gate oxide film 77 during reverse recovery of the body diode 91 of the conventional superjunction MOSFET 600 of FIG.
  • FIG. 1 is a plan view showing the configuration of the semiconductor device 100 according to the first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view showing a cross-sectional structure along the cutting line X1-X1, the cutting line X2-X2, and the cutting line X3-X3 of FIG.
  • FIG. 1A shows a planar layout of a source electrode 14, a gate pad electrode 15 and a gate runner 15a arranged on the front surface of a superjunction semiconductor substrate (semiconductor chip) 1, and an n-type region (n column).
  • a parallel pn layer (pn parallel column) 4 in which p-type regions and p-type regions (p column) are alternately arranged is indicated by a broken line.
  • FIG. 1 (b) shows an enlarged view of a portion surrounded by the rectangular frame A in FIG. 1 (a).
  • the gate oxide film (gate insulating film) 7 the polysilicon gate electrode 8 and the interlayer insulating film 12 disposed on the front surface of the superjunction semiconductor substrate 1 are not shown, and the contact hole 13, The source electrode 14 and the gate pad electrode 15 are indicated by broken lines.
  • FIG. 2A shows a cross-sectional structure taken along the cutting line X1-X1 in FIG.
  • FIG. 2B shows a cross-sectional structure taken along the cutting line X2-X2 in FIG.
  • FIG. 2C shows a cross-sectional structure taken along the cutting line X3-X3 in FIG.
  • the super junction MOSFET 101 is taken as an example.
  • the superjunction MOSFET 101 includes a gate pad electrode 15 formed of a metal (for example, Al (aluminum) -Si (silicon)) on the front surface of the superjunction semiconductor substrate 1. And a source electrode 14 formed of a metal (eg, Al—Si).
  • the gate pad electrode 15 is disposed, for example, on the outer periphery side of the chip in the active region.
  • the source electrode 14 is disposed on almost the entire surface of the active region except the portion where the gate pad electrode 15 is disposed, and surrounds, for example, three sides of the substantially rectangular gate pad electrode 15.
  • a gate runner 15 a disposed so as to surround the source electrode 14 is connected to the gate pad electrode 15.
  • a breakdown voltage termination structure is disposed on the outermost periphery (chip outermost periphery) of the superjunction MOSFET 101.
  • the superjunction semiconductor substrate 1 has a pn parallel structure in which the p column 2 and the n column 3 are alternately arranged from directly under the source electrode 14 to directly under the gate pad electrode 15.
  • Column 4 is arranged.
  • the p column 2 and the n column 3 are arranged in a striped planar layout.
  • a p channel region (second conductivity type channel region) 5 is disposed on the pn parallel column 4 immediately below the source electrode 14.
  • the plurality of p-channel regions 5 are arranged in a striped planar layout parallel to the direction in which, for example, the pn parallel columns 4 extend in a stripe shape.
  • the n-source region 6 and the p-contact region 9 are arranged in a linear planar layout parallel to the direction in which the p-channel region 5 extends in a stripe shape (hereinafter referred to as the first direction (longitudinal direction)). Is placed.
  • a p-well region (second conductivity type well region) 16 is disposed on the pn parallel column 4 immediately below the gate pad electrode 15 in a striped plane layout parallel to the first direction.
  • a p high concentration region (second conductivity type high concentration region) 17 is disposed in the p well region 16 in a linear planar layout parallel to the first direction.
  • the p well region 16 and the p high concentration region 17 immediately below the gate pad electrode 15 are respectively connected to the p channel region immediately below the source electrode 14 via extending portions (first and second second conductivity type extending regions) 5a and 9a. 5 and p contact region 9 are coupled (electrically connected). That is, the p well region 16 and the p high concentration region 17 are arranged in a striped planar layout continuous to the p channel region 5 and the p contact region 9, respectively.
  • the stretched portion 5a is a portion of the p-channel region 5 that extends toward the gate pad electrode 15 and in parallel with the first direction.
  • the extending portion 9a is a portion of the p-contact region 9 that extends toward the gate pad electrode 15 and in parallel with the first direction.
  • the extending portions 5a and 9a of the p-channel region 5 and the p-contact region 9 are arranged in a striped planar layout parallel to the first direction immediately below the portion between the gate pad electrode 15 and the source electrode 14. .
  • a portion between the gate pad electrode 15 and the source electrode 14 is a portion sandwiched between a broken line indicating the outer periphery of the gate pad electrode 15 and a broken line indicating the outer periphery of the source electrode 14.
  • FIG. 2A shows a cutting line X1-X1 for cutting the gate pad electrode 15 in a direction (lateral direction in the drawing) orthogonal to one side of the gate pad electrode 15 shown in FIG.
  • the cross-section in FIG. As shown in FIG. 2A, immediately below the gate pad electrode 15 (on the side of the pn parallel column 4), on the first n layer (first first conductivity type semiconductor layer) 1a (the n drain region (first described later) On the surface opposite to the conductivity type drain region (10 side), p columns (second conductivity type columns) 2 and n columns (first conductivity type columns) 3 are alternately and repeatedly arranged as drift layers.
  • a pn parallel column 4 is arranged.
  • a second n layer (second first conductivity type semiconductor layer) 1b is disposed on the pn parallel column 4. Inside the second n layer 1b is a p-well region that penetrates the second n layer 1b and reaches the p column 2 of the pn parallel column 4 at a position facing each p column 2 of the pn parallel column 4 in the depth direction. 16 is arranged. Adjacent p-well regions 16 are spaced apart so as not to contact each other.
  • a p high concentration region 17 having an impurity concentration higher than that of the p well region 16 is selectively disposed on the surface layer on the front side of the substrate.
  • the p well region 16 has a function of maintaining a breakdown voltage immediately below the gate pad electrode 15.
  • Polysilicon gate electrode (second gate electrode) 8 a is arranged through gate oxide film 7 so as to extend between p high concentration regions 17 arranged in adjacent p well regions 16.
  • interlayer insulating film 12 is arranged over the surface of p well region 16 and p high concentration region 17 exposed between polysilicon gate electrodes 8a.
  • a gate pad electrode 15 is disposed on the surface of the interlayer insulating film 12.
  • the polysilicon gate electrode 8a is electrically connected to the gate pad electrode 15 by a wiring (not shown).
  • An n drain region 10 is disposed on the surface layer of the first n layer 1a opposite to the pn parallel column 4 side.
  • the superjunction semiconductor substrate 1 is formed by sequentially stacking an n drain region 10, a first n layer 1a, a pn parallel column 4, and a second n layer 1b from the drain side.
  • a drain electrode 11 connected to the n drain region 10 is disposed.
  • a pn junction 23 is formed at an interface (a portion indicated by a thick line) between the p region of the p well region 16 and the p column 2 and the n region of the second n layer 1b, the n column 3 and the first n layer 1a.
  • the body diode 21 includes a p high concentration region 17, a p well region 16, a p column 2, a first n layer 1 a, and an n drain region 10.
  • FIG. 2B shows a cross-sectional structure taken along a cutting line X2-X2 that cuts a portion between the gate pad electrode 15 and the source electrode 14 shown in FIG. 1B parallel to the cutting line X1-X1.
  • the pn parallel column 4 and the first n layer 1 a are formed on the first n layer 1 a, just like the gate pad electrode 15.
  • the second n layer 1b is arranged in order. Inside the second n layer 1b, an extending portion 5a that penetrates through the second n layer 1b and reaches the p column 2 is disposed at a position facing the p column 2 of the pn parallel column 4 in the depth direction.
  • the stretched portion 9a is selectively disposed on the surface layer on the front side of the substrate.
  • the polysilicon gate electrode (third gate electrode) 8b is disposed via the gate oxide film 7 so as to extend between the extending portions 9a disposed in the adjacent extending portions 5a.
  • an interlayer insulating film 12 is disposed over the surface of the extended portion 5a of the p channel region 5 and the extended portion 9a of the p contact region 9 exposed between the polysilicon gate electrodes 8b.
  • the n drain region 10 and the drain electrode 11 are arranged in the same manner as directly below the gate pad electrode 15.
  • the interlayer insulating film 12 is exposed between the gate pad electrode 15 and the source electrode 14. That is, the gate pad electrode 15 and the source electrode 14 are not formed on the portion of the interlayer insulating film 12 that covers the polysilicon gate electrode 8b.
  • a pn junction 22 is formed at a boundary (a portion indicated by a thick line) between the extension portion 5a of the p channel region 5 and the p region of the p column 2 and the n region of the second n layer 1b, the n column 3 and the first n layer 1a. It is formed.
  • the body diode 21 includes an extended portion 9 a of the p contact region 9, an extended portion 5 a of the p channel region 5, the p column 2, the first n layer 1 a, and the n drain region 10.
  • FIG. 2C shows a cross-sectional structure taken along a cutting line X3-X3 for cutting a portion of the source electrode 14 shown in FIG. 1B on the outer periphery side of the chip in parallel with the cutting line X1-X1.
  • the pn parallel column 4 and the second n layer 1 b are sequentially arranged on the first n layer 1 a immediately below the source electrode 14 in the same manner as immediately below the gate pad electrode 15.
  • a p-channel region 5 that penetrates through the second n layer 1b and reaches the p column 2 is disposed at a position facing the p column 2 of the pn parallel column 4 in the depth direction.
  • an n source region (first conductivity type source region) 6 and a p contact region (second conductivity type contact region) 9 are selectively formed on the surface layer on the front side of the substrate. It is formed.
  • the p contact region 9 is arranged inside the p channel region 5 and in contact with the n source region 6 relative to the n source region 6.
  • the impurity concentration of the p contact region 9 is higher than the impurity concentration of the p channel region 5.
  • a gate oxide film 7 is formed on the surface of the portion of the p channel region 5 sandwiched between the n source region 6 and the second n layer 1b between the n source regions 6 arranged in the adjacent p channel regions 5.
  • a polysilicon gate electrode (first gate electrode) 8c is arranged through the gate.
  • An interlayer insulating film 12 is disposed on the surface of the polysilicon gate electrode 8c.
  • a source electrode 14 is disposed on the surface of the interlayer insulating film 12.
  • a contact hole 13 is formed in the interlayer insulating film 12, and the p contact region 9 and the n source region 6 are electrically connected to the source electrode 14 through the contact hole 13.
  • the n drain region 10 and the drain electrode 11 are disposed on the opposite side of the first n layer 1a with respect to the pn parallel column 4 side, just like the gate pad electrode 15.
  • a pn junction 22 is formed at an interface (a portion indicated by a thick line) between the p region of the p channel region 5 and the p column 2 and the n region of the second n layer 1b, the n column 3 and the first n layer 1a.
  • the body diode 21 includes a p contact region 9, a p channel region 5, a p column 2, a first n layer 1 a, and an n drain region 10.
  • a pn parallel column 4 disposed immediately below the gate pad electrode 15, a pn parallel column 4 disposed immediately below a portion between the gate pad electrode 15 and the source electrode 14, and a pn parallel column disposed directly below the source electrode 14 4 is integrally formed.
  • the planar shape of the pn parallel column 4 is a stripe shape.
  • the p channel region 5, the extended portion 5 a of the p channel region 5, and the bottom surface (drain side surface) of the p well region 16 are in contact with the p column 2 of the pn parallel column 4.
  • the p channel region 5, the extended portion 5 a of the p channel region 5, and the p well region 16 are sequentially connected in the direction in which the p column 2 extends in a stripe shape. Arranged in a state.
  • the pn parallel column 4 is formed, for example, by repeating a combination of epitaxial growth and selective ion implantation a plurality of times.
  • the p-channel region 5 immediately below the source electrode 14 is connected to the p-well region 16 immediately below the gate pad electrode 15 by the extending portion 5 a of the p-channel region 5.
  • the p contact region 9 immediately below the source electrode 14 is connected to the p high concentration region 17 immediately below the gate pad electrode 15 by an extension portion 9 a of the p contact region 9.
  • the polysilicon gate electrode 8a immediately below the gate pad electrode 15 and the polysilicon gate electrode 8c immediately below the source electrode 14 are electrically connected by the polysilicon gate electrode 8b.
  • the above-described p-channel region 5, the extended portion 5a of the p-channel region 5, and the p-well region 16 are formed, for example, by ion implantation simultaneously using the same mask.
  • ion implantation for example, boron (B) is used as a dopant, the boron dose is set to 4 ⁇ 10 13 / cm 2 or more and 7 ⁇ 10 13 / cm 2 or less, and the diffusion depth of these p-type regions is set to about 3 ⁇ m. It is good.
  • the p contact region 9, the extended portion 9 a of the p contact region 9, and the p high concentration region 17 are simultaneously formed by ion implantation using the same mask.
  • boron may be used as a dopant
  • the boron dose may be about 3 ⁇ 10 15 / cm 2
  • the diffusion depth of these p-type regions may be about 1 ⁇ m.
  • FIG. 2 the n source region 6, the p contact region 9 and the p high concentration region 17 are schematically illustrated, and the diffusion depths of the n source region 6, the p contact region 9 and the p high concentration region 17 are as follows. It is shown deeply for convenience.
  • the n source region 6 is formed only directly below the source electrode 14. The reason is as follows. When n source region 6 extends from directly under source electrode 14 to directly under gate pad electrode 15, interlayer insulating film 12 is exposed between source electrode 14 and gate pad electrode 15, and charge has entered from the outside. Is accumulated in the exposed portion of the interlayer insulating film 12, and the threshold value (Vth) of the gate voltage is locally lowered. This is because when the threshold voltage (Vth) of the gate voltage is lowered, current flows easily, so that the semiconductor device generates heat and the semiconductor device may be destroyed.
  • the width of the p-well region 16 immediately below the gate pad electrode 15 (the width in the second direction (short direction) perpendicular to the first direction) W1 and the width W2 of the p high-concentration region 17 are
  • the width W3 of the p-channel region 5 immediately below the electrode 14 and the width W4 of the p-contact region 9 are made wider (W1> W3, W2> W4).
  • the total resistance R of the p well region 16 and the p high concentration region 17 is one digit or more smaller than the resistance of the p column 2. As a result, it is possible to prevent dielectric breakdown in the portion immediately below the gate pad electrode 15 of the gate oxide film 7 that occurs in the reverse recovery process of the body diode 21.
  • the resistance (hereinafter referred to as the resistance of the current path) Ro from the portion immediately below the center of the gate pad electrode 15 to the end of the contact hole 13 on the gate pad electrode 15 side is the p well region 16 and
  • the resistor R combined with the p high concentration region 17 is mainly used.
  • the reason is that the lengths (the width in the first direction) of the extending portions 5a and 9a of the p-channel region 5 and the p-contact region 9 immediately below the portion between the source electrode 14 and the gate pad electrode 15 are short. This is because the resistance value at is very small and can be ignored.
  • the resistance R of the p well region 16 and the p high concentration region 17 is reduced substantially in inverse proportion to the width W1 of the p well region 16 and the width W2 of the p high concentration region 17.
  • the current I flowing into the source electrode 14 via the p well region 16 and the p high concentration region 17 (hereinafter referred to as the current immediately below the gate pad electrode 15) I is fixed, the voltage is the product of the current I and the resistance R V also decreases substantially in inverse proportion to the width W1 of the p well region 16 and the width W2 of the p high concentration region 17.
  • the width W1 of the p well region 16 is about 12 ⁇ m
  • the width W3 of the p channel region 5 is about 8 ⁇ m
  • the width W2 of the p high concentration region 17 is about 6 ⁇ m
  • the width of the p contact region 9 When W4 is about 4 ⁇ m, the resistance (resistance of the current path) Ro from the portion immediately below the center of the gate pad electrode 15 to the end of the contact hole 13 on the gate pad electrode 15 side is the conventional structure (the width of the p well region 86).
  • the width W1 ′ of the p well region 86 immediately below the gate pad electrode 85 and the width W2 ′ of the p high concentration region 87 are the width W3 ′ of the p channel region 75 immediately below the source electrode 84 and the p contact region 79, respectively.
  • the voltage Vo generated in the portion of the p-well region 16 immediately below the center of the gate pad electrode 15 (hereinafter referred to as the voltage immediately below the center of the gate pad electrode 15) Vo by the reverse recovery current of the body diode 21 is reduced by about 30%. Therefore, dielectric breakdown of the portion of the gate oxide film 7 immediately below the gate pad electrode 15 can be prevented. As a result, a short circuit between the gate and the source of the super junction MOSFET 101 can be prevented.
  • the voltage Vo just below the center of the gate pad electrode 15 is a voltage based on the potential at the end of the contact hole 13.
  • the width W5 of the polysilicon gate electrode 8a immediately below the gate pad electrode 15 depends on the source electrode. 14 is made narrower than the width W6 of the polysilicon gate electrode 8c immediately below 14 (W5 ⁇ W6).
  • the width W1 of the p well region 16 immediately below the gate pad electrode 15 and the width W2 of the p high concentration region 17 are made larger than the width W3 of the p channel region 5 immediately below the source electrode 14 and the width W4 of the p contact region 9, respectively.
  • FIG. 3 is a characteristic diagram showing the results of simulating the waveforms of the voltage Vo (potential of the p-well region) immediately below the center of the gate pad electrode 15 and the current I immediately below the gate pad electrode 15 over time during the reverse recovery process of the body diode 21.
  • FIG. This simulation is carried out from the unit cell (p well region 16, extension portion 5 a of p channel region 5, p channel region 5 and p high concentration region 17, extension portion 9 a of p contact region 9, p contact region 9 and pn parallel column 4. To the place).
  • the length (width in the first direction) of the p-well region 16 immediately below the gate pad electrode 15 is about 1 mm, and the length from the center to the end of the p-well region 16 is about 500 ⁇ m.
  • 3 represents a conventional superjunction MOSFET 600, and the solid line represents the superjunction MOSFET 101 according to the first embodiment of the present invention.
  • the voltage Vo just below the center of the gate pad electrode 15 of the structure of the present invention is about 30% lower than that of the conventional structure (dashed line), and the dielectric breakdown of the gate oxide film 7 is reduced. It was confirmed that it can be prevented.
  • the resistance R of the current path can be lowered by arranging the p well regions 16 apart from each other and making the width W1 of the p well region 16 wider than the width W3 of the p channel region 5. For this reason, even when the impurity concentration varies among the p-well regions 16, it is possible to prevent the gate oxide film 7 from causing dielectric breakdown at a portion immediately below the center of the gate pad electrode 15.
  • the reverse recovery process of the body diode is performed.
  • the voltage applied to the portion of the p-well region immediately below the center of the gate pad electrode where the voltage becomes highest can be reduced.
  • the voltage applied to the gate insulating film immediately below the gate pad electrode can be reduced, so that the gate oxide film 7 can be prevented from being broken down.
  • FIG. 4 is a cross-sectional view showing the configuration of the semiconductor device 200 according to the second embodiment of the present invention.
  • the planar layout of the semiconductor device 200 according to the second embodiment is the same as that of the semiconductor device according to the first embodiment (FIG. 1).
  • FIG. 4 shows a cross-sectional structure taken along the cutting line X1-X1 in FIG.
  • FIG. 4 shows a modification of the cross-sectional structure shown in FIG.
  • the semiconductor device according to the second embodiment is different from the semiconductor device according to the first embodiment in that the polysilicon gate electrode 8a directly below the gate pad electrode 15 is not provided.
  • p well region 16 cannot be formed using polysilicon gate electrode 8a as a mask.
  • the voltage of p well region 16 increases. Even so, the gate oxide film 7 does not cause dielectric breakdown.
  • unevenness due to the polysilicon gate electrode 8a does not occur immediately below the gate pad electrode 15, and the surface of the gate pad electrode 15 is flattened. Thereby, ultrasonic bonding of the wire connected to the gate pad electrode 15 can be performed satisfactorily.
  • a new photoresist mask may be used to form the p-well region 16.
  • the polysilicon gate electrode 8b immediately below the portion between the gate pad electrode 15 and the source electrode 14 may not be provided.
  • the gate oxide film 7 directly below the gate pad electrode 15 may not be provided.
  • the gate oxide film 7 immediately below the portion between the gate pad electrode 15 and the source electrode 14 is also provided. There may be no configuration.
  • FIG. 5 is a cross-sectional view showing a configuration of the semiconductor device 300 according to the third embodiment of the present invention.
  • the planar layout of the semiconductor device 300 according to the third embodiment is the same as that of the semiconductor device according to the first embodiment (FIG. 1).
  • FIG. 5 shows a cross-sectional structure taken along the cutting line X1-X1 in FIG.
  • FIG. 5 shows a modification of the cross-sectional structure shown in FIG.
  • the semiconductor device according to the third embodiment is different from the semiconductor device according to the first embodiment in that the size (surface area) of the polysilicon gate electrode 8a immediately below the gate pad electrode 15 is the same as that of the gate pad electrode 15. Is a point.
  • one polysilicon gate electrode 8a is arranged across a plurality of unit cells in the entire region directly under the gate pad electrode 15.
  • the p-well region 16 cannot be formed using the polysilicon gate electrode 8a as a mask, but the surface of the gate pad electrode 15 is flattened because the polysilicon gate electrode 8a is not unevenly formed immediately below the gate pad electrode 15. Is done. Thereby, ultrasonic bonding of the wire connected to the gate pad electrode 15 can be performed satisfactorily.
  • a new photoresist mask or the like may be used to form the p-well region 16.
  • FIG. 6 is a cross-sectional view showing the configuration of the semiconductor device 400 according to the fourth embodiment of the present invention.
  • the planar layout of the semiconductor device 400 according to the fourth embodiment is the same as that of the semiconductor device according to the first embodiment (FIG. 1).
  • FIG. 6 shows a cross-sectional structure along the cutting line X4-X4 and the cutting line YY in FIG.
  • FIG. 6A shows a cross-sectional structure taken along the cutting line YY in FIG.
  • FIG. 6B shows a cross-sectional structure taken along the cutting line X1-X1 in FIG.
  • FIG. 6C shows a cross-sectional structure taken along the cutting line X4-X4 in FIG.
  • the semiconductor device according to the fourth embodiment is different from the semiconductor device according to the first embodiment in that the polysilicon gate electrode 8 c disposed immediately below the source electrode 14 and the polysilicon gate electrode disposed directly below the gate pad electrode 15. 8a is electrically separated from 8a.
  • the polysilicon gate electrode 8a disposed immediately below the source electrode 14 is electrically disconnected.
  • the notch 30 is a portion having a length of, for example, about several ⁇ m and no polysilicon gate electrode 8a. The length of the notch 30 can be variously changed.
  • the polysilicon gate electrode 8a immediately below the gate pad electrode 15 is at a floating potential. As a result, even if the voltage of the p-well region 16 arranged immediately below the gate pad electrode 15 rises, no voltage is applied to the gate oxide film 7, so that the gate oxide film 7 does not break down.
  • a polysilicon gate electrode 8a is arranged immediately below the gate pad electrode 15 in the same manner as in the first embodiment (FIG. 2A), as shown in FIG. 6B.
  • the interlayer insulating film 12 is planarized because the polysilicon gate electrode 8a is not disposed at the location where the notch 30 is formed.
  • FIG. 6 illustrates an example in which the notch 30 is formed in the polysilicon gate electrode 8a on the p-well region 16, the polysilicon gate electrode 8c and the polysilicon gate electrode 8a are electrically connected to each other.
  • the polysilicon gate electrode 8c just below the portion between the gate pad electrode 15 and the source electrode 14 may be cut off.
  • the third embodiment may be applied, and one polysilicon gate electrode 8a having the same size as the gate pad electrode 15 may be disposed over the entire region immediately below the gate pad electrode 15.
  • the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the spirit of the present invention.
  • the superjunction MOSFET is described as an example.
  • the present invention is also applicable to a planar gate MOSFET, a superjunction IGBT, and a planar gate IGBT as shown in FIGS. Can do.
  • the longitudinal direction of the pn parallel column (direction in which the pn parallel column extends in a stripe shape)
  • the longitudinal direction of the p channel region are parallel.
  • the longitudinal direction of the pn parallel column and the longitudinal direction of the second conductivity type channel region may be orthogonal to each other.
  • the first conductivity type is n-type and the second conductivity type is p-type.
  • the first conductivity type is p-type and the second conductivity type is n-type. It holds.
  • the semiconductor device according to the present invention is useful for a MOS semiconductor device such as a super junction MOS transistor.

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Abstract

　超接合半導体基板（１）のおもて面に、互いに離してゲートパッド電極（１５）およびソース電極（１４）が配置される。ソース電極（１４）の直下には、ｎソース領域（６）、ｐチャネル領域（５）、ｐコンタクト領域（９）、ゲート酸化膜およびポリシリコンゲート電極からなるＭＯＳゲート構造が形成される。ゲートパッド電極（１５）直下にはｐウェル領域（１６）が形成される。ｐチャネル領域（５）は、延伸箇所（５ａ）を介してｐウェル領域（１６）に連結される。ｐウェル領域（１６）の幅をｐチャネル領域（５）の幅より広くすることで、ボディダイオード（２１）の逆回復過程で発生する逆回復電流によって生じる電圧降下を低減させることができる。これにより、ゲート絶縁膜の、ゲートパッド電極（１５）中央直下の部分の破壊を防止し、半導体装置の破壊を防止することができる。

Description

半導体装置
　この発明は、半導体装置に関する。
　従来、ＭＯＳ（金属－酸化膜－半導体）型半導体装置として、絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）が公知である。従来のＭＯＳ型半導体装置について、半導体基板上に平板状にＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）を設けたプレーナゲート型ＭＯＳＦＥＴを例に説明する。図７は、従来のプレーナゲート型ＭＯＳＦＥＴ５００の構成を示す平面図である。図８は、図７（ｂ）の切断線Ｘ１－Ｘ１、切断線Ｘ２－Ｘ２および切断線Ｘ３－Ｘ３における断面構造を示す断面図である。
　図７（ａ）にはｎ半導体基板（半導体チップ）５１のおもて面に配置されたソース電極６１、ゲートパッド電極６２およびゲートランナー６２ａの平面レイアウトを示し、図７（ｂ）には図７（ａ）の矩形枠Ｂで囲む部分を拡大して示す。図７（ｂ）では、ｎ半導体基板５１のおもて面に配置されたゲート酸化膜５５、ポリシリコンゲート電極５６および層間絶縁膜５９を図示省略し、コンタクトホール６０、ソース電極６１およびゲートパッド電極６２を破線で示す。図８（ａ）には、図７（ｂ）の切断線Ｘ１－Ｘ１における断面構造を示す。図８（ｂ）には図７（ｂ）の切断線Ｘ２－Ｘ２における断面構造を示す。図８（ｃ）には、図７（ｂ）の切断線Ｘ３－Ｘ３における断面構造を示す。
　図７（ａ）に示すように、プレーナゲート型ＭＯＳＦＥＴ５００は、ｎ半導体基板５１のおもて面にゲートパッド電極６２およびソース電極６１を備える。ゲートパッド電極６２は、活性領域の、チップ外周側に配置される。ソース電極６１は、活性領域の、ゲートパッド電極６２が配置された部分を除くほぼ全面に配置され、例えば略矩形状のゲートパッド電極６２の３辺を囲む。ゲートパッド電極６２には、ソース電極６１の周囲を取り囲むように配置されたゲートランナー６２ａが接続される。プレーナ型ＭＯＳＦＥＴ５００の最外周（チップ最外周）には、活性領域の周囲を囲むように耐圧終端構造部が配置される。活性領域は、オン状態のときに電流が流れる領域である。耐圧終端構造部は、ｎドリフト領域５１ａの基板おもて面側の電界を緩和し耐圧を保持する領域である。
　図８（ａ）には、図７（ｂ）のゲートパッド電極６２の、ソース電極６１に対向しない１辺と直交する方向（図面横方向）にゲートパッド電極６２を切断する切断線Ｘ１－Ｘ１における断面構造を示す。図８（ａ）に示すように、ゲートパッド電極６２の直下（ｎドリフト領域５１ａ側）において、ｎドリフト領域５１ａとなるｎ半導体基板５１のおもて面の表面層には、１つのｐウェル領域６３が形成される。ｐウェル領域６３の内部には、基板おもて面側の表面層に、１つのｐ高濃度領域６４が形成される。ｎ半導体基板５１のおもて面上には、ゲート酸化膜５５を介してポリシリコンゲート電極５６が配置される。ポリシリコンゲート電極５６の表面上には層間絶縁膜５９が形成され、さらに層間絶縁膜５９の表面上にはゲートパッド電極６２が配置される。
　ポリシリコンゲート電極５６は、図示省略する配線によって層間絶縁膜５９上のゲートパッド電極６２に接続される。ｎ半導体基板５１の裏面の表面層にはｎドレイン領域５７が配置される。また、ｎ半導体基板５１の裏面には、ｎドレイン領域５７に接続するドレイン電極５８が配置される。ｎ半導体基板５１のうち、ｐウェル領域６３とｎドレイン領域５７とに挟まれた部分がｎドリフト領域５１ａである。ｐウェル領域６３とｎドリフト領域５１ａとの界面には、ｐｎ接合６５ａが形成される。寄生ダイオードであるボディダイオード６５は、ｐ高濃度領域６４、ｐウェル領域６３、ｎドリフト領域５１ａ、およびｎドレイン領域５７で構成される。
　図８（ｂ）には、図７（ｂ）のゲートパッド電極６２とソース電極６１との間の部分を切断線Ｘ１－Ｘ１に平行に切断する切断線Ｘ２－Ｘ２における断面構造を示す。図７（ｂ）のゲートパッド電極６２とソース電極６１との間の部分とは、ゲートパッド電極６２の外周を示す破線と、ソース電極６１の外周を示す破線とに挟まれた部分である。図８（ｂ）に示すように、ゲートパッド電極６２とソース電極６１との間の部分の直下において、ｎ半導体基板５１の表面層には、離間した複数の延伸箇所５２ａが配置される。延伸箇所５２ａの内部には、基板おもて面側の表面層に、延伸箇所５４ａが選択的に配置される。延伸箇所５２ａとは、ソース電極６１の直下に配置された後述するｐチャネル領域５２の、ゲートパッド電極６２側に延在する部分である。延伸箇所５４ａとは、ソース電極６１の直下に配置された後述するｐコンタクト領域５４の、ゲートパッド電極６２側に延在する部分である。
　隣り合う延伸箇所５２ａの間に亘るようにゲート酸化膜５５を介してポリシリコンゲート電極５６が配置される。ポリシリコンゲート電極５６の表面には、ポリシリコンゲート電極５６間に露出するｐチャネル領域５２の延伸箇所５２ａおよびｐコンタクト領域５４の延伸箇所５４ａの表面に亘って、層間絶縁膜５９が配置される。ｎ半導体基板５１の裏面側には、ゲートパッド電極６２の直下と同様に、ｎドレイン領域５７およびドレイン電極５８が配置される。ｐチャネル領域５２の延伸箇所５２ａとｎドリフト領域５１ａとの界面には、ｐｎ接合６５ａが形成される。寄生ダイオードであるボディダイオード６５は、ｐコンタクト領域５４の延伸箇所５４ａ、ｐチャネル領域５２の延伸箇所５２ａ、ｎドリフト領域５１ａ、およびｎドレイン領域５７で構成される。
　図８（ｃ）には、図７（ｂ）のソース電極６１の、チップ外周側の部分を切断線Ｘ１－Ｘ１に平行に切断する切断線Ｘ３－Ｘ３における断面構造を示す。図８（ｃ）に示すように、ソース電極６１の直下において、ｎ半導体基板５１の表面層には、離間した複数のｐチャネル領域５２が配置される。ｐチャネル領域５２の内部には、基板おもて面側の表面層に、ｎソース領域５３およびｐコンタクト領域５４がそれぞれ選択的に形成される。ｐコンタクト領域５４は、ｎソース領域５３に接するように、且つｎソース領域５３よりもｐチャネル領域５２の中央側に配置される。隣り合うｐチャネル領域５２に配置されたｎソース領域５３間に亘って、ｐチャネル領域５２の、ｎソース領域５３とｎ半導体基板５１とに挟まれた部分の表面上には、ゲート酸化膜５５を介してポリシリコンゲート電極５６が配置される。
　ポリシリコンゲート電極５６の表面には、層間絶縁膜５９が配置される。層間絶縁膜５９の表面には、ソース電極６１が配置される。層間絶縁膜５９にはコンタクトホール６０が形成されており、コンタクトホール６０を介してｐコンタクト領域５４およびｎソース領域５３がソース電極６１に電気的に接続される。ｎ半導体基板５１の裏面側には、ゲートパッド電極６２の直下と同様に、ｎドレイン領域５７およびドレイン電極５８が配置される。ｐチャネル領域５２とｎドリフト領域５１ａとの界面には、ｐｎ接合６５ａが形成される。寄生ダイオードであるボディダイオード６５は、ｐコンタクト領域５４、ｐチャネル領域５２、ｎドリフト領域５１ａ、およびｎドレイン領域５７で構成される。
　図７（ｂ）に示すように、ソース電極６１の直下の複数のｐチャネル領域５２は、ストライプ状の平面レイアウトで配置される。ｐチャネル領域５２の内部には、ｐチャネル領域５２がストライプ状に延びる方向に平行に例えば直線状の２つのｎソース領域５３が離間して配置される。離間して配置されたｎソース領域５３の間には、各ｎソース領域５３に接するようにｐコンタクト領域５４が配置される。ｐチャネル領域５２およびｐコンタクト領域５４は、それぞれ延伸箇所５２ａ，５４ａを介してゲートパッド電極６２直下のｐウェル領域６３およびｐ高濃度領域６４に連結される。
　ｐチャネル領域５２、ｐチャネル領域５２の延伸箇所５２ａおよびｐウェル領域６３は、同一の不純物濃度および同一の拡散深さで、同一のマスクを用いてイオン注入により形成される。また、ｐコンタクト領域５４、ｐコンタクト領域５４の延伸箇所５４ａおよびｐ高濃度領域６４は、同一の不純物濃度および同一の拡散深さで、同一のマスクを用いてイオン注入により形成される。
　このように、ゲートパッド電極６２直下に形成された一つのｐウェル領域６３がソース電極６１下面の複数のｐチャネル領域５２に連結される。これによって、プレーナゲート型ＭＯＳＦＥＴ５００のドレイン・ソース間に正電圧が印加したときに、ｐチャネル領域５２およびｐウェル領域６３とｎドリフト領域５１ａとの間のｐｎ接合６５ａから広がる空乏層はゲートパッド電極６２直下で均一に広がる。これにより、ゲートパッド電極６２直下での電界集中が抑制されて、高い耐圧を確保することができる。
　プレーナゲート型ＭＯＳＦＥＴ５００のボディダイオード６５の逆回復動作（逆回復過程における過剰な正孔６７および電子６８の動き）について説明する。図９は、図８のプレーナゲート型ＭＯＳＦＥＴ５００のボディダイオード６５の逆回復動作を示す説明図である。図９（ａ－１），９（ａ－２）にはボディダイオード６５に順電流Ｉｆが流れた場合を示し、図９（ｂ－１），９（ｂ－２）にはボディダイオード６５に逆電流Ｉｒが流れた場合を示す。また、９（ａ－１），９（ｂ－１）にはゲートパッド電極６２の直下のキャリアの動きを示し、９（ａ－２），９（ｂ－２）にはソース電極６１の直下のキャリアの動きを示す。
　図９（ａ－１），９（ｂ－１）に示すゲートパッド電極６２の直下では、上述したようにｐ高濃度領域６４、ｐウェル領域６３、ｎドリフト領域５１ａ、およびｎドレイン領域５７で寄生ダイオードであるボディダイオード６５が構成される。図９（ａ－２），９（ｂ－２）に示すソース電極６１の直下では、上述したようにｐコンタクト領域５４、ｐチャネル領域５２、ｎドリフト領域５１ａ、およびｎドレイン領域５７で寄生ダイオードであるボディダイオード６５が構成される。
　図９（ａ－１），９（ａ－２）に示すように、プレーナゲート型ＭＯＳＦＥＴ５００のドレインとソースとの間に負電圧が印加された場合には、ボディダイオード６５に順電流Ｉｆが流れる。この順電流Ｉｆにより、ｎドリフト領域５１ａには過剰の正孔６７および過剰の電子６８が蓄積される。一方、図９（ｂ－１），９（ｂ－２）に示すように、ボディダイオード６５が逆回復過程に移行すると、逆電流Ｉｒとして、過剰な正孔６７はｐチャネル領域５２およびｐウェル領域６３へ流れ込み、過剰な電子６８はｎドレイン領域５７へ流れ込む。その結果、キャリアの過剰な蓄積状態は解消されて、プレーナゲート型ＭＯＳＦＥＴ５００の耐圧が維持される。
　このようにボディダイオード６５に逆電流Ｉｒが流れると、この逆電流Ｉｒは、ゲートパッド電極６２直下のｐウェル領域６３およびｐ高濃度領域６４にも流れ込む。また、ｐウェル領域６３およびｐ高濃度領域６４に流れ込んだ逆電流Ｉｒは、ｐウェル領域６３およびｐ高濃度領域６４からｐチャネル領域５２およびｐコンタクト領域５４に流れ込み、さらにコンタクトホール６０を経由してソース電極６１に流れ込む。この逆電流Ｉｒの電流経路での抵抗Ｒｐ（図７（ｂ）参照）によって、ｐウェル領域６３の、ゲートパッド電極６２中央直下の部分の電位が上昇する。
　このようにボディダイオード６５に流れる逆電流Ｉｒによってｐウェル領域６３の、ゲートパッド電極６２中央直下の部分の電位が上昇するが、ｐウェル領域６３は、ゲートパッド電極６２直下全域に亘って一つの領域として形成される。そのため、ゲートパッド電極６２の直下に形成されるボディダイオード６５のｐｎ接合６５ａの表面積は広く、過剰な正孔６７がｐコンタクト領域５４からソース電極６１へ流れ込む電流経路の抵抗Ｒｐは小さい。従って、ｐウェル領域６３の、ゲートパッド電極６２中央直下の部分の電位上昇は小さい。
　しかしながら、ｐウェル領域６３およびｐ高濃度領域６４はゲートパッド電極６２直下全域に一つの領域として配置されるので、ｐウェル領域６３およびｐ高濃度領域６４の不純物濃度がそれぞれの面内でばらついている場合、部分的に抵抗の低い箇所が生じる。この抵抗の低い箇所に周囲から電流（正孔６７）が流れ込み、当該抵抗の低い箇所に連結するｐチャネル領域５２に流れ込む。そのため、ｐウェル領域６３およびｐ高濃度領域６４の電位が上昇して、ｐウェル領域６３とポリシリコンゲート電極５６とに挟まれたゲート酸化膜５５に大きな電圧が印加され、ゲート酸化膜５５が絶縁破壊を起こす虞がある。
　プレーナゲート型ＭＯＳＦＥＴ５００をスイッチとして用いる場合、ボディダイオード６５は還流ダイオード（ＦＷＤ：Ｆｒｅｅ　Ｗｈｅｅｌｉｎｇ　Ｄｉｏｄｅ）として機能する。図１０は、誘導負荷Ｍを接続したインバータ回路の動作を示す説明図である。図１０には、インバータ回路の動作にインバータ回路に流れる還流電流Ｉｏを示す。スイッチＭ１，Ｍ２を直列接続したハーフブリッジ回路を端子Ｐ，Ｎ間に並列に接続した三相出力のインバータ回路を例に説明する。スイッチＭ１，Ｍ２として、例えば上述したプレーナゲート型ＭＯＳＦＥＴ５００が用いられる。各ハーフブリッジ回路のスイッチＭ１，Ｍ２間には、誘導負荷Ｍが接続される。各スイッチＭ１，Ｍ２にはそれぞれ還流ダイオードＦＷＤが並列に接続される。
　図１０に示すように、誘導負荷Ｍおよび還流ダイオードＦＷＤに還流電流Ｉｏが流れている状態でスイッチＭ１をオンすると、スイッチＭ１がオンしてスイッチＭ１からスイッチＭ２へ向って電流ＩＭ１が流れる。この電流ＩＭ１は、還流ダイオードＦＷＤおよびボディダイオード６５にすでに流れている還流電流Ｉｏを打ち消すように流れて還流ダイオードＦＷＤおよびボディダイオード６５をオフ状態にする。図１０において、スイッチＭ１は上アームのＭＯＳＦＥＴ、スイッチＭ２は下アームのＭＯＳＦＥＴ、電流ＩＭ１はスイッチＭ１の電流、端子Ｐはインバータ回路の正極端子、端子Ｎはインバータ回路の負極端子である。図９（ａ）に示す順電流Ｉｆは、図１０の誘導負荷Ｍが接続したインバータ回路の動作において誘導負荷Ｍおよび還流ダイオードＦＷＤに流れる還流電流Ｉｏの一部でボディダイオード６５に流れる順電流Ｉｆである。
　次に、従来のＭＯＳ型半導体装置の別の一例として、ドリフト層を、不純物濃度を高めたｎ型領域とｐ型領域とを交互に繰り返し配置した並列ｐｎ層とした超接合（ＳＪ：Ｓｕｐｅｒ　Ｊｕｎｃｔｉｏｎ）構造のＭＯＳＦＥＴ（以下、超接合型ＭＯＳＦＥＴとする）について説明する。図１１は、従来の超接合型ＭＯＳＦＥＴ６００の構成を示す平面図である。図１２は、図１１（ｂ）の切断線Ｘ１－Ｘ１、切断線Ｘ２－Ｘ２および切断線Ｘ３－Ｘ３における断面構造を示す断面図である。図１１（ａ）には半導体基板（以下、超接合半導体基板（半導体チップ）とする）７１のおもて面に配置されたソース電極８４、ゲートパッド電極８５およびゲートランナー８５ａの平面レイアウトを示し、ｎ型領域（ｎカラム）とｐ型領域（ｐカラム）とを交互に繰り返し配置した並列ｐｎ層（ｐｎ並列カラム）７４を破線で示す。図１１（ｂ）には、図１１（ａ）の矩形枠Ｂで囲む部分を拡大して示す。図１１（ｂ）では、超接合半導体基板７１のおもて面に配置されたゲート酸化膜７７、ポリシリコンゲート電極７８および層間絶縁膜８２を図示省略し、コンタクトホール８３、ソース電極８４およびゲートパッド電極８５を破線で示す。
　図１２（ａ）には、図１１（ｂ）の切断線Ｘ１－Ｘ１における断面構造を示す。図１２（ｂ）には、図１１（ｂ）の切断線Ｘ２－Ｘ２における断面構造を示す。図１２（ｃ）には図１１（ｂ）の切断線Ｘ３－Ｘ３における断面構造を示す。図１１（ａ）に示すように、超接合型ＭＯＳＦＥＴ６００は、超接合半導体基板７１のおもて面にゲートパッド電極８５およびソース電極８４を備える。ゲートパッド電極８５には、ソース電極８４の周囲を取り囲むように配置されたゲートランナー８５ａが接続される。ゲートパッド電極８５、ソース電極８４、ゲートランナー８５ａおよび耐圧終端構造部の平面レイアウトは、図７（ａ）に示すプレーナゲート型ＭＯＳＦＥＴ５００のゲートパッド電極６２、ソース電極６１、ゲートランナー６２ａおよび耐圧終端構造部と同様である。
　図１２（ａ）には、図１１（ｂ）のゲートパッド電極８５の、ソース電極８４に対向しない１辺と直交する方向（図面横方向）にゲートパッド電極８５を切断する切断線Ｘ１－Ｘ１における断面構造を示す。図１２（ａ）に示すように、ゲートパッド電極８５の直下（ｐｎ並列カラム７４側）において、第１ｎ層７１ａ上（後述するｎドレイン領域８０側に対して反対側の表面上）には、ｐカラム７２とｎカラム７３とを交互に繰り返し配置したｐｎ並列カラム７４が配置される。ｐｎ並列カラム７４上には、第２ｎ層７１ｂが配置される。第２ｎ層７１ｂの内部には、深さ方向にｐｎ並列カラム７４の各ｐカラム７２それぞれに対向する位置に、第２ｎ層７１ｂを貫通してｐｎ並列カラム７４のｐカラム７２に達するｐウェル領域８６が配置される。ｐウェル領域８６は、ゲートパッド電極８５直下における耐圧を維持する機能を有する。
　ｐウェル領域８６の内部には、基板おもて面側の表面層に、ｐ高濃度領域８７が選択的に配置される。ポリシリコンゲート電極７８は、隣り合うｐウェル領域８６の間に亘るようにゲート酸化膜７７を介して配置される。ポリシリコンゲート電極７８の表面上には、ポリシリコンゲート電極７８間に露出するｐウェル領域８６およびｐ高濃度領域８７の表面に亘って、層間絶縁膜８２が配置される。層間絶縁膜８２の表面上には、ゲートパッド電極８５が配置される。ポリシリコンゲート電極７８は、図示省略する配線によってゲートパッド電極８５と電気的に接続される。第１ｎ層７１ａの、ｐｎ並列カラム７４側に対して反対側の表面に、ｎドレイン領域８０が配置される。超接合半導体基板７１は、ドレイン側からｎドレイン領域８０、第１ｎ層７１ａ、ｐｎ並列カラム７４および第２ｎ層７１ｂを順に積層してなる。ｎドレイン領域８０に接続するドレイン電極８１が配置される。
　ｐウェル領域８６およびｐカラム７２のｐ領域と、第２ｎ層７１ｂ、ｎカラム７３および第１ｎ層７１ａのｎ領域との界面（太線で示した箇所）にｐｎ接合９３が形成される。ボディダイオード９１は、ｐ高濃度領域８７、ｐウェル領域８６、ｐカラム７２、第１ｎ層７１ａ、およびｎドレイン領域８０で構成される。
　図１２（ｂ）は、図１１（ｂ）のゲートパッド電極８５とソース電極８４との間の部分を切断線Ｘ１－Ｘ１に平行に切断する切断線Ｘ２－Ｘ２における断面構造を示す。図１１（ｂ）のゲートパッド電極８５とソース電極８４との間の部分とは、ゲートパッド電極８５の外周を示す破線と、ソース電極８４の外周を示す破線とに挟まれた部分である。図１２（ｂ）に示すように、ゲートパッド電極８５とソース電極８４との間の部分の直下において、第１ｎ層７１ａ上には、ゲートパッド電極８５の直下と同様に、ｐｎ並列カラム７４および第２ｎ層７１ｂが順に配置される。第２ｎ層７１ｂの内部には、深さ方向にｐｎ並列カラム７４の各ｐカラム７２それぞれに対向する位置に、第２ｎ層７１ｂを貫通してｐｎ並列カラム７４のｐカラム７２に達する延伸箇所７５ａが配置される。
　延伸箇所７５ａの内部には、基板おもて面側の表面層に、延伸箇所７９ａが選択的に配置される。延伸箇所７５ａとは、ソース電極８４の直下に配置された後述するｐチャネル領域７５の、ゲートパッド電極８５側に延在する部分である。延伸箇所７９ａとは、ソース電極８４の直下に配置された後述するｐコンタクト領域７９の、ゲートパッド電極８５側に延在する部分である。ポリシリコンゲート電極７８は、隣り合う延伸箇所７５ａの間に亘るようにゲート酸化膜７７を介して配置される。ポリシリコンゲート電極７８の表面には、ポリシリコンゲート電極７８間に露出するｐチャネル領域７５の延伸箇所７５ａおよびｐコンタクト領域７９の延伸箇所７９ａの表面に亘って、層間絶縁膜８２が配置される。第１ｎ層７１ａの、ｐｎ並列カラム７４側に対して反対側には、ゲートパッド電極８５の直下と同様に、ｎドレイン領域８０およびドレイン電極８１が配置される。
　ｐチャネル領域７５の延伸箇所７５ａおよびｐカラム７２のｐ領域と、第２ｎ層７１ｂ、ｎカラム７３および第１ｎ層７１ａのｎ領域との界面（太線で示した箇所）にｐｎ接合９３が形成される。ボディダイオード９１は、ｐコンタクト領域７９の延伸箇所７９ａ、ｐチャネル領域７５の延伸箇所７５ａ、ｐカラム７２、第１ｎ層７１ａ、およびｎドレイン領域８０で構成される。
　図１２（ｃ）には、図１１（ｂ）のソース電極８４の、チップ外周側の部分を切断線Ｘ１－Ｘ１に平行に切断する切断線Ｘ３－Ｘ３における断面構造を示す。図１２（ｃ）に示すように、ソース電極８４の直下において、第１ｎ層７１ａ上には、ゲートパッド電極８５の直下と同様に、ｐｎ並列カラム７４および第２ｎ層７１ｂが順に配置される。第２ｎ層７１ｂの内部には、深さ方向にｐｎ並列カラム７４の各ｐカラム７２それぞれに対向する位置に、第２ｎ層７１ｂを貫通してｐｎ並列カラム７４のｐカラム７２に達するｐチャネル領域７５が配置される。ｐチャネル領域７５の内部には、基板おもて面側の表面層に、ｎソース領域７６およびｐコンタクト領域７９がそれぞれ選択的に形成される。ｐコンタクト領域７９は、ｎソース領域７６に接するように、且つｎソース領域７６よりもｐチャネル領域７５の中央側に配置される。
　隣り合うｐチャネル領域７５に配置されたｎソース領域７６間に亘って、ｐチャネル領域７５の、ｎソース領域７６と第２ｎ層７１ｂとに挟まれた部分の表面上に、ゲート酸化膜７７を介してポリシリコンゲート電極７８が配置される。ポリシリコンゲート電極７８の表面上には、層間絶縁膜８２が配置される。層間絶縁膜８２の表面上には、ソース電極８４が配置される。層間絶縁膜８２にはコンタクトホール８３が形成されており、コンタクトホール８３を介してｐコンタクト領域７９およびｎソース領域７６がソース電極８４に電気的に接続される。第１ｎ層７１ａの、ｐｎ並列カラム７４側に対して反対側には、ゲートパッド電極８５の直下と同様に、ｎドレイン領域８０およびドレイン電極８１が配置される。
　ｐチャネル領域７５およびｐカラム７２のｐ領域と、第２ｎ層７１ｂ、ｎカラム７３および第１ｎ層７１ａのｎ領域との界面（太線で示した箇所）にｐｎ接合９２が形成される。ボディダイオード９１は、ｐコンタクト領域７９、ｐチャネル領域７５、ｐカラム７２、第１ｎ層７１ａ、およびｎドレイン領域８０で構成される。
　ゲートパッド電極８５の直下に配置されるｐｎ並列カラム７４、ゲートパッド電極８５とソース電極８４との間の部分の直下に配置されるｐｎ並列カラム７４、およびソース電極８４直下に配置されるｐｎ並列カラム７４は一体的に形成される。ｐｎ並列カラム７４の平面形状はストライプ状であり、不純物濃度、形状、および寸法も同一で、同時に形成される。すなわち、図１１（ａ）に示すように、ｐカラム７２とｎカラム７３とを交互に繰り返し配置したストライプ状の平面レイアウトでｐｎ並列カラム７４が配置される。
　また、図１１（ｂ）に示すように、ｐチャネル領域７５、ｎソース領域７６およびｐコンタクト領域７９の平面レイアウトは、図７（ｂ）に示すプレーナゲート型ＭＯＳＦＥＴ５００のｐチャネル領域５２、ｎソース領域５３およびｐコンタクト領域５４と同様である。ゲートパッド電極８５直下のｐウェル領域８６とソース電極８４直下のｐチャネル領域７５とは、互いにｐチャネル領域７５の延伸箇所７５ａを介して連結される。ｐウェル領域８６は、ｐチャネル領域７５に平行なストライプ状の平面レイアウトで配置され、その不純物濃度、形状および寸法はｐチャネル領域７５と同一であり、ｐチャネル領域７５と同時に形成される。また、ゲートパッド電極８５直下のｐ高濃度領域８７とソース電極８４直下のｐコンタクト領域７９とは、互いにｐコンタクト領域７９の延伸箇所７９ａを介して連結される。ｐ高濃度領域８７は、ｐコンタクト領域７９に平行なストライプ状の平面レイアウトで配置され、その不純物濃度、形状および寸法はｐコンタクト領域７９と同一であり、ｐコンタクト領域７９と同時に形成される。
　このように超接合型ＭＯＳＦＥＴ６００では、チップ面内の耐圧均一化を図るために、ゲートパッド電極８５直下にも、ソース電極８４直下と同様に、ｐｎ並列カラム７４が形成される。ソース電極８４直下のｐチャネル領域７５に連結されるゲートパッド電極８５直下のｐウェル領域８６は、ｐチャネル領域７５と異なる形状であっても、チップ面内の耐圧にはほとんど影響がない。
　また、超接合型ＭＯＳＦＥＴ６００は、図７に示したプレーナゲート型ＭＯＳＦＥＴ５００と異なり、ゲートパッド電極８５直下全域に一つのｐ領域を配置せずに、ｐウェル領域８６およびｐ高濃度領域８７をそれぞれストライプ状の平面レイアウトで配置している。このため、ストライプを構成する直線状の各ｐウェル領域８６および各ｐ高濃度領域８７の表面積は、それぞれ、図７のプレーナゲート型ＭＯＳＦＥＴ５００のゲートパッド電極６２直下のｐウェル領域６３およびｐ高濃度領域６４の表面積より小さい。したがって、ｐウェル領域８６およびｐ高濃度領域８７の不純物濃度がばらついて部分的に抵抗の低い箇所が生じ、この抵抗の低い箇所に周囲から電流（後述する逆電流Ｉｒとしての正孔６７）が流れ込んだとしても、ｐウェル領域８６およびｐ高濃度領域８７の電位の上昇が抑えられる。このため、ｐウェル領域８６とポリシリコンゲート電極７８とに挟まれたゲート酸化膜７７に印加される電圧が小さく、不純物濃度のばらつきによるゲート酸化膜７７の絶縁破壊が抑制される。
　また、この超接合型ＭＯＳＦＥＴ６００では、ゲートパッド電極８５直下のｐｎ接合９２（ボディダイオード９１）の面積はプレーナゲート型ＭＯＳＦＥＴ５００のゲートパッド電極６２直下のｐｎ接合６５ａ（ボディダイオード６５）の面積に比べると大きくなる。そのために、ボディダイオード９１の逆回復過程において、ゲートパッド電極８５直下のｐウェル領域８６およびｐ高濃度領域８７を経由してｐチャネル領域７５およびｐコンタクト領域７９に流れ込む正孔６７の量は、プレーナゲート型ＭＯＳＦＥＴ５００に比べて大きくなる。しかし、この正孔６７は各ｐウェル領域８６および各ｐ高濃度領域８７に比較的均等に分散して流れ、抵抗の低い特定のｐウェル領域８６およびｐ高濃度領域８７に集中して流れることはない。
　しかしながら、超接合型ＭＯＳＦＥＴ６００のｐウェル領域８６およびｐ高濃度領域８７はストライプ状に配置されるため、電流（正孔６７）の電流経路の抵抗Ｒは大きくなる（図１１（ｂ）参照）。そのため、超接合型ＭＯＳＦＥＴ６００のｐウェル領域８６の、ゲートパッド電極８５の中央直下の部分の電位上昇が大きくなり、ゲート酸化膜７７が絶縁破壊を起こす虞がある。
　超接合型ＭＯＳＦＥＴ６００のボディダイオード９１の逆回復過程における正孔６７の動きについて説明する。図１３は、図１２の超接合型ＭＯＳＦＥＴ６００のボディダイオード９１の逆回復動作を示す説明図である。図１３（ａ－１），１３（ａ－２）にはボディダイオード９１に順電流Ｉｆが流れた場合を示し、図１３（ｂ－１），１３（ｂ－２）にはボディダイオード９１に逆電流Ｉｒが流れた場合を示す。また、図１３（ａ－１），１３（ｂ－１）にはゲートパッド電極８５直下のキャリアの動きを示し、１３（ａ－２），１３（ｂ－２）にはソース電極８４直下のキャリアの動きを示す。
　図１３（ａ－１），１３（ａ－２）に示すように、超接合型ＭＯＳＦＥＴ６００のボディダイオード９１が順バイアスされて順電流Ｉｆが流れると、ｐカラム７２およびｎカラム７３には過剰な正孔６７および電子６８が蓄積される。一方、図１３（ｂ－１），１３（ｂ－２）に示すように、ボディダイオード９１が逆回復過程に移行すると、逆電流Ｉｒとして、過剰な正孔６７はｐウェル領域８６およびｐチャネル領域７５へ流れ込み、過剰な電子６８はｎドレイン領域８０に流れ込む。ｐウェル領域８６およびｐ高濃度領域８７に流れる正孔６７は、ｐチャネル領域７５およびｐコンタクト領域７９を経由してソース電極８４に流れ込み、ｐチャネル領域７５に流れ込んだ正孔６７はコンタクトホール８３を経由してソース電極８４に流れ込む。
　下記特許文献１には、トレンチ構造のＭＯＳＦＥＴが形成された素子領域、導電領域および外周領域を有し、素子領域外周端が導電領域近傍に外向きの凸の角部を有することで素子耐圧を確保しつつ逆回復時の破壊耐量を向上させた装置が開示されている。
　下記特許文献２には、ゲートパッド電極直下のｐウェル領域の表面にｐ型の不純物を高濃度に添加したｐコンタクト領域を設けることでゲート絶縁膜の絶縁破壊を防止した装置が提案されている。
　下記特許文献３には、追加のイオン注入により表層部のｐ型不純物濃度を高めて、ゲートパッド電極下部のｐウェル領域の導電性を高めることでゲート絶縁膜の絶縁破壊を防止した装置が提案されている。
　下記特許文献４には、ゲートパッド電極直下からソース電極直下に亘って設けられたｐウェル領域の、ソース電極直下の部分にトレンチを形成し、このトレンチにタングステン層を充填して、このタングステン層とソース電極とを接続することでゲート絶縁膜の絶縁破壊を防止した装置が提案されている。
　すなわち、下記特許文献２～４では、ゲートパッド電極の周囲に配置されるソース電極の端部にゲートパッド電極直下に配置されるｐウェル領域を電気的に接続させ、ボディダイオードが逆回復するときにｐウェル領域に流れ込んだ過剰の正孔を引き抜くことで、ゲートパッド電極直下のゲート絶縁膜の絶縁破壊を防止している。
特開２０１２－１６４８７９号公報 特許第４９６２６６５号公報 特許第４９６２６６４号公報 特開平５－３４３６９２号公報
　図１３に示す超接合型ＭＯＳＦＥＴ６００のボディダイオード９１の逆回復過程では、ゲートパッド電極８５直下のｐウェル領域８６を流れる電流（正孔６７）と、この電流が流れる電流経路の抵抗との積で算出される大きさの電圧が発生する。このボディダイオード９１の逆回復過程で発生する電圧は、ソース電極８４の電位を基準にした場合、ｐウェル領域８６の、ゲートパッド電極８５中央直下の部分でもっとも高くなる。また、ボディダイオード９１の逆回復過程で発生する電圧は、ゲートパッド電極８５直下に配置された隣り合うｐウェル領域８６の間に挟まれた部分の表面上のゲート酸化膜７７と、このゲート酸化膜７７上に配置されたポリシリコンゲート電極７８とに印加される。さらに、ゲート酸化膜７７には、ボディダイオード９１の逆回復過程で発生する電圧に加えて、ポリシリコンゲート電極７８に印加される負のゲート電圧（例えば、－１０Ｖ程度）が加わるため、高い電圧が印加される。
　このようにゲート酸化膜７７に高い電圧が印加されることによってゲート酸化膜７７内部での電界がゲート酸化膜７７の絶縁破壊強度を超えた場合、ゲート酸化膜７７は絶縁破壊を起こす。図１４は、図１３の従来の超接合型ＭＯＳＦＥＴ６００のボディダイオード９１の逆回復時におけるゲート酸化膜７７の絶縁破壊箇所を示す説明図である。上述したようにボディダイオード９１の逆回復過程で発生する電圧はｐウェル領域８６の、ゲートパッド電極８５中央直下の部分でもっとも高くなるため、図１４に示すように、ゲート酸化膜７７の絶縁破壊箇所はゲートパッド電極８５の中央直下の部分となる。ゲート酸化膜７７が絶縁破壊を起こすと、ポリシリコンゲート電極７８とｐウェル領域８６とが短絡し、超接合型ＭＯＳＦＥＴ６００のゲートとソースとが短絡状態になるため、超接合型ＭＯＳＦＥＴ６００は動作不全に陥る。
　この発明は、上述した従来技術による問題点を解消するため、ボディダイオードの逆回復過程で発生するゲート絶縁膜の絶縁破壊を防止することができる半導体装置を提供することを目的とする。
　上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１の第１導電型半導体層の第１主面上に、前記第１の第１導電型半導体層の第１主面に水平な方向に延びるストライプ状の平面形状に、第１導電型カラムと第２導電型カラムとを交互に繰り返し配置してなるｐｎ並列カラムが配置される。前記ｐｎ並列カラムの、前記第１の第１導電型半導体層側に対して反対側の表面に、第２の第１導電型半導体層が配置される。前記第２の第１導電型半導体層の内部に、前記第１の第１導電型半導体層の第１主面に水平な方向に延びるストライプ状の平面形状で第２導電型チャネル領域が配置される。前記第２導電型チャネル領域は、前記第２の第１導電型半導体層を深さ方向に貫通して前記第２導電型カラムに接する。前記第２の第１導電型半導体層の内部に、前記第２導電型チャネル領域がストライプ状に延びる第１方向に平行なストライプ状の平面形状で、第２導電型ウェル領域が配置される。前記第２導電型ウェル領域は、前記第２の第１導電型半導体層を深さ方向に貫通して前記第２導電型カラムに接する。前記第２導電型ウェル領域の前記第１方向の一方の端部は、前記第２導電型チャネル領域の前記第１方向の一方の端部に連結される。前記第２導電型チャネル領域の内部に、第１導電型ソース領域が配置される。前記第２導電型チャネル領域の内部の、前記第１導電型ソース領域よりも内側に、前記第１方向に延びる直線状の平面形状で第２導電型コンタクト領域が配置される。前記第２導電型コンタクト領域は、前記第１導電型ソース領域に接する。前記第２導電型ウェル領域の内部に、前記第１方向に延びる直線状の平面形状で、第２導電型高濃度領域が配置される。前記第２導電型高濃度領域の前記第１方向の一方の端部は、前記第２導電型コンタクト領域の前記第１方向の一方の端部に連結される。前記第２導電型チャネル領域の、前記第１導電型ソース領域と前記第２の第１導電型半導体層とに挟まれた部分の表面上に、前記第２の第１導電型半導体層上に亘って、ゲート絶縁膜を介して第１のゲート電極が配置される。前記第１のゲート電極の表面に、層間絶縁膜が配置される。前記層間絶縁膜上に、ソース電極が配置される。前記ソース電極は、前記層間絶縁膜のコンタクトホールを介して前記第２導電型チャネル領域および前記第１導電型ソース領域に接続される。前記層間絶縁膜上の、前記層間絶縁膜を挟んで前記第２導電型ウェル領域および前記第２導電型高濃度領域に対向する位置に、前記ソース電極と離間してゲートパッド電極が配置される。前記ゲートパッド電極は、前記第１のゲート電極に電気的に接続される。前記第１の第１導電型半導体層の第２主面上に、第１導電型ドレイン領域が配置される。ドレイン電極は、前記第１導電型ドレイン領域に接続される。前記第２導電型ウェル領域の、前記第１方向と直交する第２方向の幅は、前記第２導電型チャネル領域の前記第２方向の幅より広い。
　また、この発明にかかる半導体装置は、上述した発明において、さらに次の特徴を有する。前記第２導電型ウェル領域および前記第２の第１導電型半導体層の、隣り合う前記第２導電型高濃度領域の間に挟まれた部分の表面上に、前記ゲート絶縁膜を介して第２のゲート電極が配置される。前記第２のゲート電極の表面に、前記層間絶縁膜が配置される。
　また、この発明にかかる半導体装置は、上述した発明において、さらに次の特徴を有する。前記ソース電極と前記ゲートパッド電極との間に、第１の第２導電型延伸領域および第２の第２導電型延伸領域が配置される。前記第１の第２導電型延伸領域は、前記第２導電型チャネル領域を前記第１方向に延在させた部分からなり、前記第２の第１導電型半導体層を深さ方向に貫通して前記第２導電型カラムに接する。前記第１の第２導電型延伸領域は、前記第２導電型ウェル領域の前記第１方向の一方の端部に接して前記第２導電型チャネル領域と前記第２導電型ウェル領域とを連結する。前記第２の第２導電型延伸領域は、前記第１の第２導電型延伸領域の内部に、前記第２導電型コンタクト領域を前記第１方向に延在させた部分を配置させてなる。前記第２の第２導電型延伸領域は、前記第２導電型高濃度領域の前記第１方向の一方の端部に接して前記第２導電型コンタクト領域と前記第２導電型高濃度領域とを連結する。前記第１の第２導電型延伸領域および前記第２の第１導電型半導体層の、隣り合う前記第２の第２導電型延伸領域の間に挟まれた部分の表面上に、前記ゲート絶縁膜を介して第３のゲート電極が配置される。前記第３のゲート電極の表面に、前記層間絶縁膜が配置される。前記第３のゲート電極は、前記第１のゲート電極と前記第２のゲート電極とを連結する。
　また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型ドリフト層の第１主面の表面層に、前記第１導電型ドリフト層の第１主面に水平な方向に延びるストライプ状の平面形状で第２導電型チャネル領域が配置される。前記第１導電型ドリフト層の第１主面の表面層に、前記第２導電型チャネル領域がストライプ状に延びる第１方向に平行なストライプ状の平面形状で第２導電型ウェル領域が配置される。前記第２導電型ウェル領域の前記第１方向の一方の端部は、前記第２導電型チャネル領域の前記第１方向の一方の端部に連結される。前記第２導電型チャネル領域の内部に、第１導電型ソース領域が配置される。前記第２導電型チャネル領域の内部の、前記第１導電型ソース領域よりも内側に、前記第１方向に延びる直線状の平面形状で第２導電型コンタクト領域が配置される。前記第２導電型コンタクト領域は、前記第１導電型ソース領域に接する。前記第２導電型ウェル領域の内部に、前記第１方向に延びる直線状の平面形状で第２導電型高濃度領域が配置される。前記第２導電型高濃度領域の前記第１方向の一方の端部は、前記第２導電型コンタクト領域の前記第１方向の一方の端部に連結される。前記第２導電型チャネル領域の、前記第１導電型ソース領域と前記第１導電型ドリフト層とに挟まれた部分の表面上に、ゲート絶縁膜を介して第１のゲート電極が配置される。前記第１のゲート電極の表面に、層間絶縁膜が配置される。前記層間絶縁膜上に、ソース電極が配置される。前記ソース電極は、前記層間絶縁膜のコンタクトホールを介して前記第２導電型チャネル領域および前記第１導電型ソース領域に接続される。前記層間絶縁膜上の、前記層間絶縁膜を挟んで前記第２導電型ウェル領域および前記第２導電型高濃度領域に対向する位置に前記ソース電極と離間してゲートパッド電極が配置される。前記ゲートパッド電極は、前記第１のゲート電極に電気的に接続される。前記第１導電型ドリフト層の第２主面上に、第１導電型ドレイン領域が配置される。ドレイン電極は、前記第１導電型ドレイン領域に接続される。前記第２導電型ウェル領域の、前記第１方向と直交する第２方向の幅は、前記第２導電型チャネル領域の前記第２方向の幅より広い。
　また、この発明にかかる半導体装置は、上述した発明において、さらに次の特徴を有する。前記第２導電型ウェル領域および前記第１導電型ドリフト層の、隣り合う前記第２導電型高濃度領域の間に挟まれた部分の表面上に、前記ゲート絶縁膜を介して第２のゲート電極が配置される。前記第２のゲート電極の表面に前記層間絶縁膜が配置される。
　また、この発明にかかる半導体装置は、上述した発明において、さらに次の特徴を有する。前記ソース電極と前記ゲートパッド電極との間に、第１の第２導電型延伸領域および第２の第２導電型延伸領域が配置される。前記第１の第２導電型延伸領域は、前記第２導電型チャネル領域を前記第１方向に延在させた部分からなる。前記第１の第２導電型延伸領域は、前記第２導電型ウェル領域の前記第１方向の一方の端部に接して前記第２導電型チャネル領域と前記第２導電型ウェル領域を連結する。前記第２の第２導電型延伸領域は、前記第１の第２導電型延伸領域の内部に、前記第２導電型コンタクト領域を前記第１方向に延在させた部分を配置させてなる。前記第２の第２導電型延伸領域は、前記第２導電型高濃度領域の前記第１方向の一方の端部に接して前記第２導電型コンタクト領域と第２導電型高濃度領域とを連結する。前記第１の第２導電型延伸領域および前記第１導電型ドリフト層の、隣り合う前記第２の第２導電型延伸領域の間に挟まれた部分の表面上に、前記ゲート絶縁膜を介して第３のゲート電極が配置される。前記第３のゲート電極の表面に、前記層間絶縁膜が配置される。前記第３のゲート電極は、前記第１のゲート電極と前記第２のゲート電極とを連結する。
　また、この発明にかかる半導体装置は、上述した発明において、前記第２導電型高濃度領域の前記第２方向の幅は、前記第２導電型コンタクト領域の前記第２方向の幅より広いことを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第２のゲート電極の前記第２方向の幅は、前記第１のゲート電極の前記第２方向の幅より狭いことを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記層間絶縁膜を挟んで前記ゲートパッド電極と対向する部分全体に前記第２のゲート電極が配置されていることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第２のゲート電極は、前記第１のゲート電極と電気的に絶縁されていることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記ｐｎ並列カラムは、前記第１方向に平行なストライプ状の平面形状で、前記第１導電型カラムと前記第２導電型カラムとが繰り返し交互に配置されてなることを特徴とする。
　上述した発明によれば、ボディダイオードの逆回復過程に、第２導電型ウェル領域の、もっとも電圧が高くなるゲートパッド電極中央直下の部分に印加される電圧を小さくすることができる。これにより、ゲートパッド電極直下のゲート絶縁膜に印加される電圧を小さくすることができる。
　この発明にかかる半導体装置によれば、ボディダイオードの逆回復過程で発生するゲート絶縁膜の破壊を防止することができるという効果を奏する。
図１は、本発明の実施の形態１にかかる半導体装置１００の構成を示す平面図である。 図２は、図１（ｂ）の切断線Ｘ１－Ｘ１、切断線Ｘ２－Ｘ２および切断線Ｘ３－Ｘ３における断面構造を示す断面図である。 図３は、ボディダイオード２１の逆回復過程でのゲートパッド電極１５中央直下の電圧Ｖｏおよびゲートパッド電極１５直下の電流Ｉの時間経過に対する波形をシミュレーションした結果を示す特性図である。 図４は、本発明の実施の形態２にかかる半導体装置２００の構成を示す断面図である。 図５は、本発明の実施の形態３にかかる半導体装置３００の構成を示す断面図である。 図６は、本発明の実施の形態４にかかる半導体装置４００の構成を示す断面図である。 図７は、従来のプレーナゲート型ＭＯＳＦＥＴ５００の構成を示す平面図である。 図８は、図７（ｂ）の切断線Ｘ１－Ｘ１、切断線Ｘ２－Ｘ２および切断線Ｘ３－Ｘ３における断面構造を示す断面図である。 図９は、図８のプレーナゲート型ＭＯＳＦＥＴ５００のボディダイオード６５の逆回復動作を示す説明図である。 図１０は、誘導負荷Ｍを接続したインバータ回路の動作を示す説明図である。 図１１は、従来の超接合型ＭＯＳＦＥＴ６００の構成を示す平面図である。 図１２は、図１１（ｂ）の切断線Ｘ１－Ｘ１、切断線Ｘ２－Ｘ２および切断線Ｘ３－Ｘ３における断面構造を示す断面図である。 図１３は、図１２の超接合型ＭＯＳＦＥＴ６００のボディダイオード９１の逆回復動作を示す説明図である。 図１４は、図１３の従来の超接合型ＭＯＳＦＥＴ６００のボディダイオード９１の逆回復時におけるゲート酸化膜７７の絶縁破壊箇所を示す説明図である。
　以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。以下の各実施の形態では、超接合型ＭＯＳＦＥＴを例に説明するが、ＭＯＳＦＥＴに限定されるものではなく、例えば、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）などにも適用することができる。
実施の形態１．
　実施の形態１にかかる半導体装置について説明する。図１は、本発明の実施の形態１にかかる半導体装置１００の構成を示す平面図である。図２は、図１（ｂ）の切断線Ｘ１－Ｘ１、切断線Ｘ２－Ｘ２および切断線Ｘ３－Ｘ３における断面構造を示す断面図である。図１（ａ）には超接合半導体基板（半導体チップ）１のおもて面に配置されたソース電極１４、ゲートパッド電極１５およびゲートランナー１５ａの平面レイアウトを示し、ｎ型領域（ｎカラム）とｐ型領域（ｐカラム）とを交互に繰り返し配置した並列ｐｎ層（ｐｎ並列カラム）４を破線で示す。
　図１（ｂ）には、図１（ａ）の矩形枠Ａで囲む部分を拡大して示す。図１（ｂ）では、超接合半導体基板１のおもて面に配置されたゲート酸化膜（ゲート絶縁膜）７、ポリシリコンゲート電極８および層間絶縁膜１２を図示省略し、コンタクトホール１３、ソース電極１４およびゲートパッド電極１５を破線で示す。図２（ａ）には、図１（ｂ）の切断線Ｘ１－Ｘ１における断面構造を示す。図２（ｂ）には、図１（ｂ）の切断線Ｘ２－Ｘ２における断面構造を示す。図２（ｃ）には、図１（ｂ）の切断線Ｘ３－Ｘ３における断面構造を示す。ここでは、実施の形態１にかかる半導体装置１００として、超接合型ＭＯＳＦＥＴ１０１を例に挙げた。
　図１（ａ）に示すように、超接合型ＭＯＳＦＥＴ１０１は、超接合半導体基板１のおもて面に、金属（例えばＡｌ（アルミニウム）－Ｓｉ（シリコン）など）で形成されたゲートパッド電極１５と、金属（例えばＡｌ－Ｓｉなど）で形成されたソース電極１４と、を備える。ゲートパッド電極１５は、例えば、活性領域の、チップ外周側に配置される。ソース電極１４は、活性領域の、ゲートパッド電極１５が配置された部分を除くほぼ全面に配置され、例えば略矩形状のゲートパッド電極１５の３辺を囲む。ゲートパッド電極１５には、ソース電極１４の周囲を取り囲むように配置されたゲートランナー１５ａが接続される。超接合型ＭＯＳＦＥＴ１０１の最外周（チップ最外周）には、耐圧終端構造部が配置される。
　図１（ｂ）に示すように、超接合半導体基板１には、ソース電極１４の直下からゲートパッド電極１５の直下に亘って、ｐカラム２とｎカラム３とを交互に繰り返し配置したｐｎ並列カラム４が配置される。ｐカラム２とｎカラム３とは、ストライプ状の平面レイアウトで配置される。ソース電極１４の直下において、ｐｎ並列カラム４上には、ｐチャネル領域（第２導電型チャネル領域）５が配置される。複数のｐチャネル領域５は、例えばｐｎ並列カラム４がストライプ状に延びる方向に平行なストライプ状の平面レイアウトで配置される。ｐチャネル領域５の内部には、ｐチャネル領域５がストライプ状に延びる方向（以下、第１方向（長手方向）とする）に平行な直線状の平面レイアウトでｎソース領域６およびｐコンタクト領域９が配置される。
　ゲートパッド電極１５の直下において、ｐｎ並列カラム４上には、第１方向に平行なストライプ状の平面レイアウトでｐウェル領域（第２導電型ウェル領域）１６が配置される。ｐウェル領域１６の内部には、第１方向に平行な直線状の平面レイアウトでｐ高濃度領域（第２導電型高濃度領域）１７が配置される。ゲートパッド電極１５の直下のｐウェル領域１６およびｐ高濃度領域１７は、それぞれ延伸箇所（第１，２の第２導電型延伸領域）５ａ，９ａを介してソース電極１４の直下のｐチャネル領域５およびｐコンタクト領域９に連結（電気的に接続）される。すなわち、ｐウェル領域１６およびｐ高濃度領域１７は、それぞれｐチャネル領域５およびｐコンタクト領域９に連続するストライプ状の平面レイアウトで配置される。
　延伸箇所５ａとは、ｐチャネル領域５の、ゲートパッド電極１５側にかつ第１方向に平行に延在する部分である。延伸箇所９ａとは、ｐコンタクト領域９の、ゲートパッド電極１５側にかつ第１方向に平行に延在する部分である。ｐチャネル領域５およびｐコンタクト領域９の各延伸箇所５ａ，９ａは、ゲートパッド電極１５とソース電極１４との間の部分の直下に、第１方向に平行なストライプ状の平面レイアウトで配置される。図１（ｂ）においてゲートパッド電極１５とソース電極１４との間の部分とは、ゲートパッド電極１５の外周を示す破線と、ソース電極１４の外周を示す破線とに挟まれた部分である。
　図２（ａ）には、図１（ｂ）のゲートパッド電極１５の、ソース電極１４に対向しない１辺と直交する方向（図面横方向）にゲートパッド電極１５を切断する切断線Ｘ１－Ｘ１における断面構造を示す。図２（ａ）に示すように、ゲートパッド電極１５の直下（ｐｎ並列カラム４側）において、第１ｎ層（第１の第１導電型半導体層）１ａ上（後述するｎドレイン領域（第１導電型ドレイン領域）１０側に対して反対側の表面上）には、ドリフト層としてｐカラム（第２導電型カラム）２とｎカラム（第１導電型カラム）３とを交互に繰り返し配置したｐｎ並列カラム４が配置される。ｐｎ並列カラム４上には、第２ｎ層（第２の第１導電型半導体層）１ｂが配置される。第２ｎ層１ｂの内部には、深さ方向にｐｎ並列カラム４の各ｐカラム２それぞれに対向する位置に、第２ｎ層１ｂを貫通してｐｎ並列カラム４のｐカラム２に達するｐウェル領域１６が配置される。隣り合うｐウェル領域１６同士は、互いに接しないように離間して配置される。
　ｐウェル領域１６の内部には、基板おもて面側の表面層に、ｐウェル領域１６よりも不純物濃度の高いｐ高濃度領域１７が選択的に配置される。ｐウェル領域１６は、ゲートパッド電極１５の直下における耐圧を維持する機能を有する。ポリシリコンゲート電極（第２のゲート電極）８ａは、隣り合うｐウェル領域１６内に配置されたｐ高濃度領域１７の間に亘るようにゲート酸化膜７を介して配置される。ポリシリコンゲート電極８ａの表面上には、ポリシリコンゲート電極８ａ間に露出するｐウェル領域１６およびｐ高濃度領域１７の表面に亘って、層間絶縁膜１２が配置される。層間絶縁膜１２の表面上には、ゲートパッド電極１５が配置される。
　ポリシリコンゲート電極８ａは、図示省略する配線によってゲートパッド電極１５と電気的に接続される。第１ｎ層１ａの、ｐｎ並列カラム４側に対して反対側の表面層には、ｎドレイン領域１０が配置される。超接合半導体基板１は、ドレイン側からｎドレイン領域１０、第１ｎ層１ａ、ｐｎ並列カラム４および第２ｎ層１ｂを順に積層してなる。ｎドレイン領域１０に接続するドレイン電極１１が配置される。ｐウェル領域１６およびｐカラム２のｐ領域と、第２ｎ層１ｂ、ｎカラム３および第１ｎ層１ａのｎ領域との界面（太線で示した箇所）にｐｎ接合２３が形成される。ボディダイオード２１は、ｐ高濃度領域１７、ｐウェル領域１６、ｐカラム２、第１ｎ層１ａ、およびｎドレイン領域１０で構成される。
　図２（ｂ）は、図１（ｂ）のゲートパッド電極１５とソース電極１４との間の部分を切断線Ｘ１－Ｘ１に平行に切断する切断線Ｘ２－Ｘ２における断面構造を示す。図２（ｂ）に示すように、ゲートパッド電極１５とソース電極１４との間の部分の直下において、第１ｎ層１ａ上には、ゲートパッド電極１５の直下と同様に、ｐｎ並列カラム４および第２ｎ層１ｂが順に配置される。第２ｎ層１ｂの内部には、深さ方向にｐｎ並列カラム４のｐカラム２に対向する位置に、第２ｎ層１ｂを貫通してｐカラム２に達する延伸箇所５ａが配置される。延伸箇所５ａの内部には、基板おもて面側の表面層に、延伸箇所９ａが選択的に配置される。
　ポリシリコンゲート電極（第３のゲート電極）８ｂは、隣り合う延伸箇所５ａ内に配置された延伸箇所９ａの間に亘るようにゲート酸化膜７を介して配置される。ポリシリコンゲート電極８ｂの表面上には、ポリシリコンゲート電極８ｂ間に露出するｐチャネル領域５の延伸箇所５ａおよびｐコンタクト領域９の延伸箇所９ａの表面に亘って、層間絶縁膜１２が配置される。第１ｎ層１ａの、ｐｎ並列カラム４側に対して反対側には、ゲートパッド電極１５の直下と同様に、ｎドレイン領域１０およびドレイン電極１１が配置される。
　ゲートパッド電極１５とソース電極１４との間には、層間絶縁膜１２が露出される。すなわち、層間絶縁膜１２の、ポリシリコンゲート電極８ｂを覆う部分上には、ゲートパッド電極１５およびソース電極１４は形成されていない。ｐチャネル領域５の延伸箇所５ａおよびｐカラム２のｐ領域と、第２ｎ層１ｂ、ｎカラム３および第１ｎ層１ａのｎ領域との境界（太線で示した箇所）には、ｐｎ接合２２が形成される。ボディダイオード２１は、ｐコンタクト領域９の延伸箇所９ａ、ｐチャネル領域５の延伸箇所５ａ、ｐカラム２、第１ｎ層１ａ、およびｎドレイン領域１０で構成される。
　図２（ｃ）には、図１（ｂ）のソース電極１４の、チップ外周側の部分を切断線Ｘ１－Ｘ１に平行に切断する切断線Ｘ３－Ｘ３における断面構造を示す。図２（ｃ）に示すように、ソース電極１４の直下において、第１ｎ層１ａ上には、ゲートパッド電極１５の直下と同様に、ｐｎ並列カラム４および第２ｎ層１ｂが順に配置される。第２ｎ層１ｂの内部には、深さ方向にｐｎ並列カラム４のｐカラム２に対向する位置に、第２ｎ層１ｂを貫通してｐカラム２に達するｐチャネル領域５が配置される。ｐチャネル領域５の内部には、基板おもて面側の表面層に、ｎソース領域（第１導電型ソース領域）６およびｐコンタクト領域（第２導電型コンタクト領域）９がそれぞれ選択的に形成される。
　ｐコンタクト領域９は、ｎソース領域６よりもｐチャネル領域５の内側に、ｎソース領域６に接するように配置される。ｐコンタクト領域９の不純物濃度は、ｐチャネル領域５の不純物濃度よりも高い。隣り合うｐチャネル領域５に配置されたｎソース領域６の間に亘って、ｐチャネル領域５の、ｎソース領域６と第２ｎ層１ｂとに挟まれた部分の表面上に、ゲート酸化膜７を介してポリシリコンゲート電極（第１のゲート電極）８ｃが配置される。ポリシリコンゲート電極８ｃの表面上には、層間絶縁膜１２が配置される。層間絶縁膜１２の表面上には、ソース電極１４が配置される。層間絶縁膜１２にはコンタクトホール１３が形成されており、コンタクトホール１３を介してｐコンタクト領域９およびｎソース領域６がソース電極１４に電気的に接続される。
　第１ｎ層１ａの、ｐｎ並列カラム４側に対して反対側には、ゲートパッド電極１５の直下と同様に、ｎドレイン領域１０およびドレイン電極１１が配置される。ｐチャネル領域５およびｐカラム２のｐ領域と、第２ｎ層１ｂ、ｎカラム３および第１ｎ層１ａのｎ領域との界面（太線で示した箇所）にｐｎ接合２２が形成される。ボディダイオード２１は、ｐコンタクト領域９、ｐチャネル領域５、ｐカラム２、第１ｎ層１ａ、およびｎドレイン領域１０で構成される。
　ゲートパッド電極１５直下に配置されるｐｎ並列カラム４、ゲートパッド電極１５とソース電極１４との間の部分の直下に配置されるｐｎ並列カラム４、およびソース電極１４直下に配置されるｐｎ並列カラム４は一体的に形成される。ｐｎ並列カラム４の平面形状はストライプ状である。ｐチャネル領域５、ｐチャネル領域５の延伸箇所５ａ、ｐウェル領域１６の底面（ドレイン側の面）は、ｐｎ並列カラム４のｐカラム２に接している。すなわち、ｐカラム２上（ソース側の表面上）には、ｐカラム２がストライプ状に延びる方向に、ｐチャネル領域５、ｐチャネル領域５の延伸箇所５ａおよびｐウェル領域１６が順に連結された状態で配置される。ｐｎ並列カラム４は、例えば、エピタキシャル成長と選択的なイオン注入との組み合わせを複数回繰り返すことで形成される。
　また、図１（ｂ）に示すように、ソース電極１４の直下のｐチャネル領域５は、ｐチャネル領域５の延伸箇所５ａによってゲートパッド電極１５の直下のｐウェル領域１６に連結される。また、ソース電極１４の直下のｐコンタクト領域９は、ｐコンタクト領域９の延伸箇所９ａによってゲートパッド電極１５の直下のｐ高濃度領域１７に接続される。ゲートパッド電極１５の直下のポリシリコンゲート電極８ａとソース電極１４の直下のポリシリコンゲート電極８ｃとは、ポリシリコンゲート電極８ｂによって電気的に接続される。
　上述したｐチャネル領域５、ｐチャネル領域５の延伸箇所５ａ、およびｐウェル領域１６は、例えば、同一マスクで同時にイオン注入により形成される。このイオン注入は、例えば、ドーパントとしてボロン（Ｂ）を用い、ボロンドーズ量を４×１０13／ｃｍ2以上７×１０13／ｃｍ2以下程度とし、これらのｐ型領域の拡散深さを３μｍ程度としてもよい。また、ｐコンタクト領域９、ｐコンタクト領域９の延伸箇所９ａ、およびｐ高濃度領域１７は、同一マスクで同時にイオン注入により形成される。このイオン注入は、例えば、ドーパントとしてボロンを用い、ボロンドーズ量を３×１０15／ｃｍ2程度とし、これらのｐ型領域の拡散深さを１μｍ程度としてもよい。図２においては、ｎソース領域６、ｐコンタクト領域９およびｐ高濃度領域１７を模式的に図示しており、ｎソース領域６、ｐコンタクト領域９およびｐ高濃度領域１７それぞれの拡散深さは便宜的に深く図示されている。
　ｎソース領域６は、ソース電極１４の直下のみに形成される。その理由は、次の通りである。ｎソース領域６をソース電極１４の直下からゲートパッド電極１５の直下にまで延在させた場合、ソース電極１４とゲートパッド電極１５との間に層間絶縁膜１２が露出し、外部から侵入した電荷がこの層間絶縁膜１２の露出部に蓄積されてゲート電圧のしきい値（Ｖｔｈ）が局所的に低下する。ゲート電圧のしきい値（Ｖｔｈ）が低下することにより、電流が流れやすくなるため半導体装置が発熱し、半導体装置が破壊する虞があるからである。
　図１および図２において、ゲートパッド電極１５直下のｐウェル領域１６の幅（第１方向と直交する第２方向（短手方向）の幅）Ｗ１およびｐ高濃度領域１７の幅Ｗ２を、ソース電極１４直下のｐチャネル領域５の幅Ｗ３およびｐコンタクト領域９の幅Ｗ４よりそれぞれ広くする（Ｗ１＞Ｗ３、Ｗ２＞Ｗ４）。これにより、ｐウェル領域１６およびｐ高濃度領域１７を経由してソース電極１４に流れ込む電流（正孔流）Ｉの電流経路の抵抗Ｒを低減させることができ、抵抗Ｒで発生する電圧Ｖを低減させることができる。ｐウェル領域１６およびｐ高濃度領域１７を合わせた抵抗Ｒは、ｐカラム２の抵抗に比べて一桁以上小さい。これにより、ボディダイオード２１の逆回復過程で発生する、ゲート酸化膜７の、ゲートパッド電極１５直下の部分での絶縁破壊を防止することができる。
　上記電流Ｉの電流経路において、ゲートパッド電極１５の中央直下からコンタクトホール１３のゲートパッド電極１５側端部までの部分の抵抗（以下、電流経路の抵抗とする）Ｒｏは、ｐウェル領域１６およびｐ高濃度領域１７を合わせた抵抗Ｒが主体になる。その理由は、ソース電極１４とゲートパッド電極１５との間の部分の直下におけるｐチャネル領域５およびｐコンタクト領域９の延伸箇所５ａ，９ａの長さ（第１方向の幅）が短く、この部分での抵抗値が非常に小さいため、無視することができるからである。また、ｐウェル領域１６およびｐ高濃度領域１７を合わせた抵抗Ｒは、ｐウェル領域１６の幅Ｗ１およびｐ高濃度領域１７の幅Ｗ２の広さにほぼ反比例して小さくなる。ｐウェル領域１６およびｐ高濃度領域１７を経由してソース電極１４に流れ込む電流（以下、ゲートパッド電極１５直下の電流とする）Ｉを固定した場合、電流Ｉと抵抗Ｒとの積である電圧Ｖもｐウェル領域１６の幅Ｗ１およびｐ高濃度領域１７の幅Ｗ２の広さにほぼ反比例して小さくなる。
　具体的には、例えば、ｐウェル領域１６の幅Ｗ１を１２μｍ程度とし、ｐチャネル領域５の幅Ｗ３を８μｍ程度とし、ｐ高濃度領域１７の幅Ｗ２を６μｍ程度とし、ｐコンタクト領域９の幅Ｗ４を４μｍ程度とした場合、ゲートパッド電極１５の中央直下からコンタクトホール１３のゲートパッド電極１５側端部までの部分の抵抗（電流経路の抵抗）Ｒｏは、従来構造（ｐウェル領域８６の幅Ｗ１’＝８μｍ、ｐ高濃度領域８７の幅Ｗ２’＝４μｍ）の同部分に比べて３０％程度低減させることができる。従来構造とは、ゲートパッド電極８５直下のｐウェル領域８６の幅Ｗ１’およびｐ高濃度領域８７の幅Ｗ２’がそれぞれソース電極８４直下のｐチャネル領域７５の幅Ｗ３’およびｐコンタクト領域７９の幅Ｗ４’と等しい超接合型ＭＯＳＦＥＴ６００である（Ｗ１’＝Ｗ３’、Ｗ２’＝Ｗ４’：図１１，１２参照）。
　従って、ボディダイオード２１の逆回復電流によってｐウェル領域１６の、ゲートパッド電極１５の中央直下の部分で発生する電圧（以下、ゲートパッド電極１５の中央直下の電圧とする）Ｖｏを３０％程度低減させることができ、ゲート酸化膜７の、ゲートパッド電極１５直下の部分の絶縁破壊を防止することができる。その結果、超接合型ＭＯＳＦＥＴ１０１のゲートとソースとの短絡を防止することができる。尚、このゲートパッド電極１５の中央直下の電圧Ｖｏは、コンタクトホール１３の端部における電位を基準とした電圧である。
　ｐウェル領域１６およびｐチャネル領域５を形成する際にポリシリコンゲート電極８ａおよびポリシリコンゲート電極８ｃをマスクに使用する場合、ゲートパッド電極１５直下のポリシリコンゲート電極８ａの幅Ｗ５は、ソース電極１４の直下のポリシリコンゲート電極８ｃの幅Ｗ６より狭くする（Ｗ５＜Ｗ６）。これにより、ゲートパッド電極１５直下のｐウェル領域１６の幅Ｗ１およびｐ高濃度領域１７の幅Ｗ２を、それぞれ、ソース電極１４直下のｐチャネル領域５の幅Ｗ３およびｐコンタクト領域９の幅Ｗ４より広くすることができる。また、ゲートパッド電極１５の中央直下の電圧Ｖｏの低減幅は小さくなるが、ｐ高濃度領域１７の幅Ｗ２とｐコンタクト領域９の幅Ｗ４とをほぼ同じ幅としてもよい（Ｗ２＝Ｗ４）。
　次に、上述した実施の形態１にかかる超接合型ＭＯＳＦＥＴ１０１のゲートパッド電極１５の中央直下の電圧Ｖｏについて検証した。図３は、ボディダイオード２１の逆回復過程でのゲートパッド電極１５中央直下の電圧Ｖｏ（ｐウェル領域の電位）およびゲートパッド電極１５直下の電流Ｉの時間経過に対する波形をシミュレーションした結果を示す特性図である。このシミュレーションは単位セル（ｐウェル領域１６、ｐチャネル領域５の延伸箇所５ａ、ｐチャネル領域５とｐ高濃度領域１７、ｐコンタクト領域９の延伸箇所９ａ、ｐコンタクト領域９およびｐｎ並列カラム４からなる箇所）に対して行った。ゲートパッド電極１５直下のｐウェル領域１６の長さ（第１方向の幅）は１ｍｍ程度であり、ｐウェル領域１６の中央から端部までの長さは５００μｍ程度とした。図３中の一点鎖線は従来の超接合型ＭＯＳＦＥＴ６００を示し、実線は本発明の実施の形態１にかかる超接合型ＭＯＳＦＥＴ１０１を示す。
　図３に示すように、従来構造（一点鎖線）に比べて、本発明の構造（実線）のゲートパッド電極１５の中央直下の電圧Ｖｏは３０％程度小さくなり、ゲート酸化膜７の絶縁破壊を防止することができることが確認された。本発明においては、ｐウェル領域１６を互いに離して配置し、且つ、ｐウェル領域１６の幅Ｗ１をｐチャネル領域５の幅Ｗ３より広くすることで電流経路の抵抗Ｒｏを低くすることができる。このため、各ｐウェル領域１６間で不純物濃度にばらつきがある場合であっても、ゲートパッド電極１５中央直下の部分でゲート酸化膜７が絶縁破壊に至ることを防止することができる。
　以上、説明したように、実施の形態１によれば、ゲートパッド電極直下のｐウェル領域の幅を、ソース電極直下のｐチャネル領域の幅より広くすることで、ボディダイオードの逆回復過程に、ｐウェル領域の、もっとも電圧が高くなるゲートパッド電極中央直下の部分に印加される電圧を小さくすることができる。これにより、ゲートパッド電極直下のゲート絶縁膜に印加される電圧を小さくすることができるため、ゲート酸化膜７が絶縁破壊に至ることを防止することができる。
実施の形態２．
　次に、実施の形態２にかかる半導体装置の構成について説明する。図４は、本発明の実施の形態２にかかる半導体装置２００の構成を示す断面図である。実施の形態２にかかる半導体装置２００の平面レイアウトは実施の形態１にかかる半導体装置（図１）と同様である。図４には、図１（ｂ）の切断線Ｘ１－Ｘ１における断面構造を示す。この図４は図２（ａ）に示す断面構造の変形例である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ゲートパッド電極１５直下のポリシリコンゲート電極８ａを備えていない点である。
　実施の形態２においては、ポリシリコンゲート電極８ａをマスクとしてｐウェル領域１６を形成することができないが、ゲートパッド電極１５直下にポリシリコンゲート電極８ａがないため、ｐウェル領域１６の電圧が上昇しても、ゲート酸化膜７が絶縁破壊を起こすことはない。また、ゲートパッド電極１５直下にポリシリコンゲート電極８ａがないため、ゲートパッド電極１５直下にポリシリコンゲート電極８ａによる凹凸が生じず、ゲートパッド電極１５の表面が平坦化される。これにより、ゲートパッド電極１５に接続するワイヤの超音波ボンディングを良好に行うことができる。ｐウェル領域１６の形成には、例えば新たなフォトレジストマスクなどを用いればよい。
　また、ゲートパッド電極１５とソース電極１４との間の部分の直下のポリシリコンゲート電極８ｂを設けない構成としてもよい。尚、ゲートパッド電極１５直下のゲート酸化膜７を備えない構成としてもよい。また、ゲートパッド電極１５とソース電極１４との間の部分の直下のポリシリコンゲート電極８ｂを設けない場合、ゲートパッド電極１５とソース電極１４との間の部分の直下のゲート酸化膜７も備えない構成としてもよい。
　以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。
実施の形態３．
　次に、実施の形態３にかかる半導体装置の構成について説明する。図５は、本発明の実施の形態３にかかる半導体装置３００の構成を示す断面図である。実施の形態３にかかる半導体装置３００の平面レイアウトは実施の形態１にかかる半導体装置（図１）と同様である。図５には、図１（ｂ）の切断線Ｘ１－Ｘ１における断面構造を示す。この図５は図２（ａ）に示す断面構造の変形例である。実施の形態３にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ゲートパッド電極１５直下のポリシリコンゲート電極８ａの大きさ（表面積）をゲートパッド電極１５と同じ大きさにした点である。
　実施の形態３においては、ゲートパッド電極１５直下全域に複数の単位セルに亘って１つのポリシリコンゲート電極８ａが配置される。この場合、ポリシリコンゲート電極８ａをマスクとしてｐウェル領域１６を形成することができないが、ゲートパッド電極１５直下にポリシリコンゲート電極８ａによる凹凸が生じないため、ゲートパッド電極１５の表面が平坦化される。これにより、ゲートパッド電極１５に接続するワイヤの超音波ボンディングを良好に行うことができる。ｐウェル領域１６の形成には、実施の形態２と同様に、新たなフォトレジストマスクなどを用いればよい。
　以上、説明したように、実施の形態３によれば、実施の形態１と同様の効果を得ることができる。
実施の形態４．
　次に、実施の形態４にかかる半導体装置の構成について説明する。図６は、本発明の実施の形態４にかかる半導体装置４００の構成を示す断面図である。実施の形態４にかかる半導体装置４００の平面レイアウトは実施の形態１にかかる半導体装置（図１）と同様である。図６には、図１（ｂ）の切断線Ｘ４－Ｘ４および切断線Ｙ－Ｙにおける断面構造を示す。図６（ａ）には、図１（ｂ）の切断線Ｙ－Ｙにおける断面構造を示す。図６（ｂ）には、図１（ｂ）の切断線Ｘ１－Ｘ１における断面構造を示す。図６（ｃ）には、図１（ｂ）の切断線Ｘ４－Ｘ４における断面構造を示す。実施の形態４にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ソース電極１４直下に配置されるポリシリコンゲート電極８ｃと、ゲートパッド電極１５直下に配置されるポリシリコンゲート電極８ａとを電気的に切り離した点である。
　例えば、図６（ａ）に示すように、ゲートパッド電極１５の外周部直下のポリシリコンゲート電極８ａに切り欠き３０を形成することで、ソース電極１４直下に配置されるポリシリコンゲート電極８ｃと、ゲートパッド電極１５直下に配置されるポリシリコンゲート電極８ａとが電気的に切り離される。切り欠き３０とは、例えば数μｍ程度の長さでポリシリコンゲート電極８ａがない箇所である。切り欠き３０の長さは、種々変更可能である。切り欠き３０を入れることで、ゲートパッド電極１５直下のポリシリコンゲート電極８ａはフローティング電位になっている。これにより、ゲートパッド電極１５直下に配置されるｐウェル領域１６の電圧が上昇しても、ゲート酸化膜７に電圧が印加されないため、ゲート酸化膜７は絶縁破壊しない。
　ゲートパッド電極１５の直下において、切り欠き３０を入れない箇所には、図６（ｂ）に示すように、実施の形態１（図２（ａ））と同様にポリシリコンゲート電極８ａが配置される。一方、図６（ｃ）に示すように、切り欠き３０を入れた箇所においては、ポリシリコンゲート電極８ａが配置されないことで、層間絶縁膜１２が平坦化される。尚、図６では、ｐウェル領域１６上のポリシリコンゲート電極８ａに切り欠き３０を入れた場合を例に説明しているが、ポリシリコンゲート電極８ｃとポリシリコンゲート電極８ａとが電気的に切り離されていればよく、ゲートパッド電極１５とソース電極１４との間の部分の直下のポリシリコンゲート電極８ｃに切り欠きを入れても構わない。
　また、実施の形態３を適用し、ゲートパッド電極１５直下全域に亘って、ゲートパッド電極１５と同じ大きさの１つのポリシリコンゲート電極８ａを配置してもよい。
　以上、説明したように、実施の形態４によれば、実施の形態１と同様の効果を得ることができる。
　以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態では、超接合型ＭＯＳＦＥＴを例に説明しているが、図７，８に示すようなプレーナゲート型ＭＯＳＦＥＴや超接合型ＩＧＢＴ、プレーナゲート型ＩＧＢＴにも適用することができる。また、上述した各実施の形態では、ｐｎ並列カラムの長手方向（ｐｎ並列カラムがストライプ状に延びる方向）とｐチャネル領域の長手方向（ｐチャネル領域がストライプ状に延びる方向）とが平行である場合を例に説明しているが、ｐｎ並列カラムの長手方向と第２導電型チャネル領域の長手方向とを直交させてもよい。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
　以上のように、本発明にかかる半導体装置は、超接合型ＭＯＳトランジスタなどＭＯＳ型半導体装置に有用である。
　１　超接合半導体基板
　１ａ　第１ｎ層
　１ｂ　第２ｎ層
　２　ｐカラム
　３　ｎカラム
　４　ｐｎ並列カラム
　５　ｐチャネル領域
　５ａ，９ａ　延伸箇所
　６　ｎソース領域
　７　ゲート酸化膜
　８，８ａ，８ｂ，８ｃ　ポリシリコンゲート電極
　９　ｐコンタクト領域
　１０　ｎドレイン領域
　１１　ドレイン電極
　１２　層間絶縁膜
　１３　コンタクトホール
　１４　ソース電極
　１５　ゲートパッド電極
　１６　ｐウェル領域
　１７　ｐ高濃度領域
　２１　ボディダイオード
　２２，２３　ｐｎ接合
　３０　切り欠き
　１００，２００，３００，４００　半導体装置
　１０１　超接合型ＭＯＳＦＥＴ
　Ｗ１　ｐウェル領域の幅
　Ｗ２　ｐ高濃度領域の幅
　Ｗ３　ｐチャネル領域の幅
　Ｗ４　ｐコンタクト領域の幅
　Ｗ５　ゲートパッド電極の直下のポリシリコンゲート電極の幅
　Ｗ６　ソース電極の直下のポリシリコンゲート電極の幅

Claims (11)

  1. 　第１の第１導電型半導体層と、
    　前記第１の第１導電型半導体層の第１主面上に、前記第１の第１導電型半導体層の第１主面に水平な方向に延びるストライプ状の平面形状に、第１導電型カラムと第２導電型カラムとを交互に繰り返し配置してなるｐｎ並列カラムと、
    　前記ｐｎ並列カラムの、前記第１の第１導電型半導体層側に対して反対側の表面に配置される第２の第１導電型半導体層と、
    　前記第２の第１導電型半導体層の内部に、前記第１の第１導電型半導体層の第１主面に水平な方向に延びるストライプ状の平面形状で配置され、かつ前記第２の第１導電型半導体層を深さ方向に貫通して前記第２導電型カラムに接する第２導電型チャネル領域と、
    　前記第２の第１導電型半導体層の内部に、前記第２導電型チャネル領域がストライプ状に延びる第１方向に平行なストライプ状の平面形状で配置され、前記第２の第１導電型半導体層を深さ方向に貫通して前記第２導電型カラムに接し、かつ前記第１方向の一方の端部が前記第２導電型チャネル領域の前記第１方向の一方の端部に連結された第２導電型ウェル領域と、
    　前記第２導電型チャネル領域の内部に配置された第１導電型ソース領域と、
    　前記第２導電型チャネル領域の内部の、前記第１導電型ソース領域よりも内側に、前記第１方向に延びる直線状の平面形状で配置され、前記第１導電型ソース領域に接する第２導電型コンタクト領域と、
    　前記第２導電型ウェル領域の内部に、前記第１方向に延びる直線状の平面形状で配置され、かつ前記第１方向の一方の端部が前記第２導電型コンタクト領域の前記第１方向の一方の端部に連結された第２導電型高濃度領域と、
    　前記第２導電型チャネル領域の、前記第１導電型ソース領域と前記第２の第１導電型半導体層とに挟まれた部分の表面上に、前記第２の第１導電型半導体層上に亘って、ゲート絶縁膜を介して配置される第１のゲート電極と、
    　前記第１のゲート電極の表面に配置される層間絶縁膜と、
    　前記層間絶縁膜上に配置され、前記層間絶縁膜のコンタクトホールを介して前記第２導電型チャネル領域および前記第１導電型ソース領域に接続されたソース電極と、
    　前記層間絶縁膜上の、前記層間絶縁膜を挟んで前記第２導電型ウェル領域および前記第２導電型高濃度領域に対向する位置に前記ソース電極と離間して配置され、前記第１のゲート電極に電気的に接続されたゲートパッド電極と、
    　前記第１の第１導電型半導体層の第２主面上に配置された第１導電型ドレイン領域と、
    　前記第１導電型ドレイン領域に接続されたドレイン電極と、
    　を備え、
    　前記第２導電型ウェル領域の、前記第１方向と直交する第２方向の幅は、前記第２導電型チャネル領域の前記第２方向の幅より広いことを特徴とする半導体装置。
  2. 　前記第２導電型ウェル領域および前記第２の第１導電型半導体層の、隣り合う前記第２導電型高濃度領域の間に挟まれた部分の表面上に前記ゲート絶縁膜を介して配置される第２のゲート電極と、
    　前記第２のゲート電極の表面に配置された前記層間絶縁膜と、
    　をさらに備えることを特徴とする請求項１に記載の半導体装置。
  3. 　前記ソース電極と前記ゲートパッド電極との間に、
    　前記第２導電型チャネル領域を前記第１方向に延在させた部分からなり、前記第２の第１導電型半導体層を深さ方向に貫通して前記第２導電型カラムに接し、かつ前記第２導電型ウェル領域の前記第１方向の一方の端部に接して前記第２導電型チャネル領域と前記第２導電型ウェル領域とを連結する第１の第２導電型延伸領域と、
    　前記第１の第２導電型延伸領域の内部に、前記第２導電型コンタクト領域を前記第１方向に延在させた部分を配置させてなり、前記第２導電型高濃度領域の前記第１方向の一方の端部に接して前記第２導電型コンタクト領域と前記第２導電型高濃度領域とを連結する第２の第２導電型延伸領域と、
    　前記第１の第２導電型延伸領域および前記第２の第１導電型半導体層の、隣り合う前記第２の第２導電型延伸領域の間に挟まれた部分の表面上に、前記ゲート絶縁膜を介して配置された第３のゲート電極と、
    　前記第３のゲート電極の表面に配置された前記層間絶縁膜と、をさらに備え、
    　前記第３のゲート電極は、前記第１のゲート電極と前記第２のゲート電極とを連結することを特徴とする請求項２に記載の半導体装置。
  4. 　第１導電型ドリフト層の第１主面の表面層に、前記第１導電型ドリフト層の第１主面に水平な方向に延びるストライプ状の平面形状で配置された第２導電型チャネル領域と、
    　前記第１導電型ドリフト層の第１主面の表面層に、前記第２導電型チャネル領域がストライプ状に延びる第１方向に平行なストライプ状の平面形状で配置され、かつ前記第１方向の一方の端部が前記第２導電型チャネル領域の前記第１方向の一方の端部に連結された第２導電型ウェル領域と、
    　前記第２導電型チャネル領域の内部に配置された第１導電型ソース領域と、
    　前記第２導電型チャネル領域の内部の、前記第１導電型ソース領域よりも内側に、前記第１方向に延びる直線状の平面形状で配置され、前記第１導電型ソース領域に接する第２導電型コンタクト領域と、
    　前記第２導電型ウェル領域の内部に、前記第１方向に延びる直線状の平面形状で配置され、かつ前記第１方向の一方の端部が前記第２導電型コンタクト領域の前記第１方向の一方の端部に連結された第２導電型高濃度領域と、
    　前記第２導電型チャネル領域の、前記第１導電型ソース領域と前記第１導電型ドリフト層とに挟まれた部分の表面上に、ゲート絶縁膜を介して配置された第１のゲート電極と、
    　前記第１のゲート電極の表面に配置される層間絶縁膜と、
    　前記層間絶縁膜上に配置され、前記層間絶縁膜のコンタクトホールを介して前記第２導電型チャネル領域および前記第１導電型ソース領域に接続されたソース電極と、
    　前記層間絶縁膜上の、前記層間絶縁膜を挟んで前記第２導電型ウェル領域および前記第２導電型高濃度領域に対向する位置に前記ソース電極と離間して配置され、前記第１のゲート電極に電気的に接続されたゲートパッド電極と、
    　前記第１導電型ドリフト層の第２主面上に配置された第１導電型ドレイン領域と、
    　前記第１導電型ドレイン領域に接続されたドレイン電極と、
    　を備え、
    　前記第２導電型ウェル領域の、前記第１方向と直交する第２方向の幅は、前記第２導電型チャネル領域の前記第２方向の幅より広いことを特徴とする半導体装置。
  5. 　前記第２導電型ウェル領域および前記第１導電型ドリフト層の、隣り合う前記第２導電型高濃度領域の間に挟まれた部分の表面上に、前記ゲート絶縁膜を介して配置される第２のゲート電極と、
    　前記第２のゲート電極の表面に配置された前記層間絶縁膜と、
    　をさらに備えることを特徴とする請求項４に記載の半導体装置。
  6. 　前記ソース電極と前記ゲートパッド電極との間に、
    　前記第２導電型チャネル領域を前記第１方向に延在させた部分からなり、前記第２導電型ウェル領域の前記第１方向の一方の端部に接して前記第２導電型チャネル領域と前記第２導電型ウェル領域とを連結する第１の第２導電型延伸領域と、
    　前記第１の第２導電型延伸領域の内部に、前記第２導電型コンタクト領域を前記第１方向に延在させた部分を配置させてなり、前記第２導電型高濃度領域の前記第１方向の一方の端部に接して前記第２導電型コンタクト領域と前記第２導電型高濃度領域とを連結する第２の第２導電型延伸領域と、
    　前記第１の第２導電型延伸領域および前記第１導電型ドリフト層の、隣り合う前記第２の第２導電型延伸領域の間に挟まれた部分の表面上に、前記ゲート絶縁膜を介して配置される第３のゲート電極と、
    　前記第３のゲート電極の表面に配置される前記層間絶縁膜と、をさらに備え、
    　前記第３のゲート電極は、前記第１のゲート電極と前記第２のゲート電極とを連結することを特徴とする請求項５に記載の半導体装置。
  7. 　前記第２導電型高濃度領域の前記第２方向の幅は、前記第２導電型コンタクト領域の前記第２方向の幅より広いことを特徴とする請求項１～６いずれか一つに記載の半導体装置。
  8. 　前記第２のゲート電極の前記第２方向の幅は、前記第１のゲート電極の前記第２方向の幅より狭いことを特徴とする請求項２、３、５、６のいずれか一つに記載の半導体装置。
  9. 　前記層間絶縁膜を挟んで前記ゲートパッド電極と対向する部分全体に前記第２のゲート電極が配置されていることを特徴とする請求項２、３、５、６のいずれか一つに記載の半導体装置。
  10. 　前記第２のゲート電極は、前記第１のゲート電極と電気的に絶縁されていることを特徴とする請求項２または５に記載の半導体装置。
  11. 　前記ｐｎ並列カラムは、前記第１方向に平行なストライプ状の平面形状で、前記第１導電型カラムと前記第２導電型カラムとが繰り返し交互に配置されてなることを特徴とする請求項１～３のいずれか一つに記載の半導体装置。
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