JP2005251905A - 半導体装置 - Google Patents

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優 泉沢
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    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/4912—Layout
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    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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Abstract

【課題】 ＤＴＭＯＳなどの半導体素子を搭載し、高い信頼性と製造歩留まりが得られる半導体装置を提供することを目的とする。
【解決手段】 第１及び第２の主面を有する半導体基板と、前記半導体基板の前記第１の主面上に形成された半導体層と、前記半導体層に互いに平行に第１の方向に延在してなる複数のトレンチと、前記複数のトレンチを充填する充填体と、前記半導体層の上方に設けられ、第１主電極に電気的に接続された第１電極パッドと、前記第２の主面上に設けられた第２主電極と、前記半導体層の上方に設けられ、前記第１主電極と前記第２主電極との間の導通を制御するゲート電極に接続されたゲート電極パッドと、を有する半導体素子と、前記第１電極パッドと前記ゲート電極パッドの少なくともいずれかに接続され、その引き出し方向が前記第１の方向と略平行な導電部材と、を備えたことを特徴とする半導体装置を提供する。
【選択図】 図１

Description

本発明は、半導体装置に関し、特に、ＭＩＳ（Metal-Insulator-Semiconductor）ゲート型の構造を有する半導体装置に関する。
ＭＩＳゲート型の構造を有する半導体装置のひとつとして、パワーＭＯＳＦＥＴがある。パワーＭＯＳＦＥＴは、例えば、リチウムイオン電池の充放電用回路などにおけるスイッチング素子として需要が急速に伸びている。パワー用途においては高い耐圧が要求され、さらに、電力損失を抑制するためにはオン抵抗を下げる必要がある。特に、電池駆動型の携帯機器などにパワーＭＯＳＦＥＴを搭載する場合には、そのオン抵抗を下げることにより回路の消費電力を低下することが急務の課題である。
図２４は、ＤＴ（Deep Trench）型のパワーＭＯＳＦＥＴ（以下、「ＤＴＭＯＳ」と略す）の要部素子構造を表す模式断面図である（例えば、特許文献１）。
すなわち、ＤＴＭＯＳ１０は、ｎ＋＋型シリコン基板１１の上にｎ型ピラー領域１２とｐ型ピラー領域１４とが並列して設けられた構造を有する。そして、これらｎ型ピラー領域に隣接して、絶縁体により充填されたトレンチ１６が設けられている。トレンチ１６の深さＤは、例えば、６０マイクロメータ程度である。また、一対のトレンチ１６により挟まれたｎ型ピラー領域１２及びｐ型ピラー領域１４の幅Ｗは、例えば１０マイクロメータ程度である。
図２５は、トレンチ１６の平面配置を例示する概念図である。
ＤＴＭＯＳ１０のチップ一辺のサイズＬは、例えば、５ミリメートル程度である。トレンチ１６を、図２５に例示した如く互いに平行に隣接して設けることにより、素子の電流密度を上げて大電流のスイッチングが可能となる。
再び図２４に戻って説明を続けると、ｐ型ピラー領域１４の上にはｐ型ベース領域２０がプレーナ状に設けられ、この表面部分にｐ＋型ベース領域２２がプレーナ状に設けられ、さらにその表面端部にｎ＋型ソース領域２４が設けられている。
ｎ型ピラー領域１２からｐ型ベース領域２０を介してｎ＋型ソース領域２４に至る部分はゲート絶縁膜３０により被覆され、その上にゲート電極３２が積層されている。また、ゲート電極３２の周囲と上面は、層間絶縁層３４により保護されている。
ゲート電極３２にオン電圧を印加して素子を流れる主電流の経路は、ｎ型ピラー領域１２である。従って、ｎ型ピラー領域１２の不純物濃度を高くすることにより、オン抵抗を下げることができる。
一方、素子の耐圧は、ｎ型ピラー領域１２とｐ型ピラー領域１４との間のｐｎ接合から横方向に伸びる空乏層と、絶縁体を埋め込んだトレンチ１６と、によって維持できる。つまり、絶縁体を埋め込んだトレンチ１６を設けることにより、ｎ型ピラー領域１２とｐ型ピラー領域１４の幅を狭くして、これらを完全に空乏化させることができる。その結果として、空乏化領域と絶縁領域とで素子の電流経路を完全に遮断し、高い耐圧を実現できる。つまり、図２４に例示したようなＤＴＭＯＳは、オン抵抗の低下と耐圧の上昇を両立できるパワーＭＯＳＦＥＴである。
特開２００２−１７０９５５号公報
しかし、本発明者が独自に実施した試作検討の結果、このようなＤＴＭＯＳをパッケージに搭載して半導体装置を形成する場合、信頼性や製造歩留まりの観点から、その配線引き出し構造に独特の特徴を付与することが望ましい事実が判明した。
本発明は、かかる認識に基づいてなされたものであり、その目的は、ＤＴＭＯＳなどの半導体素子を搭載し、高い信頼性と製造歩留まりが得られる半導体装置を提供することにある。
本発明の第１の態様によれば、
第１及び第２の主面を有する半導体基板と、
前記半導体基板の前記第１の主面上に形成された半導体層と、
前記半導体層に互いに平行に第１の方向に延在してなる複数のトレンチと、
前記複数のトレンチを充填する充填体と、
前記半導体層の上方に設けられ、第１主電極に電気的に接続された第１電極パッドと、
前記第２の主面上に設けられた第２主電極と、
前記半導体層の上方に設けられ、前記第１主電極と前記第２主電極との間の導通を制御するゲート電極に接続されたゲート電極パッドと、
を有する半導体素子と、
前記第１電極パッドと前記ゲート電極パッドの少なくともいずれかに接続され、その引き出し方向が前記第１の方向と略平行な導電部材と、
を備えたことを特徴とする半導体装置が提供される。
また、本発明の第２の態様によれば、
第１及び第２の主面を有する半導体基板と、
前記半導体基板の前記第１の主面上に形成された半導体層と、
前記半導体層に互いに平行に第１の方向に延在してなる複数のトレンチと、
前記複数のトレンチを充填する充填体と、
前記半導体層の上方に設けられ、第１主電極に電気的に接続された第１電極パッドと、
前記第２の主面上に設けられた第２主電極と、
前記半導体層の上方に設けられ、前記第１主電極と前記第２主電極との間の導通を制御するゲート電極に接続されたゲート電極パッドと、
を有する半導体素子と、
前記第１電極パッドと前記ゲート電極パッドの少なくともいずれかに接続され、その引き出し方向と前記第１の方向との間の角度が４５度以下である導電部材と、
を備えたことを特徴とする半導体装置が提供される。
ここで、前記半導体素子を封止する樹脂をさらに備えたものとすることができる。
また、リードをさらに備え、前記導電部材は、前記リードに接続されてなるものとすることができる。
また、前記金属板は、前記第１電極パッドと前記ゲート電極パッドの前記少なくともいずれかに接続され前記引き出し方向に延在する引き出し部と、前記引き出し部から延伸する延伸部と、を有し、前記延伸部は、前記引き出し方向とは異なる方向に延伸してなるものとすることができる。
また、前記導電部材は、前記第１電極パッドと前記ゲート電極パッドの前記少なくともいずれかに対して半田付けされてなるものとすることができる。
この場合、前記金属板は、銅を主成分とする金属からなるものとすることができる。
または、前記導電部材は、前記第１電極パッドと前記ゲート電極パッドの前記少なくともいずれかに対して超音波ボンディングにより接続されてなるものとすることができる。
この場合、前記金属体は、アルミニウムを主成分とする金属からなるものとすることができる。
また、前記導電部材は、金属のワイアであり、前記第１電極パッドと前記ゲート電極パッドの前記少なくともいずれかに対して超音波ボンディングにより接続されてなるものとすることができる。
本発明によれば、オン抵抗の低下と耐圧の向上を両立でき、しかも高い信頼性と製造歩留まりが得られる半導体装置を提供することができ、産業上のメリットは多大である。
以下、図面を参照しつつ本発明の実施の形態について説明する。
図１は、本発明の実施の形態にかかる半導体装置の要部構造を例示する模式平面図である。
また、図２は、この半導体装置の全体構造を例示する模式平面図である。
さらに、図３乃至図５はそれぞれ、図２のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線断面図である。
本実施形態の半導体装置は、リードフレームと、その上にマウントされた半導体素子１０と、半導体素子１０を封止する樹脂２００と、を有する。リードフレームは、樹脂２００の中に封止されるインナーリード５０Ａ、６０Ａ、７０Ａと、樹脂２００の外側に延出するアウターリード５０Ｂ、６０Ｂ、７０Ｂと、を有する。
半導体素子１０は、典型的には、図２４及び図２５に関して前述したＤＴＭＯＳであり、その表面にはソース電極パッド４４とゲート電極パッド４５が設けられ、裏面にはドレイン電極（図示せず）が設けられている。半導体素子１０は、ドレイン電極を介してインナーリード５０Ａにマウントされている。ソース電極パッド４４とインナーリード６０Ａとの間にはソース板８０が接続されている。ゲート電極パッド４５とインナーリード７０Ａとの間にはゲート板９０が接続されている。後に詳述するように、ソース板８０やゲート板９０は、銅（Ｃｕ）やアルミニウム（Ａｌ）などの薄板とすることができる。
なお、図１においては、理解を容易にするためにトレンチ１６を模式的に表したが、実際の半導体素子１０においては、表面には保護膜が形成されている。
本実施形態においては、ソース板８０及びゲート板９０の引き出し方向が、トレンチ１６の長手方向と略平行とされている。すなわち、ストライプ状のソース板８０とゲート板９０は、図１において矢印Ｌの方向に引き出されている。そして、半導体素子１０のトレンチ１６も矢印Ｌの方向に延在している。
また、本具体例の場合、ソース電極パッド４４とソース板８０との接続部の重心ｐ１と、インナーリード６０Ａとソース板８０との接続部の重心ｐ２と、を結ぶ直線ＣＬの方向は、トレンチ１６の延在方向と平行である。ゲート板９０についても同様である。
なお、本発明における「引き出し方向」とは、ソース板８０やゲート板９０の長手方向とは限らない。例えば、後に図２３を参照しつつ説明するように、ソース板８０やゲート板９０が屈曲した形状を有するような場合がある。このような場合には、ソース板８０やゲート板９０のうちで、それらとソース電極パッド４４またはゲート電極パッド４５との接続部の形態によって「引き出し方向」を判断する。つまり、この接続部において、ソース板８０やゲート板９０と、ソース電極パッド４４やゲート電極パッド４５と、の接触部から延在している方向を「引き出し方向」とすることができる。
図６は、本発明者が試作した比較例の半導体装置の要部を表す模式平面図である。同図については、図１〜図５に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
本比較例においては、ソース板８０及びゲート板９０の引き出し方向Ｌ２は、トレンチ１６の長手方向Ｔに対して略垂直とされている。このような配置関係を採用すると、半導体素子１０のトレンチ１６に挟まれた半導体メサ部に機械的な負荷がかかりやすく、信頼性や製造歩留まりの点で改善の余地があることが判明した。
これに対して、図１に表したようにトレンチ１６の長手方向とソース板８０及びゲート板９０の引き出し方向を略平行とすると、半導体素子１０に対する負荷を低減し、信頼性や製造歩留まりの点で有利となる。この点については、後に詳述する。
以下、本実施形態の半導体素子１０の配線構造についてさらに詳しく説明する。
図７は、ゲート配線の平面形態を例示する一部透視模式平面図である。
また、図８は、図７のＡ部の拡大断面図である。
なお、図７においては、理解の容易のために、複数のゲート電極３２のうちの一部のみを表した。
ゲート電極３２は、図２４に関して前述したように、トレンチ１６の上において略平行に延在している。これらゲート電極３２からの配線の引き出しのために、図７に表したように、素子の周辺部にゲート配線４２を形成し、延在するゲート電極の両端（符号Ａの部分）にゲートコンタクトを設けることができる。ゲートコンタクトの部分においては、図８に表したように、層間絶縁層３４にコンタクト開口が設けられ、バリアメタル層３８を介してゲート配線層４２が接続されている。ゲート配線層４２の上には、ポリイミドなどからなる保護膜４８が設けられている。ゲート配線層４２は、図７に表したように、半導体素子１０の周辺部に沿って形成され、ゲート電極パッド４５に接続されている。
図９は、ゲート電極パッドの部分の断面図である。
すなわち、この部分においては、層間絶縁層３４によってソース電極とは絶縁され、ゲート配線４２の上に、ゲート電極パッド４５が積層されている。ゲート電極パッド４５の周囲は、ポリイミドなどからなる保護膜４８により覆われている。ゲート電極パッド４５は、例えば、メッキにより形成できる。ゲート電極パッド４５の上には、半田４７を介して銅（Ｃｕ）などからなるゲート板９０が接続される。
図１０は、ソース電極パッド４４の断面構造を表す模式図である。
すなわち、この部分においては、ゲート電極３２は層間絶縁層３４により覆われ、ソース領域２４にソース配線層４０が接続されている。ソース配線層４０の上には、ソース電極パッド４４が設けられ、その周期は、保護膜４８により覆われている。ソース電極パッド４４の上には、半田４６を介して銅（Ｃｕ）などからなるソース板８０が接続される。
以上説明したような半導体素子１０を搭載するに際して、本実施形態によれば、図１に表したように、ソース板８０及びゲート板９０の引き出し方向を、トレンチ１６の長手方向と略平行にすることにより、信頼性や製造歩留まりに優れた半導体装置を提供できる。
一方、図６に表したような比較例の場合、トレンチ１６にはさまれた半導体メサの部分に機械的な負荷がかかりやすいという問題がある。
図１１は、比較例の半導体装置において、ソース電極パッドやゲート電極パッドの下に見られるクラックを例示する模式断面図である。
すなわち、比較例の場合、電極パッド４４、４５の下において、トレンチ１６に隣接したｎ型ピラー領域１２の上端部付近にクラックＣが発生する傾向が認められた。これは、ソース板８０やゲート板９０を電極パッドに接続する工程や、その後に樹脂２００により封止する工程などにおいて、機械的な負荷が印加されるためであると考えられる。
一般に、ソース板８０やゲート板９０を半導体素子に接続する場合、ソース板８０やゲート板９０の引き出し方向に沿って、機械的な応力や振動、衝撃などが付与されやすいと考えられる。つまり、図６においては、矢印Ｌ２の方向に沿ってこれらストレスが印加されやすい。このようなストレスの要因としては、例えば、ソース板８０やゲート板９０を接続する際に印加する押圧力や、ソース板８０やゲート板９０の熱的な膨張あるいは収縮に起因する応力や、樹脂２００により封止する際に負荷される樹脂２００の流動力や硬化する際に発生する歪み応力などを挙げることができる。
これらの各種の要因により、ソース板８０やゲート板９０に印加される応力、振動、衝撃などは、図１１において矢印Ｌ２の方向に印加される。ＤＴＭＯＳの場合、絶縁物により充填されたトレンチ１６が表面に密集して設けられ、これらトレンチ１６の間には幅狭の半導体メサＭが存在する。図１１に例示したＤＴＭＯＳの場合には、半導体メサＭは、一対のｎ型ピラー領域１２とそれらの間に設けられたｐ型ピラー領域１４とからなる。この半導体メサＭの幅Ｗは、例えば１０マイクロメータ程度と狭く、一方、その高さＤは６０マイクロメータ以上に及びこともある。つまり、幅狭で背の高いメサＭが半導体素子１０の表面に密集して形成されている。
図１２は、半導体メサＭに対するストレスの印加方向を表す概念図である。すなわち、一方向に延在する半導体メサＭに対して、その長手方向とは垂直な方向Ｌ２に沿って、応力、振動、衝撃などが負荷されると、図１１に例示した如く、メサＭにクラックＣなどが生じやすくなるものと考えられる。半導体メサＭにこのようなクラックＣなどが発生すると、電流リークの増加や耐圧の低下などにより初期特性が劣化して製造歩留まり低下したり、素子の寿命が短くなるなどの問題が生ずることがある。
これに対して、本実施形態によれば、図１に表したように、ソース板８０及びゲート板９０の引き出し方向を、トレンチ１６の長手方向と略平行にすると、応力の印加される方向Ｌ１が半導体メサＭの長手方向に対して平行になる。その結果として、幅狭で背が高い半導体メサＭが形成されている場合でも、クラックなどが生じにくくなり、初期特性や信頼性も安定する。
本発明者が、図１に表した半導体装置と、図６に表した比較例の半導体装置と、をそれぞれ試作検討した結果、比較例の半導体装置においては、耐圧や電流リーク量が高く、仕様を満たさないサンプルが見られた。これに対して、本発明の半導体装置においては、評価した全てのサンプルで耐圧と電流リーク量が十分に低く、ほぼ１００パーセントの製造歩留まりが得られた。
また、本発明者は、ソース板８０の引き出し方向を、半導体メサＭの長手方向すなわちトレンチ１６の長手方向に対して種々に傾斜させたサンプルを試作し、その特性を評価した。
図１３は、本発明者が試作したサンプルを例示する模式図である。
すなわち、ソース板８０の引き出し方向を半導体メサＭの長手方向に対して角度θだけ傾斜させたサンプルを試作した。その結果、傾斜角度θを４５度以下とすると、概ね良好な特性と製造歩留まりが得られることが判明した。
本発明は、超音波ボンディングを用いた場合にも有効である。
図１４は、ソース板８０及びゲート板９０を超音波ボンディングにより接続した実施例を表す模式平面図である。
図１５は、本実施例の半導体装置のゲート板９０の接続部の断面構造を表す模式図である。
また、図１６は、本実施例の半導体装置のソース板８０の接続部の断面構造を表す模式図である。
すなわち、本実施例においては、ゲート配線層４２の上に、ゲート板９０が超音波ボンディングされている。例えば、ゲート配線層４２をアルミニウム（Ａｌ）により形成し、その表面にアルミニウム（Ａｌ）からなるゲート板９０を超音波を印加することによってボンディングすることができる。
同様に、ソース配線層４０をアルミニウム（Ａｌ）により形成し、その表面にアルミニウム（Ａｌ）からなるソース板８０を超音波を印加することによってボンディングすることができる。
このように超音波を印加してボンディングする場合、接続部の下の半導体メサＭには、特に大きな応力が印加されやすい。これに対して、本発明によれば、ソース板８０やゲート板９０の引き出し方向をトレンチ１６の長手方向と略平行とすることにより、ボンディング時のダメージを抑制し、良好な初期特性と信頼性、高い歩留まりを得ることができる。
またさらに、本発明は、ワイアによりボンディングする場合にも同様に適用して同様の作用効果が得られる。
図１７は、ソース電極パッド及びゲート電極パッドにワイアをボンディングした半導体装置を表す模式平面図である。
すなわち、本実施例においては、ソース電極パッド４４とインナーリード６０Ａとの間は、ワイア９２により接続されている。また、ゲート電極パッド４５とインナーリード７０Ａとの間も、ワイア９４により接続されている。
これらワイア９２、９４としては、例えば、太さが４００マイクロメータ程度のアルミニウム（Ａｌ）や金（Ａｕ）などを用いることができる。これらワイアは、超音波ボンディングにより電極パッド４４、４５にそれぞれボンディングでき、ひとつの電極パッドに複数のワイアを接続して電流容量や機械的な信頼性などをさらに高めることもできる。
そして、本実施例においては、ワイア９２、９４の引き出し方向を半導体素子１０のトレンチ１６の長手方向に対して略平行とされている。こうすることにより、電極パッド４４、４５の下の部分において、機械的な応力、振動、衝撃などによる半導体のクラックなどの発生を抑制できる。その結果として、電流リークや耐圧の低下、あるいは信頼性の低下などの問題を抑制でき、優れた初期特性と、高い製造歩留まり、高い信頼性を得ることができる。
なお、ワイアを用いた場合、「引き出し方向」とは、ワイアの一端の接続部から他端の接続部に向かう方向とは限らず、ソース電極パッド４４あるいはゲート電極パッド４５の接続部におけるワイアの軸心方向をいうものとする。すなわち、図１７に表した実施例においては、ソース電極パッド４４におけるワイア９２の接続部の軸心方向であるＣ−Ｃ線方向がワイア９４の「引き出し方向」である。同様に、ゲート電極パッド４５においては、ワイア９４の接続部の軸心方向であるＣ−Ｃ線方向がワイア９４の「引き出し方向」である。
図１８は、ワイアを用いた第２の実施例を表す模式平面図である。
本実施例の場合、ソース電極パッド４４及びゲート電極パッド４５において、ワイア９２、９４の接続部の形状は、ワイアの直径方向に延伸した楕円状である。このような場合も、ワイア９２、９４の「引き出し方向」は、それぞれの軸心方向であるＣ−Ｃ線方向であるものとする。
図１９は、ワイアの引き出し方向を傾斜させた実施例を表す模式平面図である。
すなわち、本実施例においては、ワイア９２、９４の引き出し方向、すなわち接続部における軸心方向であるＣ−Ｃ線の方向は、トレンチ１６の長手方向に対して角度θだけ傾斜している。このような場合も、図１３に関して前述したように、傾斜角度θを４５度以内とすると、ワイア９２、９４をボンディングする際の圧力や超音波の振動、あるいは樹脂２００を封止・硬化させる際に印加される引っ張り応力などを半導体メサＭの長手方向に逃がすことができる。その結果として、半導体メサＭにおけるクラックなどの発生を抑制でき、優れた初期特性、高い信頼性、高い製造歩留まりを実現できる。
図２０は、本発明のもうひとつの実施例を表す模式平面図である。
本実施例においては、ひとつのパッケージの中に複数の半導体素子１０が搭載されている。すなわち、インナーリード５０Ａの上には、ふたつの半導体素子１０がマウントされている。これら半導体素子１０の裏面側のドレイン電極は、インナーリード５０Ａに共通接続されている。
また、それぞれの半導体素子１０には、ソース電極パッド４４とゲート電極パッド４５が設けられ、これらとインナーリード６０Ａ、７０Ａとが、ソース板８０及びゲート板９０により接続されている。接続方法は、図９及び図１０に表した如く半田を用いてもよく、図１４乃至図１６に関して前述したように、超音波ボンディングを用いてもよい。また、ソース板８０、ゲート板９０の代わりに、図１７乃至図１９に表したように、ワイア９２、９４を用いてもよい。
このような半導体装置は、例えば、リチウムイオン電池の充放電回路のスイッチング素子として用いることができる。
図２１は、本実施例の半導体装置の等価回路を表す模式図である。
すなわち、ふたつのトランジスタＴｒ１、Ｔｒ２がドレインを共通接続されている。この回路において、例えば、トランジスタＴｒ１を充電回路を開閉するためのスイッチング素子として用い、トランジスタＴｒ２を放電回路を開閉するためのスイッチング素子として用いることができる。本実施例によれば、オン抵抗が低く、耐圧も高いＤＴＭＯＳを搭載することにより、消費電力の低い電池駆動型システムを実現できる。
そして、本実施例においても、ソース板８０、ゲート板９０の引き出し方向をトレンチ１６の長手方向と略平行とすることにより、これらの接続の際あるいは、その後の樹脂封止や硬化の工程において、半導体メサＭに負荷される圧力、振動、衝撃などをメサＭの長手方向に逃がすことができる。その結果として、優れた初期特性、高い信頼性、高い製造歩留まりなどを得ることができる。
特に、電池駆動型のシステムに本発明を適用した場合、半導体メサＭの損傷によるリーク電流の発生などを抑制してシステムの消費電力をさらに低減できる点で有利である。
図２２は、本発明のさらに他の実施例を表す模式平面図である。
本実施例においては、ひとつの半導体素子１０の中に複数の半導体素子部が集積されている。すなわち、半導体素子１０には、第１の素子部１０Ａと第２の素子部１０Ｂとが設けられている。これら素子部１０Ａ、１０Ｂは、裏面側のドレイン電極はインナーリード５０Ａに共通接続されている。
また、素子部１０Ａ、１０Ｂのそれぞれには、ソース電極パッド４４とゲート電極パッド４５が設けられている。これらソース電極パッド４４、ゲート電極パッド４５は、ソース板８０、ゲート板９０によって、インナーリード６０Ａ、７０Ａに接続されている。接続方法は、図９及び図１０に表した如く半田を用いてもよく、図１４乃至図１６に関して前述したように、超音波ボンディングを用いてもよい。また、ソース板８０、ゲート板９０の代わりに、図１７乃至図１９に表したように、ワイア９２、９４を用いてもよい。
本実施例の半導体装置も、図２１と同様の等価回路を有する。従って、例えば、リチウムイオン電池の充放電回路などに用いて、同図に関して前述したものと同様の効果が得られる。
そして、本実施例においても、ソース板８０、ゲート板９０の引き出し方向をトレンチ１６の長手方向と略平行とすることにより、これらの接続の際あるいは、その後の樹脂封止や硬化の工程において、半導体メサＭに負荷される圧力、振動、衝撃などをメサＭの長手方向に逃がすことができる。その結果として、優れた初期特性、高い信頼性、高い製造歩留まりなどを得ることができる。
図２３は、本発明のさらに他の実施例を表す模式平面図である。
本実施例においては、ソース板８０、ゲート板９０がそれぞれまっすぐなストライプ状ではなく、屈曲した形状を有する。すなわち、ソース板８０は、ソース電極パッド４４に接続されている引き出し部８０Ａと、引き出し部８０Ａから延伸する延伸部８０Ｂと、を有する。延伸部８０Ｂは、引き出し部８０Ａからまず横方向に延伸し、しかる後に、引き出し方向と平行に延伸してインナーリード６０Ａに接続されている。
同様に、ゲート板９０も、ゲート電極パッド４５に接続されている引き出し部９０Ａと、引き出し部９０Ａから延伸する延伸部９０Ｂと、を有する。延伸部９０Ｂは、引き出し部９０Ａからまず横方向に延伸し、しかる後に、引き出し方向と平行に延伸してインナーリード７０Ａに接続されている。
本実施例の場合、ソース板８０やゲート板９０の「引き出し方向」は、その引き出し部８０Ａ、９０Ａの形態によって判断される。すなわち、引き出し部８０Ａ、９０Ａは、それぞれソース電極パッド４４、ゲート電極パッド４５との接触部からみて、矢印Ｌ１と平行な方向に延在している。つまり、これらソース板８０、ゲート板９０は、それぞれトレンチ１６に対して略平行な引き出し方向を有する。
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
例えば、以上説明した半導体装置の各要素の材料、導電型、キャリア濃度、不純物、厚み、配置関係、製造方法の各工程における方法や条件などに関して当業者が適宜設計変更を加えたものも、本発明の特徴を有する限りにおいて本発明の範囲に包含される。
その他、上述した半導体装置とその製造方法の構成については、当業者が公知の範囲から適宜選択したものも、本発明の要旨を含む限り本発明の範囲に包含される。
本発明の実施の形態にかかる半導体装置の要部構造を例示する模式平面図である。 図１の半導体装置の全体構造を例示する模式平面図である。 図２のＡ−Ａ線断面図である。 図２のＢ−Ｂ線断面図である。 図２のＣ−Ｃ線断面図である。 本発明者が試作した比較例の半導体装置の要部を表す模式平面図である。 ゲート配線の平面形態を例示する一部透視模式平面図である。 図７のＡ部の拡大断面図である。 ゲート電極パッドの部分の断面図である。 ソース電極パッド４４の断面構造を表す模式図である。 比較例の半導体装置において、ソース電極パッドやゲート電極パッドの下に見られるクラックを例示する模式断面図である。 半導体メサＭに対するストレスの印加方向を表す概念図である。 本発明者が試作したサンプルを例示する模式図である。 ソース板８０及びゲート板９０を超音波ボンディングにより接続した実施例を表す模式平面図である。 本発明の実施例の半導体装置のゲート板９０の接続部の断面構造を表す模式図である。 本発明の実施例の半導体装置のソース板８０の接続部の断面構造を表す模式図である。 ソース電極パッド及びゲート電極パッドにワイアをボンディングした半導体装置を表す模式平面図である。 ワイアを用いた第２の実施例を表す模式平面図で ワイアの引き出し方向を傾斜させた実施例を表す模式平面図である。 本発明のもうひとつの実施例を表す模式平面図である。 本発明の実施例の半導体装置の等価回路を表す模式図である。 本発明のさらに他の実施例を表す模式平面図である。 本発明のさらに他の実施例を表す模式平面図である。 ＤＴＭＯＳの要部素子構造を表す模式断面図である。 トレンチ１６の平面配置を例示する概念図である。
符号の説明
１０ 半導体素子
１０Ａ、１０Ｂ 素子部
１１ 基板
１２ ｎ型ピラー領域
１４ ｐ型ピラー領域
１６ トレンチ
２０ ｐ型ベース領域
２２ ｐ＋型ベース領域
２４ ｎ＋＋ソース領域
３０ ゲート絶縁膜
３２ ゲート電極
３４ 層間絶縁層
３８ バリアメタル層
４０ ソース配線層
４２ ゲート配線層
４４ ソース電極パッド
４５ ゲート電極パッド
４６、４７ 半田
４８ 保護膜
５０Ａ、６０Ａ、７０Ａ インナーリード
５０Ｂ、６０Ｂ、７０Ｂ アウターリード
８０ ソース板
９０ ゲート板
９２、９４ ワイア
２００ 樹脂
Ｍ 半導体メサ

Claims (5)

  1. 第１及び第２の主面を有する半導体基板と、
    前記半導体基板の前記第１の主面上に形成された半導体層と、
    前記半導体層に互いに平行に第１の方向に延在してなる複数のトレンチと、
    前記複数のトレンチを充填する充填体と、
    前記半導体層の上方に設けられ、第１主電極に電気的に接続された第１電極パッドと、
    前記第２の主面上に設けられた第２主電極と、
    前記半導体層の上方に設けられ、前記第１主電極と前記第２主電極との間の導通を制御するゲート電極に接続されたゲート電極パッドと、
    を有する半導体素子と、
    前記第１電極パッドと前記ゲート電極パッドの少なくともいずれかに接続され、その引き出し方向が前記第１の方向と略平行な導電部材と、
    を備えたことを特徴とする半導体装置。
  2. 第１及び第２の主面を有する半導体基板と、
    前記半導体基板の前記第１の主面上に形成された半導体層と、
    前記半導体層に互いに平行に第１の方向に延在してなる複数のトレンチと、
    前記複数のトレンチを充填する充填体と、
    前記半導体層の上方に設けられ、第１主電極に電気的に接続された第１電極パッドと、
    前記第２の主面上に設けられた第２主電極と、
    前記半導体層の上方に設けられ、前記第１主電極と前記第２主電極との間の導通を制御するゲート電極に接続されたゲート電極パッドと、
    を有する半導体素子と、
    前記第１電極パッドと前記ゲート電極パッドの少なくともいずれかに接続され、その引き出し方向と前記第１の方向との間の角度が４５度以下である導電部材と、
    を備えたことを特徴とする半導体装置。
  3. 前記半導体層は、前記トレンチに隣接して設けられた第１導電型の第１のピラー領域と、前記第１のピラー領域に隣接して設けられた第２導電型の第２のピラー領域と、を有し、
    前記第２のピラー領域の表面に形成された第２導電型のベース領域と、
    前記ベース領域の表面に形成され、前記第１主電極と電気的に接続された第１導電型の拡散領域と、が設けられたことを特徴とする請求項１または２に記載の半導体装置。
  4. リードをさらに備え、
    前記導電部材は、前記リードに接続されてなり、
    前記第１電極パッドと前記ゲート電極パッドの前記少なくともいずれかと前記導電部材との接続領域の重心点と、前記リードと前記導電部材との接続領域の重心点と、を結ぶ方向は、前記第１の方向と略平行であることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記導電部材は、金属板であることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。


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