KR20080096483A - 반도체 장치 - Google Patents

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KR20080096483A
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pad
gate
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emitter
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구니하루 무또
도시유끼 하따
히로시 사또
히로이 오까
오사무 이께다
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가부시끼가이샤 르네사스 테크놀로지
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
    • H01L2224/487—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48717—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48724—Aluminium (Al) as principal constituent
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    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
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    • H01L2224/4905—Shape
    • H01L2224/49051—Connectors having different shapes
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    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
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    • H01L2224/491—Disposition
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73219—Layer and TAB connectors
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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Abstract

파워 MOSFET 등이 밀봉된 소형 면 실장 패키지의 저온 저항화를 실현한다. 실리콘 칩(3)은, 드레인 리드를 구성하는 리드(4)와 일체로 형성된 다이 패드부(4D) 위에 탑재되어 있고, 그 주면에는 소스 패드(7)와 게이트 패드(8)가 형성되어 있다. 실리콘 칩(3)의 이면은, 파워 MOSFET의 드레인을 구성하고 있고, Ag 페이스트를 개재하여 다이 패드부(4D)의 상면에 접합되어 있다. 소스 리드를 구성하는 리드(4)와 소스 패드(7)는, Al 리본(10)에 의해 전기적으로 접속되어 있고, 게이트 리드를 구성하는 리드(4)와 게이트 패드(8)는, Au 와이어(11)에 의해 전기적으로 접속되어 있다.
리드, 다이 패드부, Al 리본, Au 와이어, 소스 패드, 게이트 패드

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것으로, 특히, 소형 면 실장 패키지를 갖는 반도체 장치에 적용할 수 있다.
휴대 정보 기기의 전력 제어 스위치나 충방전 보호 회로 스위치 등에 사용되는 파워 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)는, SOP8 등의 소형 면 실장 패키지에 밀봉되어 있다. 이러한 종류의 파워 MOSFET에 대해서는, 예를 들면 특허 문헌 1(일본 특개 2000-164869호 공보)이나 특허 문헌 2(일본 특개 2000-299464호 공보)에 기재가 있다.
특허 문헌 1은, n+형 실리콘 기판의 상층을 이루는 p형 에피택셜층을 포함하는 구조체 내에 형성된 트렌치(홈) 게이트형 파워 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)에서, n형 드레인 영역을 n+형 실리콘 기판과 트렌치의 저부 사이로 연장하도록 형성하고, n형 드레인 영역과 p형 에피택셜층의 접합부를 n+형 실리콘 기판과 트렌치의 격벽 사이로 연장하도록 형성함으로써, 펀치 스루 브레이크 다운이 생기는 위험성을 저감하는 기술을 개시하고 있다.
또한, 특허 문헌 2는, 제1 도전형의 반도체 기체 위에 제1 도전형의 에피택셜층과 제2 도전형의 웰층을 형성하고, 이들 에피택셜층 및 웰층으로 이루어지는 상측층 내에 절연층에 의해 분리된 깊은 트렌치 게이트를 형성하고, 트렌치 게이트 아래에 드레인 영역을 형성하고, 트렌치 게이트에 인접하여 소스 영역을 형성하고, 웰층 상부에 웰층보다도 고농도의 불순물을 도프한 본체 영역을 형성함으로써, 드레인 영역의 온 저항을 작게 하는 기술을 개시하고 있다.
[특허 문헌 1] 일본 특개 2000-164869호 공보
[특허 문헌 2] 일본 특개 2000-299464호 공보
본 발명자는, 상기한 바와 같은 파워 MOSFET를 밀봉하는 SOP8에 대해서 검토하였다. 본 발명자가 검토한 SOP8은, 파워 MOSFET가 형성된 실리콘 칩을 몰드 수지로 밀봉한 패키지 구조를 갖고 있다.
실리콘 칩은, 드레인 리드와 일체로 형성된 다이 패드부 위에, 그 주면을 위로 향하게 한 상태에서 탑재되어 있다. 실리콘 칩의 이면은, 파워 MOSFET의 드레인을 구성하고 있고, Ag 페이스트를 개재하여 다이 패드부의 상면에 접합되어 있다.
실리콘 칩의 주면에는, 소스 패드와 게이트 패드가 형성되어 있다. 소스 패드와 게이트 패드는, 실리콘 칩의 최상층에 형성된 Al막을 주체로 하는 도전막에 의해 구성되어 있다. 소스 패드는, 파워 MOSFET의 온 저항을 저감하기 위해, 게이 트 패드보다도 넓은 면적으로 구성되어 있다. 마찬가지의 이유로부터, 실리콘 칩의 이면은, 그 전체면이 파워 MOSFET의 드레인을 구성하고 있다.
몰드 수지의 외부에는, SOP8의 외부 접속 단자를 구성하는 소스 리드, 드레인 리드 및 게이트 리드가 노출되어 있다. 소스 리드와 소스 패드, 및 게이트 리드와 게이트 패드는, 각각 Au 와이어에 의해 전기적으로 접속되어 있다. 게이트 패드는, 그 면적이 작으므로, 게이트 패드와 게이트 리드는, 1개의 Au 와이어에 의해 접속되어 있다. 한편, 소스 패드는, 게이트 패드보다도 면적이 크므로, 소스 패드와 소스 리드는, 복수개의 Au 와이어에 의해 전기적으로 접속되어 있다.
그러나, 상기한 바와 같은 구조의 SOP8은, 소스 패드와 Au 와이어, 및 소스 리드와 Au 와이어의 접촉 저항을 충분히 내리는 것이 곤란하다. 이것은, 소스 패드나 소스 리드와 Au 와이어의 접촉 면적이 작기 때문에, Au 와이어의 개수를 늘려도 충분한 접촉 면적을 확보하는 것이 곤란하기 때문이다. 또한, 소스 패드의 면적을 크게 하여 다수개의 Au 와이어를 접속하고자 하면, 실리콘 칩의 사이즈도 커지기 때문에, SOP8의 실장 면적도 커지게 된다.
본 발명의 목적은, 온 저항이 작은 면 실장 패키지를 실현하는 기술을 제공하는 것에 있다.
본 발명의 다른 목적은, 면 실장 패키지의 소형화를 실현하는 기술을 제공하는 것에 있다.
본 발명의 다른 목적은, 면 실장 패키지의 제조 수율 및 신뢰성을 향상시켜, 실현하는 기술을 제공하는 것에 있다.
본 발명의 다른 목적은, 면 실장 패키지의 제조 코스트를 저감하여, 실현하는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
본 발명의 반도체 장치는, 리드 프레임의 다이 패드부 위에 탑재된 반도체 칩이 수지 패키지에 의해 밀봉되고, 상기 수지 패키지의 외부에 상기 리드 프레임의 아우터 리드부가 노출된 반도체 장치로서, 상기 리드 프레임은, 게이트 리드, 소스 리드, 드레인 리드, 및 상기 드레인 리드와 일체로 형성된 다이 패드부로 이루어지고, 상기 반도체 칩의 주면에는, 파워 MOSFET의 게이트 전극에 접속된 게이트 패드와, 상기 파워 MOSFET의 소스에 접속되며, 또한 상기 게이트 패드보다도 면적이 큰 소스 패드가 형성되고, 상기 파워 MOSFET의 드레인을 구성하는 상기 반도체 칩의 이면은, Ag 페이스트에 의해 상기 다이 패드부 위에 접합되고, 상기 소스 리드와 상기 소스 패드는, Al 리본에 의해 접속되어 있는 것이다.
본 발명에서，Al 리본이란, Al을 주성분으로 하는 도전 재료로 구성된 띠 형상의 결선 재료를 의미하고 있다. 통상적으로，Al 리본은, 스풀에 감겨진 상태로 본딩 장치에 설치된다. Al 리본을 리드나 패드에 접속하는 방식으로서, 초음파 접합이나 레이저 접합이 있다. Al 리본은, 매우 얇기 때문에 리드나 패드에 접속할 때에는, 길이나 루프 형상을 임의로 설정할 수 있다.
또한，Al 리본에 유사한 결선 재료로서, 클립으로 불리는 것이 있다. 이것은, Cu 합금이나 Al 등으로 이루어지는 얇은 금속판을 미리 소정의 루프 형상, 소정의 길이로 성형한 것이며, 이것을 리드나 패드에 접속할 때에는, 그 일단을 리드 위에, 타단을 패드 위에 놓고, 클립과 리드 및 클립과 패드를 동시에 접속한다. 접속 방식으로서는, 땜납 접합, Ag 페이스트 접합, 초음파 접합 등이 있다.
본 발명에서, 리본이라고 할 때는 상기 클립을 포함한 결선 재료를 의미하지만, 미리 길이나 루프 형상이 정해진 클립보다도, 리드나 패드의 면적, 혹은 리드와 패드의 거리에 따라서, 길이나 루프 형상을 임의로 설정할 수 있는 리본쪽이 보다 바람직하다.
본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 이하와 같다.
온 저항이 작은 면 실장형 반도체 장치를 실현할 수 있다.
이하, 본 발명의 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에서, 동일한 부재에는 원칙적으로 동일한 부호를 붙이고, 그 반복 설명은 생략한다. 또한，이하의 실시 형태를 설명하는 도면에서는, 구성을 알기 쉽게 하기 위해서 평면도라도 해칭을 붙이는 경우가 있다.
<실시 형태 1>
도 1∼도 5는, 본 실시 형태의 반도체 장치를 도시하는 도면으로서, 도 1은 외관을 도시하는 평면도, 도 2는 외관을 도시하는 측면도, 도 3은 내부 구조를 도시하는 평면도, 도 4는 도 3의 A-A선을 따라 취한 단면도, 도 5는 도 3의 B-B선을 따라 취한 단면도이다.
본 실시 형태의 반도체 장치(1A)는, 소형 면 실장 패키지의 일종인 SOP8에 적용한 것이다. 에폭시계 수지로 이루어지는 몰드 수지(2)의 외부에는, SOP8의 외부 접속 단자를 구성하는 8개의 리드(4)의 아우터 리드부가 노출되어 있다. 도 1에 도시한 리드(4) 중，1번 리드부터 3번 리드까지는 소스 리드, 4번 리드는 게이트 리드, 5번 리드부터 8번 리드까지는 드레인 리드이다.
몰드 수지(2)의 내부에는, 후술하는 파워 MOSFET가 형성된 실리콘 칩(3)이 밀봉되어 있다. 이 파워 MOSFET는, 예를 들면 휴대 정보 기기의 전력 제어 스위치나 충방전 보호 회로 스위치 등에 사용된다. 실리콘 칩(3)의 평면 치수는, 예를 들면 긴 변×짧은 변=3.9㎜×2.2㎜이다.
실리콘 칩(3)은, 드레인 리드를 구성하는 4개의 리드(4)(5번 리드∼8번 리드)와 일체로 형성된 다이 패드부(4D) 위에, 그 주면을 위로 향하게 한 상태에서 탑재되어 있다. 실리콘 칩(3)의 이면은, 파워 MOSFET의 드레인을 구성하고 있고, Ag 페이스트(5)를 개재하여 다이 패드부(4D)의 상면에 접합되어 있다. 다이 패드부(4D) 및 8개의 리드(4)(1번 리드∼8번 리드)는, Cu 또는 Fe-Ni 합금으로 이루어지고, 그들의 표면에는, Pd막을 주성분으로 하고, 그 상하에 Ni막과 Au막을 적층한 3층 구조(Ni/Pd/Au)의 도금층(도시 생략)이 형성되어 있다. Pd막을 주성분으로 하 는 도금층의 효과에 대해서는 후술한다.
실리콘 칩(3)의 주면에는, 소스 패드(소스 전극)(7)와 게이트 패드(8)가 형성되어 있다. 소스 패드(7)와 게이트 패드(8)는, 실리콘 칩(3)의 최상층에 형성된 Al막을 주체로 하는 도전막에 의해 구성되어 있다. 소스 패드(7)는, 파워 MOSFET의 온 저항을 저감하기 위해서, 게이트 패드(8)보다도 넓은 면적으로 구성되어 있다. 마찬가지의 이유로부터, 실리콘 칩(3)의 이면은, 그 전체면이 파워 MOSFET의 드레인을 구성하고 있다.
본 실시 형태의 반도체 장치(1A)는, 소스 리드를 구성하는 3개의 리드(4)(1번 리드∼3번 리드)가 몰드 수지(2)의 내부에서 연결되어 있고, 이 연결된 부분과 소스 패드(7)가 Al 리본(10)에 의해 전기적으로 접속되어 있다. Al 리본(10)의 두께는 0.1㎜ 정도이며, 폭은 1㎜ 정도이다. 파워 MOSFET의 온 저항을 저감하기 위해서는, Al 리본(10)의 폭을 소스 패드(7)의 폭에 가깝게 함으로써, Al 리본(10)과 소스 패드(7)의 접촉 면적을 크게 하는 것이 바람직하다. 한편, 게이트 리드를 구성하는 1개의 리드(4)(4번 리드)와 게이트 패드(8)는, 1개의 Au 와이어(11)에 의해 전기적으로 접속되어 있다.
다음으로, 상기 실리콘 칩(3)에 형성된 파워 MOSFET에 대해서 설명한다. 도 6은, 파워 MOSFET의 일례인 n채널형의 트렌치 게이트형 파워 MOSFET를 도시하는 실리콘 칩(3)의 주요부 단면도이다.
n+형 단결정 실리콘 기판(20)의 주면에는, n-형 단결정 실리콘층(21)이 에피 택셜 성장법에 의해 형성되어 있다. n+형 단결정 실리콘 기판(20) 및 n-형 단결정 실리콘층(21)은, 파워 MOSFET의 드레인을 구성하고 있다.
n-형 단결정 실리콘층(21)의 일부에는, p형 웰(22)이 형성되어 있다. 또한, n-형 단결정 실리콘층(21)의 표면의 일부에는, 산화 실리콘막(23)이 형성되어 있고, 다른 일부에는 복수의 홈(24)이 형성되어 있다. n-형 단결정 실리콘층(21)의 표면 중, 산화 실리콘막(23)으로 덮여진 영역은, 소자 분리 영역을 구성하고, 홈(24)이 형성된 영역은, 소자 형성 영역(액티브 영역)을 구성하고 있다. 도시는 하지 않지만, 홈(24)의 평면 형상은, 사각형, 육각형, 팔각형 등의 다각형 또는 한 방향으로 연장되는 스트라이프이다.
홈(24)의 저부 및 측벽에는, 파워 MOSFET의 게이트 산화막을 구성하는 산화 실리콘막(25)이 형성되어 있다. 또한, 홈(24)의 내부에는, 파워 MOSFET의 게이트 전극을 구성하는 다결정 실리콘막(26A)이 매립되어 있다. 한편, 산화 실리콘막(23)의 상부에는, 상기 게이트 전극을 구성하는 다결정 실리콘막(26A)과 동일 공정에서 퇴적된 다결정 실리콘막으로 이루어지는 게이트 인출 전극(26B)이 형성되어 있다. 게이트 전극(다결정 실리콘막(26A))과 게이트 인출 전극(26B)은, 도시하지 않은 영역에서 전기적으로 접속되어 있다.
소자 형성 영역의 n-형 단결정 실리콘층(21)에는, 홈(24)보다도 얕은 p-형 반도체 영역(27)이 형성되어 있다. 이 p-형 반도체 영역(27)은, 파워 MOSFET의 채 널층을 구성하고 있다. p-형 반도체 영역(27)의 상부에는, p-형 반도체 영역(27)보다 불순물 농도가 높은 p형 반도체 영역(28)이 형성되어 있고, 또한 p형 반도체 영역(28)의 상부에는, n+형 반도체 영역(29)이 형성되어 있다. p형 반도체 영역(28)은, 파워 MOSFET의 펀치 스루 스토퍼층을 구성하고, n+형 반도체 영역(29)은, 소스를 구성하고 있다.
상기 파워 MOSFET가 형성된 소자 형성 영역의 상부, 및 게이트 인출 전극(26B)이 형성된 소자 분리 영역의 상부에는, 2층의 산화 실리콘막(30, 31)이 형성되어 있다. 소자 형성 영역에는, 산화 실리콘막(31, 30), p형 반도체 영역(28) 및 n+형 반도체 영역(29)을 관통하여 p-형 반도체 영역(27)에 도달하는 접속 구멍(32)이 형성되어 있다. 또한, 소자 분리 영역에는, 산화 실리콘막(31, 30)을 관통하여 게이트 인출 전극(26B)에 도달하는 접속 구멍(33)이 형성되어 있다.
접속 구멍(32, 33)의 내부를 포함하는 산화 실리콘막(31)의 상부에는, 얇은 TiW(티탄 텅스텐)막과 두꺼운 Al막의 적층막으로 이루어지는 소스 패드(7) 및 게이트 배선(34)이 형성되어 있다. 소자 형성 영역에 형성된 소스 패드(7)는, 접속 구멍(32)을 통해서 파워 MOSFET의 소스(n+형 반도체 영역(29))에 전기적으로 접속되어 있다. 이 접속 구멍(32)의 저부에는, 소스 패드(7)와 p-형 반도체 영역(27)을 오믹 접촉시키기 위한 p+형 반도체 영역(35)이 형성되어 있다. 또한, 소자 분리 영역에 형성된 게이트 배선(34)은, 접속 구멍(33)의 하부의 게이트 인출 전극(26B)을 개재하여 파워 MOSFET의 게이트 전극(다결정 실리콘막(26A))에 접속되어 있다.
소스 패드(7)에는 Al 리본(10)의 일단이 웨지 본딩법에 의해 전기적으로 접속되어 있다. 소스 패드(7)는, Al 리본(10)을 본딩할 때에 파워 MOSFET가 받는 충격을 완화하기 위해서, 산화 실리콘막(32, 33)의 상부에서의 두께를 3㎛ 이상으로 하는 것이 바람직하다.
도 7은, 실리콘 칩(3)에 형성된 소스 패드(7), 게이트 패드(8) 및 게이트 배선(34)을 포함하는 최상층의 도전막과 하층의 게이트 전극(다결정 실리콘막(26A))을 도시하는 평면도이다. 게이트 배선(34)은, 게이트 패드(8)에 전기적으로 접속되어 있고, 소스 패드(7)는, Al 배선(36)에 전기적으로 접속되어 있다. 또한, 실리콘 칩(3)의 외주부에는, Al 배선(37, 38)이 형성되어 있다. 게이트 패드(8) 및 Al 배선(36, 37, 38)은, 소스 패드(7) 및 게이트 배선(34)과 동층의 도전막(TiW막과 Al막의 적층막)으로 구성되어 있다. 실제의 실리콘 칩(3)은, 게이트 배선(34) 및 Al 배선(36, 37, 38)이 도시하지 않은 표면 보호막에 의해 덮어져 있으므로, 실리콘 칩(3)의 표면에는, 상기한 최상층의 도전막 중, 소스 패드(7)와 게이트 패드(8)만이 노출되어 있다. 또한, 도 7에 도시한 예에서는, 게이트 전극(다결정 실리콘막(26A))이 형성되는 홈(24)의 평면 형상을 사각형으로 하였으므로, 게이트 전극(다결정 실리콘막(26A))의 평면 형상도 사각형으로 되어 있다.
도 8은, 본 실시 형태의 반도체 장치(1A)의 제조 공정의 일례를 설명하는 플로우도이다. 반도체 장치(1A)를 제조하기 위해서는, 우선, 주지의 제조 방법에 따라서 실리콘 웨이퍼에 파워 MOSFET를 형성한 후, 이 실리콘 웨이퍼를 다이싱하여 실리콘 칩(3)을 얻는다.
다음으로, 리드(4) 및 다이 패드부(4D)가 형성된 리드 프레임을 준비하고, Ag 페이스트(5)를 사용하여 다이 패드부(4D) 위에 실리콘 칩(3)을 탑재(다이 본딩)한다. 다음으로, 실리콘 칩(3)의 소스 패드(7)와 소스 리드를 구성하는 리드(4)(1번 리드부터 3번 리드까지가 일체로 된 부분) 사이에 초음파를 이용한 주지의 웨지 본딩법에 의해 Al 리본(10)을 본딩한다. 계속해서, 실리콘 칩(3)의 게이트 패드(8)와 게이트 리드를 구성하는 리드(4)(4번 리드) 사이에 열과 초음파를 이용한 주지의 볼 본딩법에 의해 Au 와이어(11)를 본딩한다. 또한，Al 리본(10)의 본딩과 Au 와이어(11)의 본딩은, 어느 것을 먼저 행해도 된다.
다음으로, 몰드 금형을 이용하여 실리콘 칩(3)(및 다이 패드부(4D), Al 리본(10), Au 와이어(11), 리드(4)의 인너(inner) 리드부)을 몰드 수지(2)로 밀봉한 후, 몰드 수지(2)의 표면에 제품명이나 제조 번호 등을 마킹한다. 계속해서, 몰드 수지(2)의 외부에 노출된 리드(4)의 불필요 부분을 절단·제거한 후, 리드(4)를 걸윙 형상으로 성형하고, 마지막으로, 제품의 양호·불량을 판별하는 선별 공정을 거쳐 반도체 장치(1A)가 완성된다.
이와 같이, 본 실시 형태에서는, 게이트 패드(8)보다도 넓은 면적을 갖는 소스 패드(7)와 소스 리드(리드(4))를 전기적으로 접속하는 도전 재료로서, Au 와이어(11)보다도 넓은 면적을 갖는 Al 리본(10)을 사용한다. 그 때문에, 소스 패드(7)의 표면에 Al 리본(10)을 웨지 본딩할 때에는, 도 9에 도시한 바와 같이, 실리콘 칩(3)의 표면뿐만 아니라, 실리콘 칩(3)과 다이 패드부(4D) 사이에 개재하는 Ag 페이스트(5)에도 본딩 툴(12)의 큰 진동 에너지가 가해진다. 따라서, 본딩 툴의 큰 진동 에너지에 의해 Ag 페이스트(5)에 크랙이 발생하는 것을 방지하는 대책으로서, 최적의 탄성율(Pa)을 가진 Ag 페이스트(5)를 선택적으로 사용하는 것이 바람직하다.
본 실시 형태에서는，Ag 페이스트(5)의 탄성율(Pa)을, 이하의 수학식 1로 정의한다.
Figure 112008030580200-PAT00001
수학식 1에서, 접착 두께는 Ag 페이스트의 두께(㎛), 전단 강도(Pa)는 전단 방향의 힘/단면적(접착 면적)이다. 또한, 파단 변위는, 도 10에 도시한 계산식으로부터 도출되는 값(㎛)이다. 여기서, 파단 변위>Al 리본 초음파 본딩 가능 변위(=Al 리본의 초음파 본딩 시에 본딩 툴을 진동시킴으로써, Ag 페이스트가 변형되는 양)로 되므로, 본 실시 형태의 Ag 페이스트(5)에 요구되는 탄성율(Pa)의 선택 지침식은, {탄성율(Pa) < 2.6×접착 두께(㎛)/Al 리본 초음파 본딩 가능 변위(㎛)×전단 강도(Pa)}로 된다.
다음으로，상기한 선택 지침식의 유효성을 확인하기 위해서 행한 크랙 내성실험에 대해서 설명한다. 이 실험에서 사용한 시판의 4종류의 Ag 페이스트((1)∼(4))의 탄성율, 전단 강도, 접착 두께를 표 1에 나타낸다. Al 리본의 초음파 본딩 시에서의 Ag 페이스트의 변위량은, Ag 페이스트(1), (3), (4)가 각각 0.1218㎜이며, Ag 페이스트(2)가 0.07㎜이다.
Figure 112008030580200-PAT00002
도 11은, 4종류의 Ag 페이스트((1)∼(4))의 선택 지침식과 실험 결과를 도시하는 그래프이다. 각 그래프의 실선은, 수학식 1로부터 산출되는 각 Ag 페이스트((1)∼(4))의 탄성율을 나타내고 있고, 실선보다도 하측의 영역은, 선택 지침식을 만족시키는 영역, 즉 본딩 가능 영역을 나타내고 있다. 또한, 각 그래프의 흑점은, 각 Ag 페이스트((1)∼(4))의 실제의 탄성율을 나타내고 있다.
실험 결과에 따르면, 실제의 탄성율이 선택 지침식을 만족시키고 있었던 Ag 페이스트((3) 및(4))에서는 크랙이 발생하지 않았었지만, 선택 지침식을 만족시키고 있지 않은 Ag 페이스트((1) 및 (2))에서는 크랙이 발생하였다. 이 실험 결과로부터, 다이 패드부(4D) 위에 실리콘 칩(3)을 접합할 때, 상기 선택 지침식을 만족시키는 Ag 페이스트(5)를 선택함으로써, 본딩 툴의 진동 에너지에 의한 Ag 페이스트(5)의 크랙을 유효하게 회피할 수 있는 것이 확인되었다.
도 12는, Ag 페이스트의 두께를 10㎛로 설정하고, 표준적은 초음파 본딩 출력(4W)으로 Al 리본을 본딩한 경우에서의 Ag 페이스트의 탄성율의 전단 강도 의존성을 측정한 결과를 도시하는 그래프이다. 그래프 내의 흰 동그라미는 크랙이 발생하지 않은 예이며, 검은 동그라미는 크랙이 발생한 예이다.
이 측정 결과로부터, Ag 페이스트의 탄성율은 0.2∼5.3㎬의 범위가 바람직하고, 전단 강도(㎫)는 8.5㎫ 이상이 바람직하다고 판단된다. 탄성율이 0.2㎬ 미만에서는，Ag의 함유량이 너무 적어 원하는 전기 전도율이 얻어지지 않는다. 한편, 5.3㎬보다도 큰 경우에는, Ag 페이스트의 경도가 너무 높아 변형할 수 없기 때문에, 초음파 본딩 시의 진동에 추종할 수 없게 되어 크랙이 발생한다. 또한, Ag 페이스트의 전단 강도가 8.5㎫ 미만인 경우에는, 초음파 본딩 시에 생기는 충격에 견딜 수 없게 된다.
다음으로, 리드 프레임(다이 패드부(4D) 및 리드(4))의 표면에 Pd막을 주성분으로 하는 도금층을 형성한 효과에 대해서 설명한다. 표 2는, Cu로 이루어지는 리드 프레임의 표면에 3종류(Ag, Ni, Pd)의 도금 단층을 형성한 경우와, 도금층을 형성하지 않은 경우(Cu 베어)에서, 소스 리드와 Al 리본, 게이트 리드와 Au 와이어, 다이 패드부와 Ag 페이스트의 각각의 접착성을 나타낸 것이다(○ 표시는 양호한 접착성을 나타내고, × 표시는 접착 불량을 나타낸다).
Figure 112008030580200-PAT00003
표 2로부터 명백해지는 바와 같이, 리드 프레임의 표면에 Pd막을 주성분으로 하는 도금층을 형성한 경우에는, 소스 리드와 Al 리본, 게이트 리드와 Au 와이어, 다이 패드부와 Ag 페이스트 모두가 양호한 접착성을 나타내는 것을 알 수 있다.
Figure 112008030580200-PAT00004
또한, 표 3으로부터 명백해지는 바와 같이, 리드 프레임의 표면에 Pd막을 주성분으로 하는 도금층을 형성한 경우에는, 게이트 패드와 게이트 리드를 Al 와이어로 접속하는 경우라도 양호한 접착성을 나타낸다. 이와 같이, 리드 프레임의 표면에 Pd막을 주성분으로 하는 도금층을 형성함으로써, 1종류의 도금 재료로 모든 접속에 대응하는 것이 가능해지므로, 제조 공정을 간략화할 수 있다.
이와 같이, 본 실시 형태에 따르면, 소스 리드를 구성하는 리드(4)와 소스 패드(7)를 Al 리본(10)으로 접속함으로써, 리드(4)와 소스 패드(7)를 Au 와이어로 접속하는 경우에 비해 본딩 면적이 커지게 되므로 반도체 장치(1A)의 저저항화를 실현할 수 있다. 또한, Al 리본(10)은 Au 와이어보다도 원가가 저렴하기 때문에, 반도체 장치(1A)의 제조 코스트를 더욱 저감할 수 있다. 또한, 요구되는 저항값이 동일하면, 리드(4)와 소스 패드(7)를 Au 와이어로 접속하는 경우에 비해, 소스 패드(7) 나아가서는 실리콘 칩(3)의 사이즈를 축소할 수 있으므로，이 경우도, 반도체 장치(1A)의 제조 코스트를 저감할 수 있다.
본 실시 형태에 따르면, Ag 페이스트(5)의 탄성율 및 전단 강도를 최적화함으로써, Al 리본(10)의 초음파 본딩에 의한 Ag 페이스트(5)의 크랙을 방지할 수 있으므로, 반도체 장치(1A)의 제조 수율 및 신뢰성이 향상된다.
본 실시 형태에 따르면, 리드 프레임(다이 패드부(4D) 및 리드(4))의 표면에 Pd막을 주성분으로 하는 도금층을 형성함으로써, 반도체 장치(1A)의 PB 프리화를 실현할 수 있다.
<실시 형태 2>
도 13은, 본 실시 형태의 반도체 장치(SOP8)의 내부 구조를 도시하는 평면도이다. 본 실시 형태의 반도체 장치(1B)의 특징은, 소스 리드를 구성하는 3개의 리드(4)(1번 리드∼3번 리드)와 소스 패드(7)를 복수개의 Al 리본(10)으로 전기적으로 접속한 것에 있다. 소스 패드(7)에 접속하는 Al 리본(10)의 개수는 특별히 한정되지 않지만, 도 13은, 2개의 Al 리본(10)을 접속한 예를 도시하고 있다.
반도체 장치(SOP8)는, 그 품종 혹은 세대에 따라 실리콘 칩(3)의 치수가 상이하고, 이에 수반하여 소스 패드(7)의 면적도 상이하게 된다. 그 때문에, 소스 패드(7)의 면적에 따라서, 그 때마다, 폭이 서로 다른 복수 종류의 Al 리본(10)을 준비하면，Al 리본(10)의 관리가 번잡하게 된다. 이에 대하여, 비교적 폭이 좁은 Al 리본(10)을 1종류 준비하고, 소스 패드(7)의 면적에 따라서 Al 리본(10)의 접속 개수를 변화시키도록 하면, Al 리본(10)의 관리가 번잡하게 되는 일은 없다.
복수개의 Al 리본(10)을 소스 패드(7)에 접속할 때에는, 도 14에 도시한 바와 같이, 1개의 본딩 툴(12)로 복수개의 Al 리본(10)을 동시에 본딩함으로써, 효율이 좋은 본딩이 가능하게 된다.
이와 같이, 소스 리드를 구성하는 리드(4)와 소스 패드(7)를 복수개의 Al 리본(10)으로 접속함으로써, 본딩 면적이 더 크게 되므로, 반도체 장치(1B)의 저저항화를 촉진할 수 있다.
<실시 형태 3>
도 15는, 본 실시 형태의 반도체 장치(SOP8)(1C)의 내부 구조를 도시하는 평면도이다. 본 실시 형태의 반도체 장치(1C)의 특징은, 실리콘 칩(3)의 주면에 형성되는 게이트 패드(8)의 면적을 확대하고, 소스 패드(7)와 리드(4)뿐만 아니라, 게이트 패드(8)와 리드(4)(게이트 리드)도 Al 리본(10)으로 접속한 것에 있다.
본 실시 형태에 따르면, 게이트 패드(8)와 리드(4)를 Au 와이어(11)로 접속하는 경우에 비해 제조 공정을 간략화할 수 있다.
<실시 형태 4>
도 16은, 본 실시 형태의 반도체 장치(SOP8)(1D)의 내부 구조를 도시하는 평면도이다. 본 실시 형태의 반도체 장치(1D)의 특징은, 몰드 수지(2)의 외부에 노출되어 있는 리드(4) 중, 소스 리드를 폭이 넓은 1개의 리드로 구성한 것에 있다.
본 실시 형태에 따르면, 소스 리드의 폭을 넓게 함으로써, 온 저항을 더욱 저감할 수 있다. 또한, 몰드 수지(2)의 외부에 노출되어 있는 리드(4)의 폭을 넓게 함으로써, 방열성이 향상되므로, 열저항이 작은 반도체 장치(1D)를 실현할 수 있다.
<실시 형태 5>
도 17은, 본 실시 형태의 반도체 장치(SOP8)(1E)의 내부 구조를 도시하는 평면도이다. 본 실시 형태의 반도체 장치(1E)의 특징은, 다이 패드부(4D)와 리드(4)(1번 리드 및 2번 리드)를 Al 리본(10)으로 접속한 것에 있다. 이 경우, 1번 리드, 2번 리드 및 5번 리드부터 8번 리드까지는 드레인 리드, 3번 리드가 소스 리드, 4번 리드가 게이트 리드로 된다.
본 실시 형태에 따르면, 다이 패드부(4D)의 열을 Al 리본(10)을 통해서 리드(4)의 일부(1번 리드 및 2번 리드)로 빠져나가게 할 수 있으므로 방열성이 향상되어, 열저항이 작은 반도체 장치(1E)를 실현할 수 있다.
<실시 형태 6>
도 18∼도 21은, 본 실시 형태의 반도체 장치를 도시하는 도면으로서, 도 18은 패키지의 상면을 도시하는 평면도, 도 19는 패키지의 하면을 도시하는 평면도, 도 20은 내부 구조를 도시하는 평면도, 도 21은 도 20의 C-C선을 따라 취한 단면도이다.
본 실시 형태의 반도체 장치(1F)는, 소형 면 실장 패키지의 일종인 VSON8에 적용한 것이다. 에폭시계 수지로 이루어지는 몰드 수지(40)의 저부에는, VSON8의 외부 접속 단자를 구성하는 8개의 리드(41)의 아우터 리드부가 노출되어 있다. 도 18에 도시한 8개의 리드(41) 중，1번 리드부터 3번 리드까지는 에미터 리드, 4번 리드는 게이트 리드, 5번 리드부터 8번 리드까지는 콜렉터 리드이다.
상기 실시 형태 1∼5의 SOP8은, 몰드 수지(2)의 외형 치수가 긴 변×짧은 변=4.9㎜×3.95㎜인 것에 대해, VSON8은, 몰드 수지(40)의 외형 치수가 긴 변×짧은 변=4.4㎜×3.0㎜이다. 이 몰드 수지(40)의 내부에는, 후술하는 절연 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor: IGBT)가 형성된 실리콘 칩(42)이 밀봉되어 있다.
도 20에 도시한 바와 같이, 실리콘 칩(42)은, 콜렉터 리드를 구성하는 4개의 리드(41)(5번 리드∼8번 리드)와 일체로 형성된 다이 패드부(41D) 위에, 그 주면을 위로 향하게 한 상태에서 탑재되어 있다. 실리콘 칩(42)의 이면은, IGBT의 콜렉터를 구성하고 있고, Ag 페이스트(5)를 개재하여 다이 패드부(41D)의 상면에 접합되어 있다. 다이 패드부(41D) 및 8개의 리드(41)(1번 리드∼8번 리드)는, 상기 SOP8의 다이 패드부(4D) 및 리드(4)와 동일하게, Cu 또는 Fe-Ni 합금으로 이루어지고, 그들의 표면에는, Pd막을 주성분으로 하고, 그 상하에 Ni막과 Au막을 적층한 3층 구조(Ni/Pd/Au)의 도금층(도시 생략)이 형성되어 있다.
실리콘 칩(42)의 주면에는, 에미터 패드(에미터 전극)(43)와 게이트 패드(44)가 형성되어 있다. 에미터 패드(43)와 게이트 패드(44)는, 실리콘 칩(42)의 최상층에 형성된 Al막을 주체로 하는 도전막에 의해 구성되어 있다. 에미터 패드(43)는, IGBT의 온 저항을 저감하기 위해서, 게이트 패드(44)보다도 넓은 면적으로 구성되어 있다. 마찬가지의 이유로부터, 실리콘 칩(42)의 이면은, 그 전체면이 IGBT의 드레인 전극을 구성하고 있다.
도 20에 도시한 바와 같이, 본 실시 형태의 반도체 장치(1F)는, 에미터 리드를 구성하는 3개의 리드(41)(1번 리드∼3번 리드) 중，2개의 리드(41)(1번 리드 및 2번 리드)가 몰드 수지(40)의 내부에서 연결되어 있고, 이 연결된 부분과 에미터 패드(43)가 Al 리본(45)에 의해 전기적으로 접속되어 있다. 한편，에미터 리드를 구성하는 다른 1개의 리드(41)(3번 리드)는, 상기 2개의 리드(41)(1번 리드 및 2번 리드)로 분리되고, 1개의 Au 와이어(46)에 의해 에미터 패드(43)와 전기적으로 접속되어 있다. 또한, 게이트 리드를 구성하는 1개의 리드(41)(4번 리드)와 게이트 패드(44)는, 1개의 Au 와이어(46)에 의해 전기적으로 접속되어 있다.
에미터 리드를 구성하는 상기 3개의 리드(41)(1번 리드∼3번 리드) 중，Au 와이어(46)에 의해 에미터 패드(43)에 접속된 3번 리드는, 게이트 구동용의 센스 단자를 구성하고, Al 리본(45)에 의해 에미터 패드(43)에 접속된 1번 리드 및 2번 리드는, 포스 단자를 구성하고 있다.
도 22에 도시한 바와 같이, IGBT의 게이트 전극과 에미터 리드 사이에 게이트 전압을 인가하였을 때, 에미터 리드에 접속된 와이어에 전류가 흐름으로써 전압강하가 발생하고, 이 전압 강하만큼, 실리콘 칩 표면과 에미터 리드 사이에 전위차가 발생한다. 그 때문에, 실제로 실리콘 칩에 입력되는 전압은, 상기 전위차에 상당하는 만큼 낮아진다. 이 영향은, 대전류 또는 저전압 구동으로 될수록 현저해진다.
그 대책으로서, 본 실시 형태에서는, 전술한 바와 같이, 에미터 리드를 센스 단자(3번 리드)와 포스 단자(1번 리드 및 2번 리드)로 분할하고, 센스 단자(3번 리드)는 Au 와이어(46)를 개재하여 에미터 패드(43)에 접속하고, 포스 단자(1번 리드, 2번 리드)는 Al 리본(45)을 개재하여 에미터 패드(43)에 접속한다. 이와 같이 하면, 게이트 전극과 에미터 리드 사이에 게이트 전압을 인가하였을 때, 센스 단자(3번 리드)보다도 저저항의 포스 단자(1번 리드, 2번 리드)측에 전류가 흐르고, 고저항의 센스 단자(3번 리드)측에는 대부분 전류가 흐르지 않게 된다. 그 결과, 게이트 전극과 에미터 리드 사이에 전위차가 생기지 않게 되므로, 게이트 전극과 에미터 리드 사이에 인가된 게이트 전압은, 거의 손실없이 실리콘 칩에 입력된다.
한편，에미터 리드를 센스 단자(3번 리드)와 포스 단자(1번 리드 및 2번 리드)로 분할한 경우에는, 1번 리드와 2번 리드의 연결부의 면적이 작아진다. 그 때문에, 폭이 넓은 Al 리본(45)의 긴 변과 실리콘 칩(42)의 긴 변(도 20의 좌우 방향을 따른 변)이 평행하게 배열되도록 본딩하는 것이 곤란하게 된다. 이것은, 도 20에 도시한 리드(41)의 1, 2번 리드와 에미터 패드(43)의 위치 관계나, 에미터 패드(43)의 면적, 특히, 도 20의 상하 방향의 폭이 작은 것에 의한다.
이 경우, 도 20에 도시한 Al 리본(45)보다도 폭이 좁은 Al 리본을 사용하면, Al 리본의 긴 변과 실리콘 칩(42)의 긴 변이 평행하게 배열되도록 본딩하는 것이 가능하게 되지만, 폭이 좁은 Al 리본을 사용하였던 것에서는 리드(41)와의 접촉 면적이 작아지게 되므로 양자의 접촉 저항이 커지게 된다.
따라서, 본 실시 형태에서는, 도 20에 도시한 바와 같이, Al 리본(45)을 실리콘 칩(42)의 변 또는 몰드 수지(40)의 변에 대하여 비스듬하게 본딩함으로써, 면적이 작은 에미터 패드(43)의 표면에 폭이 넓은 Al 리본(45)을 본딩할 수 있도록 하고 있다. 또한, 도 20에 도시한 바와 같이, Al 리본(45)의 일단부가 본딩되는 연결부의 폭(A)을 리드(41)의 일반적인 기준폭(B)보다도 넓게 함으로써, Al 리본(45)을 비스듬하게 레이아웃한 경우라도, Al 리본(45)과 리드(41)를 안정적으로 접속할 수 있다.
또한, 면적이 작은 리드(41)의 연결부에 폭이 넓은 Al 리본(45)을 본딩하는 경우에는, 본딩 장치의 클램퍼와 리드(41)의 접촉 면적도 작아지므로, 클램퍼로 리드(41)를 확실하게 고정하는 것이 곤란하게 되어，Al 리본(45)과 리드(41)의 접착력이 저하될 우려가 있다. 따라서, 본 실시 형태에서는, 도 20에 도시한 바와 같이, 포스 단자를 구성하는 리드(41)(1번 리드 및 2번 리드)의 일부를, 센스 단자를 구성하는 리드(41)(3번 리드)와 다이 패드부(41D) 사이로 연장시킴으로써, 포스 단자를 구성하는 리드(41)의 면적을 크게 한다.
이에 의해, 도 23에 도시한 바와 같이, 본딩 장치의 클램퍼(47)와 리드(41)(1번 리드 및 2번 리드)의 접촉 면적이 커지게 되어, 리드(41)를 클램퍼(47)로 확실하게 고정하는 것이 가능하게 된다. 따라서, 리드(41)(1번 리드 및 2번 리드)의 표면에 Al 리본(45)을 웨지 본딩할 때, 본딩 툴의 진동 에너지가 Al 리본(45)에 확실하게 전달되므로，Al 리본(45)과 리드(41)의 접착력이 향상된다.
다음으로, 상기 실리콘 칩(42)에 형성된 IGBT에 대해서 설명한다. 도 24는, IGBT의 일례인 n채널형의 트렌치 게이트형 MOSFET를 나타내는 실리콘 칩(42)의 주요부 단면도이다.
p형 콜렉터층(60)의 상부에는, n형 에피택셜층이 형성되어 있다. n형 에피택셜층은, n형 버퍼층(61)과 그 상부의 n형 드리프트층(62)으로 구성되어 있다. n형 드리프트층(62)의 상부에는, p형 웰(63)과 p형 베이스층(64)이 형성되어 있고, p형 베이스층(64)의 일부에는, 이 p형 베이스층(64)을 관통하여 n형 드리프트층(62)에 도달하는 복수의 홈이 형성되어 있다.
상기 복수의 홈의 내벽에는 산화 실리콘막으로 이루어지는 게이트 절연막(65)이 형성되어 있고, 게이트 절연막(65)의 내측에는 게이트 전극(66)이 형성되어 있다. 또한, p형 웰(63)의 상부에는 산화 실리콘막(67)을 개재하여, 게이트 인출 전극(66A)이 형성되어 있다. 게이트 전극(66)과 게이트 인출 전극(66A)은, n형 다결정 실리콘막으로 이루어지고, 도면에 도시하지 않는 영역에서 서로 접속되어 있다.
상기 복수의 홈의 주위의 p형 베이스층(64)의 표면에는, n형 에미터층(68)과 p형 컨택트층(69)이 형성되어 있다. n형 에미터층(68), p형 베이스층(64) 및 n형 드리프트층(62)은, 을 구성하고 있다.
n채널형 MOSFET의 상부에는, 산화 실리콘막(70)을 개재하여 에미터 패드(43)가 형성되어 있다. 에미터 패드(43)는, 산화 실리콘막(70)에 형성된 컨택트 홀을 통해서 p형 컨택트층(69)에 접속되어 있다. 또한, 게이트 인출 전극(66A)의 상부에는, 산화 실리콘막(70)을 개재하여 게이트 패드(44)가 형성되어 있다. 게이트 패드(44)는, 산화 실리콘막(70)에 형성된 컨택트 홀을 통해서 게이트 인출 전극(66A)에 접속되어 있다. 에미터 패드(43) 및 게이트 패드(44)는, 예를 들면 WSi(텅스텐 실리사이드)막과 Al(알루미늄) 합금막의 적층막으로 구성되어 있다.
실리콘 칩(42)의 표면은, 에미터 패드(43) 및 게이트 패드(44)가 형성된 영역을 제외하고, 패시베이션막(71)으로 덮어져 있다. 패시베이션막(71)은, 예를 들면 산화 실리콘막과 질화 실리콘막의 적층막으로 구성되어 있다. 한편, 실리콘 칩(42)의 이면에는, p형 콜렉터층(60)에 접하는 콜렉터 전극(72)이 형성되어 있다.
도 25는, 본 실시 형태의 반도체 장치(1F)를 이용한 회로의 일례이다. 도면에서의 부호 73은 IGBT 드라이브 IC, 부호 74는 Xe(크세논)관, 부호 75는 트리거 변압기이다.
<실시 형태 7>
도 26∼도 29는, 본 실시 형태의 반도체 장치를 도시하는 도면으로서, 도 26은 패키지의 내부 구조를 도시하는 평면도, 도 27은 도 26의 D-D선을 따라 취한 단면도, 도 28은 도 26의 E-E선을 따라 취한 단면도, 도 29는 도 26의 F-F선을 따라 취한 단면도이다.
본 실시 형태의 반도체 장치(1G)는, 소형 면 실장 패키지의 일종인 WPAK에 적용한 것이다. 에폭시계 수지로 이루어지는 몰드 수지(50)의 외부에는, WPAK의 외부 접속 단자를 구성하는 8개의 리드(51)의 아우터 리드부가 노출되어 있다. 도 26에 도시한 리드(51) 중，1번 리드부터 3번 리드까지는 소스 리드, 4번 리드는 게이트 리드, 5번 리드부터 8번 리드까지는 드레인 리드이다.
WPAK는, 몰드 수지(50)의 외형 치수가 긴 변×짧은 변=5.9㎜×4.9㎜이다. 몰드 수지(50)의 내부에는, 상기 실시 형태 1과 동일하게, 파워 MOSFET가 형성된 실리콘 칩(52)이 밀봉되어 있다. WPAK의 특징 중 하나는, 패키지의 열저항을 저감하기 위해서, 실리콘 칩(52)이 탑재된 다이 패드부(51D)의 이면을 몰드 수지(50)의 외부에 노출시켜, 다이 패드부(51D)를 히트 싱크로서 기능시킨 것에 있다.
실리콘 칩(52)은, 드레인 리드를 구성하는 4개의 리드(51)(5번 리드∼8번 리드)와 일체로 형성된 다이 패드부(51D) 위에, 그 주면을 위로 향하게 한 상태에서 탑재되어 있다. 실리콘 칩(52)의 이면은, 파워 MOSFET의 드레인을 구성하고 있고, Ag 페이스트(5)를 개재하여 다이 패드부(51D)의 상면에 접합되어 있다. 다이 패드부(51D) 및 8개의 리드(51)(1번 리드∼8번 리드)는, Cu 또는 Fe-Ni 합금으로 이루어지고, 그들의 표면에는, Pd막을 주성분으로 하고, 그 상하에 Ni막과 Au막을 적층한 3층 구조(Ni/Pd/Au)의 도금층(도시 생략)이 형성되어 있다.
실리콘 칩(52)의 주면에는, 소스 패드(소스 전극)(53)와 게이트 패드(54)가 형성되어 있다. 소스 패드(53)와 게이트 패드(54)는, 실리콘 칩(52)의 최상층에 형성된 Al막을 주체로 하는 도전막에 의해 구성되어 있다. 소스 패드(53)는, 파워 MOSFET의 온 저항을 저감하기 위해서, 게이트 패드(54)보다도 넓은 면적으로 구성되어 있다. 마찬가지의 이유로부터, 실리콘 칩(52)의 이면은, 그 전체면이 파워 MOSFET의 드레인 전극을 구성하고 있다.
본 실시 형태의 반도체 장치(1G)는, 상기 실시 형태 1의 반도체 장치(SOP8)(1A)와 동일하게, 소스 리드를 구성하는 3개의 리드(51)(1번 리드∼3번 리드)가 몰드 수지(50)의 내부에서 연결되어 있고, 이 연결된 부분과 소스 패드(53)가 Al 리본(55)에 의해 전기적으로 접속되어 있다. 한편, 게이트 리드를 구성하는 1개의 리드(51)(4번 리드)와 게이트 패드(54)는, 1개의 Au 와이어(56)에 의해 전기적으로 접속되어 있다.
전술한 바와 같이, WPAK는, 실리콘 칩(52)이 탑재된 다이 패드부(51D)의 이면을 몰드 수지(50)의 외부에 노출시킨 구조로 되어 있다. 그 때문에, 몰드 수지(50)와 다이 패드부(51D)(및 리드(51))의 열팽창 계수차에 기인하여 양자의 계면에 간극이 생기면, 이 간극을 통해서 몰드 수지(50)의 내부에 수분 등의 이물이 침입하여, Ag 페이스트(5)를 열화시킨다고 하는 문제가 생기기 쉽다. 특히, 파워 MOSFET는, 실리콘 칩(52)의 이면이 드레인 전극을 구성하고 있기 때문에，Ag 페이스트(5)가 열화됨으로써 드레인 저항의 증가를 야기한다.
그 대책으로서, 본 실시 형태에서는, 도 26에 도시한 바와 같이, 예를 들면 다이 패드부(51D)의 1변(드레인 리드가 형성된 1변)을 따라서 복수의 돌기부(57)를 형성하고, 각각의 돌기부(57)에, 도 28에 확대하여 도시한 바와 같은 단차(57s)를 형성한다. 또한, 다른 대책으로서, 다이 패드부(51D)의 3변(돌기부(57)가 형성된 1변을 제외한 3변)을 따라서, 도 28에 확대하여 도시한 바와 같은 하프 에칭부(58)를 형성한다. 상기 단차(57s)는, 예를 들면 돌기부(57)를 프레스 가공함으로써 형성할 수 있다. 또한, 하프 에칭부(58)는, 에칭 마스크를 사용한 공지의 하프 에칭 기술을 이용하여 형성할 수 있다.
다이 패드부(51D)의 주연부에 상기한 바와 같은 단차(57s)나 하프 에칭부(58)를 형성한 경우에는, 몰드 수지(50)와 다이 패드부(51D)의 열팽창 계수차에 기인하는 양자의 계면 박리(계면의 어긋남)의 진행이 단차(57s)나 하프 에칭부(58)에 의해 저지되기 때문에, 계면 박리가 생기기 어렵게 된다고 하는 효과가 얻어진다.
몰드 수지(50)와 다이 패드부(51D)의 계면 박리를 방지하는 대책의 다른 예를 도 30∼도 32에 도시한다. 도 30은 패키지의 내부 구조를 도시하는 평면도, 도 31은 도 30의 G-G선을 따라 취한 단면도, 도 32는 도 30의 H-H선을 따라 취한 단면도이다. 또한, 도 30은, 실리콘 칩(52), Al 리본(55) 및 Au 와이어(56)의 도시를 생략하고 있다.
이 예에서는, 다이 패드부(51D)의 3변(돌기부(57)가 형성된 1변을 제외한 3변)을 따라서, 복수의 돌기부(59)를 형성하고, 각각의 돌기부(59)에, 도 32에 확대하여 도시한 바와 같은 굴곡부(59b)를 형성한다. 굴곡부(59b)는, 예를 들면 돌기부(59)를 굽힘 가공함으로써 형성할 수 있다.
다이 패드부(51D)의 주연부에 상기한 바와 같은 굴곡부(59b)를 형성한 경우에는, 단차(57s)나 하프 에칭부(58)를 형성한 경우와 마찬가지로, 몰드 수지(50)와 다이 패드부(51D)의 열팽창 계수차에 기인하는 양자의 계면 박리(계면의 어긋남)의 진행이 굴곡부(59b)에 의해 저지되기 때문에, 계면 박리가 생기기 어렵게 된다고 하는 효과가 얻어진다.
상기한 단차(57s), 하프 에칭부(58) 및 굴곡부(59b)는, 어느 일종을 단독으로 형성해도 되고, 2종 이상을 조합하여 형성하여도 된다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
예를 들면 도 33에 도시한 바와 같이, 상기 실시 형태 1의 SOP8에서, 소스 리드를 구성하는 3개의 리드(4)(1번 리드∼3번 리드)의 연결부의 폭(A)은, 몰드 수지(2)의 외부에 노출된 부분(아우터 리드)의 폭(B)보다도 넓게 하는 것이 바람직하다. 이에 의해，Al 리본(10)과 리드(4)의 접촉 면적을 크게 할 수 있으므로, 양자의 접촉 저항을 작게 할 수 있다. 이것은, 실시 형태 6의 VSON8 및 실시 형태 7의 WPAK에서도 마찬가지이다.
또한, 상기 실시 형태 4에서는, 몰드 수지(2)의 외부에 노출되어 있는 리드(4) 중, 소스 리드를 폭이 넓은 1개의 리드로 구성함으로써 온 저항의 저감과 방열성의 향상을 도모하였지만(도 16 참조), 예를 들면 도 34에 도시한 바와 같이, 소스 리드와 드레인 리드를 각각 폭이 넓은 1개의 리드로 구성함으로써, 상기의 효과를 더욱 높일 수 있다.
또한, 상기 도 7에 도시한 바와 같이, 실리콘 칩(3)의 표면에는, 다수의 파워 MOSFET가 형성되어 있다. 따라서, 예를 들면 도 35에 도시한 바와 같이, 소스 패드(7)의 표면에 거의 균등하게 Al 리본(10)을 배치함으로써, Al 리본(10)과 파워 MOSFET의 거리의 변동을 최소화하고, Al 리본(10)과 파워 MOSFET를 접속하는 소스 패드(7)의 저항을 저감할 수 있다.
또한, 상기 실시 형태에서는，Ag 페이스트를 사용하여 다이 패드부 위에 실리콘 칩을 탑재하였지만, Ag 페이스트 이외의 펠릿 부착 재료(pellet attaching material), 예를 들면 Pb 프리 땜납 등을 사용하여 다이 패드부 위에 실리콘 칩을 탑재할 수도 있다.
또한, 상기 실시 형태에서는, 리드 프레임(다이 패드부(4D) 및 리드(4))의 표면에 Pd막을 주성분으로 하는 도금층을 형성하였지만, 이에 한정되는 것이 아니라, 예를 들면 상기 표 2에 나타내는 바와 같이, Al 리본이 접속되는 소스 리드의 표면에 Ni 또는 Pd 중 어느 하나의 도금(또는 Cu 베어)을 사용하고, Au 와이어가 접속되는 게이트 리드의 표면에 Ag 또는 Pd 중 어느 하나의 도금(또는 Cu 베어)을 사용하고, Ag 페이스트가 도포되는 다이 패드부의 표면에 Ag 또는 Pd 중 어느 하나의 도금을 사용하는 등, 소스 리드, 게이트 리드 및 다이 패드부의 각각의 표면에 최적의 도금을 실시할 수도 있다.
또한, 상기 실시 형태에서는，SOP8, VSON8 혹은 WPAK에 적용한 반도체 장치에 대해서 설명하였지만, 저저항이 요구되는 각종 소형 면 실장 패키지에 적용할 수 있다. 또한, 실리콘 칩에 형성되는 소자는, 파워 MOSFET나 IGBT에 한정되는 것은 아니다.
또한, 상기 실시 형태에서는, 면적이 넓은 패드(소스 패드 또는 에미터 패드)와 리드를 접속하는 결선 재료로서 Al 리본을 이용하였지만, Au 혹은 Cu 합금과 같은 전기 저항이 작은 다른 금속 재료로 구성된 리본을 이용할 수도 있다.
본 발명은, 휴대 정보 기기의 전력 제어 스위치나 충방전 보호 회로 스위치 등에 사용되는 반도체 장치에 이용할 수 있다.
도 1은 본 발명의 실시 형태 1인 반도체 장치의 외관을 도시하는 평면도.
도 2는 본 발명의 실시 형태 1인 반도체 장치의 외관을 도시하는 측면도.
도 3은 본 발명의 실시 형태 1인 반도체 장치의 내부 구조를 도시하는 평면도.
도 4는 도 3의 A-A선을 따라 취한 단면도.
도 5는 도 3의 B-B선을 따라 취한 단면도.
도 6은 실리콘 칩에 형성된 파워 MOSFET를 도시하는 주요부 단면도.
도 7은 실리콘 칩에 형성된 소스 패드, 게이트 패드 및 게이트 배선을 포함하는 최상층의 도전막과 하층의 게이트 전극을 도시하는 평면도.
도 8은 본 발명의 실시 형태 1인 반도체 장치의 제조 공정의 일례를 설명하는 플로우도.
도 9는 실리콘 칩의 소스 패드에 Al 리본을 웨지 본딩할 때에 Ag 페이스트에 진동 에너지가 가해지는 모습을 설명하는 도면.
도 10은 Ag 페이스트의 최적의 탄성율을 도출하기 위한 선택 지침식을 설명하는 도면.
도 11은 4종류의 Ag 페이스트의 선택 지침식과 크랙 내성 실험의 결과를 도시하는 그래프.
도 12는 Ag 페이스트의 탄성율의 전단 강도 의존성을 측정한 결과를 도시하는 그래프.
도 13은 본 발명의 실시 형태 2인 반도체 장치의 내부 구조를 도시하는 평면도.
도 14는 1개의 본딩 툴로 복수개의 Al 리본을 동시에 본딩하는 공정을 도시하는 주요부 사시도.
도 15는 본 발명의 실시 형태 3인 반도체 장치의 내부 구조를 도시하는 평면도.
도 16은 본 발명의 실시 형태 4인 반도체 장치의 내부 구조를 도시하는 평면도.
도 17은 본 발명의 실시 형태 5인 반도체 장치의 내부 구조를 도시하는 평면도.
도 18은 본 발명의 실시 형태 6인 반도체 장치의 외관을 도시하는 평면도.
도 19는 본 발명의 실시 형태 6인 반도체 장치의 외관을 도시하는 평면도.
도 20은 본 발명의 실시 형태 6인 반도체 장치의 내부 구조를 도시하는 평면도.
도 21은 도 20의 C-C선을 따라 취한 단면도.
도 22는 본 발명의 실시 형태 6인 반도체 장치의 동작을 개략적으로 설명하는 도면.
도 23은 본 발명의 실시 형태 6인 반도체 장치의 제조 공정에서, 클램프와 리드의 접촉 영역을 도시하는 주요부 평면도.
도 24는 실리콘 칩에 형성된 IGBT를 도시하는 주요부 단면도.
도 25는 본 발명의 실시 형태 6인 반도체 장치를 이용한 회로의 일례를 도시하는 도면.
도 26은 본 발명의 실시 형태 7인 반도체 장치의 내부 구조를 도시하는 평면도.
도 27은 도 26의 D-D선을 따라 취한 단면도.
도 28은 도 26의 E-E선을 따라 취한 단면도.
도 29는 도 26의 F-F선을 따라 취한 단면도.
도 30은 본 발명의 실시 형태 7인 반도체 장치의 내부 구조를 도시하는 평면도.
도 31은 도 30의 G-G선을 따라 취한 단면도.
도 32는 도 30의 H-H선을 따라 취한 단면도.
도 33은 본 발명의 다른 실시 형태인 반도체 장치의 내부 구조를 도시하는 평면도.
도 34는 본 발명의 다른 실시 형태인 반도체 장치의 내부 구조를 도시하는 평면도.
도 35는 본 발명의 다른 실시 형태인 반도체 장치의 내부 구조를 도시하는 평면도.
<도면의 주요 부분에 대한 부호의 설명>
1A∼1G: 반도체 장치
2: 몰드 수지
3: 실리콘 칩
4: 리드
4D: 다이 패드부
5: Ag 페이스트
7: 소스 패드(소스 전극)
8: 게이트 패드
10: Al 리본
11: Au 와이어
12: 본딩 툴
20: n+형 단결정 실리콘 기판
21: n-형 단결정 실리콘층
22: p형 웰
23: 산화 실리콘막
24: 홈
25: 산화 실리콘막(게이트 산화막)
26A: 다결정 실리콘막(게이트 전극)
26B: 게이트 인출 전극
27: p-형 반도체 영역
28: p형 반도체 영역
29: n+형 반도체 영역(소스)
30, 31: 산화 실리콘막
32, 33: 접속 구멍
34: 게이트 배선
35: p+형 반도체 영역
36, 37, 38: Al 배선
40: 몰드 수지
41: 리드
41D: 다이 패드부
42: 실리콘 칩
43: 에미터 패드(에미터 전극)
44: 게이트 패드
45: Al 리본
46: Au 와이어
47: 클램퍼
50: 몰드 수지
51: 리드
51D: 다이 패드부
52: 실리콘 칩
53: 소스 패드
54: 게이트 패드
55: Al 리본
56: Au 와이어
57: 돌기부
57s: 단차
58: 하프 에칭부
59: 돌기부
59b: 굴곡부
60: p형 콜렉터층
61: n형 버퍼층
62: n형 드리프트층
63: p형 웰
64: p형 베이스층
65: 게이트 절연막
66: 게이트 전극
66A: 게이트 인출 전극
67: 산화 실리콘막
68: n형 에미터층
69: p형 컨택트층
70: 산화 실리콘막
71: 패시베이션막
72: 콜렉터 전극
73: IGBT 드라이브 IC
74: Xe관
75: 트리거 변압기

Claims (19)

  1. 리드 프레임의 다이 패드부 위에 탑재된 반도체 칩이 수지 패키지에 의해 밀봉되고, 상기 수지 패키지의 외부에 상기 리드 프레임의 아우터 리드부가 노출된 반도체 장치로서,
    상기 리드 프레임은, 게이트 리드, 소스 리드, 드레인 리드, 및 상기 드레인 리드와 일체로 형성된 다이 패드부로 이루어지고, 상기 반도체 칩의 주면에는, 파워 MOSFET의 게이트 전극에 접속된 게이트 패드와, 상기 파워 MOSFET의 소스에 접속되며, 또한 상기 게이트 패드보다도 면적이 큰 소스 패드가 형성되고, 상기 파워 MOSFET의 드레인을 구성하는 상기 반도체 칩의 이면은, Ag 페이스트에 의해 상기 다이 패드부 위에 접합되고, 상기 소스 리드와 상기 소스 패드는, Al 리본에 의해 접속되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 Ag 페이스트의 탄성율(Pa)은, Pa < 2.6×Ag 페이스트의 접착 두께/Al 리본 초음파 본딩 가능 변위×Ag 페이스트의 전단 강도인 관계를 만족시키는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 Ag 페이스트의 탄성율은 0.2∼5.3㎬의 범위이며, 전단 강도는 8.5㎫ 이 상인 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 소스 리드와 상기 소스 패드는, 복수개의 Al 리본에 의해 접속되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 게이트 리드와 상기 게이트 패드는, Au 와이어에 의해 접속되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 게이트 리드와 상기 게이트 패드는, Al 리본에 의해 접속되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 소스 패드를 구성하는 도전막의 막 두께는, 3㎛ 이상인 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    복수개의 상기 소스 리드의 아우터 리드부가 일체로 접속되어 있는 것을 특 징으로 하는 반도체 장치.
  9. 제1항에 있어서,
    복수개의 상기 드레인 리드의 일부와 상기 다이 패드부는, Al 리본에 의해 접속되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서,
    상기 리드 프레임의 표면에는, Pd를 주성분으로 하는 도금층이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  11. 리드 프레임의 다이 패드부 위에 탑재된 반도체 칩이 수지 패키지에 의해 밀봉되고, 상기 수지 패키지의 외부에 상기 리드 프레임의 아우터 리드부가 노출된 반도체 장치로서,
    상기 리드 프레임은, 게이트 리드, 에미터 리드, 콜렉터 리드, 및 상기 콜렉터 리드와 일체로 형성된 다이 패드부로 이루어지고, 상기 반도체 칩의 주면에는, IGBT의 게이트 전극에 접속된 게이트 패드와, 상기 IGBT의 에미터에 접속되며, 또한 상기 게이트 패드보다도 면적이 큰 에미터 패드가 형성되고, 상기 IGBT의 드레인을 구성하는 상기 반도체 칩의 이면은, Ag 페이스트에 의해 상기 다이 패드부 위에 접합되고, 상기 에미터 리드와 상기 에미터 패드는, Al 리본에 의해 접속되어 있는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서,
    상기 에미터 리드와 상기 에미터 패드를 접속하는 상기 Al 리본은, 상기 수지 패키지의 변에 대하여 경사 방향으로 연장되어 있는 것을 특징으로 하는 반도체 장치.
  13. 제11항에 있어서,
    상기 게이트 리드와 상기 게이트 패드는, Au 와이어에 의해 접속되어 있는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서,
    상기 에미터 리드와 상기 에미터 패드를 접속하는 상기 Al 리본은, 상기 수지 패키지의 변에 대하여 경사 방향으로 연장되고, 상기 게이트 리드와 상기 게이트 패드를 접속하는 상기 Au 와이어는, 상기 수지 패키지의 변에 대하여 경사 방향으로 연장되어 있는 것을 특징으로 하는 반도체 장치.
  15. 제11항에 있어서,
    상기 에미터 리드는, 포스(force) 단자와 게이트 구동용의 센스 단자로 구성되고, 상기 포스 단자를 구성하는 에미터 리드와, 상기 센스 단자를 구성하는 에미터 리드는, 서로 분리되어 형성되어 있는 것을 특징으로 하는 반도체 장치.
  16. 제15항에 있어서,
    상기 포스 단자를 구성하는 에미터 리드의 일부는, 상기 센스 단자를 구성하는 에미터 리드와 상기 다이 패드부 사이로 연장되어 있는 것을 특징으로 하는 반도체 장치.
  17. 리드 프레임의 다이 패드부 위에 탑재된 반도체 칩이 수지 패키지에 의해 밀봉되고, 상기 수지 패키지의 외부에 상기 리드 프레임의 아우터 리드부와 상기 다이 패드부의 이면이 노출된 반도체 장치로서,
    상기 리드 프레임은, 게이트 리드, 소스 리드, 드레인 리드, 및 상기 드레인 리드와 일체로 형성된 다이 패드부로 이루어지고, 상기 반도체 칩의 주면에는, 파워 MOSFET의 게이트 전극에 접속된 게이트 패드와, 상기 파워 MOSFET의 소스에 접속되며, 또한 상기 게이트 패드보다도 면적이 큰 소스 패드가 형성되고, 상기 파워 MOSFET의 드레인을 구성하는 상기 반도체 칩의 이면은, Ag 페이스트에 의해 상기 다이 패드부 위에 접합되고, 상기 소스 리드와 상기 소스 패드는, Al 리본에 의해 접속되고, 상기 게이트 리드와 상기 게이트 패드는, Au 와이어에 의해 접속되고, 상기 다이 패드부의 주연부에는, 상기 다이 패드부와 일체로 구성된 돌기부가 형성되고, 상기 돌기부에는, 단차 또는 굴곡부가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  18. 제17항에 있어서,
    상기 다이 패드부의 주연부에는, 상기 단차 또는 굴곡부 대신에, 혹은 상기 단차 또는 굴곡부와 함께 하프 에칭부(half etched portion)가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  19. 제1항 또는 제17항에 있어서,
    상기 수지 패키지의 내부에 밀봉된 상기 소스 리드의 폭은, 상기 수지 패키지의 외부에 노출된 부분의 폭보다도 넓은 것을 특징으로 하는 반도체 장치.
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