JP5714916B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP5714916B2
JP5714916B2 JP2011003691A JP2011003691A JP5714916B2 JP 5714916 B2 JP5714916 B2 JP 5714916B2 JP 2011003691 A JP2011003691 A JP 2011003691A JP 2011003691 A JP2011003691 A JP 2011003691A JP 5714916 B2 JP5714916 B2 JP 5714916B2
Authority
JP
Japan
Prior art keywords
heat sink
package
mounting portion
chip mounting
lead
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2011003691A
Other languages
English (en)
Other versions
JP2012146803A (ja
Inventor
波多　俊幸
俊幸 波多
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2011003691A priority Critical patent/JP5714916B2/ja
Priority to US13/345,954 priority patent/US8536687B2/en
Priority to CN201210019756.1A priority patent/CN102593078B/zh
Publication of JP2012146803A publication Critical patent/JP2012146803A/ja
Priority to US13/912,758 priority patent/US20130273696A1/en
Application granted granted Critical
Publication of JP5714916B2 publication Critical patent/JP5714916B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L24/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/4005—Shape
    • H01L2224/4009—Loop shape
    • H01L2224/40095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/40247—Connecting the strap to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45014—Ribbon connectors, e.g. rectangular cross-section
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73221—Strap and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/84801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01037—Rubidium [Rb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01038—Strontium [Sr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Description

本発明は、半導体装置およびその製造技術に関し、特に、樹脂封止型の半導体装置およびその製造技術に適用して有効な技術に関する。
特開平６−１３２４５７号公報（特許文献１）には、肉厚部のトランジスタ搭載部と肉薄部のインナリードが別体で構成されている構造が記載されている。この特許文献１では、トランジスタ搭載部上にトランジスタ素子が搭載されており、このトランジスタ搭載部とインナリードとは、孔にダボ（接合部）を挿入してかしめることにより、接合一体化されている。そして、トランジスタ搭載部およびインナリードは、特許文献１の図５に示すように、封止樹脂で完全に覆われるように封止されている。
特開２０００−３１３３８号公報（特許文献２）には、特許文献２の図２や図６に図示されているように、ベース基板上に樹脂絶縁層を介してリードフレームが搭載されており、このリードフレーム上にスイッチング用半導体素子が搭載されている構造が記載されている。
特開平６−１３２４５７号公報 特開２０００−３１３３８号公報
半導体装置は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの半導体素子と多層配線を形成した半導体チップと、この半導体チップを覆うように形成されたパッケージから形成されている。
前述のパッケージには、（１）半導体チップに形成されている半導体素子と外部回路とを電気的に接続するという機能や、（２）湿度や温度などの外部環境から半導体チップを保護し、振動や衝撃による破損や半導体チップの特性劣化を防止する機能がある。さらに、パッケージには、（３）半導体チップのハンドリングを容易にするといった機能や、（４）半導体チップの動作時における発熱を放散し、半導体素子の機能を最大限に発揮させる機能なども合わせもっている。したがって、半導体装置を構成するパッケージの信頼性を向上させることにより、上述したパッケージに要求される機能を充分に発揮させることが重要となってくる。
本発明の目的は、半導体装置を構成するパッケージの信頼性を向上できる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
代表的な実施の形態における半導体装置は、（ａ）第１表面と前記第１表面とは反対側の第１裏面とを有するヒートシンクと、（ｂ）複数のリードと、第２表面と前記第２表面とは反対側の第２裏面とを有するチップ搭載部と、を有するリード部と、を備える。そして、（ｃ）前記チップ搭載部の前記第２表面上に搭載された半導体チップと、（ｄ）前記ヒートシンクの一部、前記リード部の一部、および、前記半導体チップを封止する封止体と、を備える。このとき、前記半導体チップと、前記リード部を構成する前記複数のリードとは電気的に接続されており、前記封止体内において、前記ヒートシンクの前記第１表面と前記チップ搭載部の前記第２裏面とが対向するように配置されていることを特徴とするものである。
また、代表的な実施の形態における半導体装置の製造方法は、（ａ）複数のヒートシンクが連結部によって連結された第１フレームを準備する工程と、（ｂ）複数のリードとチップ搭載部とを有する複数のリード部が連結された第２フレームを準備する工程と、（ｃ）前記チップ搭載部の表面が前記複数のリードの表面よりも低く位置するように前記第２フレームを成形する工程と、を備える。そして、（ｄ）前記チップ搭載部の表面上に半導体チップを搭載する工程と、（ｅ）前記半導体チップと前記複数のリードとを電気的に接続する工程と、（ｆ）前記ヒートシンクの一部、前記リード部の一部、および、前記半導体チップを封止する工程と、を備える。ここで、前記（ｆ）工程は、（ｆ１）平面視において、前記ヒートシンク上に前記チップ搭載部が重なるように前記第１フレームと前記第２フレームとをモールド金型内に位置決めして配置する工程と、（ｆ２）前記第１フレームに形成されている前記連結部を樹脂止めにして、前記モールド金型内に樹脂を充填する工程と、を有する。さらに、（ｆ３）モールドされた前記第１フレームおよび前記第２フレームを前記モールド金型から取り出す工程と、を有することを特徴とするものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
半導体装置を構成するパッケージの信頼性を向上できる。
第１パッケージ製品の構造から本発明の構造に至る流れを模式的に示す図である。 （ａ）は第１パッケージを表面から見た表面図であり、（ｂ）は第１パッケージを側面から見た側面図である。また、（ｃ）は第１パッケージを裏面から見た裏面図である。 レジンバリが形成された第１パッケージの外観構成を示す図である。 第１パッケージを製造する際に使用されるリードフレームの構造を示す図である。 （ａ）は第２パッケージを表面から見た表面図であり、（ｂ）は第２パッケージを側面から見た側面図である。また、（ｃ）は第２パッケージを裏面から見た裏面図である。 第２パッケージの外観構成を示す図である。 第２パッケージを製造する際に使用されるリードフレームの構造を示す図である。 購入時のリードフレームの状態を示す図である。 成形した後のリードフレームの状態を示す図である。 購入時のリードフレームの状態を示す図である。 成形した後のリードフレームの状態を示す図である。 第２パッケージを製造するために使用されるリードフレームにうねり（キャンバー）が発生した場合にだけ封止体へのクラックが発生するメカニズムを、第１パッケージを製造するために使用されるリードフレームにうねり（キャンバー）が発生した場合と対比して説明する図である。 複数のヒートシンクが連結部で接続されたヒートシンク部と、アウターリードが形成されているアウターリード部とを分離するリードフレーム構造を示す図である。 （ａ）は第２パッケージの表面図であり、（ｂ）は第２パッケージの側面図である。また、（ｃ）は第２パッケージの裏面図である。 本発明の技術的思想を具現化したリードフレームの構成を示す図である。 分離されたヒートシンク部とアウターリード部とを接続する様子を示す図である。 （ａ）は実施の形態におけるパッケージの内部構造を示す平面図であり、（ｂ）は実施の形態におけるパッケージの内部構造を示す断面図である。 パワーＭＯＳＦＥＴのデバイス構造を示す断面図である。 実施の形態における半導体装置の製造工程を示す図である。 図１９に続く半導体装置の製造工程を示す図である。 図２０に続く半導体装置の製造工程を示す図である。 図２１に続く半導体装置の製造工程を示す図である。 図２２に続く半導体装置の製造工程を示す図である。 図２３に続く半導体装置の製造工程を示す図である。 図２４に続く半導体装置の製造工程を示す図である。 図２５に続く半導体装置の製造工程を示す図である。 実施の形態における半導体装置の製造工程を示す図である。 図２７に続く半導体装置の製造工程を示す図である。 図２８に続く半導体装置の製造工程を示す図である。 図２９に続く半導体装置の製造工程を示す図である。 図３０に続く半導体装置の製造工程を示す図である。 図３１に続く半導体装置の製造工程を示す図である。 図３２に続く半導体装置の製造工程を示す図である。 （ａ）は、第４パッケージを表面側から見た表面図であり、（ｂ）は、第４パッケージを側面側から見た側面図である。また、（ｃ）は、第４パッケージを裏面側から見た裏面図である。 （ａ）は、第４パッケージを実装基板に実装する様子を正面側から見た図であり、（ｂ）は、第４パッケージを実装基板に実装する様子を側面側から見た断面図である。 （ａ）は、第５パッケージを表面側から見た表面図であり、（ｂ）は、第５パッケージを側面側から見た側面図である。また、（ｃ）は、第５パッケージを裏面側から見た裏面図である。 （ａ）は、表面側から封止体の内部を透視した図であり、（ｂ）は、側面側から封止体の内部を透視した断面図である。また、（ｃ）は、（ｂ）の一部を拡大した断面図である。 （ａ）は、第５パッケージを実装基板に実装する様子を正面側から見た図であり、（ｂ）は、第５パッケージを実装基板に実装する様子を側面側から見た断面図である。 （ａ）〜（ｃ）は第５パッケージにおける樹脂封止工程を示す図である。 （ａ）〜（ｃ）は、それぞれ、図３９の（ａ）〜（ｃ）に続く樹脂封止工程を示す図である。 （ａ）〜（ｃ）は、それぞれ、図４０の（ａ）〜（ｃ）に続く樹脂封止工程を示す図である。 （ａ）〜（ｃ）は、それぞれ、図４１の（ａ）〜（ｃ）に続く樹脂封止工程を示す図である。 （ａ）〜（ｃ）は、それぞれ、図４２の（ａ）〜（ｃ）に続く樹脂封止工程を示す図である。 （ａ）〜（ｃ）は、それぞれ、図４３の（ａ）〜（ｃ）に続く樹脂封止工程を示す図である。 （ａ）は、本実施の形態におけるパッケージを表面側から見た表面図であり、（ｂ）は、本実施の形態におけるパッケージを側面側から見た側面図である。また、（ｃ）は、本実施の形態におけるパッケージを裏面側から見た裏面図である。 （ａ）は、本実施の形態におけるパッケージの内部構造を示す平面図であり、（ｂ）は、本実施の形態におけるパッケージの内部構造を示す断面図である。 （ａ）は、本実施の形態におけるパッケージを実装基板に実装する様子を正面側から見た図であり、（ｂ）は、本実施の形態におけるパッケージを実装基板に実装する様子を側面側から見た断面図である。 実施の形態における半導体装置の製造工程を示す図である。 図４８に続く半導体装置の製造工程を示す図である。 図４９に続く半導体装置の製造工程を示す図である。 図５０に続く半導体装置の製造工程を示す図である。 図５１に続く半導体装置の製造工程を示す図である。 図５２に続く半導体装置の製造工程を示す図である。 図５３に続く半導体装置の製造工程を示す図である。 図５４に続く半導体装置の製造工程を示す図である。 （ａ）〜（ｃ）は実施の形態におけるパッケージの樹脂封止工程を示す図である。 （ａ）〜（ｃ）は、それぞれ、図５６の（ａ）〜（ｃ）に続く樹脂封止工程を示す図である。 （ａ）〜（ｃ）は、それぞれ、図５７の（ａ）〜（ｃ）に続く樹脂封止工程を示す図である。 （ａ）〜（ｃ）は、それぞれ、図５８の（ａ）〜（ｃ）に続く樹脂封止工程を示す図である。 （ａ）〜（ｃ）は、それぞれ、図５９の（ａ）〜（ｃ）に続く樹脂封止工程を示す図である。 第７パッケージの構造を示す断面図である。 第７パッケージの構成を示すとともに、第７パッケージの一部領域を拡大して示す図である。 本発明の技術的思想を実現するためのフレーム構造を示す図である。 （ａ）は実施の形態におけるパッケージの内部構造を示す平面図であり、（ｂ）は、実施の形態におけるパッケージの内部構造を示す断面図である。 実施の形態における半導体装置の製造工程を示す図である。 図６５に続く半導体装置の製造工程を示す図である。 図６６に続く半導体装置の製造工程を示す図である。 図６７に続く半導体装置の製造工程を示す図である。 図６８に続く半導体装置の製造工程を示す図である。 図６９に続く半導体装置の製造工程を示す図である。 （ａ）は、第９パッケージの内部構造を示す平面図であり、（ｂ）は、第９パッケージの内部構造を示す断面図である。 （ａ）は、第１０パッケージの内部構造を示す平面図であり、（ｂ）は、第１０パッケージの内部構造を示す断面図である。 （ａ）は、第１１パッケージの内部構造を示す平面図であり、（ｂ）は、第１１パッケージの内部構造を示す断面図である。 （ａ）は、第１２パッケージを表面側から見た平面図であり、（ｂ）は、第１２パッケージの断面構造を示す図である。また、（ｃ）は、第１２パッケージを裏面側から見た平面図である。 第１２パッケージを実装基板に実装した様子を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
＜本発明の基本的な技術的思想＞
本発明は、半導体装置を構成するパッケージの信頼性を向上させるため、以下のように構成することに特徴がある。すなわち、本発明における半導体装置は、（ａ）第１表面と前記第１表面とは反対側の第１裏面とを有するヒートシンクと、（ｂ）複数のリードと、第２表面と前記第２表面とは反対側の第２裏面とを有するチップ搭載部と、を有するリード部と、（ｃ）前記チップ搭載部の前記第２表面上に搭載された半導体チップと、（ｄ）前記ヒートシンクの一部、前記リード部の一部、および、前記半導体チップを封止する封止体と、を備える。そして、前記半導体チップと、前記リード部を構成する前記複数のリードとは電気的に接続されており、前記封止体内において、前記ヒートシンクの前記第１表面と前記チップ搭載部の前記第２裏面とが対向するように配置されていることを特徴とするものである。このような特徴的構成を取ることにより、様々な形態のパッケージ製品において、パッケージの信頼性を向上させることができる。つまり、本発明の上述した特徴的構成は、様々なパッケージ製品に適用することができ、それぞれのパッケージ製品が抱える問題点を個別に解決できる利点を有している。以下では、本発明の基本的な技術的思想を具体的な個々のパッケージ製品に適用する例について説明し、本発明によれば、個々のパッケージ製品が抱える問題点を解決できる点について個別具体的に説明する。
＜第１パッケージ製品が抱える問題点＞
本発明の技術的思想を第１パッケージ製品に適用する例について説明する。まず、第１パッケージ製品が抱える問題点について図面を参照しながら説明する。図１は、第１パッケージ製品の構造から本発明の構造に至る流れを模式的に示す図である。図１に示すように、レジンバリ対策前のパッケージ構造としてパッケージＰＫ１という形態が存在している。このパッケージＰＫ１は、矩形形状をした封止体ＭＲの上部から放熱機能を有するヒートシンクＨＳが突出している。このとき、個々のパッケージＰＫ１はリードフレームで繋がれた状態で製造され、最終的に個々のパッケージＰＫ１に個片化する際、ヒートシンクＨＳを切断部ＣＴ１で切断することにより個片化される。ここで、パッケージＰＫ１では、ヒートシンクＨＳの上部に切断部ＣＴ１が存在する構造をしている。このような構造をしているパッケージＰＫ１では、封止体ＭＲを形成する際、樹脂が漏れ出しレジンバリＲＢが形成されてしまう事態が発生してしまうことが判明した。レジンバリＲＢが形成された状態でパッケージＰＫ１が製品として出荷されると、出荷先において、パッケージＰＫ１からレジンバリＲＢが脱落し、脱落したレジンバリＲＢが実装基板上の端子上に付着する場合がある。この場合、例えば、実装基板の端子とパッケージ（半導体装置）のリードとを電気的に接続する際、実装基板の端子上に付着した樹脂絶縁物であるレジンバリＲＢが実装基板上の端子とパッケージのリードとの間の電気的な接続を阻害することになる問題点が発生する。このため、レジンバリＲＢが形成されてしまうパッケージＰＫ１の構造を改良する必要があることがわかった。
そこで、図１に示すように、パッケージＰＫ１の構造からパッケージＰＫ２の構造へ変更することを考えた。このパッケージＰＫ２では、ヒートシンクＨＳの横部に切断部ＣＴ２が存在する構造をしている。このような構造をしているパッケージＰＫ２では、封止体ＭＲを形成する際の樹脂漏れを抑制することができ、この結果、パッケージＰＫ２にほとんどレジンバリＲＢが形成されないことが確認されている。したがって、切断部ＣＴ１がヒートシンクの上部に存在するパッケージＰＫ１の構造から、切断部ＣＴ２がヒートシンクの横部に存在するパッケージＰＫ２の構造に変更することにより、レジンバリＲＢの形成を防止することができると考えた。
ところが、パッケージＰＫ２では、パッケージＰＫ１では発生していなかった新たな問題点が生じてしまうことが明らかになった。つまり、パッケージＰＫ１で発生するレジンバリＲＢの問題点を解決するために、パッケージＰＫ１の構造からパッケージＰＫ２の構造に変更すると、今度は、新たな問題点として、封止体ＭＲにクラックＣＫが発生することが顕在化することがわかってきた。つまり、レジンバリＲＢの発生を防止する観点から、パッケージＰＫ２の構造を採用すると、封止体ＭＲにクラックＣＫが発生するという課題が新たに生じてしまうのである。したがって、パッケージＰＫ１の構造はレジンバリＲＢが発生してしまう問題を含む構造であり、パッケージＰＫ２の構造はレジンバリＲＢの発生を抑制できるものの封止体ＭＲにクラックＣＫが発生してしまうという問題を含む構造であることがわかる。
以下では、まず、パッケージＰＫ１の構造について説明し、続いて、このパッケージＰＫ１の構造によるとレジンバリＲＢが形成されてしまう理由について説明する。図２は、パッケージＰＫ１の外観構成を示す図であり、図２（ａ）はパッケージＰＫ１を表面から見た表面図であり、図２（ｂ）はパッケージＰＫ１を側面から見た側面図である。また、図２（ｃ）はパッケージＰＫ１を裏面から見た裏面図である。
図２（ａ）において、パッケージＰＫ１は、矩形形状の封止体ＭＲを有しており、この封止体ＭＲの内部には、例えば、集積回路を形成した半導体チップが埋め込まれている。そして、封止体ＭＲの上部からは、ヒートシンクＨＳの一部が突出しており、このヒートシンクＨＳの上部にリードフレームから分離した痕跡である切断部ＣＴ１が形成されている。一方、封止体ＭＲの下部からは、ゲート端子ＧＴやソース端子ＳＴが突き出ている。また、図２（ｂ）に示すように、パッケージＰＫ１は、封止体ＭＲの底部にヒートシンクＨＳが設けられており、封止体ＭＲから、例えば、ソース端子ＳＴが突き出ていることがわかる。さらに、図２（ｃ）に示すように、パッケージＰＫ１では、封止体ＭＲの裏面にヒートシンクＨＳが配置されており、このヒートシンクＨＳがドレイン端子ＤＴとしても機能していることがわかる。
図３は、レジンバリＲＢが形成されたパッケージＰＫ１の外観構成を示す図である。図３に示すように、封止体ＭＲの上部から突き出ているヒートシンクＨＳの横側にレジンバリＲＢが形成されていることがわかる。つまり、パッケージＰＫ１の構造では、図３に示すように、レジンバリＲＢが形成されやすい構造となっている。以下では、上述したパッケージＰＫ１の構造で頻繁にレジンバリＲＢが発生する理由について説明する。
図４は、パッケージＰＫ１を製造する際に使用されるリードフレームＬＦ１の構造を示す図である。図４に示すように、このリードフレームＬＦ１は、複数のヒートシンクＨＳが設けられた構造をしているが、個々のヒートシンクＨＳは互いに接続するようには構成されていない。つまり、隣り合うヒートシンクＨＳは互いに連結されていないために、ヒートシンクＨＳの一部を樹脂封止（モールド）する際、複数のヒートシンクＨＳ間にある隙間から樹脂が漏れ出しやすくなっている。すなわち、隣接するヒートシンクＨＳ間に存在する隙間から樹脂が漏れ出し、パッケージＰＫ１にレジンバリが発生するのである。つまり、パッケージＰＫ１でレジンバリが発生する原因は、リードフレームＬＦ１の構造にあると考えられる。具体的には、リードフレームＬＦ１に形成されている複数のヒートシンクＨＳが互いに連結されていないために、樹脂封止の際、複数のヒートシンクＨＳの間に隙間が生じ、この隙間から樹脂が漏れ出すことにより、パッケージＰＫ１にレジンバリが発生するのである。
そこで、上述したパッケージＰＫ１の問題点を解決するため、パッケージＰＫ２の構造が考えられている。以下に、パッケージＰＫ２の構造について説明する。
図５は、パッケージＰＫ２の外観構成を示す図であり、図５（ａ）はパッケージＰＫ２を表面から見た表面図であり、図５（ｂ）はパッケージＰＫ２を側面から見た側面図である。また、図５（ｃ）はパッケージＰＫ２を裏面から見た裏面図である。
図５（ａ）において、パッケージＰＫ２は、矩形形状の封止体ＭＲを有しており、この封止体ＭＲの内部には、例えば、集積回路を形成した半導体チップが埋め込まれている。そして、封止体ＭＲの上部からは、ヒートシンクＨＳの一部が突出しており、このヒートシンクＨＳの横部にリードフレームから分離した痕跡である切断部ＣＴ２が形成されている。このように、パッケージＰＫ２では、切断部ＣＴ２がヒートシンクＨＳの横部に形成されている点がパッケージＰＫ１の構造との相違点である。一方、封止体ＭＲの下部からは、ゲート端子ＧＴやソース端子ＳＴが突き出ている。また、図５（ｂ）に示すように、パッケージＰＫ２は、封止体ＭＲの底部にヒートシンクＨＳが設けられており、封止体ＭＲから、例えば、ソース端子ＳＴが突き出ていることがわかる。さらに、図５（ｃ）に示すように、パッケージＰＫ２では、封止体ＭＲの裏面にヒートシンクＨＳが配置されており、このヒートシンクＨＳがドレイン端子ＤＴとしても機能していることがわかる。
図６は、パッケージＰＫ２の外観構成を示す図である。図６に示すように、封止体ＭＲの上部から突き出ているヒートシンクＨＳの横側にレジンバリが形成されていないことがわかる。つまり、パッケージＰＫ２の構造では、図６に示すように、レジンバリが形成されにくい構造となっている。このようにパッケージＰＫ２の構造において、レジンバリが発生しにくくなる理由について説明する。
図７は、パッケージＰＫ２を製造する際に使用されるリードフレームＬＦ２の構造を示す図である。図７に示すように、このリードフレームＬＦ２は、複数のヒートシンクＨＳが設けられた構造をしており、個々のヒートシンクＨＳは互いに連結部ＣＯＮで接続されている。この点がパッケージＰＫ１を製造する際に使用されるリードフレームＬＦ１（図４参照）との相違点である。つまり、図７に示すリードフレームＬＦ２では、互いに隣り合うヒートシンクＨＳが連結部ＣＯＮで連結されているために、ヒートシンクＨＳの一部を樹脂封止（モールド）する際、複数のヒートシンクＨＳ間に隙間が存在し無くなるのである。つまり、図７に示すリードフレームＬＦ２では、複数のヒートシンクＨＳの間に形成される隙間に連結部ＣＯＮが形成されているため、この連結部ＣＯＮが樹脂漏れのストッパとなり、樹脂漏れが発生しにくくなっているのである。このように図７に示すリードフレームＬＦ２では、隣接するヒートシンクＨＳ間に連結部ＣＯＮが存在することから、この連結部ＣＯＮが樹脂漏れのストッパとして機能し、パッケージＰＫ２にレジンバリが発生することを防止できるのである。以上のことから、パッケージＰＫ２の製造では、互いに隣接するヒートシンクＨＳが連結部ＣＯＮで連結されたリードフレームＬＦ２を採用することにより、レジンバリの発生を抑制できるのである。このリードフレームＬＦ２を使用してパッケージＰＫ２を製造する際には、樹脂封止後に連結部ＣＯＮを切断することから、パッケージＰＫ２においては、図６に示すように、封止体ＭＲから突出しているヒートシンクＨＳの横側に切断部ＣＴ２が形成される構造となる。
上述したことから、図３に示すパッケージＰＫ１では、リードフレームＬＦ１に形成されている複数のヒートシンクＨＳが互いに接続されていないこと（図４参照）に起因してレジンバリが発生する。そこで、図６に示すパッケージＰＫ２では、リードフレームＬＦ２に形成されている複数のヒートシンクＨＳを連結部ＣＯＮで連結することにより、連結部ＣＯＮを樹脂漏れのストッパとして機能させて、レジンバリの発生を抑制している。したがって、パッケージＰＫ２では、パッケージＰＫ１の構造で問題となるレジンバリの発生を抑制できることになる。
ところが、パッケージＰＫ２の構造では、パッケージＰＫ１の構造では顕在化していなかった新たな課題が生じてしまう。この新たな課題とは、封止体ＭＲにクラックが発生する問題である。つまり、パッケージＰＫ２の構造では、レジンバリの発生を抑制できる一方、新たに、封止体ＭＲへのクラック発生が新たな問題として顕在化するのである。このようにパッケージＰＫ１の構造では顕在化しない封止体ＭＲへのクラック発生が、パッケージＰＫ２の構造では顕在化する理由について説明する。
まず、パッケージ製品は、図８の上部に記載しているように、リードフレームを受け入れ、このリードフレームに対して成形処理を施す。その後、リードフレーム上に半導体チップを搭載し（ダイボンディング）、搭載した半導体チップとリードフレームを構成するリード（アウタリード）とをワイヤで接続する（ワイヤボンディング）。そして、半導体チップを樹脂封止（モールド）することによりパッケージ製品が完成する流れとなっている。ここで、図８では、パッケージＰＫ１を製造するリードフレームＬＦ１に着目する。図８は、購入時のリードフレームＬＦ１の状態を示している。図８に示すように、リードフレームＬＦ１は、購入時の輸送を考慮して平坦化された状態（ストレート状態）で受け入れられる。つまり、リードフレームＬＦ１は、梱包時のかさばり（嵩張り）抑制やフレームの折れ曲がり防止などを考慮してストレート状態で受け入れられる。そして、図９に示すように、ストレート状態で受け入れたリードフレームＬＦ１を成形する。図９は、成形した後のリードフレームＬＦ１の状態を示す図である。図９に示すように、リードフレームＬＦ１の成形は、具体的に、ヒートシンクＨＳがリードよりも低い位置に配置されるように、ヒートシンクＨＳをプレスによって折り曲げることにより行なわれる。
このとき、リードフレームＬＦ１のプレスによる成形は、１つのリードフレームＬＦ１に形成されている複数のヒートシンクＨＳに対して一括で行なわれるものではなく、例えば、１つのリードフレームＬＦ１に形成されている複数のヒートシンクＨＳのうち、互いに隣接する２個あるいは３個のヒートシンクＨＳごとにプレス成形が行なわれる。したがって、図９に示すように、それぞれのプレスによる圧力にばらつきが生じるため、１つのリードフレームＬＦ１において、成形されたヒートシンクＨＳの成形位置にもばらつきが生じ、リードフレームＬＦ１にわたってうねり（キャンバー）が発生する。以上、パッケージＰＫ１を製造するリードフレームＬＦ１を例に挙げて、リードフレームＬＦ１にキャンバー（うねり）が発生することを説明したが、パッケージＰＫ２を製造するリードフレームＬＦ２においても同様に、キャンバー（うねり）が発生する。
具体的に、図１０では、パッケージＰＫ２を製造するリードフレームＬＦ２に着目する。図１０は、購入時のリードフレームＬＦ２の状態を示している。図１０に示すように、リードフレームＬＦ２も、購入時の輸送を考慮して平坦化された状態（ストレート状態）で受け入れられる。つまり、リードフレームＬＦ２は、梱包時のかさばり（嵩張り）抑制やフレームの折れ曲がり防止などを考慮してストレート状態で受け入れられる。そして、図１１に示すように、ストレート状態で受け入れたリードフレームＬＦ２を成形する。図１１は、成形した後のリードフレームＬＦ２の状態を示す図である。図１１に示すように、リードフレームＬＦ２の成形は、具体的に、ヒートシンクＨＳがリードよりも低い位置に配置されるように、ヒートシンクＨＳをプレスによって折り曲げることにより行なわれる。
このとき、リードフレームＬＦ２のプレスによる成形も、１つのリードフレームＬＦ２に形成されている複数のヒートシンクＨＳに対して一括で行なわれるものではなく、例えば、１つのリードフレームＬＦ２に形成されている複数のヒートシンクＨＳのうち、互いに隣接する２個あるいは３個のヒートシンクＨＳごとにプレス成形が行なわれる。したがって、図１１に示すように、それぞれのプレスによる圧力にばらつきが生じるため、１つのリードフレームＬＦ２において、成形されたヒートシンクＨＳの成形位置にもばらつきが生じ、リードフレームＬＦ２にわたってうねり（キャンバー）が発生する。
以上のように、パッケージＰＫ１を製造するために使用されるリードフレームＬＦ１と、パッケージＰＫ２を製造するために使用されるリードフレームＬＦ２のいずれにおいてもうねり（キャンバー）が発生することがわかる。そして、このうねり（キャンバー）がパッケージＰＫ２の構造において、封止体ＭＲへのクラックが発生する原因となる。しかし、上述したように、パッケージＰＫ１を製造するために使用されるリードフレームＬＦ１にもうねり（キャンバー）が生じるが、パッケージＰＫ１では封止体ＭＲへのクラック発生が問題として顕在化しない。このことから、パッケージＰＫ２を製造するために使用されるリードフレームＬＦ２にうねり（キャンバー）が発生した場合にだけ、なぜ、封止体ＭＲへのクラックが発生するのかが疑問となる。そこで、以下では、パッケージＰＫ２を製造するために使用されるリードフレームＬＦ２にうねり（キャンバー）が発生した場合にだけ封止体ＭＲへのクラックが発生する理由について説明する。
図１２は、パッケージＰＫ２を製造するために使用されるリードフレームＬＦ２にうねり（キャンバー）が発生した場合にだけ封止体ＭＲへのクラックが発生するメカニズムを、パッケージＰＫ１を製造するために使用されるリードフレームＬＦ１にうねり（キャンバー）が発生した場合と対比して説明する図である。図１２において、「レジンバリ落下対策前」の構造は、パッケージＰＫ１の構造に対応し、「レジンバリ落下対策後」の構造は、パッケージＰＫ２の構造に対応している。
まず、「レジンバリ落下対策前」の構造であるパッケージＰＫ１の構造に着目すると、フレームの状態として、封止体を形成した後の状態が示されている。この図の丸印で囲んだ領域の拡大図が理想の状態と実際の状態として描写されている。理想の状態は、樹脂封止工程の理想状態を示しており、互いに隣接するヒートシンクＨＳの間に金型突起ＰＪ１が配置された状態で樹脂封止が行なわれる。このとき、理想状態では、互いに隣接するヒートシンクＨＳ間の隙間のサイズが金型突起ＰＪ１のサイズよりも大きくなっており、金型突起ＰＪ１がヒートシンクＨＳ間に余裕をもって配置されることがわかる。しかし、実際には、成形後のリードフレームＬＦ１にはうねり（キャンバー）が発生しており、このうねり（キャンバー）によって、ヒートシンクＨＳ間の隙間が小さくなる場合がある。
この場合、金型突起ＰＪ１とヒートシンクＨＳが接触することになるが、リードフレームＬＦ１では、互いに隣接するヒートシンクＨＳが分離されているため、うねり（キャンバー）によってヒートシンクＨＳ間の隙間が狭くなっても、金型突起ＰＪ１を挿入した際、ヒートシンクＨＳは横方向にずれる自由度が存在する。したがって、パッケージＰＫ１を製造するために使用されるリードフレームＬＦ１では、うねり（キャンバー）が発生してヒートシンクＨＳ間の隙間が狭くなっても、金型突起ＰＪ１がこの隙間に挿入される際、ヒートシンクＨＳが横方向にずれる。このため、リードフレームＬＦ１と金型突起ＰＪ１との間に不必要な応力は働かないことになる。この結果、リードフレームＬＦ１と金型突起ＰＪ１との間に働く不必要な応力に起因した封止体ＭＲへのクラック発生は問題として顕在化しないのである。
これに対し、「レジンバリ落下対策後」の構造であるパッケージＰＫ２の構造に着目すると、フレームの状態として、封止体を形成した後の状態が示されている。この図の丸印で囲んだ領域の拡大図が理想の状態と実際の状態として描写されている。理想の状態は、樹脂封止工程の理想状態を示しており、互いに隣接するヒートシンクＨＳは連結部位ＣＯＮで連結されており、この連結部ＣＯＮの下方空間に金型突起ＰＪ２が配置された状態で樹脂封止が行なわれる。このとき、理想状態では、連結部ＣＯＮの下方空間が金型突起ＰＪ２のサイズよりも大きくなっており、金型突起ＰＪ２が連結部ＣＯＮの下方空間に余裕をもって配置されることがわかる。しかし、実際には、成形後のリードフレームＬＦ２にはうねり（キャンバー）が発生しており、このうねり（キャンバー）によって、連結部ＣＯＮの下方空間のサイズが小さくなる場合がある。
この場合、金型突起ＰＪ２と連結部ＣＯＮが接触することになるが、リードフレームＬＦ２では、互いに隣接するヒートシンクＨＳが連結部ＣＯＮで接続されているため、うねり（キャンバー）によって連結部ＣＯＮの下方空間が狭くなり、金型突起ＰＪ２を挿入した際、金型突起ＰＪ２と、連結部ＣＯＮで接続されたヒートシンクＨＳとが噛むことになる。つまり、うねり（キャンバー）によって連結部ＣＯＮの下方空間が狭くなった場合に、金型突起ＰＪ２が挿入されると、互いに連結部ＣＯＮで接続されたヒートシンクＨＳは、横方向に動くことができないため、金型突起ＰＪ２は無理やり連結部ＣＯＮの下方空間に挿入されることになり、金型突起ＰＪ２とヒートシンクＨＳは噛むことになる。すなわち、パッケージＰＫ２を製造するために使用されるリードフレームＬＦ２では、うねり（キャンバー）が発生して連結部ＣＯＮの下方空間が狭くなると、金型突起ＰＪ２とヒートシンクＨＳが噛むことになる。このため、樹脂封止工程が終了して、リードフレームＬＦ２から金型突起ＰＪ２を取り外す際、リードフレームＬＦ２と金型突起ＰＪ２との間に応力が働くことになる。この結果、リードフレームＬＦ２と金型突起ＰＪ２との間に働く応力によって、封止体ＭＲへクラックが発生するのである。つまり、パッケージＰＫ２を製造するために使用されるリードフレームＬＦ２は、互いに隣接するヒートシンクＨＳを連結部ＣＯＮで接続することにより、樹脂漏れに起因するレジンバリの発生を抑制することができるが、同時にこの連結部ＣＯＮによるヒートシンクＨＳの固定が封止体ＭＲへのクラック発生の大きな原因となるのである。
以上のことから、パッケージＰＫ１の構造ではレジンバリＲＢの発生が問題となり、パッケージＰＫ２の構造では封止体ＭＲへのクラック発生が問題となることがわかる。すなわち、パッケージＰＫ１およびパッケージＰＫ２のいずれの構造においても、レジンバリＲＢの抑制と、封止体ＭＲへのクラック発生を同時に解決することはできないのである。そこで、第１パッケージ製品に本発明における技術的思想を適用して、レジンバリＲＢの抑制と、封止体ＭＲへのクラック発生をともに解決する工夫を施している。以下では、この工夫を施した技術的思想について説明する。
＜第１パッケージ製品に対する本発明の適用構造＞
上述したように、互いに隣接するヒートシンクＨＳを連結部ＣＯＮで接続することにより、この連結部ＣＯＮが樹脂封止の際のストッパとして機能するため、レジンバリＲＢの発生を抑制することができる。したがって、本発明の適用構造でも、互いに隣接するヒートシンクＨＳを連結部ＣＯＮで接続する構成を採用している。ところが、互いに隣接するヒートシンクＨＳを連結部ＣＯＮで接続すると、リードフレームの成形時に生じるヒートシンクＨＳのうねり（キャンバー）が原因となって、封止体ＭＲにクラックが発生する。そこで、本発明の技術的思想では、リードフレームを成形する際に生じるヒートシンクＨＳのうねり（キャンバー）を抑制できる工夫を施している。すなわち、この工夫は、図１３に示すように、複数のヒートシンクＨＳが連結部ＣＯＮで接続されたヒートシンク部ＨＳＵと、アウターリードが形成されているアウターリード部ＯＬＵとを分離するものである。これにより、ヒートシンクＨＳをプレスすることで、アウターリードに対してヒートシンクＨＳが下方に位置するように成形加工する必要が無くなる。つまり、ヒートシンク部ＨＳＵとアウターリード部ＯＬＵとを分離することにより、成形加工しなくても、ヒートシンク部ＨＳＵをアウターリード部ＯＬＵの下方に配置することが可能となるのである。この結果、ヒートシンクＨＳをプレスしないことから、ヒートシンク部ＨＳＵには、キャンバーが発生しなくなり、うねり（キャンバー）に起因した封止体ＭＲへのクラック発生を抑制できるのである。
ただし、ヒートシンク部ＨＳＵとアウターリード部ＯＬＵとを分離しただけでは、以下に示すような不都合が生じる。以下に、この不都合な点について説明する。図１４は、挿入タイプのパッケージＰＫ２の構造を示す図である。図１４（ａ）はパッケージＰＫ２の表面図を示しており、図１４（ｂ）はパッケージＰＫ２の側面図を示している。また、図１４（ｃ）はパッケージＰＫ２の裏面図を示している。図１４（ａ）〜図１４（ｃ）に示すように、挿入タイプのパッケージＰＫ２は、封止体ＭＲから下側に向ってゲート端子ＧＴ、ドレイン端子ＤＴおよびソース端子ＳＴが突き出ている。このとき、ドレイン端子ＤＴは、図１４（ｃ）に示すヒートシンクＨＳと電気的に接続されている必要がある。つまり、ヒートシンクＨＳ上には、例えば、パワーＭＯＳＦＥＴが形成された半導体チップが搭載されており、この半導体チップの裏面がドレイン電極となることから、半導体チップの裏面と接続されているヒートシンクＨＳは、半導体チップのドレイン電極と電気的に接続されていることになる。したがって、ヒートシンクＨＳとドレイン端子ＤＴとを電気的に接続することにより、ドレイン端子ＤＴがヒートシンクＨＳを介して半導体チップのドレイン電極と接続されることになる。このことから、ヒートシンクＨＳとドレイン端子ＤＴとは電気的に接続されている必要がある。ところが、本発明の技術的思想では、ヒートシンクＨＳが形成されているヒートシンク部ＨＳＵと、ドレイン端子ＤＴ（アウターリード）が形成されているアウターリード部ＯＬＵが分離されている。このため、このままでは、ヒートシンクＨＳとドレイン端子ＤＴが電気的に分離された状態となるので、ドレイン端子ＤＴを外部接続端子として有効に機能させることができ無くなる。
そこで、本発明の技術的思想では、さらなる工夫を施している。図１５は、本発明の技術的思想を具現化したリードフレームの構成を示す図である。図１５に示すように、本発明の技術的思想は、ヒートシンク部ＨＳＵとアウターリード部ＯＬＵを分離するとともに、アウターリード部ＯＬＵにチップ搭載部ＴＡＢを設けている。このチップ搭載部ＴＡＢは、アウターリード部ＯＬＵに形成されているアウタリード（ドレイン端子）と電気的に接続されている。したがって、チップ搭載部ＴＡＢ上に、例えば、パワーＭＯＳＦＥＴが形成された半導体チップが搭載されると、半導体チップの裏面に形成されているドレイン電極とチップ搭載部ＴＡＢが電気的に接続され、さらに、チップ搭載部ＴＡＢはアウターリード（ドレイン端子）と接続されているので、結果的に、半導体チップの裏面に形成されているドレイン電極は、チップ搭載部ＴＡＢを介して、アウターリード（ドレイン端子）と電気的に接続されることになる。これにより、ヒートシンク部ＨＳＵとアウターリード部ＯＬＵを分離しても、半導体チップのドレイン領域とアウターリード（ドレイン端子）とを電気的に接続することができる。そして、図１６に示すように、アウターリード部ＯＬＵから分離されたヒートシンク部ＨＳＵは、チップ搭載部ＴＡＢの下側に配置され、チップ搭載部ＴＡＢの裏面とヒートシンク部ＨＳＵの表面が接続される。このように本発明の技術的思想の特徴は、ヒートシンク部ＨＳＵとアウターリード部ＯＬＵとを分離するとともに、アウターリード部ＯＬＵにチップ搭載部ＴＡＢを設け、このチップ搭載部ＴＡＢとヒートシンクＨＳとを接続する点に特徴がある。具体的に、本発明の技術的思想の特徴を説明すると以下のようになる。
（１）まず、図１５に示すように、本発明の技術的思想の第１特徴点は、複数のヒートシンクＨＳが形成されたヒートシンク部ＨＳＵにおいて、互いに隣接するヒートシンクＨＳ同士を連結部ＣＯＮで接続するように構成する点にある。これにより、樹脂封止工程によって封止体を形成する際、連結部ＣＯＮが樹脂漏れを防止するストッパとして機能することで、パッケージ製品にレジンバリが形成されることを防止できる。この結果、レジンバリが形成された状態でパッケージ製品が出荷されることを防止できる。このため、出荷先において、パッケージ製品からレジンバリが脱落し、脱落したレジンバリが実装基板上の端子上に付着することを抑制できる。したがって、例えば、実装基板の端子とパッケージ（半導体装置）のリードとを電気的に接続する際、実装基板の端子上に付着した樹脂絶縁物であるレジンバリが実装基板上の端子とパッケージのリードとの間の電気的な接続を阻害することを効果的に防止することができる。
（２）続いて、図１５に示すように、本発明の技術的思想の第２特徴点は、複数のヒートシンクＨＳが形成されているヒートシンク部ＨＳＵと、アウターリードが形成されているアウターリード部ＯＬＵとを分離している点にある。これにより、ヒートシンクＨＳをプレスすることで、アウターリードに対してヒートシンクＨＳが下方に位置するように成形加工する必要が無くなる。つまり、ヒートシンク部ＨＳＵとアウターリード部ＯＬＵとを分離することにより、成形加工しなくても、ヒートシンク部ＨＳＵをアウターリード部ＯＬＵの下方に配置することが可能となるのである。この結果、ヒートシンクＨＳをプレスしないことから、ヒートシンク部ＨＳＵには、キャンバーが発生しなくなり、うねり（キャンバー）に起因した封止体ＭＲへのクラック発生を抑制できる。
（３）さらに、図１６に示すように、本発明の技術的思想の第３特徴点は、アウターリード部ＯＬＵにチップ搭載部ＴＡＢを設け、このチップ搭載部ＴＡＢとアウターリード部ＯＬＵに形成されているアウタリード（ドレイン端子）とを電気的に接続する点にある。これにより、チップ搭載部ＴＡＢ上に、例えば、パワーＭＯＳＦＥＴが形成された半導体チップが搭載されると、半導体チップの裏面に形成されているドレイン電極とチップ搭載部ＴＡＢが電気的に接続され、さらに、チップ搭載部ＴＡＢはアウターリード（ドレイン端子）と接続されているので、結果的に、半導体チップの裏面に形成されているドレイン電極は、チップ搭載部ＴＡＢを介して、アウターリード（ドレイン端子）と電気的に接続されることになる。つまり、ヒートシンク部ＨＳＵとアウターリード部ＯＬＵを分離しても、半導体チップのドレイン領域とアウターリード（ドレイン端子）とを電気的に接続することができる。
（４）そして、図１６に示すように、本発明の技術的思想の第４特徴点は、アウターリード部ＯＬＵから分離されたヒートシンク部ＨＳＵを、チップ搭載部ＴＡＢの下側に配置し、チップ搭載部ＴＡＢの裏面とヒートシンク部ＨＳＵの表面とを接続する点にある。これにより、チップ搭載部ＴＡＢ上に搭載された半導体チップから発生する熱を、互いに接続されているチップ搭載部ＴＡＢおよびヒートシンクＨＳを介して効果的に放散させることができる。
次に、本発明の技術的思想を適用して製造されたパッケージＰＫ３の構成について説明する。図１７はパッケージＰＫ３の構造を示す図である。図１７（ａ）はパッケージＰＫ３の内部構造を示す平面図であり、図１７（ｂ）はパッケージＰＫ３の内部構造を示す断面図である。まず、パッケージＰＫ３は、矩形形状をした封止体ＭＲで覆われた構造をしており、図１７（ａ）では、この封止体ＭＲを透視した状態でのパッケージＰＫ３の内部構造が図示されている。図１７（ａ）に示すように、パッケージＰＫ３は、まず、ヒートシンクＨＳを有しており、このヒートシンクＨＳの一部が封止体ＭＲの上部から露出するように構成されている。この封止体ＭＲの上部から露出しているヒートシンクＨＳの横側には連結部を切断することにより形成された切断部ＣＴ２が形成されている。このヒートシンクＨＳ上には、チップ搭載部ＴＡＢが形成されており、このチップ搭載部ＴＡＢは、ドレイン端子ＤＴと一体的に形成されている。したがって、チップ搭載部ＴＡＢとドレイン端子ＤＴとは電気的に接続されていることになる。
さらに、チップ搭載部ＴＡＢ上には、半田ＰＳＴ２を介して半導体チップＣＨＰが搭載されている。この半導体チップＣＨＰには、例えば、パワーＭＯＳＦＥＴが形成されている。具体的に、パワーＭＯＳＦＥＴが形成された半導体チップＣＨＰは、例えば、半導体チップＣＨＰの表面にソースパッドＳＰとゲートパッドＧＰが形成されている。そして、ゲートパッドＧＰは、ワイヤＷ１を介してゲート端子（アウターリード）ＧＴと電気的に接続されており、ソースパッドＳＰは、ワイヤＷ２を介してソース端子（アウターリード）ＳＴと電気的に接続されている。また、半導体チップＣＨＰの裏面には、ドレイン電極（図示せず）が形成されており、このドレイン電極は、チップ搭載部ＴＡＢを介して、ドレイン端子（アウターリード）と電気的に接続されている。
続いて、図１７（ｂ）を使用してパッケージＰＫ３の断面構造について説明する。図１７（ｂ）に示すように、封止体ＭＲの底面から露出するようにヒートシンクＨＳが形成されており、このヒートシンクＨＳ上に半田ＰＳＴ１を介してチップ搭載部ＴＡＢが配置されている。そして、チップ搭載部ＴＡＢ上に半田ＰＳＴ２を介して半導体チップＣＨＰが搭載されている。この半導体チップＣＨＰの表面に形成されているソースパッド（図１７（ｂ）では図示せず）とソース端子ＳＴとはワイヤＷ２で接続されている。ここで、チップ搭載部ＴＡＢの位置は、ソース端子ＳＴの位置よりも低くなっており、さらに、このチップ搭載部ＴＡＢの下部にヒートシンクＨＳが配置されている。
以上のようなパッケージＰＫ３の構成をまとめると、本実施の形態におけるパッケージＰＫ３は、（ａ）第１表面と前記第１表面とは反対側の第１裏面とを有するヒートシンクＨＳと、（ｂ）複数のリード（ゲート端子ＧＴ、ソース端子ＳＴ、ドレイン端子ＤＴ）と、第２表面と前記第２表面とは反対側の第２裏面とを有するチップ搭載部ＴＡＢと、を有するリード部とを備える。そして、（ｃ）チップ搭載部ＴＡＢの第２表面上に搭載された半導体チップＣＨＰと、（ｄ）ヒートシンクＨＳの一部、前記リード部の一部、および、前記半導体チップＣＨＰを封止する封止体ＭＲとを備える。このとき、半導体チップＣＨＰと、リード部を構成する複数のリード（ゲート端子ＧＴ、ソース端子ＳＴ、ドレイン端子ＤＴ）とは電気的に接続されている。そして、封止体ＭＲ内において、ヒートシンクＨＳの第１表面とチップ搭載部ＴＡＢの第２裏面とが対向するように配置されており、ヒートシンクＨＳの第１表面とチップ搭載部ＴＡＢの第２裏面とは電気的に接続されている。
さらに、上述した半導体チップＣＨＰは、パワートランジスタ（パワーＭＯＳＦＥＴ）を有するチップであって、チップ表面にソースパッドＳＰとゲートパッドＧＰ、および、チップ表面とは反対側のチップ裏面にドレイン電極を有する。一方、リード部は、ソースリード（ソース端子ＳＴ）、ゲートリード（ゲート端子ＧＴ）、および、ドレインリード（ドレイン端子ＤＴ）を有する。このとき、チップ搭載部ＴＡＢとドレインリード（ドレイン端子ＤＴ）とは連結されている。さらに、チップ搭載部ＴＡＢの第２表面と半導体チップＣＨＰのチップ裏面に形成されているドレイン電極とは、第１導電性部材（半田ＰＳＴ１）によって電気的に接続されている。また、ソースパッドＳＰとソースリード（ソース端子ＳＴ）とは、第２導電性部材（ワイヤＷ２）によって電気的に接続されており、ゲートパッドＧＰとゲートリード（ゲート端子ＧＴ）とは、第３導電性部材（ワイヤＷ１）によって電気的に接続されている。
このように構成されているパッケージＰＫ３では、図１７（ｂ）に示すように、ヒートシンクＨＳとチップ搭載部ＴＡＢが分離されているため、例えば、チップ搭載部ＴＡＢの厚さと、ヒートシンクＨＳの厚さとを任意の厚さに設定することが容易になる。例えば、ドレイン端子（アウターリード）ＤＴとヒートシンクＨＳが一体的に形成されている場合には、ドレイン端子ＤＴの厚さとヒートシンクＨＳの厚さを相違させることは困難である。これに対し、パッケージＰＫ３のようにヒートシンクＨＳとチップ搭載部ＴＡＢとを分離するように構成している場合、チップ搭載部ＴＡＢの厚さとヒートシンクＨＳの厚さとをそれぞれ別々に設計することが容易となる。例えば、ヒートシンクＨＳの放熱効率を向上させたい場合は、ヒートシンクＨＳの厚さをチップ搭載部ＴＡＢの厚さよりも厚くすればよい。一方、パッケージＰＫ３の薄板化を推進したい場合は、ヒートシンクＨＳの厚さをチップ搭載部ＴＡＢの厚さよりも薄くすればよい。また、もちろん、ヒートシンクＨＳの厚さとチップ搭載部ＴＡＢの厚さとを同じにすることも可能である。このように、本実施の形態におけるパッケージＰＫ３では、ヒートシンクＨＳとチップ搭載部ＴＡＢとを分離しているので、ヒートシンクＨＳとチップ搭載部ＴＡＢの設計自由度を向上させることができる。
続いて、本実施の形態におけるパッケージＰＫ３では、図１７（ａ）に示すように、ソースパッドＳＰとソース端子ＳＴとを接続するワイヤＷ２が複数本存在するのに対し、ゲートパッドＧＰとゲート端子ＧＴとを接続するワイヤＷ１は１本となっている。ゲートパッドＧＰとゲート端子ＧＴとを接続するワイヤＷ１には、半導体チップＣＨＰに形成されているパワーＭＯＳＦＥＴのゲート電極へ印加する制御信号が伝達するのに対し、ソースパッドＳＰとソース端子ＳＴとを接続するワイヤＷ２には、大きな負荷電流が流れるからである。つまり、ワイヤＷ２にはワイヤＷ１よりも大きな電流が流れるため、オン抵抗を低減する必要があり、ソースパッドＳＰとソース端子ＳＴとを複数本のワイヤＷ２で接続しているのである。また、同様に、ワイヤＷ２はワイヤＷ１よりもオン抵抗を小さくする観点から、ワイヤＷ２の線径がワイヤＷ１の線径よりも大きくなっている。
次に、本実施の形態におけるパッケージＰＫ３を構成する主要な構成要素の材料について説明する。図１７（ａ）において、ゲート端子ＧＴ、ドレイン端子ＤＴ、ソース端子ＳＴ、および、チップ搭載部ＴＡＢは、例えば、銅材から形成されている。同様に、チップ搭載部ＴＡＢと分離されているヒートシンクＨＳも同様に、例えば、銅材から形成されている。また、ワイヤＷ１およびワイヤＷ２は、例えば、アルミニウム、金、及び銅などから形成することができ、封止体ＭＲは、例えば、エポキシ樹脂などの樹脂材料から形成することができる。
続いて、封止体ＭＲで封止されている半導体チップＣＨＰの内部構造について説明する。本実施の形態では、例えば、半導体チップＣＨＰにパワーＭＯＳＦＥＴが形成されているものとし、このパワーＭＯＳＦＥＴのデバイス構造について図面を参照しながら説明する。
数ワット以上の電力を扱える大電力用途のトランジスタをパワーＭＯＳＦＥＴといい、種々の構造のものが検討されている。中でもパワーＭＯＳＦＥＴにおいては、いわゆる縦型や横型と呼ばれるものがあり、さらにゲート部の構造に応じてトレンチ（溝）ゲート型やプレーナゲート型といった構造に分類される。このようなパワーＭＯＳＦＥＴにおいては、大きな電力を得るために、たとえば微細なパターンのＭＯＳＦＥＴを多数個（たとえば数万個）並列に接続した構造が採用されている。
まず、パワーＭＯＳＦＥＴの構成例について説明する。図１８は、パワーＭＯＳＦＥＴのデバイス構造を示す断面図である。図１８に示すように、例えば、ｎ型不純物を導入した半導体基板１Ｓ上に、エピタキシャル層ＥＰが形成されている。このエピタキシャル層ＥＰは、ｎ型不純物が導入されたｎ型半導体層である。そして、エピタキシャル層ＥＰ上にチャネル領域ＣＨが形成されている。チャネル領域ＣＨは、ｐ型不純物が導入されたｐ型半導体領域である。
さらに、チャネル領域ＣＨを貫通してエピタキシャル層ＥＰに達するようにトレンチＴＲが形成されている。トレンチＴＲの内壁には、例えば、酸化シリコン膜からなるゲート絶縁膜ＧＯＸが形成され、このゲート絶縁膜ＧＯＸを介してトレンチＴＲを埋め込むようにゲート電極Ｇが形成されている。ゲート電極Ｇは、例えば、ポリシリコン膜から形成されている。
チャネル領域ＣＨ上であってトレンチＴＲに隣接した領域には、ソース領域ＳＲが形成されており、ソース領域ＳＲ上およびトレンチＴＲ上を覆うように、層間絶縁膜ＩＬが形成されている。ゲート電極Ｇは、トレンチＴＲからはみ出すように構成されているが、このゲート電極Ｇも覆うように、層間絶縁膜ＩＬが形成されている。
層間絶縁膜ＩＬには、コンタクト孔Ｃ１が形成されており、このコンタクト孔Ｃ１は、層間絶縁膜ＩＬおよびソース領域ＳＲを貫通するように形成されている。このコンタクト孔Ｃ１により、ソース領域ＳＲは、コンタクト孔Ｃ１とトレンチＴＲの間の領域に形成され、コンタクト孔Ｃ１およびトレンチＴＲに隣接するように形成されることになる。
そして、コンタクト孔Ｃ１の下層には、ボディコンタクト領域ＢＣが形成されている。つまり、コンタクト孔Ｃ１の底部に接触し、かつ、この底部の下層にボディコンタクト領域ＢＣが形成されている。ボディコンタクト領域ＢＣは、ｐ型不純物を導入したｐ型半導体領域から構成されており、同様にｐ型半導体領域から形成されているチャネル領域ＣＨよりもｐ型不純物の不純物濃度が高くなっている。このボディコンタクト領域ＢＣは、コンタクト孔Ｃ１に導電膜を埋め込むことにより形成されるソース電極とのオーミック接触を確実なものにする機能と、パワーＭＯＳＦＥＴでの寄生バイポーラトランジスタがオン動作することを抑制する機能を有するものである。つまり、トレンチゲート型のパワーＭＯＳＦＥＴでは、ｎ型半導体領域であるソース領域ＳＲ（エミッタとなる）と、ｐ型半導体領域であるチャネル領域ＣＨ（ベースとなる）と、ｎ型半導体領域であるエピタキシャル層ＥＰ（コレクタとなる）によって、ｎｐｎ寄生バイポーラトランジスタが形成される。したがって、動作環境によっては、このｎｐｎ寄生バイポーラトランジスタがオン動作して、パワーＭＯＳＦＥＴのゲート電極Ｇでは制御できない大電流が流れる。すると、パワーＭＯＳＦＥＴが必要以上に発熱して破壊にいたる。このため、ｎｐｎ寄生バイポーラトランジスタがオン動作しないようにする必要がある。ｎｐｎ寄生バイポーラトランジスタがオン動作しにくくするためには、ベース抵抗を小さくする必要がある。このことから、チャネル領域ＣＨよりも高濃度のボディコンタクト領域ＢＣを形成してベース抵抗を低減しているのである。
続いて、ボディコンタクト領域ＢＣの下層には、第１半導体領域Ｐ１が形成されている。この第１半導体領域Ｐ１は、ｐ型半導体領域から形成されており、ボディコンタクト領域ＢＣの不純物濃度よりは低いが、チャネル領域ＣＨの不純物濃度よりも高くなるような不純物濃度で、ｐ型不純物が導入されている。第１半導体領域Ｐ１は、チャネル領域ＣＨとエピタキシャル層ＥＰとの境界よりも深い領域にまで形成されている。
これにより、チャネル領域ＣＨとエピタキシャル層ＥＰとの境界に形成されるｐｎ接合での電界集中を緩和することができ、パワーＭＯＳＦＥＴのアバランシェ降伏電圧を大きくすることができる。言い換えれば、パワーＭＯＳＦＥＴの耐圧を向上することができるのである。ここでいうパワーＭＯＳＦＥＴでは耐圧（BVdss）とは、ゲート電極Ｇとソース領域ＳＲを接地した状態でドレイン領域に電圧を印加したとき、アバランシェ降伏が起こる電圧で決定されるものである。以上のことから、ボディコンタクト領域ＢＣの下層に形成される第１半導体領域Ｐ１は、パワーＭＯＳＦＥＴの耐圧を向上する機能を有していることになる。
次に、コンタクト孔Ｃ１内を含む層間絶縁膜ＩＬ上には、チタンタングステン膜ＴＷが形成されており、このチタンタングステン膜ＴＷ上にアルミニウム膜ＡＬが形成されている。このチタンタングステン膜ＴＷとアルミニウム膜ＡＬによりソース電極ＳＥが形成される。つまり、ソース電極ＳＥは、コンタクト孔Ｃ１に埋め込まれており、ソース領域ＳＲおよびボディコンタクト領域ＢＣと電気的に接続されている。一方、半導体基板１Ｓの裏面には、例えば、金膜から形成されるドレイン電極ＤＥが形成されている。
図１８に示すパワーＭＯＳＦＥＴは上記のように構成されており、以下にその動作について簡単に説明する。例えば、ソース電極ＳＥとドレイン電極ＤＥの間に電位差を与えた状態で、ゲート電極Ｇにしきい値以上の電圧を印加する。すると、ゲート電極Ｇが埋め込まれたトレンチＴＲの側面に接触するチャネル領域ＣＨに反転層が形成される。すなわち、ｐ型半導体領域であるチャネル領域ＣＨのトレンチＴＲと接触する領域にｎ型半導体領域である反転層が形成される。すると、ｎ型半導体領域であるソース領域ＳＲと、ｎ型半導体層であるエピタキシャル層ＥＰは反転層を介して電気的に接続されることになる。したがって、ソース電極ＳＥとドレイン電極ＤＥには電位差が与えられているので、ソース電極ＳＥとドレイン電極ＤＥの間に電流が流れる。
このように構成されたパワーＭＯＳＦＥＴが図１７（ａ）および図１７（ｂ）に示す半導体チップＣＨＰに形成されている。図１７（ａ）に示す半導体チップＣＨＰの表面には、ソースパッドＳＰとゲートパッドＧＰが形成されているが、このソースパッドＳＰは、図１８に示すパワーＭＯＳＦＥＴのソース電極ＳＥの一部を露出したものである。一方、ゲートパッドＧＰは、図１８に示す複数のゲート電極Ｇを電気的に接続して引き出されたパッドである。これに対し、図１８から明らかなように、半導体基板１Ｓ（図１７（ａ）の半導体チップ）の裏面にドレイン電極ＤＥが形成されていることがわかる。
本実施の形態におけるパッケージＰＫ３（半導体装置）は上記のように構成されており、以下に、その製造方法の一例について図面を参照しながら説明する。まず、図１９に示すように、複数のアウターリードとチップ搭載部ＴＡＢとを有する複数のリード部が連結されたアウターリード部（第２フレーム）ＯＬＵを準備する。この段階で、アウターリード部ＯＬＵは、購入時の輸送を考慮して平坦化された状態（ストレート状態）で受け入れられる。つまり、アウターリード部ＯＬＵは、梱包時のかさばり（嵩張り）抑制やフレームの折れ曲がり防止などを考慮してストレート状態で準備される。
次に、図２０に示すように、チップ搭載部ＴＡＢの表面が複数のアウターリードの表面よりも低く位置するようにアウターリード部ＯＬＵを成形する。このアウターリード部ＯＬＵの成形工程は、チップ搭載部ＴＡＢをプレスによって折り曲げることにより行なわれる。このとき、コストの面や加工の面などから大きなプレス機を準備することが難しく、小型のプレス機でアウターリード部ＯＬＵのプレスによる成形が行なわれる。このことから、アウターリード部ＯＬＵのプレスによる成形は、１つのアウターリード部ＯＬＵに形成されている複数のチップ塔載部ＴＡＢに対して一括で行なわれるものではなく、例えば、１つのアウターリード部ＯＬＵに形成されている複数のチップ搭載部ＴＡＢのうち、互いに隣接する２個あるいは３個のチップ搭載部ＴＡＢごとにプレス成形が行なわれる。したがって、それぞれのプレスによる圧力にばらつきが生じるため、１つのアウターリード部ＯＬＵにおいて、成形されたチップ搭載部ＴＡＢの成形位置にもばらつきが生じる可能性がある。しかし、本実施の形態では、樹脂封止工程で金型突起を固定するヒートシンク自体をプレスで成形するものではないため、ヒートシンクのうねり（キャンバー）に起因した封止体ＭＲへのクラック発生を抑制できる。つまり、チップ搭載部ＴＡＢにうねり（キャンバー）が生じても、チップ搭載部ＴＡＢ自体は樹脂封止工程で金型突起を固定するために使用されるものではないため、封止体ＭＲへのクラックが発生することはない。
続いて、図２１に示すように、チップ搭載部ＴＡＢ上に半田ＰＳＴ２を塗布した後、図２２に示すように、半田ＰＳＴ２を塗布したチップ搭載部ＴＡＢ上に半導体チップＣＨＰを搭載（ダイボンディング）し、加熱処理を施す。この工程により、半導体チップＣＨＰの裏面に形成されているドレイン電極とチップ搭載部ＴＡＢとが電気的に接続されることになる。
なお、半導体チップＣＨＰの裏面には、チップ側から外側に向かって、例えば、Ｔｉ／Ｎｉ／Ａｕ、Ｔｉ／Ｎｉ／Ａｇ、およびＮｉ／Ｔｉ／Ｎｉ／Ａｕなどのメタライズ処理が施されており、半田ＰＳＴ２とＡｕ下のＮｉとが合金を形成することにより、半導体チップＣＨＰの裏面に形成されているドレイン電極とチップ搭載部ＴＡＢとが電気的に接続される。
次に、図２３に示すように、複数のヒートシンクＨＳを連結部ＣＯＮで接続したヒートシンク部（第１フレーム）ＨＳＵを準備する。そして、このヒートシンク部ＨＳＵに存在する複数のヒートシンクＨＳのそれぞれの上に半田ＰＳＴ１を塗布する。このとき準備されるヒートシンク部ＨＳＵは、ストレート状態になっている。
その後、図２４に示すように、ヒートシンク部ＨＳＵと、アウターリード部ＯＬＵとを接続する。具体的には、ヒートシンク部ＨＳＵに存在するヒートシンクＨＳ上に、アウターリード部ＯＬＵに存在するチップ搭載部ＴＡＢが搭載されるように、ヒートシンク部ＨＳＵとアウターリード部ＯＬＵとを配置する。そして、リフロー処理（加熱処理）を施すことにより、半田ＰＳＴ１および半田ＰＳＴ２を溶融させて、ヒートシンクＨＳとチップ搭載部ＴＡＢとを接続するとともに、チップ搭載部ＴＡＢと半導体チップＣＨＰとを接続する。
ここで、複数のヒートシンクＨＳが形成されているヒートシンク部ＨＳＵと、アウターリードが形成されているアウターリード部ＯＬＵとは別部品となっている。これにより、ヒートシンクＨＳを単にプレスすることで、アウターリードに対してヒートシンクＨＳが下方に位置するような難しい成形加工を行う必要が無くなる。つまり、ヒートシンク部ＨＳＵとアウターリード部ＯＬＵとを別部品で用意することにより、ヒートシンク部ＨＳＵを成形加工しなくても、ヒートシンク部ＨＳＵをアウターリード部ＯＬＵの下方に配置することが可能となるのである。この結果、ヒートシンクＨＳのプレスを行うことが無くなることにより、ヒートシンク部ＨＳＵには、うねり（キャンバー）が発生し無くなる。
次に、接続したヒートシンク部ＨＳＵとアウターリード部ＯＬＵに対して洗浄処理を実施する。この洗浄処理は半田ＰＳＴ１や半田ＰＳＴ２に含まれるフラックスを除去するために行なわれ、フラックスを効率的に除去するために、噴流や超音波を併用する場合が多い。このとき、本実施の形態では、ワイヤボンディング工程の前に、ヒートシンクＨＳとチップ搭載部ＴＡＢとを半田ＰＳＴ１によって接続しているので、ヒートシンクＨＳとチップ搭載部ＴＡＢとを接続する半田ＰＳＴ１に含まれるフラックスを除去する洗浄工程をワイヤボンディング工程前に行なうことができる。このため、洗浄処理に伴うワイヤへのダメージを無くすことができ、ワイヤの接続信頼性を向上させることができる。
続いて、図２５に示すように、チップ搭載部ＴＡＢ上に搭載された半導体チップＣＨＰとアウターリードとをワイヤで接続する（ワイヤボンディング）。具体的には、半導体チップＣＨＰの表面に形成されているゲートパッドとゲート端子（アウターリード）とをワイヤＷ１で接続し、半導体チップＣＨＰの表面に形成されているソースパッドとソース端子（アウターリード）とをワイヤＷ２で接続する。このとき、ワイヤＷ１の線径よりもワイヤＷ２の線径のほうが大きくなっているとともに、ワイヤＷ１の本数が１本であるのに対し、ワイヤＷ２の本数は複数本（２本以上）となっている。
なお、線径がワイヤＷ１よりも太いワイヤＷ２の方から先にワイヤボンディングを行う方が好ましい。その理由は、ワイヤボンディングにおいて、一般的に線径が太いワイヤの方が細いワイヤよりも印加する超音波のパワーが大きいので、先に線径が細いワイヤをボンディングした後に、線径が太いワイヤをボンディングすると、そのときの超音波がチップ内を伝達し、線径が細いワイヤがボンディングパッドから外れてしまう可能性が高くなるからである。
そして、図２６に示すように、ヒートシンクＨＳの一部、アウターリードの一部、チップ搭載部ＴＡＢ、および、半導体チップＣＨＰを樹脂で封止することにより、封止体ＭＲを形成する（樹脂封止工程）。具体的には、接続したヒートシンク部ＨＳＵとアウターリード部ＯＬＵとをモールド金型内に配置する。このとき、互いに隣接するヒートシンクＨＳは連結部ＣＯＮで連結されており、この連結部ＣＯＮの下方空間に金型突起が配置された状態で、ヒートシンク部ＨＳＵおよびアウターリード部ＯＬＵが固定される。
その後、モールド金型内に樹脂を充填する。このとき、本実施の形態によれば、互いに隣接するヒートシンクＨＳを連結している連結部ＣＯＮが樹脂漏れ防止ストッパとして機能するため、封止体ＭＲの外側にレジンバリが形成されることを防止できる。この結果、レジンバリが形成された状態でパッケージ製品が出荷されることを防止できる。このことから、出荷先において、パッケージ製品からレジンバリが脱落し、脱落したレジンバリが実装基板上の端子上に付着することを抑制できる。したがって、例えば、実装基板の端子とパッケージ（半導体装置）のリードとを電気的に接続する際、実装基板の端子上に付着した樹脂絶縁物であるレジンバリが実装基板上の端子とパッケージのリードとの間の電気的な接続を阻害することを効果的に防止することができる。
続いて、封止体ＭＲが形成されると、封止体ＭＲを形成したヒートシンク部ＨＳＵおよびアウターリード部ＯＬＵをモールド金型から取り出す。このとき、本実施の形態では、ヒートシンクＨＳをプレスしないことから、ヒートシンク部ＨＳＵには、うねり（キャンバー）が発生し無くなる。このため、連結部ＣＯＮの下方空間に挿入されている金型突起を外す際、金型突起がヒートシンク部ＨＳＵに噛むことは無くなる。このことから、封止体ＭＲに応力負担をかけることなく、封止体ＭＲを形成したヒートシンク部ＨＳＵおよびアウターリード部ＯＬＵをモールド金型から取り出すことができる。この結果、金型突起がヒートシンク部ＨＳＵに噛むことによって封止体ＭＲに不必要な応力が加わることによる封止体ＭＲへのクラック発生を防止することができる。
そして、ヒートシンク部ＨＳＵおよびアウターリード部ＯＬＵを切断成形することにより、個々のパッケージＰＫ３を製造する。このようにして、本実施の形態におけるパッケージＰＫ３（半導体装置）を製造することができる。
次に、本実施の形態におけるパッケージＰＫ３（半導体装置）を製造する別の製造方法の一例について図面を参照しながら説明する。
まず、図２７に示すように、複数のアウターリードとチップ搭載部ＴＡＢとを有する複数のリード部が連結されたアウターリード部（第２フレーム）ＯＬＵを準備する。この段階で、アウターリード部ＯＬＵは、購入時の輸送を考慮して平坦化された状態（ストレート状態）で受け入れられる。つまり、アウターリード部ＯＬＵは、梱包時のかさばり（嵩張り）抑制やフレームの折れ曲がり防止などを考慮してストレート状態で準備される。
次に、図２８に示すように、チップ搭載部ＴＡＢの表面が複数のアウターリードの表面よりも低く位置するようにアウターリード部ＯＬＵを成形する。このアウターリード部ＯＬＵの成形工程は、チップ搭載部ＴＡＢをプレスによって折り曲げることにより行なわれる。このとき、コストの面や加工の面などから大きなプレス機を準備することが難しく、小型のプレス機でアウターリード部ＯＬＵのプレスによる成形が行なわれる。このことから、アウターリード部ＯＬＵのプレスによる成形は、１つのアウターリード部ＯＬＵに形成されている複数のチップ塔載部ＴＡＢに対して一括で行なわれるものではなく、例えば、１つのアウターリード部ＯＬＵに形成されている複数のチップ搭載部ＴＡＢのうち、互いに隣接する２個あるいは３個のチップ搭載部ＴＡＢごとにプレス成形が行なわれる。したがって、それぞれのプレスによる圧力にばらつきが生じるため、１つのアウターリード部ＯＬＵにおいて、成形されたチップ搭載部ＴＡＢの成形位置にもばらつきが生じる可能性がある。しかし、本実施の形態では、樹脂封止工程で金型突起を固定するヒートシンク自体をプレスで成形するものではないため、ヒートシンクのうねり（キャンバー）に起因した封止体ＭＲへのクラック発生を抑制できる。つまり、チップ搭載部ＴＡＢにうねり（キャンバー）が生じても、チップ搭載部ＴＡＢ自体は樹脂封止工程で金型突起を固定するために使用されるものではないため、封止体ＭＲへのクラックが発生することはない。
続いて、図２９に示すように、チップ搭載部ＴＡＢ上に半田ＰＳＴ２を塗布した後、図３０に示すように、半田ＰＳＴ２を塗布したチップ搭載部ＴＡＢ上に半導体チップＣＨＰを搭載（ダイボンディング）し、加熱処理を施す。この工程により、半導体チップＣＨＰの裏面に形成されているドレイン電極とチップ搭載部ＴＡＢとが電気的に接続されることになる。
なお、半導体チップＣＨＰの裏面には、チップ側から外側に向かって、例えば、Ｔｉ／Ｎｉ／Ａｕ、Ｔｉ／Ｎｉ／Ａｇ、およびＮｉ／Ｔｉ／Ｎｉ／Ａｕなどのメタライズ処理が施されており、半田ＰＳＴ２とＡｕ下のＮｉとが合金を形成することにより、半導体チップＣＨＰの裏面に形成されているドレイン電極とチップ搭載部ＴＡＢとが電気的に接続される。
その後、図３１に示すように、チップ搭載部ＴＡＢ上に搭載された半導体チップＣＨＰとアウターリードとをワイヤで接続する（ワイヤボンディング）。具体的には、半導体チップＣＨＰの表面に形成されているゲートパッドとゲート端子（アウターリード）とをワイヤＷ１で接続し、半導体チップＣＨＰの表面に形成されているソースパッドとソース端子（アウターリード）とをワイヤＷ２で接続する。このとき、ワイヤＷ１の線径よりもワイヤＷ２の線径のほうが大きくなっているとともに、ワイヤＷ１の本数が１本であるのに対し、ワイヤＷ２の本数は複数本（２本以上）となっている。
なお、線径がワイヤＷ１よりも太いワイヤＷ２の方から先にワイヤボンディングを行う方が好ましい。その理由は、ワイヤボンディングにおいて、一般的に線径が太いワイヤの方が細いワイヤよりも印加する超音波のパワーが大きいので、先に線径が細いワイヤをボンディングした後に、線径が太いワイヤをボンディングすると、そのときの超音波がチップ内を伝達し、線径が細いワイヤがボンディングパッドから外れてしまう可能性が高くなるからである。
次に、図３２に示すように、複数のヒートシンクＨＳを連結部ＣＯＮで接続したヒートシンク部（第１フレーム）ＨＳＵを準備する。そして、このヒートシンク部ＨＳＵに存在する複数のヒートシンクＨＳのそれぞれの上に半田ＰＳＴ１を塗布する。このとき準備されるヒートシンク部ＨＳＵは、ストレート状態になっている。
その後、ヒートシンク部ＨＳＵと、アウターリード部ＯＬＵとを接続する。具体的には、ヒートシンク部ＨＳＵに存在するヒートシンクＨＳ上に、アウターリード部ＯＬＵに存在するチップ搭載部ＴＡＢが搭載されるように、ヒートシンク部ＨＳＵとアウターリード部ＯＬＵとを配置する。そして、リフロー処理（加熱処理）を施すことにより、半田ＰＳＴ１を溶融させて、ヒートシンクＨＳとチップ搭載部ＴＡＢとを接続する。このとき、チップ搭載部ＴＡＢと半導体チップＣＨＰとを接続している半田ＰＳＴ２は、上述したリフロー処理で再溶融するが、半導体チップＣＨＰとアウターリードとをワイヤＷ１やワイヤＷ２で接続している。このため、半導体チップＣＨＰは、ワイヤＷ１およびワイヤＷ２で固定されていることになるので、半田ＰＳＴ２の再溶融による半導体チップＣＨＰの位置ずれを防止することができる。
ここで、複数のヒートシンクＨＳが形成されているヒートシンク部ＨＳＵと、アウターリードが形成されているアウターリード部ＯＬＵとは別部品となっている。これにより、ヒートシンクＨＳを単にプレスすることで、アウターリードに対してヒートシンクＨＳが下方に位置するような難しい成形加工を行う必要が無くなる。つまり、ヒートシンク部ＨＳＵとアウターリード部ＯＬＵとを別部品で用意することにより、ヒートシンク部ＨＳＵを成形加工しなくても、ヒートシンク部ＨＳＵをアウターリード部ＯＬＵの下方に配置することが可能となるのである。この結果、ヒートシンクＨＳのプレスを行うことが無くなることにより、ヒートシンク部ＨＳＵには、うねり（キャンバー）が発生し無くなる。
次に、接続したヒートシンク部ＨＳＵとアウターリード部ＯＬＵに対して洗浄処理を実施する。この洗浄処理は半田ＰＳＴ１や半田ＰＳＴ２に含まれるフラックスを除去するために行なわれ、フラックスを効率的に除去するために、噴流や超音波を併用する場合が多い。
そして、図３３に示すように、ヒートシンクＨＳの一部、アウターリードの一部、チップ搭載部ＴＡＢ、および、半導体チップＣＨＰを樹脂で封止することにより、封止体ＭＲを形成する（樹脂封止工程）。具体的には、接続したヒートシンク部ＨＳＵとアウターリード部ＯＬＵとをモールド金型内に配置する。このとき、互いに隣接するヒートシンクＨＳは連結部ＣＯＮで連結されており、この連結部ＣＯＮの下方空間に金型突起が配置された状態で、ヒートシンク部ＨＳＵおよびアウターリード部ＯＬＵが固定される。
その後、モールド金型内に樹脂を充填する。このとき、本実施の形態によれば、互いに隣接するヒートシンクＨＳを連結している連結部ＣＯＮが樹脂漏れ防止ストッパとして機能するため、封止体ＭＲの外側にレジンバリが形成されることを防止できる。この結果、レジンバリが形成された状態でパッケージ製品が出荷されることを防止できる。このことから、出荷先において、パッケージ製品からレジンバリが脱落し、脱落したレジンバリが実装基板上の端子上に付着することを抑制できる。したがって、例えば、実装基板の端子とパッケージ（半導体装置）のリードとを電気的に接続する際、実装基板の端子上に付着した樹脂絶縁物であるレジンバリが実装基板上の端子とパッケージのリードとの間の電気的な接続を阻害することを効果的に防止することができる。
続いて、封止体ＭＲが形成されると、封止体ＭＲを形成したヒートシンク部ＨＳＵおよびアウターリード部ＯＬＵをモールド金型から取り出す。このとき、本実施の形態では、ヒートシンクＨＳをプレスしないことから、ヒートシンク部ＨＳＵには、うねり（キャンバー）が発生し無くなる。このため、連結部ＣＯＮの下方空間に挿入されている金型突起を外す際、金型突起がヒートシンク部ＨＳＵに噛むことは無くなる。このことから、封止体ＭＲに応力負担をかけることなく、封止体ＭＲを形成したヒートシンク部ＨＳＵおよびアウターリード部ＯＬＵをモールド金型から取り出すことができる。この結果、金型突起がヒートシンク部ＨＳＵに噛むことによって封止体ＭＲに不必要な応力が加わることによる封止体ＭＲへのクラック発生を防止することができる。
その後、ヒートシンク部ＨＳＵおよびアウターリード部ＯＬＵを切断成形することにより、個々のパッケージＰＫ３を製造する。このようにして、本実施の形態におけるパッケージＰＫ３（半導体装置）を製造することができる。
＜第２パッケージ製品が抱える問題点＞
次に、本発明の技術的思想を第２パッケージ製品に適用する例について説明する。まず、第２パッケージ製品が抱える問題点について図面を参照しながら説明する。
第２パッケージ製品には、ヒートシンク露出タイプのパッケージＰＫ４と、フルモールドタイプのパッケージＰＫ５の２種類のパッケージ形態が存在する。これらのパッケージＰＫ４およびパッケージＰＫ５には、それぞれ長所と短所がある。
最初に、ヒートシンク露出タイプのパッケージＰＫ４の構成について説明する。図３４は、パッケージＰＫ４の外観構成を示す図である。図３４（ａ）は、パッケージＰＫ４を表面側から見た表面図であり、図３４（ｂ）は、パッケージＰＫ４を側面側から見た側面図である。また、図３４（ｃ）は、パッケージＰＫ４を裏面側から見た裏面図である。
図３４（ａ）において、パッケージＰＫ４は、矩形形状の封止体ＭＲを有しており、この封止体ＭＲの内部には、例えば、集積回路を形成した半導体チップが埋め込まれている。そして、封止体ＭＲの上部からは、ヒートシンクＨＳの一部が突出しており、このヒートシンクＨＳの上部にリードフレームから分離した痕跡である切断部ＣＴ２が形成されている。一方、封止体ＭＲの下部からは、ゲート端子ＧＴやドレイン端子ＤＴやソース端子ＳＴが突き出ている。また、図３４（ｂ）に示すように、パッケージＰＫ４は、封止体ＭＲの底部にヒートシンクＨＳが設けられており、封止体ＭＲから、例えば、ソース端子ＳＴが突き出ていることがわかる。さらに、図３４（ｃ）に示すように、パッケージＰＫ４では、封止体ＭＲの裏面にヒートシンクＨＳが配置されており、封止体ＭＲの裏面からヒートシンクＨＳが露出していることがわかる。
続いて、パッケージＰＫ４を実装基板に実装する構成について説明する。図３５は、パッケージＰＫ４を実装基板ＳＵＢに実装する様子を示す図である。図３５（ａ）は、パッケージＰＫ４を実装基板ＳＵＢに実装する様子を正面側から見た図であり、図３５（ｂ）は、パッケージＰＫ４を実装基板ＳＵＢに実装する様子を側面側から見た断面図である。
図３５（ａ）および図３５（ｂ）に示すように、パッケージＰＫ４に形成されているゲート端子ＧＴ、ドレイン端子ＤＴおよびソース端子ＳＴは、実装基板ＳＵＢに差し込まれており、これによって、パッケージＰＫ４が実装基板ＳＵＢに実装されていることになる。そして、このパッケージＰＫ４は、絶縁シートＩＳを介して放熱フィンＦＩＮにねじＳＣＲで固定されていることがわかる。
このように構成されているパッケージＰＫ４の長所は、ヒートシンクＨＳが封止体ＭＲから露出している点にある。つまり、パッケージＰＫ４は、ヒートシンクＨＳが封止体ＭＲから露出した構造をしているので、パッケージＰＫ４によれば、半導体チップＣＨＰで発生した熱を、露出しているヒートシンクＨＳから効率良く放散させることができる。一方、パッケージＰＫ４の短所は、以下に示す点にある。すなわち、パッケージＰＫ４では、図３５（ｂ）に示すように、ヒートシンクＨＳ上に半導体チップＣＨＰが搭載されているため、半導体チップＣＨＰの裏面に形成されているドレイン電極は、ヒートシンクＨＳと電気的に接続されていることになる。このことから、パッケージＰＫ４に放熱フィンＦＩＮを取り付ける際、ヒートシンクＨＳと放熱フィンＦＩＮとの間の絶縁性を確保するため、ヒートシンクＨＳと放熱フィンＦＩＮとの間に絶縁シートＩＳを挿入する必要がある。このように、パッケージＰＫ４を実装基板ＳＵＢに実装する際、絶縁シートＩＳを使用することから、絶縁シートＩＳを使用する分だけコストが上昇するとともに、作業負担も増加してしまう短所があることになる。
次に、フルモールドタイプのパッケージＰＫ５の構成について説明する。図３６は、パッケージＰＫ５の外観構成を示す図である。図３６（ａ）は、パッケージＰＫ５を表面側から見た表面図であり、図３６（ｂ）は、パッケージＰＫ５を側面側から見た側面図である。また、図３６（ｃ）は、パッケージＰＫ５を裏面側から見た裏面図である。
図３６（ａ）〜図３６（ｃ）において、パッケージＰＫ５は、矩形形状の封止体ＭＲを有し、この封止体ＭＲからゲート端子ＧＴ、ドレイン端子ＤＴおよびソース端子ＳＴが突き出ていることがわかる。
続いて、図３７は、封止体ＭＲを透視してパッケージＰＫ５の内部構造を示す図である。図３７（ａ）は、表面側から封止体ＭＲの内部を透視した図であり、図３７（ｂ）は、側面側から封止体ＭＲの内部を透視した断面図である。また、図３７（ｃ）は、図３７（ｂ）の一部を拡大した断面図である。図３７（ａ）に示すように、封止体ＭＲの内部にヒートシンクＨＳが設けられており、このヒートシンクＨＳの全体が封止体ＭＲで覆われている。そして、ヒートシンクＨＳ上に半導体チップＣＨＰが搭載されており、この半導体チップＣＨＰ（ゲートパッド）とゲート端子ＧＴがワイヤＷ１で接続され、半導体チップＣＨＰ（ソースパッド）とソース端子ＳＴがワイヤＷ２で接続されている。
また、図３７（ｂ）および図３７（ｃ）に示すように、ヒートシンクＨＳは、封止体ＭＲで覆われており、封止体ＭＲから露出していないことがわかる。そして、封止体ＭＲの内部に形成されているヒートシンクＨＳ上に半導体チップＣＨＰが搭載されており、例えば、半導体チップＣＨＰ（ソースパッド）とソース端子ＳＴがワイヤＷ２で接続されている。
次に、パッケージＰＫ５を実装基板に実装する構成について説明する。図３８は、パッケージＰＫ５を実装基板ＳＵＢに実装する様子を示す図である。図３８（ａ）は、パッケージＰＫ５を実装基板ＳＵＢに実装する様子を正面側から見た図であり、図３８（ｂ）は、パッケージＰＫ５を実装基板ＳＵＢに実装する様子を側面側から見た断面図である。
図３８（ａ）および図３８（ｂ）に示すように、パッケージＰＫ５に形成されているゲート端子ＧＴ、ドレイン端子ＤＴおよびソース端子ＳＴは、実装基板ＳＵＢに差し込まれており、これによって、パッケージＰＫ５が実装基板ＳＵＢに実装されていることになる。そして、このパッケージＰＫ５は、シリコングリースＳＧを介して放熱フィンＦＩＮにねじＳＣＲで固定されていることがわかる。
このように構成されているパッケージＰＫ５の長所は、パッケージＰＫ５と放熱フィンＦＩＮとを接続する際に絶縁シートＩＳが不要となる点である。つまり、図３８（ｂ）に示すように、パッケージＰＫ５でも、ヒートシンクＨＳ上に半導体チップＣＨＰが搭載されていることから、半導体チップＣＨＰの裏面に形成されているドレイン電極と、ヒートシンクＨＳとは電気的に接続されることになる。しかし、パッケージＰＫ５においては、ヒートシンクＨＳ全体が封止体ＭＲで覆われているため、パッケージＰＫ５に放熱フィンＦＩＮを取り付ける際、絶縁シートＩＳが不要となる。すなわち、パッケージＰＫ５にシリコングリースＳＧを介して直接放熱フィンＦＩＮを取り付けても、ヒートシンクＨＳ自体は封止体ＭＲの内部に存在するので、絶縁シートＩＳが無くても、ヒートシンクＨＳと放熱フィンＦＩＮとの絶縁性を確保することができるのである。したがって、フルモールドタイプのパッケージＰＫ５は、パッケージＰＫ５に放熱フィンＦＩＮを取り付ける際、ヒートシンクＨＳと放熱フィンＦＩＮの絶縁性を確保するために絶縁シートＩＳを介在させる必要がないため、コスト低減を図ることができるとともに、作業負担も軽減される。このようにフルモールドタイプのパッケージＰＫ５は、絶縁シートＩＳを使用しないことによるコスト低減および作業負担の低減を図ることができる長所があることがわかる。
しかし、フルモールドタイプのパッケージＰＫ５は、以下に示す短所がある。以下では、具体的に、パッケージＰＫ５の短所について説明する。まず、フルモールドタイプのパッケージＰＫ５において、ヒートシンクＨＳ全体は封止体ＭＲで覆われている。つまり、パッケージＰＫ５では、ヒートシンクＨＳ全体を封止体ＭＲで覆うことにより、ヒートシンクＨＳと外部（例えば、放熱フィンＦＩＮ）との絶縁性を確保している。したがって、パッケージＰＫ５では、ヒートシンクＨＳの下部に存在する樹脂（封止体ＭＲの一部）の厚さが重要となってくる。すなわち、ヒートシンクＨＳの下部に存在する樹脂（封止体ＭＲの一部）の厚さを薄くすると、ヒートシンクＨＳと放熱フィンＦＩＮとの間の絶縁耐性が小さくなり、最悪の場合には、この樹脂が絶縁破壊して、ヒートシンクＨＳと放熱フィンＦＩＮがショートしてしまう。一方、ヒートシンクＨＳの下部に存在する樹脂（封止体ＭＲの一部）を厚くすると、ヒートシンクＨＳからの放熱特性が劣化してしまう。このため、ヒートシンクＨＳの下部に存在する樹脂（封止体ＭＲの一部）の厚さは、絶縁耐性の確保および放熱特性の向上を両立させる観点から決定される。一方、ヒートシンクＨＳの上部に形成される樹脂（封止体ＭＲの一部）の厚さは、封止体ＭＲの内部にある構成要素を充分に覆う観点からなされるものである。このように、ヒートシンクＨＳの下部に形成される樹脂（封止体ＭＲの一部）の厚さと、ヒートシンクＨＳの上部に形成される樹脂（封止体ＭＲの一部）の厚さは、それぞれ別の観点から決定されるものである。このため、例えば、図３７（ｃ）に示すように、ヒートシンクＨＳの下部に形成される樹脂（封止体ＭＲの一部）の厚さは、ヒートシンクＨＳの上部に形成される樹脂（封止体ＭＲの一部）の厚さよりも大幅に小さくなるため、ヒートシンクＨＳの上下間に形成される樹脂（封止体ＭＲ）の厚さがバランスの悪い構造となってしまう。
この結果、フルモールドタイプのパッケージＰＫ５では、封止体ＭＲを形成する際、パッケージＰＫ５の裏面に樹脂の未充填領域が形成されてしまう問題点が発生する。以下に、パッケージＰＫ５の裏面に樹脂の未充填領域が形成されるメカニズムについて、図面を参照しながら説明する。
図３９〜図４４は、封止体ＭＲを形成する樹脂封止工程を示す図である。特に、図３９（ａ）〜図４４（ａ）は、上金型（第１金型）ＵＭと下金型（第２金型）ＢＭでリードフレームを挟んだ状態で樹脂の注入過程を行なうことを説明するための断面図であり、図３９（ｂ）〜図４４（ｂ）は、上方から上金型ＵＭを透視して、樹脂の注入過程を見た平面図である。また、図３９（ｃ）〜図４４（ｃ）は、下方から下金型ＢＭを透視して、樹脂の注入過程を見た平面図である。
まず、図３９（ａ）〜図３９（ｃ）に示すように、リードフレームを上金型ＵＭと下金型ＢＭで挟み込む。このとき、上金型ＵＭと下金型ＢＭで挟み込まれた内部空間（封止空間）にリードフレームが配置される。このリードフレームは、ヒートシンクＨＳを含むように構成されており、このヒートシンクＨＳ上に半導体チップＣＨＰが搭載されている。
次に、図４０（ａ）〜図４０（ｃ）に示すように、リードフレームを上金型ＵＭと下金型ＢＭで挟み込んだ状態で、上述した内部空間（封止空間）への樹脂ＲＮの注入を開始する。このとき、樹脂ＲＮの注入は、ヒートシンクＨＳの斜め下側方向から行なわれる。したがって、ヒートシンクＨＳの斜め下側方向から注入された樹脂ＲＮは、ヒートシンクＨＳの裏面に接触し、主に、ヒートシンクＨＳの下側に樹脂ＲＮが注入されるようにガイドされる。ただし、ヒートシンクＨＳの上側にも樹脂ＲＮが注入される。ここで、ヒートシンクＨＳは、ステップ状に上側へ折れ曲がるように加工されており、ヒートシンクＨＳの先端部近傍においては、ヒートシンクＨＳの下側空間のほうがヒートシンクＨＳの上側空間よりも広くなっている。このため、樹脂ＲＮの注入開始時において、ヒートシンクＨＳの下側への樹脂ＲＮの注入速度が、ヒートシンクＨＳの上側への樹脂ＲＮの注入速度よりも速くなる。
続いて、図４１（ａ）〜図４１（ｃ）に示すように、樹脂ＲＮの注入を続けると、次第に、ヒートシンクＨＳの下側空間のほうがヒートシンクＨＳの上側空間よりも狭くなってくるので、ヒートシンクＨＳの下側への樹脂ＲＮの注入速度が、ヒートシンクＨＳの上側への樹脂ＲＮの注入速度よりも遅くなってくる。
そして、図４２（ａ）〜図４２（ｃ）に示すように、樹脂ＲＮの注入が半導体チップＣＨＰ上の空間にまで達すると、半導体チップＣＨＰ上の空間は、ヒートシンクＨＳの下側空間よりもかなり大きくなっているため、ヒートシンクＨＳの上側空間に充填される樹脂ＲＮの速度が一気にヒートシンクＨＳの下側空間に充填される樹脂ＲＮの速度よりも速くなる。この結果、図４３（ａ）〜図４３（ｃ）に示すように、ヒートシンクＨＳの上側空間は、ヒートシンクＨＳの下側空間よりも速く樹脂ＲＮで充填される。そして、ヒートシンクＨＳの上側空間を充填した樹脂ＲＮは、ヒートシンクＨＳの上側空間から下側空間に向って回り込んでいく。
その後、図４４（ａ）〜図４４（ｃ）に示すように、ヒートシンクＨＳの下側空間では、最終的に空気を巻き込んで、この空気がつぶれないまま樹脂封止工程が完了する。この結果、ヒートシンクＨＳの下側空間にボイドＶＤが発生する。つまり、ヒートシンクＨＳの下側空間に樹脂ＲＮの未充填領域が形成されてしまう。
このような樹脂ＲＮの未充填領域がパッケージＰＫ５に形成されると、パッケージＰＫ５の信頼性が低下してしまう。つまり、樹脂ＲＮから構成される封止体ＭＲには、例えば、湿度や温度などの外部環境から半導体チップを保護し、振動や衝撃による破損や半導体チップの特性劣化を防止する機能などがあるが、この封止体ＭＲに樹脂ＲＮの未充填領域が発生すると、封止体ＭＲが、この機能を充分に果たせなくなり、パッケージＰＫ５の信頼性が低下するのである。また、パッケージＰＫ５に樹脂ＲＮの未充填領域が形成されると、この未充填領域からヒートシンクＨＳの一部が露出することになる。この結果、パッケージＰＫ５に放熱フィンＦＩＮを取り付けた場合、未充填領域から露出するヒートシンクＨＳの一部と放熱フィンＦＩＮとの絶縁耐圧が低下する問題点も発生する。
以上のことから、フルモールドタイプのパッケージＰＫ５は、封止体ＭＲの一部に樹脂ＲＮの未充填領域が形成されやすい構造となっており、これによって、パッケージＰＫ５の信頼性が低下する短所が存在することになる。
例えば、第２パッケージ製品には、ヒートシンク露出タイプのパッケージＰＫ４と、フルモールドタイプのパッケージＰＫ５の２種類のパッケージ形態が存在する。このとき、ヒートシンク露出タイプのパッケージＰＫ４では、パッケージＰＫ４を実装基板ＳＵＢに実装する際、絶縁シートＩＳを使用することから、絶縁シートＩＳを使用する分だけコストが上昇するとともに、作業負担も増加してしまう短所がある。一方、フルモールドタイプのパッケージＰＫ５は、封止体ＭＲの一部に樹脂ＲＮの未充填領域が形成されやすい構造となっており、これによって、パッケージＰＫ５の信頼性が低下する短所がある。
そこで、第２パッケージ製品に本発明における技術的思想を適用して、コストおよび作業負担の増加と、パッケージの信頼性低下をともに解決する工夫を施している。以下では、この工夫を施した技術的思想について説明する。
＜第２パッケージ製品に対する本発明の適用構造＞
本発明の技術的思想を適用して製造されたパッケージＰＫ６の構成について説明する。図４５はパッケージＰＫ６の構造を示す図である。図４５（ａ）は、パッケージＰＫ６を表面側から見た表面図であり、図４５（ｂ）は、パッケージＰＫ６を側面側から見た側面図である。また、図４５（ｃ）は、パッケージＰＫ６を裏面側から見た裏面図である。
図４５（ａ）において、パッケージＰＫ６は、矩形形状の封止体ＭＲを有しており、この封止体ＭＲの内部には、例えば、集積回路を形成した半導体チップが埋め込まれている。そして、封止体ＭＲの上部からは、ヒートシンクＨＳの一部が突出しており、このヒートシンクＨＳの上部にリードフレームから分離した痕跡である切断部ＣＴ２が形成されている。一方、封止体ＭＲの下部からは、ゲート端子ＧＴやドレイン端子ＤＴやソース端子ＳＴが突き出ている。また、図４５（ｂ）に示すように、パッケージＰＫ６は、封止体ＭＲの底部にヒートシンクＨＳが設けられており、封止体ＭＲから、例えば、ソース端子ＳＴが突き出ていることがわかる。さらに、図４５（ｃ）に示すように、パッケージＰＫ６では、封止体ＭＲの裏面にヒートシンクＨＳが配置されており、封止体ＭＲの裏面からヒートシンクＨＳが露出していることがわかる。
続いて、パッケージＰＫ６の内部構造について説明する。図４６は、本実施の形態におけるパッケージＰＫ６の内部構造を示す図である。図４６（ａ）は、本実施の形態におけるパッケージＰＫ６の内部構造を示す平面図であり、図４６（ｂ）は、本実施の形態におけるパッケージＰＫ６の内部構造を示す断面図である。
図４６（ａ）では、この封止体ＭＲを透視した状態でのパッケージＰＫ６の内部構造が図示されている。図４６（ａ）に示すように、本実施の形態におけるパッケージＰＫ６は、まず、ヒートシンクＨＳを有しており、このヒートシンクＨＳの一部が封止体ＭＲの上部から露出するように構成されている。この封止体ＭＲの上部から露出しているヒートシンクＨＳの横側には連結部を切断することにより形成された切断部ＣＴ２が形成されている。このヒートシンクＨＳ上には、チップ搭載部ＴＡＢが形成されており、このチップ搭載部ＴＡＢは、ドレイン端子ＤＴと一体的に形成されている。したがって、チップ搭載部ＴＡＢとドレイン端子ＤＴとは電気的に接続されていることになる。
さらに、チップ搭載部ＴＡＢ上には、半田ＰＳＴ２を介して半導体チップＣＨＰが搭載されている。この半導体チップＣＨＰには、例えば、パワーＭＯＳＦＥＴが形成されている。具体的に、パワーＭＯＳＦＥＴが形成された半導体チップＣＨＰは、例えば、半導体チップＣＨＰの表面にソースパッドＳＰとゲートパッドＧＰが形成されている。そして、ゲートパッドＧＰは、ワイヤＷ１を介してゲート端子（アウターリード）ＧＴと電気的に接続されており、ソースパッドＳＰは、ワイヤＷ２を介してソース端子（アウターリード）ＳＴと電気的に接続されている。また、半導体チップＣＨＰの裏面には、ドレイン電極（図示せず）が形成されており、このドレイン電極は、チップ搭載部ＴＡＢを介して、ドレイン端子（アウターリード）と電気的に接続されている。
続いて、図４６（ｂ）を使用してパッケージＰＫ６の断面構造について説明する。図４６（ｂ）に示すように、封止体ＭＲの底面から露出するようにヒートシンクＨＳが形成されており、このヒートシンクＨＳの上方に樹脂ＲＮを介してチップ搭載部ＴＡＢが配置されている。つまり、本実施の形態におけるパッケージＰＫ６では、ヒートシンクＨＳとチップ搭載部ＴＡＢが分離されているとともに、ヒートシンクＨＳとチップ搭載部ＴＡＢの間に樹脂ＲＮを介在させて、ヒートシンクＨＳとチップ搭載部ＴＡＢを絶縁している。
そして、チップ搭載部ＴＡＢ上に半田ＰＳＴ２（図４６（ｂ）では図示せず）を介して半導体チップＣＨＰが搭載されている。この半導体チップＣＨＰの表面に形成されているソースパッド（図４６（ｂ）では図示せず）とソース端子ＳＴとはワイヤＷ２で接続されている。ここで、チップ搭載部ＴＡＢの位置は、ソース端子ＳＴの位置よりも低くなっており、さらに、このチップ搭載部ＴＡＢの下方に樹脂ＲＮを介してヒートシンクＨＳが配置されている。
以上のようなパッケージＰＫ６の構成をまとめると、本実施の形態におけるパッケージＰＫ６は、（ａ）第１表面と前記第１表面とは反対側の第１裏面とを有するヒートシンクＨＳと、（ｂ）複数のリード（ゲート端子ＧＴ、ソース端子ＳＴ、ドレイン端子ＤＴ）と、第２表面と前記第２表面とは反対側の第２裏面とを有するチップ搭載部ＴＡＢと、を有するリード部とを備える。そして、（ｃ）チップ搭載部ＴＡＢの第２表面上に搭載された半導体チップＣＨＰと、（ｄ）ヒートシンクＨＳの一部、前記リード部の一部、および、前記半導体チップＣＨＰを封止する封止体ＭＲとを備える。このとき、半導体チップＣＨＰと、リード部を構成する複数のリード（ゲート端子ＧＴ、ソース端子ＳＴ、ドレイン端子ＤＴ）とは電気的に接続されている。そして、封止体ＭＲ内において、ヒートシンクＨＳの第１表面とチップ搭載部ＴＡＢの第２裏面とが対向するように配置されており、ヒートシンクＨＳの第１表面とチップ搭載部ＴＡＢの第２裏面とは電気的に絶縁されている。
さらに、上述した半導体チップＣＨＰは、パワートランジスタ（パワーＭＯＳＦＥＴ）を有するチップであって、チップ表面にソースパッドＳＰとゲートパッドＧＰ、および、チップ表面とは反対側のチップ裏面にドレイン電極を有する。一方、リード部は、ソースリード（ソース端子ＳＴ）、ゲートリード（ゲート端子ＧＴ）、および、ドレインリード（ドレイン端子ＤＴ）を有する。このとき、チップ搭載部ＴＡＢとドレインリード（ドレイン端子ＤＴ）とは連結されている。さらに、チップ搭載部ＴＡＢの第２表面と半導体チップＣＨＰのチップ裏面に形成されているドレイン電極とは、第１導電性部材（半田）によって電気的に接続されている。また、ソースパッドＳＰとソースリード（ソース端子ＳＴ）とは、第２導電性部材（ワイヤＷ２）によって電気的に接続されており、ゲートパッドＧＰとゲートリード（ゲート端子ＧＴ）とは、第３導電性部材（ワイヤＷ１）によって電気的に接続されている。
次に、上述したパッケージＰＫ６を実装基板に実装する構成について説明する。図４７は、本実施の形態におけるパッケージＰＫ６を実装基板ＳＵＢに実装する様子を示す図である。図４７（ａ）は、パッケージＰＫ６を実装基板ＳＵＢに実装する様子を正面側から見た図であり、図４７（ｂ）は、パッケージＰＫ６を実装基板ＳＵＢに実装する様子を側面側から見た断面図である。
図４７（ａ）および図４７（ｂ）に示すように、パッケージＰＫ６に形成されているゲート端子ＧＴ、ドレイン端子ＤＴおよびソース端子ＳＴは、実装基板ＳＵＢに差し込まれており、これによって、パッケージＰＫ６が実装基板ＳＵＢに実装されていることになる。そして、このパッケージＰＫ６は、シリコングリースＳＧを介して放熱フィンＦＩＮにねじＳＣＲで固定されていることがわかる。
（１）続いて、本発明の技術的思想の特徴について説明する。本発明の技術的思想の第１特徴点は、例えば、図４６（ｂ）に示すように、アウターリード（ドレイン端子）と一体的に形成されるチップ搭載部ＴＡＢを設け、このチップ搭載部ＴＡＢ上に半導体チップＣＨＰを搭載するとともに、チップ搭載部ＴＡＢとヒートシンクＨＳの間に樹脂ＲＮを介在させることにより、チップ搭載部ＴＡＢとヒートシンクＨＳとを電気的に分離する点にある。これにより、チップ搭載部ＴＡＢに搭載されている半導体チップＣＨＰのドレイン電極と、ヒートシンクＨＳとを電気的に分離することができる。この結果、例えば、図４７（ｂ）に示すように、本実施の形態におけるパッケージＰＫ６の裏面からヒートシンクＨＳを露出させ、かつ、このヒートシンクＨＳと放熱フィンＦＩＮとをシリコングリースＳＧを介して直接接続することができる。なぜなら、本実施の形態におけるパッケージＰＫ６によれば、ヒートシンクＨＳと、半導体チップＣＨＰが搭載されているチップ搭載部ＴＡＢが電気的に分離されているので、ヒートシンクＨＳと放熱フィンＦＩＮとを直接接続しても、半導体チップＣＨＰのドレイン電極が放熱フィンＦＩＮと電気的に接続されることはないからである。したがって、本実施の形態におけるパッケージＰＫ６によれば、ヒートシンクＨＳと放熱フィンＦＩＮとの間に絶縁シートを介在させる必要がないので、絶縁シートを使用する場合に比べて、コストおよび作業負担の低減を図ることができる。さらに、本実施の形態におけるパッケージＰＫ６によれば、ヒートシンクＨＳと放熱フィンＦＩＮとの間に絶縁シートを介在させずに、直接ヒートシンクＨＳと放熱フィンＦＩＮとを接続することはできるので、ヒートシンクＨＳから放熱フィンＦＩＮへの放熱効率を向上させることができる。つまり、本実施の形態におけるパッケージＰＫ６によれば、図３５（ｂ）に示すパッケージＰＫ４の短所を克服できる利点を有していることになる。
（２）次に、本発明の技術的思想の第２特徴点は、例えば、図４６（ｂ）に示すように、ヒートシンクＨＳを封止体ＭＲから露出させても、ヒートシンクＨＳと放熱フィンＦＩＮとの間に絶縁シートを介在させずに、直接ヒートシンクＨＳと放熱フィンＦＩＮとを接続することはできるので、わざわざ、ヒートシンクＨＳ全体を封止体ＭＲで覆う必要が無くなる点である。つまり、本実施の形態におけるパッケージＰＫ６では、ヒートシンクＨＳが、半導体チップＣＨＰを搭載しているチップ搭載部ＴＡＢと電気的に分離されていることから、ヒートシンクＨＳを封止体ＭＲの底部から露出させながら、直接ヒートシンクＨＳと放熱フィンＦＩＮとを接続することができるのである。このことから、本実施の形態におけるパッケージＰＫ６によれば、図３８（ｂ）に示すパッケージＰＫ５のように、ヒートシンクＨＳと放熱フィンＦＩＮとを直接接続するために、ヒートシンクＨＳ全体を樹脂ＲＮで覆う必要が無くなるのである。このことは、本実施の形態におけるパッケージＰＫ６によれば、封止体ＭＲの一部に樹脂ＲＮの未充填領域が形成されるという構造を回避できることを意味し、これによって、本実施の形態におけるパッケージＰＫ６の信頼性を向上させることができるのである。つまり、本実施の形態におけるパッケージＰＫ６によれば、パッケージＰＫ５の短所を克服できる利点を有していることになる。
（３）また、本発明の技術的思想の第３特徴点は、例えば、図４６（ｂ）に示すように、ヒートシンクＨＳとチップ搭載部ＴＡＢが分離されているため、例えば、チップ搭載部ＴＡＢの厚さと、ヒートシンクＨＳの厚さとを任意の厚さに設定することが容易になる。例えば、ドレイン端子（アウターリード）ＤＴとヒートシンクＨＳが一体的に形成されている場合には、ドレイン端子ＤＴの厚さとヒートシンクＨＳの厚さを相違させることは困難である。これに対し、パッケージＰＫ６のようにヒートシンクＨＳとチップ搭載部ＴＡＢとを分離するように構成している場合、チップ搭載部ＴＡＢの厚さとヒートシンクＨＳの厚さとをそれぞれ別々に設計することが容易となる。例えば、ヒートシンクＨＳの放熱効率を向上させる観点からは、ヒートシンクＨＳの厚さをチップ搭載部ＴＡＢの厚さよりも厚くすることが考えられる一方、パッケージＰＫ６の薄板化を推進する観点からは、ヒートシンクＨＳの厚さをチップ搭載部ＴＡＢの厚さよりも薄くすることが考えられる。また、もちろん、ヒートシンクＨＳの厚さとチップ搭載部ＴＡＢの厚さとを同じにすることも考えられる。このように、本実施の形態におけるパッケージＰＫ６では、ヒートシンクＨＳとチップ搭載部ＴＡＢとを分離しているため、ヒートシンクＨＳとチップ搭載部ＴＡＢの設計自由度が向上する利点も得られる。
（４）さらに、本発明の技術的思想の第４特徴点は、上述した第３特徴点とも関連するが、例えば、図４６（ｂ）に示すように、ヒートシンクＨＳとチップ搭載部ＴＡＢが分離されているため、例えば、チップ搭載部ＴＡＢの材質と、ヒートシンクＨＳの材質とを相違させることが容易になる。例えば、ドレイン端子（アウターリード）ＤＴとヒートシンクＨＳが一体的に形成されている場合には、ドレイン端子ＤＴの材質とヒートシンクＨＳの材質を相違させることは困難である。これに対し、本実施の形態におけるパッケージＰＫ６のようにヒートシンクＨＳとチップ搭載部ＴＡＢとを分離するように構成している場合、チップ搭載部ＴＡＢの材質とヒートシンクＨＳの材質とをそれぞれ別々に設計することが容易となる。例えば、ヒートシンクＨＳの放熱効率を向上させる観点から、熱伝導率の高い材料を使用することができる。例えば、チップ搭載部ＴＡＢの材質を銅とする一方、ヒートシンクＨＳの材質をアルミニウムとすることができる。このようにして、本発明の技術的思想によれば、ヒートシンクＨＳを封止体ＭＲの底面から露出される構成と、ヒートシンクＨＳの厚さおよび材質を調整する構成との組み合わせにより、ヒートシンクＨＳからの放熱効率をさらに向上させることが可能となる。
本実施の形態におけるパッケージＰＫ６（半導体装置）は上記のように構成されており、以下に、その製造方法の一例について図面を参照しながら説明する。まず、図４８に示すように、複数のアウターリードとチップ搭載部ＴＡＢとを有する複数のリード部が連結されたアウターリード部（第２フレーム）ＯＬＵを準備する。この段階で、アウターリード部ＯＬＵは、購入時の輸送を考慮して平坦化された状態（ストレート状態）で受け入れられる。つまり、アウターリード部ＯＬＵは、梱包時のかさばり（嵩張り）抑制やフレームの折れ曲がり防止などを考慮してストレート状態で準備される。
次に、図４９に示すように、チップ搭載部ＴＡＢの表面が複数のアウターリードの表面よりも低く位置するようにアウターリード部ＯＬＵを成形する。このアウターリード部ＯＬＵの成形工程は、チップ搭載部ＴＡＢをプレスによって折り曲げることにより行なわれる。
続いて、図５０に示すように、チップ搭載部ＴＡＢ上に半田ＰＳＴ２を塗布した後、半田ＰＳＴ２を塗布したチップ搭載部ＴＡＢ上に半導体チップＣＨＰを搭載（ダイボンディング）し、加熱処理を施す。この工程により、半導体チップＣＨＰの裏面に形成されているドレイン電極とチップ搭載部ＴＡＢとが電気的に接続されることになる。
なお、半導体チップＣＨＰの裏面には、チップ側から外側に向かって、例えば、Ｔｉ／Ｎｉ／Ａｕ、Ｔｉ／Ｎｉ／Ａｇ、およびＮｉ／Ｔｉ／Ｎｉ／Ａｕなどのメタライズ処理が施されており、半田ＰＳＴ２とＡｕ下のＮｉとが合金を形成することにより、半導体チップＣＨＰの裏面に形成されているドレイン電極とチップ搭載部ＴＡＢとが電気的に接続される。
その後、図５１に示すように、チップ搭載部ＴＡＢ上に搭載された半導体チップＣＨＰとアウターリードとをワイヤで接続する（ワイヤボンディング）。具体的には、半導体チップＣＨＰの表面に形成されているゲートパッドとゲート端子（アウターリード）とをワイヤＷ１で接続し、半導体チップＣＨＰの表面に形成されているソースパッドとソース端子（アウターリード）とをワイヤＷ２で接続する。このとき、ワイヤＷ１の線径よりもワイヤＷ２の線径のほうが大きくなっているとともに、ワイヤＷ１の本数が１本であるのに対し、ワイヤＷ２の本数は複数本（２本以上）となっている。
なお、線径がワイヤＷ１よりも太いワイヤＷ２の方から先にワイヤボンディングを行う方が好ましい。その理由は、ワイヤボンディングにおいて、一般的に線径が太いワイヤの方が細いワイヤよりも印加する超音波のパワーが大きいので、先に線径が細いワイヤをボンディングした後に、線径が太いワイヤをボンディングすると、そのときの超音波がチップ内を伝達し、線径が細いワイヤがボンディングパッドから外れてしまう可能性が高くなるからである。
そして、ヒートシンクＨＳの一部、アウターリードの一部、チップ搭載部ＴＡＢ、および、半導体チップＣＨＰを樹脂で封止することにより、封止体ＭＲを形成する（樹脂封止工程）。以下に、この樹脂封止工程の詳細について説明する。
まず、図５２に示すように、下金型（第２金型）ＢＭを準備する。そして、図５３に示すように、複数のヒートシンクＨＳを連結部ＣＯＮで接続したヒートシンク部（第１フレーム）ＨＳＵを準備する。その後、準備したヒートシンク部ＨＳＵを下金型ＢＭにセットする。
続いて、図５４に示すように、チップ搭載部ＴＡＢに半導体チップＣＨＰを搭載し、かつ、半導体チップＣＨＰとアウターリードとをワイヤＷ１やワイヤＷ２で接続した後のアウターリード部ＯＬＵも下金型ＢＭにセットする。このとき、図５４から明らかなように、アウターリード部ＯＬＵに形成されているチップ搭載部ＴＡＢと、ヒートシンク部ＨＳＵに形成されているヒートシンクＨＳは、平面視において重なるように配置されるとともに、チップ搭載部ＴＡＢとヒートシンクＨＳが、高さ方向において接触しないように配置される。さらに、別の表現をすると、チップ搭載部ＴＡＢとヒートシンクＨＳとは、それぞれの間に空間（隙間）を有するように配置される。
次に、図５５に示すように、ヒートシンク部ＨＳＵおよびアウターリード部ＯＬＵを配置した下金型ＢＭ上に上金型（第１金型）ＵＭを配置する。その後、上金型ＵＭと下金型ＢＭで挟まれた内部空間に樹脂を注入して封止体を形成する。以下に、上金型ＵＭと下金型ＢＭで挟まれた内部空間に樹脂を注入して封止体を形成する工程について説明する。
図５６〜図６０は、封止体ＭＲを形成する樹脂封止工程を示す図である。特に、図５６（ａ）〜図６０（ａ）は、上金型ＵＭと下金型ＢＭでヒートシンクＨＳと、アウターリードと一体化されているチップ搭載部ＴＡＢとを挟んだ状態で樹脂の注入過程を行なうことを説明するための断面図であり、図５６（ｂ）〜図６０（ｂ）は、上方から上金型ＵＭを透視して、樹脂の注入過程を見た平面図である。また、図５６（ｃ）〜図６０（ｃ）は、下方から下金型ＢＭを透視して、樹脂の注入過程を見た平面図である。
まず、図５６（ａ）〜図５６（ｃ）に示すように、ヒートシンクＨＳと、アウターリードと一体化されているチップ搭載部ＴＡＢとを上金型ＵＭと下金型ＢＭで挟み込む。このとき、上金型ＵＭと下金型ＢＭで挟み込まれた内部空間（封止空間）にヒートシンクＨＳおよびチップ搭載部ＴＡＢが配置される。このヒートシンクＨＳとチップ搭載部ＴＡＢとの間には、高さ方向において隙間（空間）が存在している。すなわち、ヒートシンクＨＳとチップ搭載部ＴＡＢとは物理的に分離されている。なお、チップ搭載部ＴＡＢ上に半導体チップＣＨＰが搭載されている。
次に、図５７（ａ）〜図５７（ｃ）に示すように、上金型ＵＭと下金型ＢＭで挟まれた内部空間への樹脂ＲＮの注入を開始する。そして、内部空間への樹脂ＲＮの注入を続けると図５８（ａ）〜図５８（ｃ）に示すように、樹脂ＲＮが内部空間に充填していく。具体的には、チップ搭載部ＴＡＢの上側領域と下側領域にわたって樹脂ＲＮが充填されていく。このとき、チップ搭載部ＴＡＢとヒートシンクＨＳの間に設けられている隙間にも樹脂ＲＮが注入されていく。
その後、図５９（ａ）〜図５９（ｃ）に示すように、内部空間に注入された樹脂ＲＮによって、まず、チップ搭載部ＴＡＢの上側領域が完全に充填され、かつ、チップ搭載部ＴＡＢとヒートシンクＨＳの間に設けられている隙間も樹脂ＲＮによって次第に充填されていく。そして、図６０（ａ）〜図６０（ｃ）に示すように、上金型ＵＭと下金型ＢＭで挟まれた内部空間のすべてが樹脂ＲＮによって充填され、封止体ＭＲが形成される。このとき、チップ搭載部ＴＡＢとヒートシンクＨＳの間にある隙間も樹脂ＲＮによって完全に充填される。
ここで、本実施の形態では、チップ搭載部ＴＡＢとヒートシンクＨＳとを絶縁分離するため、チップ搭載部ＴＡＢとヒートシンクＨＳの間に樹脂ＲＮを介在させている。このチップ搭載部ＴＡＢとヒートシンクＨＳの間に介在する樹脂ＲＮの厚さは、絶縁耐性の確保および放熱特性の向上を両立させる観点から決定される。したがって、チップ搭載部ＴＡＢとヒートシンクＨＳの間に介在させる樹脂ＲＮの厚さは、上述したフルモールドタイプのパッケージＰＫ５におけるヒートシンクＨＳの下部に存在する樹脂ＲＮと同じ程度の厚さになると考えられる。したがって、フルモールドタイプのパッケージＰＫ５で発生したような樹脂ＲＮの未充填領域が形成される問題が、本実施の形態において、チップ搭載部ＴＡＢとヒートシンクＨＳの間に形成される隙間に樹脂ＲＮを充填する際にも発生するのではないかという疑問が生じる。しかし、本実施の形態では、チップ搭載部ＴＡＢとヒートシンクＨＳの間に形成される隙間に樹脂ＲＮを充填する際に、未充填領域が形成されるポテンシャルはほとんど無いと考えられる。
以下に、この理由について説明する。例えば、上述したフルモールドタイプのパッケージＰＫ５においては、ヒートシンクＨＳの面積が大きいため、ヒートシンクＨＳの周囲から中心に向って樹脂ＲＮが回り込みにくくなっている。このことから、ヒートシンクＨＳの中心部の下側領域に樹脂ＲＮの未充填領域が形成されやすいと考えられる。これに対し、本実施の形態におけるパッケージＰＫ６では、チップ搭載部ＴＡＢの面積が半導体チップＣＨＰと同程度の小さなサイズとなっており、チップ搭載部ＴＡＢの面積が小さいがゆえに、チップ搭載部ＴＡＢの周囲から中心に向って回り込んだ樹脂ＲＮが、チップ搭載部ＴＡＢの中心点にまで到達しやすくなっているのである。したがって、本実施の形態では、小さな面積のチップ搭載部ＴＡＢの周囲から回り込んだ樹脂ＲＮがチップ搭載部ＴＡＢの中心下の領域まで到達しやすくなっている。このことから、チップ搭載部ＴＡＢとヒートシンクＨＳの間に形成される隙間での未充填領域の発生を抑制できるのである。
以上のようにして、封止体ＭＲを形成した後、上金型ＵＭと下金型ＢＭからヒートシンク部ＨＳＵおよびアウターリード部ＯＬＵを取り出して、切断成形することにより、個々のパッケージＰＫ６を製造する。このようにして、本実施の形態におけるパッケージＰＫ６（半導体装置）を製造することができる。
＜第３パッケージ製品が抱える問題点＞
次に、本発明の技術的思想を第３パッケージ製品に適用する例について説明する。まず、第３パッケージ製品が抱える問題点について図面を参照しながら説明する。
図６１は、第３パッケージ製品に適用されているパッケージＰＫ７の構造を示す断面図である。図６１に示すように、パッケージＰＫ７は、ヒートシンクＨＳとアウターリードが一体的に形成されている。そして、ヒートシンクＨＳ上に半田ＰＳＴ１を介して半導体チップＣＨＰが搭載されており、例えば、この半導体チップＣＨＰと、アウターリードと接続されているソースリードポストＳＰＴとは、ワイヤＷ２で電気的に接続されている。ここで、半導体チップＣＨＰ，ソースリードポストＳＰＴおよびワイヤＷ２は、樹脂からなる封止体ＭＲで封止されている。一方、ヒートシンクＨＳの一部は、封止体ＭＲの底面から露出するように構成されている。
このように構成されているパッケージＰＫ７において、ヒートシンクＨＳは、例えば、銅材から形成されている一方、封止体ＭＲは、例えば、エポキシ樹脂から形成されている。つまり、パッケージＰＫ７では、ヒートシンクＨＳと封止体ＭＲが異なる材料から形成されているので、ヒートシンクＨＳと封止体ＭＲとの密着性が弱くなる。このことから、例えば、パッケージＰＫ７に対して、温度サイクル試験を実施すると、密着性の弱いヒートシンクＨＳと封止体ＭＲとの界面に剥離が発生する。そして、この剥離が図６１の矢印方向に進行して、ヒートシンクＨＳと半導体チップＣＨＰを接続している半田ＰＳＴ１にまで達すると、この半田ＰＳＴ１にクラックが発生する。半田ＰＳＴ１にクラックが発生すると、パッケージＰＫ７に熱抵抗不良が発生することになる。
そこで、パッケージＰＫ７の信頼性向上（温度サイクル耐性向上）のため、ヒートシンクＨＳの表面を粗面化処理を実施することが行なわれている。図６２は、パッケージＰＫ７の構成を示すとともに、パッケージＰＫ７の一部領域を拡大して示す図である。例えば、図６２において、ヒートシンクＨＳと封止体ＭＲとの界面を含む領域Ａの拡大図を見ると、ヒートシンクＨＳの表面に凹凸形状が形成されていることがわかる。つまり、ヒートシンクＨＳの表面は、凹凸形状が形成されるように粗面化処理がなされている。これにより、ヒートシンクＨＳの表面に形成された凹凸形状の内部に樹脂が入り込み、凹凸形状の内部に樹脂が入り込むことによるアンカー効果によって、ヒートシンクＨＳと封止体ＭＲとの密着性が向上するのである。この結果、パッケージＰＫ７の温度サイクル耐性が向上するため、パッケージＰＫ７の信頼性を向上させることができる。
ところが、粗面化処理を実施すると、パッケージＰＫ７に新たな問題点が発生する。以下に、この問題点について説明する。例えば、図６２に示すように、パッケージＰＫ７においては、ヒートシンクＨＳとソースリードポストＳＰＴが一体的に形成されているため、ヒートシンクＨＳの表面に粗面化処理を実施すると、ソースリードポストＳＰＴの表面にも粗面化処理が実施されてしまうのである。つまり、図６２において、ソースリードポストＳＰＴの表面を含む領域Ｂの拡大図を見ると、ソースリードポストＳＰＴの表面にも凹凸形状が形成されていることがわかる。このような凹凸形状がソースリードポストＳＰＴの表面に形成されると、ソースリードポストＳＰＴと接続されるワイヤＷ２が剥がれるという問題が顕在化する。この原因は、ソースリードポストＳＰＴの表面が粗面化されているため、ソースリードポストＳＰＴとワイヤＷ２との密着性が低下するためと考えられる。
したがって、ヒートシンクＨＳの表面だけに粗面化処理を実施すれば、ソースリードポストＳＰＴと接続されるワイヤＷ２が剥がれるという問題は解決できると考えられる。しかし、現状の技術では、一体的に形成されているヒートシンクＨＳとソースリードポストＳＰＴがある場合に、部分的にヒートシンクＨＳの表面だけ粗面化処理を実施するという技術は確立されていないのである。つまり、粗面化処理というのは、被対象物（フレーム材）の表面をケミカルエッチングすることにより、被対象物（フレーム材）に含有されている特定物質だけエッチングして、被対象物（フレーム材）の表面に凹凸形状を形成するものである。このような粗面化処理では、片面だけ粗面化することは可能であるが、片面の部分的領域だけ粗面化する技術は確立されていないのが現状である。
以上のことから、ヒートシンクＨＳと封止体ＭＲとの界面の剥離を防止するためには、ヒートシンクＨＳの表面に対して粗面化処理を実施することが有効である。しかし、パッケージＰＫ７では、ワイヤＷ２と接続するソースリードポストＳＰＴがヒートシンクＨＳと一体的に形成されているため、ヒートシンクＨＳの表面に対して粗面化処理を実施すると、自動的に、ソースリードポストＳＰＴの表面も粗面化処理が実施されることになる。この結果、ソースリードポストＳＰＴと接続するワイヤＷ２が剥がれるという問題が顕在化してくるのである。すなわち、パッケージＰＫ７の構造では、ヒートシンクＨＳと封止体ＭＲとの密着向上による温度サイクル特性の改善と、ソースリードポストＳＰＴとワイヤＷ２との接続信頼性向上を両立させることが困難である問題点があることになる。
そこで、第３パッケージ製品に本発明における技術的思想を適用して、温度サイクル特性の向上と、ワイヤの接続信頼性向上とを両立させる工夫を施している。以下では、この工夫を施した技術的思想について説明する。
＜第３パッケージ製品に対する本発明の適用構造＞
図６３は、本発明の技術的思想を実現するためのフレーム構造を示す図である。図６３に示すように、本発明の技術的思想において、フレームは、ヒートシンク部ＨＳＵと、アウターリード部ＯＬＵを有し、このヒートシンク部ＨＳＵとアウターリード部ＯＬＵが分離されている。つまり、本発明の技術的思想の特徴は、複数のヒートシンクＨＳを連結させたヒートシンク部ＨＳＵと、ソースリードポストＳＰＴ、ゲートリードポストＧＰＴおよびチップ搭載部ＴＡＢが形成されたアウターリード部ＯＬＵが分離されており、かつ、ヒートシンク部ＨＳＵにだけ粗面化処理が実施されている点にある。このような本発明の技術的思想のポイントは、ヒートシンク部ＨＳＵとアウターリード部ＯＬＵとを分離することにより、ヒートシンク部ＨＳＵにだけ粗面化処理を実施することが可能となることである。すなわち、ヒートシンク部ＨＳＵとアウターリード部ＯＬＵとを一体的に形成すると、ヒートシンク部ＨＳＵだけに粗面化処理を実施することが困難になることから、ヒートシンク部ＨＳＵとアウターリード部ＯＬＵとを分離したものである。
以下に、図６３に示すフレームを使用して形成された本実施の形態におけるパッケージＰＫ８の構造について説明する。図６４はパッケージＰＫ８の構造を示す図である。図６４（ａ）はパッケージＰＫ８の内部構造を示す平面図であり、図６４（ｂ）はパッケージＰＫ８の内部構造を示す断面図である。まず、パッケージＰＫ８は、矩形形状をした封止体ＭＲで覆われた構造をしており、図６４（ａ）では、この封止体ＭＲを透視した状態でのパッケージＰＫ８の内部構造が図示されている。図６４（ａ）に示すように、パッケージＰＫ８は、まず、ヒートシンクＨＳを有しており、このヒートシンクＨＳの一部が封止体ＭＲの上部から露出するように構成されている。このヒートシンクＨＳ上には、チップ搭載部ＴＡＢが形成されており、このチップ搭載部ＴＡＢは、ドレイン端子ＤＴと一体的に形成されている。したがって、チップ搭載部ＴＡＢとドレイン端子ＤＴとは電気的に接続されていることになる。
さらに、チップ搭載部ＴＡＢ上には、半田ＰＳＴ２を介して半導体チップＣＨＰが搭載されている。この半導体チップＣＨＰには、例えば、パワーＭＯＳＦＥＴが形成されている。具体的に、パワーＭＯＳＦＥＴが形成された半導体チップＣＨＰは、例えば、半導体チップＣＨＰの表面にソースパッドＳＰとゲートパッドＧＰが形成されている。そして、ゲートパッドＧＰは、ワイヤＷ１を介してゲート端子（アウターリード）ＧＴの一部を構成するゲートリードポストＧＰＴと電気的に接続されており、ソースパッドＳＰは、ワイヤＷ２を介してソース端子（アウターリード）ＳＴの一部を構成するソースリードポストＳＰＴと電気的に接続されている。また、半導体チップＣＨＰの裏面には、ドレイン電極（図示せず）が形成されており、このドレイン電極は、チップ搭載部ＴＡＢを介して、ドレイン端子（アウターリード）と電気的に接続されている。
続いて、図６４（ｂ）を使用してパッケージＰＫ８の断面構造について説明する。図６４（ｂ）に示すように、封止体ＭＲの底面から露出するようにヒートシンクＨＳが形成されており、このヒートシンクＨＳ上に半田ＰＳＴ１を介してチップ搭載部ＴＡＢが配置されている。そして、チップ搭載部ＴＡＢ上に半田ＰＳＴ２を介して半導体チップＣＨＰが搭載されている。この半導体チップＣＨＰの表面に形成されているソースパッド（図６４（ｂ）では図示せず）とソースリードポストＳＰＴとはワイヤＷ２で接続されている。ここで、チップ搭載部ＴＡＢの位置は、ソースリードポストＳＰＴの位置よりも低くなっており、さらに、このチップ搭載部ＴＡＢの下部にヒートシンクＨＳが配置されている。
（１）ここで、本実施の形態におけるパッケージＰＫ８の第１特徴点は、図６４（ｂ）に示される領域Ａの拡大図のように、ヒートシンクＨＳの表面が粗面化処理されており、ヒートシンクＨＳの表面に凹凸形状が形成されている点にある。これにより、ヒートシンクＨＳの表面に形成された凹凸形状の内部に樹脂が入り込み、凹凸形状の内部に樹脂が入り込むことによるアンカー効果によって、ヒートシンクＨＳと封止体ＭＲとの密着性を向上させることができる。この結果、パッケージＰＫ８の温度サイクル耐性が向上するため、パッケージＰＫ８の信頼性を向上させることができる。
（２）さらに、本実施の形態におけるパッケージＰＫ８の第２特徴点は、図６４（ｂ）に示される領域Ｂの拡大図のように、ソースリードポストＳＰＴの表面に対して粗面化処理が実施されておらず、ソースリードポストＳＰＴの表面が平坦化されている点にある。これにより、ソースリードポストＳＰＴの表面が粗面化されていないので、ソースリードポストＳＰＴからワイヤＷ２が剥がれにくくなり、ソースリードポストＳＰＴとワイヤＷ２との接続信頼性を向上させることができる。
以上のことから、本実施の形態におけるパッケージＰＫ８によれば、ヒートシンクＨＳと封止体ＭＲとの密着性向上、および、ソースリードポストＳＰＴとワイヤＷ２との接着性向上を両立させることができ、この結果、温度サイクル特性の向上と、ワイヤの接続信頼性向上とを両立させることができる。この顕著な効果は、図６３で説明したように、複数のヒートシンクＨＳを連結させたヒートシンク部ＨＳＵと、ソースリードポストＳＰＴ、ゲートリードポストＧＰＴおよびチップ搭載部ＴＡＢが形成されたアウターリード部ＯＬＵとを分離してフレームを構成したことによりもたらされるものである。つまり、図６３に示すように、ヒートシンク部ＨＳＵとアウターリード部ＯＬＵとを分離することにより、ヒートシンク部ＨＳＵだけに粗面化処理が可能となる結果、図６４（ａ）および図６４（ｂ）で示されるパッケージＰＫ８を構成することができ、それによって、上述した顕著な効果を得ることができるのである。
本実施の形態におけるパッケージＰＫ８（半導体装置）は上記のように構成されており、以下に、その製造方法の一例について図面を参照しながら説明する。まず、図６５に示すように、ゲートリードポストＧＰＴとソースリードポストＳＰＴとチップ搭載部ＴＡＢとを有する複数のリード部が連結されたアウターリード部（第２フレーム）ＯＬＵを準備する。この段階で、アウターリード部ＯＬＵは、購入時の輸送を考慮して平坦化された状態（ストレート状態）で受け入れられる。つまり、アウターリード部ＯＬＵは、梱包時のかさばり（嵩張り）抑制やフレームの折れ曲がり防止などを考慮してストレート状態で準備される。
次に、図６６に示すように、チップ搭載部ＴＡＢの表面がゲートリードポストＧＰＴおよびソースリードポストＳＰＴの表面よりも低く位置するようにアウターリード部ＯＬＵを成形する。このアウターリード部ＯＬＵの成形工程は、チップ搭載部ＴＡＢをプレスによって折り曲げることにより行なわれる。
続いて、図６７に示すように、チップ搭載部ＴＡＢ上に半田ＰＳＴ２を塗布した後、半田ＰＳＴ２を塗布したチップ搭載部ＴＡＢ上に半導体チップＣＨＰを搭載（ダイボンディング）し、加熱処理を施す。この工程により、半導体チップＣＨＰの裏面に形成されているドレイン電極とチップ搭載部ＴＡＢとが電気的に接続されることになる。
なお、半導体チップＣＨＰの裏面には、チップ側から外側に向かって、例えば、Ｔｉ／Ｎｉ／Ａｕ、Ｔｉ／Ｎｉ／Ａｇ、およびＮｉ／Ｔｉ／Ｎｉ／Ａｕなどのメタライズ処理が施されており、半田ＰＳＴ２とＡｕ下のＮｉとが合金を形成することにより、半導体チップＣＨＰの裏面に形成されているドレイン電極とチップ搭載部ＴＡＢとが電気的に接続される。
その後、図６８に示すように、チップ搭載部ＴＡＢ上に搭載された半導体チップＣＨＰとリードとをワイヤで接続する（ワイヤボンディング）。具体的には、半導体チップＣＨＰの表面に形成されているゲートパッドとゲートリードポストＧＰＴとをワイヤＷ１で接続し、半導体チップＣＨＰの表面に形成されているソースパッドとソースリードポストＳＰＴとをワイヤＷ２で接続する。このとき、ワイヤＷ１の線径よりもワイヤＷ２の線径のほうが大きくなっているとともに、ワイヤＷ１の本数が１本であるのに対し、ワイヤＷ２の本数は複数本（２本以上）となっている。
なお、線径がワイヤＷ１よりも太いワイヤＷ２の方から先にワイヤボンディングを行う方が好ましい。その理由は、ワイヤボンディングにおいて、一般的に線径が太いワイヤの方が細いワイヤよりも印加する超音波のパワーが大きいので、先に線径が細いワイヤをボンディングした後に、線径が太いワイヤをボンディングすると、そのときの超音波がチップ内を伝達し、線径が細いワイヤがボンディングパッドから外れてしまう可能性が高くなるからである。
次に、図６９に示すように、複数のヒートシンクＨＳを連結部ＣＯＮで接続したヒートシンク部（第１フレーム）ＨＳＵを準備する。そして、このヒートシンク部ＨＳＵに存在する複数のヒートシンクＨＳのそれぞれの上に半田ＰＳＴ１を塗布する。このとき準備されるヒートシンク部ＨＳＵは、ストレート状態になっている。このヒートシンクＨＳＵの表面には、粗面化処理が施されており、それぞれのヒートシンクＨＳの表面には、凹凸形状が形成されている。
その後、ヒートシンク部ＨＳＵと、アウターリード部ＯＬＵとを接続する。具体的には、ヒートシンク部ＨＳＵに存在するヒートシンクＨＳ上に、アウターリード部ＯＬＵに存在するチップ搭載部ＴＡＢが搭載されるように、ヒートシンク部ＨＳＵとアウターリード部ＯＬＵとを配置する。そして、リフロー処理（加熱処理）を施すことにより、半田ＰＳＴ１を溶融させて、ヒートシンクＨＳとチップ搭載部ＴＡＢとを接続する。このとき、チップ搭載部ＴＡＢと半導体チップＣＨＰとを接続している半田ＰＳＴ２は、上述したリフロー処理で再溶融するが、半導体チップＣＨＰとアウターリードとをワイヤＷ１やワイヤＷ２で接続している。このため、半導体チップＣＨＰは、ワイヤＷ１およびワイヤＷ２で固定されていることになるので、半田ＰＳＴ２の再溶融による半導体チップＣＨＰの位置ずれを防止することができる。
次に、接続したヒートシンク部ＨＳＵとアウターリード部ＯＬＵに対して洗浄処理を実施する。この洗浄処理は半田ＰＳＴ１や半田ＰＳＴ２に含まれるフラックスを除去するために行なわれる。
そして、図７０に示すように、ヒートシンクＨＳの一部、ゲートリードポストＧＰＴ、ソースリードポストＳＰＴ、チップ搭載部ＴＡＢ、および、半導体チップＣＨＰを樹脂で封止することにより、封止体ＭＲを形成する（樹脂封止工程）。具体的には、接続したヒートシンク部ＨＳＵとアウターリード部ＯＬＵとをモールド金型内に配置する。その後、モールド金型内に樹脂を充填する。続いて、封止体ＭＲが形成されると、封止体ＭＲを形成したヒートシンク部ＨＳＵおよびアウターリード部ＯＬＵをモールド金型から取り出す。その後、ヒートシンク部ＨＳＵおよびアウターリード部ＯＬＵを切断成形することにより、個々のパッケージＰＫ８を製造する。このようにして、本実施の形態におけるパッケージＰＫ８（半導体装置）を製造することができる。
＜変形例＞
続いて、例えば、第２パッケージ製品に本発明の技術的思想を適用したパッケージＰＫ６の変形例１について説明する。図７１は、本変形例１におけるパッケージＰＫ９の構造を示す図である。特に、図７１（ａ）は、本変形例１におけるパッケージＰＫ９の内部構造を示す平面図であり、図７１（ｂ）は、本変形例１におけるパッケージＰＫ９の内部構造を示す断面図である。
図７１（ａ）では、この封止体ＭＲを透視した状態でのパッケージＰＫ９の内部構造が図示されている。図７１（ａ）に示すように、本変形例１におけるパッケージＰＫ９は、まず、ヒートシンクＨＳを有しており、このヒートシンクＨＳの一部が封止体ＭＲの上部から露出するように構成されている。このヒートシンクＨＳ上には、チップ搭載部ＴＡＢが形成されており、このチップ搭載部ＴＡＢは、ドレイン端子ＤＴと一体的に形成されている。したがって、チップ搭載部ＴＡＢとドレイン端子ＤＴとは電気的に接続されていることになる。
さらに、チップ搭載部ＴＡＢ上には、半田ＰＳＴ２を介して半導体チップＣＨＰが搭載されている。この半導体チップＣＨＰには、例えば、パワーＭＯＳＦＥＴが形成されている。具体的に、パワーＭＯＳＦＥＴが形成された半導体チップＣＨＰは、例えば、半導体チップＣＨＰの表面にソースパッドＳＰとゲートパッドＧＰが形成されている。そして、ゲートパッドＧＰは、ワイヤＷ１を介してゲート端子（アウターリード）ＧＴの一部を構成するゲートリードポストＧＰＴと電気的に接続されており、ソースパッドＳＰは、ワイヤＷ２を介してソース端子（アウターリード）ＳＴの一部を構成するソースリードポストＳＰＴと電気的に接続されている。また、半導体チップＣＨＰの裏面には、ドレイン電極（図示せず）が形成されており、このドレイン電極は、チップ搭載部ＴＡＢを介して、ドレイン端子（アウターリード）と電気的に接続されている。
続いて、図７１（ｂ）を使用してパッケージＰＫ９の断面構造について説明する。図７１（ｂ）に示すように、封止体ＭＲの底面から露出するようにヒートシンクＨＳが形成されており、このヒートシンクＨＳの上方に樹脂ＲＮを介してチップ搭載部ＴＡＢが配置されている。つまり、本変形例１におけるパッケージＰＫ９では、ヒートシンクＨＳとチップ搭載部ＴＡＢが分離されているとともに、ヒートシンクＨＳとチップ搭載部ＴＡＢの間に樹脂ＲＮを介在させて、ヒートシンクＨＳとチップ搭載部ＴＡＢを絶縁している。
そして、チップ搭載部ＴＡＢ上に半田ＰＳＴ２（図７１（ｂ）では図示せず）を介して半導体チップＣＨＰが搭載されている。この半導体チップＣＨＰの表面に形成されているソースパッド（図４６（ｂ）では図示せず）とソースリードポストＳＰＴとはワイヤＷ２で接続されている。ここで、チップ搭載部ＴＡＢの位置は、ソースリードポストＳＰＴの位置よりも低くなっており、さらに、このチップ搭載部ＴＡＢの下方に樹脂ＲＮを介してヒートシンクＨＳが配置されている。
ここで、パッケージＰＫ９の特徴は、例えば、図７１（ａ）に示すように、ゲートリードポストＧＰＴの長さおよびソースリードポストＳＰＴの長さが長くなっており、チップ搭載部ＴＡＢの側辺に対向する領域まで延在している点である。具体的に、パッケージＰＫ９において、ソース端子（ソースリード）ＳＴは、ソースリードポストＳＰＴを有し、ゲート端子（ゲートリード）ＧＴは、ゲートリードポストＧＰＴを有する。そして、チップ搭載部ＴＡＢは、ソースリードポストＳＰＴとゲートリードポストＧＰＴとの間に挟まれるように配置されている。また、半導体チップＣＨＰは、ソースパッドＳＰがゲートパッドＧＰよりもソースリードポストＳＰＴに近くなるように、チップ搭載部ＴＡＢの第２表面上に搭載されている。さらに、ワイヤＷ２（第２導電性部材）は、ソースリードポストＳＰＴと電気的に接続され、ワイヤＷ１（第３導電性部材）は、ゲートリードポストＧＰＴと電気的に接続されている。このとき、ソースリードポストＳＰＴがチップ搭載部ＴＡＢの側辺に対向する領域まで延在しているので、半導体チップＣＨＰに形成されているソースパッドＳＰと、ソース端子ＳＴの一部を構成しているソースリードポストＳＰＴとを、図４６（ａ）で示すパッケージＰＫ６よりも多くのワイヤＷ２を用いて電気的に接続することができる。このため、ソースパッドＳＰとソースリードポストＳＰＴとの間の接続抵抗を低減することができ、この結果、パッケージＰＫ９のオン抵抗をさらに低減できる効果を得ることができる。
次に、例えば、第２パッケージ製品に本発明の技術的思想を適用したパッケージＰＫ６の変形例２について説明する。図７２は、本変形例２におけるパッケージＰＫ１０の構造を示す図である。特に、図７２（ａ）は、本変形例２におけるパッケージＰＫ１０の内部構造を示す平面図であり、図７２（ｂ）は、本変形例２におけるパッケージＰＫ１０の内部構造を示す断面図である。
本変形例２におけるパッケージＰＫ１０は、図７１（ａ）および図７１（ｂ）に示したパッケージＰＫ９の構造とほぼ同様であるため、相違点について説明する。図７２（ａ）および図７２（ｂ）において、本変形例２におけるパッケージＰＫ１０では、前記変形例１におけるパッケージＰＫ９と同様に、ソースリードポストＳＰＴがチップ搭載部ＴＡＢの側辺に対向する領域まで延在しているので、半導体チップＣＨＰに形成されているソースパッドＳＰと、ソース端子ＳＴの一部を構成しているソースリードポストＳＰＴとを、例えば、クリップＣＬＰと呼ばれる板状電極を用いて電気的に接続することができる。このため、ソースパッドＳＰとソースリードポストＳＰＴとの間の接続抵抗を低減することができ、この結果、パッケージＰＫ９のオン抵抗をさらに低減できる効果を得ることができる。例えば、クリップＣＬＰとしては、アルミニウムを使用して形成されたＡｌリボンや、銅を使用して形成された銅クリップを使用することができる。
続いて、例えば、第２パッケージ製品に本発明の技術的思想を適用したパッケージＰＫ６の変形例３について説明する。図７３は、本変形例３におけるパッケージＰＫ１１の構造を示す図である。特に、図７３（ａ）は、本変形例３におけるパッケージＰＫ１１の内部構造を示す平面図であり、図７３（ｂ）は、本変形例３におけるパッケージＰＫ１１の内部構造を示す断面図である。
本変形例３におけるパッケージＰＫ１１は、図７１（ａ）および図７１（ｂ）に示したパッケージＰＫ９の構造とほぼ同様であるため、相違点について説明する。図７３（ａ）および図７３（ｂ）において、本変形例３におけるパッケージＰＫ１１では、ヒートシンクＨＳに溝部ＣＡＶが形成されており、この溝部ＣＡＶの内部にチップ搭載部ＴＡＢが配置されるようになっている。このため、本変形例３によれば、チップ搭載部ＴＡＢは、熱伝導率の高いヒートシンクＨＳの上面だけでなく、側面とも対向するようになるので、チップ搭載部ＴＡＢからヒートシンクＨＳの熱伝導効率が向上する。この結果、パッケージＰＫ１１の放熱効率を向上させることができる。つまり、チップ搭載部ＴＡＢ上には、熱源である半導体チップＣＨＰが搭載されており、この半導体チップＣＨＰで発生した熱の一部は、半導体チップＣＨＰと接続されているチップ搭載部ＴＡＢへと伝導する。そして、チップ搭載部ＴＡＢへ達した熱は、樹脂ＲＮを介して、ヒートシンクＨＳへと伝導するが、このとき、本変形例３によれば、チップ搭載部ＴＡＢがヒートシンクＨＳに形成されている溝部ＣＡＶの内部に配置されているので、チップ搭載部ＴＡＢからの熱が効率良くヒートシンクＨＳへ伝導する。このため、本変形例３におけるパッケージＰＫ１１によれば、ヒートシンクＨＳからの放熱効率を向上させることができるのである。
最後に本発明の技術的思想を応用した変形例４について説明する。図７４は、本変形例４におけるパッケージＰＫ１２の構造を示す図である。特に、図７４（ａ）は、パッケージＰＫ１２を表面側から見た平面図であり、図７４（ｃ）は、パッケージＰＫ１２を裏面側から見た平面図である。
図７４（ａ）において、パッケージＰＫ１２は、矩形形状の封止体ＭＲを有しており、この封止体ＭＲの内部には、例えば、集積回路を形成した半導体チップが埋め込まれている。そして、封止体ＭＲの表面上にヒートシンクＨＳが形成されている。一方、封止体ＭＲの下部からは、ゲート端子ＧＴやドレイン端子ＤＴやソース端子ＳＴが突き出ている。また、図７４（ｃ）に示すように、パッケージＰＫ１２は、封止体ＭＲの裏面からチップ搭載部ＴＡＢが露出していることがわかる。
続いて、パッケージＰＫ１２の内部構造について説明する。図７４（ｂ）は、本変形例４おけるパッケージＰＫ１２の断面構造を示す図である。図７４（ｂ）に示すように、封止体ＭＲの底面から露出するようにチップ搭載部ＴＡＢが形成されており、このチップ搭載部ＴＡＢ上に半田ＰＳＴ２を介して半導体チップＣＨＰが配置されている。そして、半導体チップ上に半田ＰＳＴ３を介してクリップＣＬＰが配置されており、このクリップＣＬＰの上方に樹脂ＲＮを介して、ヒートシンクＨＳが形成されている。
このように構成されているパッケージＰＫ１２の特徴は、まず、封止体ＭＲの裏面から露出するようにチップ搭載部ＴＡＢが形成されているとともに、封止体ＭＲの表面側にヒートシンクＨＳが配置されている点にある。つまり、本変形例４によれば、熱源である半導体チップＣＨＰの下部にチップ搭載部ＴＡＢを配置し、かつ、半導体チップＣＨＰの上方にヒートシンクＨＳを配置することにより、半導体チップＣＨＰで発生した熱のうち、半導体チップＣＨＰの下側へ伝導する熱については、チップ搭載部ＴＡＢから放散し、半導体チップＣＨＰの上側へ伝導する熱については、ヒートシンクＨＳから放散させることができる。このため、半導体チップＣＨＰで発生した熱を効率良く、パッケージＰＫ１２の外側にある外部空間へ放散させることができる。すなわち、本変形例４におけるパッケージＰＫ１２によれば、放熱効率を向上させることができる。
さらに、本変形例４では、ヒートシンクＨＳの下側に凸部を設けて、ヒートシンクＨＳに形成された凸部を半導体チップＣＨＰに充分近づける構成をしているので、半導体チップＣＨＰで発生した熱を効率よく凸部でひろうことができるため、さらなる放熱効率の向上を図ることができる。
図７５は、本変形例４におけるパッケージＰＫ１２を実装基板ＳＵＢに実装した様子を示す断面図である。図７５に示すように、パッケージＰＫ１２の裏面から露出しているチップ搭載部ＴＡＢと、実装基板ＳＵＢの端子とは、例えば、半田ＰＳＴ４を介して接続されている。また、パッケージＰＫ１２から突き出ているアウターリードも実装基板ＳＵＢと半田を使用して接続される。一方、パッケージＰＫ１２の上面（表面）から露出しているヒートシンクＨＳには、直接、放熱フィンＦＩＮが取り付けられる。これにより、半導体チップＣＨＰからヒートシンクＨＳへ伝導した熱が、さらに、ヒートシンクＨＳに直接接続されている放熱フィンＦＩＮから効率良く、外部空間へ放散される。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
なお、上述のＭＯＳＦＥＴは、ゲート絶縁膜を酸化膜から形成する場合に限定するものではなく、ゲート絶縁膜を広く絶縁膜から形成するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor)をも含むものと想定している。つまり、本明細書では、便宜上ＭＯＳＦＥＴという用語を使用しているが、このＭＯＳＦＥＴは、ＭＩＳＦＥＴをも含む意図の用語として本明細書では使用している。
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
１Ｓ 半導体基板
Ａ 領域
ＡＬ アルミニウム膜
Ｂ 領域
ＢＣ ボディコンタクト領域
ＢＭ 下金型（第２金型）
ＣＡＶ 溝部
ＣＨ チャネル領域
ＣＨＰ 半導体チップ
ＣＫ クラック
ＣＬＰ クリップ
ＣＯＮ 連結部
ＣＴ１ 切断部
ＣＴ２ 切断部
Ｃ１ コンタクト孔
ＤＥ ドレイン電極
ＤＴ ドレイン端子
ＥＰ エピタキシャル層
ＦＩＮ 放熱フィン
Ｇ ゲート電極
ＧＯＸ ゲート絶縁膜
ＧＰ ゲートパッド
ＧＰＴ ゲートリードポスト
ＧＴ ゲート端子
ＨＳ ヒートシンク
ＨＳＵ ヒートシンク部
ＩＬ 層間絶縁膜
ＩＳ 絶縁シート
ＬＦ１ リードフレーム
ＬＦ２ リードフレーム
ＭＲ 封止体
ＯＬＵ アウターリード部
ＰＪ１ 金型突起
ＰＪ２ 金型突起
ＰＫ１ パッケージ
ＰＫ２ パッケージ
ＰＫ３ パッケージ
ＰＫ４ パッケージ
ＰＫ５ パッケージ
ＰＫ６ パッケージ
ＰＫ７ パッケージ
ＰＫ８ パッケージ
ＰＫ９ パッケージ
ＰＫ１０ パッケージ
ＰＫ１１ パッケージ
ＰＫ１２ パッケージ
ＰＳＴ１ 半田
ＰＳＴ２ 半田
ＰＳＴ３ 半田
ＰＳＴ４ 半田
Ｐ１ 第１半導体領域
ＲＢ レジンバリ
ＲＮ 樹脂
ＳＣＲ ねじ
ＳＥ ソース電極
ＳＧ シリコングリース
ＳＰ ソースパッド
ＳＰＴ ソースリードポスト
ＳＲ ソース領域
ＳＴ ソース端子
ＳＵＢ 実装基板
ＴＡＢ チップ搭載部
ＴＲ トレンチ
ＴＷ チタンタングステン膜
ＵＭ 上金型（第１金型）
ＶＤ ボイド
Ｗ１ ワイヤ
Ｗ２ ワイヤ

Claims (15)

  1. （ａ）第１表面と前記第１表面とは反対側の第１裏面とを有するヒートシンクと、
    （ｂ）複数のリードと、第２表面と前記第２表面とは反対側の第２裏面とを有するチップ搭載部と、を有するリード部と、
    （ｃ）前記チップ搭載部の前記第２表面上に搭載され、前記複数のリードと電気的に接続された半導体チップと、
    （ｄ）前記半導体チップを封止する封止体と、を備え、
    平面視において、前記封止体は、第１辺と前記第１辺に対向する第２辺を有し、
    平面視において、前記ヒートシンクの一部は、前記封止体の前記第１辺から突出し、かつ、前記複数のリードのそれぞれの一部は、前記封止体の前記第２辺から突出し、
    前記封止体内において、前記チップ搭載部は、前記ヒートシンクの前記第１表面と前記チップ搭載部の前記第２裏面とが対向するように、前記ヒートシンク上に配置され、
    前記ヒートシンクの前記第１表面と前記チップ搭載部の前記第２裏面とは、その間に前記封止体の一部が配置されていることにより電気的に絶縁され、
    前記ヒートシンクの前記第１表面には、平面視において、前記チップ搭載部の外形よりも大きな凹部が形成されていることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置であって、
    前記ヒートシンクの前記第１裏面は、前記封止体から露出していることを特徴とする半導体装置。
  3. 請求項１記載の半導体装置であって、
    前記ヒートシンクの材質と前記リード部との材質は異なることを特徴とする半導体装置。
  4. 請求項３記載の半導体装置であって、
    前記ヒートシンクの材質はアルミニウムであり、前記リード部の材質は銅であることを特徴とする半導体装置。
  5. 請求項１記載の半導体装置であって、
    前記チップ搭載部は、前記ヒートシンクの前記第１表面に形成されている前記凹部内に配置されていることを特徴とする半導体装置。
  6. （ａ）第１表面と前記第１表面とは反対側の第１裏面とを有するヒートシンクと、
    （ｂ）複数のリードと、第２表面と前記第２表面とは反対側の第２裏面とを有するチップ搭載部と、を有するリード部と、
    （ｃ）前記チップ搭載部の前記第２表面上に搭載され、前記複数のリードと電気的に接続された半導体チップと、
    （ｄ）前記半導体チップを封止する封止体と、を備え、
    平面視において、前記封止体は、第１辺と前記第１辺に対向する第２辺を有し、
    平面視において、前記ヒートシンクの一部は、前記封止体の前記第１辺から突出し、かつ、前記複数のリードのそれぞれの一部は、前記封止体の前記第２辺から突出し、
    前記封止体内において、前記チップ搭載部は、前記ヒートシンクの前記第１表面と前記チップ搭載部の前記第２裏面とが対向するように、前記ヒートシンク上に配置され、
    前記半導体チップは、パワートランジスタを有するチップであって、チップ表面にソースパッドとゲートパッド、および、前記チップ表面とは反対側のチップ裏面にドレイン電極を有し、
    前記リード部は、ソースリード、ゲートリード、および、ドレインリードを有し、
    前記チップ搭載部と前記ドレインリードとは連結されており、
    前記チップ搭載部の前記第２表面と前記ドレイン電極とは、第１導電性部材によって電気的に接続されており、
    前記ソースパッドと前記ソースリードとは、第２導電性部材によって電気的に接続されており、
    前記ゲートパッドと前記ゲートリードとは、第３導電性部材によって電気的に接続されており、
    前記ソースリードは、ソースリードポストを有し、
    前記ゲートリードは、ゲートリードポストを有し、
    前記チップ搭載部は、前記ソースリードポストと前記ゲートリードポストとの間に挟まれるように配置されており、
    前記半導体チップは、前記ソースパッドが前記ゲートパッドよりも前記ソースリードポストに近くなるように、前記チップ搭載部の前記第２表面上に搭載されており、
    前記第２導電性部材は、前記ソースリードポストと電気的に接続され、
    前記第３導電性部材は、前記ゲートリードポストと電気的に接続されていることを特徴とする半導体装置。
  7. 請求項６記載の半導体装置であって、
    前記第２導電性部材は、アルミニウムを材料とする複数本の第１ワイヤから構成されていることを特徴とする半導体装置。
  8. 請求項６記載の半導体装置であって、
    前記第２導電性部材は、アルミニウムを材料とするリボン、あるいは、銅を材料とするクリップから構成されていることを特徴とする半導体装置。
  9. 請求項６記載の半導体装置であって、
    前記第２導電性部材は、第１ワイヤから構成され、かつ、前記第３導電性部材は、第２ワイヤから構成されており、
    前記第１ワイヤの線径は、前記第２ワイヤの線径よりも大きいことを特徴とする半導体装置。
  10. 請求項６記載の半導体装置であって、
    前記第１導電性部材は、半田から構成されていることを特徴とする半導体装置。
  11. （ａ）複数のヒートシンクが連結部によって連結された第１フレームを準備する工程と、
    （ｂ）複数のリードとチップ搭載部とを有する複数のリード部が連結された第２フレームを準備する工程と、
    （ｃ）前記チップ搭載部の表面が前記複数のリードの表面よりも低く位置するように前記第２フレームを成形する工程と、
    （ｄ）前記チップ搭載部の表面上に半導体チップを搭載する工程と、
    （ｅ）前記半導体チップと前記複数のリードとを電気的に接続する工程と、
    （ｆ）前記ヒートシンクの一部、前記リード部の一部、および、前記半導体チップを封止する工程と、を備え、
    前記（ｆ）工程は、
    （ｆ１）平面視において、前記ヒートシンク上に前記チップ搭載部が重なるように前記第１フレームと前記第２フレームとをモールド金型内に位置決めして配置する工程と、
    （ｆ２）前記第１フレームに形成されている前記連結部を樹脂止めにして、前記モールド金型内に樹脂を充填する工程と、
    （ｆ３）モールドされた前記第１フレームおよび前記第２フレームを前記モールド金型から取り出す工程と、を有することを特徴とする半導体装置の製造方法。
  12. 請求項１１記載の半導体装置の製造方法であって、
    前記（ｆ１）工程は、前記ヒートシンクと前記チップ搭載部との間に隙間が存在するように前記第１フレームと前記第２フレームとをモールド金型内に位置決めして配置することを特徴とする半導体装置の製造方法。
  13. （ａ）複数のヒートシンクが連結部によって連結された第１フレームを準備する工程と、
    （ｂ）複数のリードとチップ搭載部とを有する複数のリード部が連結された第２フレームを準備する工程と、
    （ｃ）前記チップ搭載部の表面が前記複数のリードの表面よりも低く位置するように前記第２フレームを成形する工程と、
    （ｄ）前記チップ搭載部の表面上に半導体チップを搭載する工程と、
    （ｅ）前記半導体チップを搭載した前記チップ搭載部が前記ヒートシンク上に配置されるように前記第１フレーム上に前記第２フレームを配置する工程と、
    （ｆ）前記半導体チップと前記複数のリードとを電気的に接続する工程と、
    （ｇ）前記ヒートシンクの一部、前記リード部の一部、および、前記半導体チップを封止する工程と、を備え、
    前記（ｇ）工程は、
    （ｇ１）前記第１フレームと前記第２フレームとをモールド金型内に配置する工程と、
    （ｇ２）前記第１フレームに形成されている前記連結部を樹脂止めにして、前記モールド金型内に樹脂を充填する工程と、
    （ｇ３）モールドされた前記第１フレームおよび前記第２フレームを前記モールド金型から取り出す工程と、を有することを特徴とする半導体装置の製造方法。
  14. 請求項１３記載の半導体装置の製造方法であって、
    前記（ｆ）工程は、前記（ｄ）工程および前記（ｅ）工程を実施した後に行なわれることを特徴とする半導体装置の製造方法。
  15. 請求項１３記載の半導体装置の製造方法であって、
    前記（ｆ）工程は、前記（ｄ）工程後、前記（ｅ）工程前に実施されることを特徴とする半導体装置の製造方法。
JP2011003691A 2011-01-12 2011-01-12 半導体装置およびその製造方法 Expired - Fee Related JP5714916B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2011003691A JP5714916B2 (ja) 2011-01-12 2011-01-12 半導体装置およびその製造方法
US13/345,954 US8536687B2 (en) 2011-01-12 2012-01-09 Semiconductor device having separated heatsink and chip mounting portion
CN201210019756.1A CN102593078B (zh) 2011-01-12 2012-01-11 半导体器件及其制造方法
US13/912,758 US20130273696A1 (en) 2011-01-12 2013-06-07 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011003691A JP5714916B2 (ja) 2011-01-12 2011-01-12 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2012146803A JP2012146803A (ja) 2012-08-02
JP5714916B2 true JP5714916B2 (ja) 2015-05-07

Family

ID=46454639

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011003691A Expired - Fee Related JP5714916B2 (ja) 2011-01-12 2011-01-12 半導体装置およびその製造方法

Country Status (3)

Country Link
US (2) US8536687B2 (ja)
JP (1) JP5714916B2 (ja)
CN (1) CN102593078B (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103531570A (zh) * 2013-10-28 2014-01-22 沈健 一种大功率的分体引线框架
CN103545284A (zh) * 2013-10-28 2014-01-29 沈健 一种大功率引线框架
CN103560123A (zh) * 2013-10-28 2014-02-05 沈健 一种打弯部分倾斜的引线框架
CN103617972A (zh) * 2013-11-08 2014-03-05 张轩 一种大功率器件用的引线框架
CN103617984A (zh) * 2013-11-08 2014-03-05 张轩 一种塑封引线框架
CN103617977A (zh) * 2013-11-08 2014-03-05 张轩 一种大功率塑封引线框架
CN103617989A (zh) * 2013-11-21 2014-03-05 沈健 一种加厚的塑封引线框架
CN104752388A (zh) * 2015-03-06 2015-07-01 太仓天宇电子有限公司 一种大功率三极管用管脚
CN106098670B (zh) * 2016-08-29 2018-05-15 宁波华龙电子股份有限公司 引线框架
DE112018002137T5 (de) * 2017-04-24 2020-01-16 Rohm Co., Ltd. Halbleiterbauteil
DE102017120747B4 (de) * 2017-09-08 2020-07-30 Infineon Technologies Austria Ag SMD-Gehäuse mit Oberseitenkühlung und Verfahren zu seiner Bereitstellung
US11417538B2 (en) * 2020-05-22 2022-08-16 Infineon Technologies Ag Semiconductor package including leads of different lengths
TWI750080B (zh) * 2021-04-15 2021-12-11 鎂輪全球股份有限公司 具散熱裝置的晶片模組及其製作方法

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS615817Y2 (ja) * 1979-04-16 1986-02-21
US5072283A (en) * 1988-04-12 1991-12-10 Bolger Justin C Pre-formed chip carrier cavity package
US5202288A (en) * 1990-06-01 1993-04-13 Robert Bosch Gmbh Method of manufacturing an electronic circuit component incorporating a heat sink
JP2602380B2 (ja) * 1991-10-23 1997-04-23 富士通株式会社 半導体装置及びその製造方法
JPH06132457A (ja) 1992-10-15 1994-05-13 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2000049184A (ja) * 1998-05-27 2000-02-18 Hitachi Ltd 半導体装置およびその製造方法
JP2000031338A (ja) 1998-07-13 2000-01-28 Hitachi Ltd 半導体装置及びその製法
GB0018028D0 (en) * 2000-07-24 2000-09-13 Koninkl Philips Electronics Nv Semiconductor devices and their manufacture
JP4286465B2 (ja) * 2001-02-09 2009-07-01 三菱電機株式会社 半導体装置とその製造方法
DE10117889A1 (de) * 2001-04-10 2002-10-24 Osram Opto Semiconductors Gmbh Leiterrahmen und Gehäuse für ein strahlungsemittierendes Bauelement, strahlungsemittierendes Bauelement sowie Verfahren zu dessen Herstellung
US20040080028A1 (en) * 2002-09-05 2004-04-29 Kabushiki Kaisha Toshiba Semiconductor device with semiconductor chip mounted in package
JP4244318B2 (ja) * 2003-12-03 2009-03-25 株式会社ルネサステクノロジ 半導体装置
US7321161B2 (en) * 2003-12-19 2008-01-22 Philips Lumileds Lighting Company, Llc LED package assembly with datum reference feature
JP4254527B2 (ja) * 2003-12-24 2009-04-15 株式会社デンソー 半導体装置
JP4628687B2 (ja) * 2004-03-09 2011-02-09 ルネサスエレクトロニクス株式会社 半導体装置
JP2006222406A (ja) * 2004-08-06 2006-08-24 Denso Corp 半導体装置
JP4547279B2 (ja) * 2005-02-08 2010-09-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2007073743A (ja) * 2005-09-07 2007-03-22 Denso Corp 半導体装置
US7598603B2 (en) * 2006-03-15 2009-10-06 Infineon Technologies Ag Electronic component having a power switch with an anode thereof mounted on a die attach region of a heat sink
US7605451B2 (en) * 2006-06-27 2009-10-20 Hvvi Semiconductors, Inc RF power transistor having an encapsulated chip package
US20080017998A1 (en) * 2006-07-19 2008-01-24 Pavio Jeanne S Semiconductor component and method of manufacture
DE102006034679A1 (de) * 2006-07-24 2008-01-31 Infineon Technologies Ag Halbleitermodul mit Leistungshalbleiterchip und passiven Bauelement sowie Verfahren zur Herstellung desselben
CN101523596A (zh) * 2006-08-10 2009-09-02 威世通用半导体公司 具有改进的散热性能的半导体器件
US8269338B2 (en) * 2006-08-10 2012-09-18 Vishay General Semiconductor Llc Semiconductor device having improved heat dissipation capabilities
JP2008153432A (ja) * 2006-12-18 2008-07-03 Renesas Technology Corp 半導体装置およびその製造方法
JP2008294384A (ja) * 2007-04-27 2008-12-04 Renesas Technology Corp 半導体装置
TW200915597A (en) * 2007-09-17 2009-04-01 Everlight Electronics Co Ltd Light emitting diode device
KR101418397B1 (ko) * 2007-11-05 2014-07-11 페어차일드코리아반도체 주식회사 반도체 패키지 및 그의 제조방법
KR101463075B1 (ko) * 2008-02-04 2014-11-20 페어차일드코리아반도체 주식회사 히트 싱크 패키지
US8513784B2 (en) * 2010-03-18 2013-08-20 Alpha & Omega Semiconductor Incorporated Multi-layer lead frame package and method of fabrication
CN101859755B (zh) * 2010-05-14 2012-01-04 上海凯虹科技电子有限公司 一种功率mosfet封装体及其封装方法
US8304871B2 (en) * 2011-04-05 2012-11-06 Texas Instruments Incorporated Exposed die package for direct surface mounting

Also Published As

Publication number Publication date
CN102593078B (zh) 2016-06-15
US20120175762A1 (en) 2012-07-12
US20130273696A1 (en) 2013-10-17
JP2012146803A (ja) 2012-08-02
US8536687B2 (en) 2013-09-17
CN102593078A (zh) 2012-07-18

Similar Documents

Publication Publication Date Title
JP5714916B2 (ja) 半導体装置およびその製造方法
US7586180B2 (en) Semiconductor packaging device comprising a semiconductor chip including a MOSFET
US9165901B2 (en) Semiconductor device
JP2008294384A (ja) 半導体装置
US20060186516A1 (en) Semiconductor device with semiconductor chip mounted in package
CN110071072B (zh) 半导体装置
JP2009231805A (ja) 半導体装置
JP2015220429A (ja) 半導体装置
JP2008153432A (ja) 半導体装置およびその製造方法
US8253247B2 (en) Semiconductor device and method for manufacturing the same
JP2013016837A (ja) 半導体装置
JP2002222826A (ja) 半導体装置およびその製造方法
JP5720514B2 (ja) 半導体装置の製造方法
JP2005251905A (ja) 半導体装置
WO2022049999A1 (ja) 半導体装置
JP5512845B2 (ja) 半導体装置
WO2024038736A1 (ja) 半導体装置
US20240170373A1 (en) Semiconductor device
WO2021117145A1 (ja) 半導体パッケージ
JP2024027893A (ja) 半導体装置
CN113964100A (zh) 半导体装置
JP2011176206A (ja) 半導体装置およびその製造方法
JP2013197145A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130904

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140411

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140422

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140620

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150127

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150212

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150303

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150312

R150 Certificate of patent or registration of utility model

Ref document number: 5714916

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees