CN110544675A - 半导体模块 - Google Patents
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Abstract
本发明涉及的半导体模块,包括:裸片焊盘框;半导体芯片,配置在裸片焊盘框的上端面上的芯片区域上,并且上端面配置有第一电极,下端面配置有第二电极;裸片焊盘用导电性连接构件,位于半导体芯片的第二电极与裸片焊盘框的上端面之间,用于将半导体芯片的第二电极与裸片焊盘框的上端面电连接;以及封装树脂,用于封装半导体芯片、裸片焊盘框、以及裸片焊盘用导电性连接构件。
Description
技术领域
本发明涉及一种半导体模块。
背景技术
以往,有一种半导体模块已被普遍认知,其具备:半导体芯片;通过键合线与该半导体芯片电连接的引线框;用于封装半导体芯片与引线框的封装树脂;以及利用接合材料接合在半导体芯片上的裸片焊盘框(die-pad frame)(例如参照特开平06-260572,特开2008-311366等)。
这种半导体模块通过在裸片焊盘框的端部设置突起部,从而来提升封装树脂与该裸片焊盘框之间的密合性。
然而,在这种半导体模块上,用于配置半导体芯片的裸片焊盘框DF的端部处有时会发生封装树脂H产生裂痕K或剥离的问题(图14、图15)。
因此,本发明的目的,是提供一种半导体模块,其能够在裸片焊盘框的端部附近一边抑制将半导体芯片与裸片焊盘框电连接的导电性连接构件的流动,一边抑制裸片焊盘框端部处产生的封装树脂的开裂和剥离。
发明内容
本发明的一种形态涉及的半导体模块,其特征在于,包括:
裸片焊盘框;
半导体芯片,配置在所述裸片焊盘框的上端面上的芯片区域上,并且上端面配置有第一电极,下端面配置有第二电极;
裸片焊盘用导电性连接构件,位于所述半导体芯片的所述第二电极与所述裸片焊盘框的上端面之间,用于将所述半导体芯片的所述第二电极与所述裸片焊盘框的上端面电连接;以及
封装树脂,用于封装所述半导体芯片、所述裸片焊盘框、以及所述裸片焊盘用导电性连接构件,
其中,所述裸片焊盘框具有:
突起部,配置在所述裸片焊盘框的主体的端部的上侧并且从所述裸片焊盘框的所述主体的上端面向与所述裸片焊盘框的所述主体的上端面相平行的方向延伸,用于提高与所述封装树脂之间的密合性,
在所述突起部的前端,设置有部分位于比所述突起部的上端面更上方的锁紧部。
在所述半导体模块中,进一步包括:
第一线夹框,配置在所述半导体芯片的上端面上;以及
第一线夹用导电性连接部件,位于所述半导体芯片的所述第一电极与所述第一线夹框的下端面之间,用于将所述半导体芯片的所述第一电极与所述第一线夹框的下端面电连接。
在所述半导体模块中,
所述锁紧部具有从所述突起部的前端的上端面向上方突出的段差。
在所述半导体模块中,
所述锁紧部具有从所述突起部的前端的上端面向上方呈阶段性突出的多个段差。
在所述半导体模块中,
所述锁紧部的上部的高度比所述裸片焊盘用导电性连接构件的上部的高度更高,从而用于封堵所述裸片焊盘用导电性连接构件的流动。
在所述半导体模块中,
在所述突起部延伸的所述方向上,所述锁紧部的长度比所述突起部中除所述锁紧部以外部分的长度更短。
在所述半导体模块中,
所述突起部沿所述裸片焊盘框的所述主体的上端面的端部周围连续地配置。
在所述半导体模块中,
所述锁紧部的端部为矩形或弯曲的形状。
在所述半导体模块中,
所述锁紧部是通过将所述突起部的前端向上方按压后形成的。
在所述半导体模块中,
所述封装树脂的线膨胀系数小于所述裸片焊盘框的线膨胀系数,并且,大于所述半导体芯片的线膨胀系数。
在所述半导体模块中,
所述锁紧部是通过将所述突起部的前端向上方进行多次按压后形成的。
在所述半导体模块中,
所述半导体芯片的上端面上配置有上端面的面积比所述第一电极更小的第三电极。
在所述半导体模块中,进一步包括:
第二线夹框,在所述半导体芯片的上端面上与所述第一线夹框邻接配置,并且上端面的面积比所述第一线夹框更小;以及
第二线夹用导电性连接部件,用于将所述半导体芯片的所述第三电极与所述第二线夹框的下端面电连接。
在所述半导体模块中,
所述第一线夹用导电性连接部件、第二线夹用导电性连接部件、以及裸片焊盘用导电性连接构件均为焊锡构件。
在所述半导体模块中,
所述半导体芯片为MOS晶体管,
所述第一电极为所述MOS晶体管的源电极,
所述第二电极为所述MOS晶体管的漏电极,
所述第三电极为所述MOS晶体管的栅电极。
在所述半导体模块中,
所述裸片焊盘框的所述突起部上设置有通过激光照射形成的一个或多个激光槽,从而使一个或多个所述激光槽在所述突起部的上端面上沿所述裸片焊盘框的所述主体的端部延伸。
在所述半导体模块中,
与所述突起部的上端面上的所述激光槽所延伸的长度方向相垂直的所述激光槽的截面形状呈V字形或U字形,
所述激光槽中的第一激光槽的底部比所述第一激光槽的宽度的中心更偏向配置有所述半导体芯片的芯片区域一侧。
在所述半导体模块中,
相对于所述突起部的上端面上形成有所述第一激光槽的槽区域的所述激光照射的方向,从穿过所述突起部的上端面上的所述槽区域的垂直线向所述锁紧部一侧倾斜。
在所述半导体模块中,
所述突起部的上端面上的与所述激光槽所延伸的长度方向相垂直的所述激光槽的截面形状呈V字形或U字形,
所述激光槽中的第二激光槽的底部比所述第二激光槽的宽度的中心更偏向所述锁紧部一侧。
在所述半导体模块中,
相对于所述突起部的上端面上形成有所述第二激光槽的槽区域的所述激光照射的方向,从穿过所述突起部的上端面上的所述槽区域的垂直线向配置有所述半导体芯片的芯片区域一侧倾斜。
在所述半导体模块中,
通过所述激光照射,所述激光槽的内端面以及所述激光槽的边缘部被粗糙化,从而在所述裸片焊盘框的上端面上抑制所述裸片焊盘用导电性连接构件的流动扩展。
在所述半导体模块中,
所述裸片焊盘框具有:第一边、一端与所述第一边相交的第二边、一端与所述第一边的另一端相交的第三边、以及一端与所述第二边的另一端相交且另一端与所述第三边相交的第四边,
所述突起部以及所述锁紧部被形成在沿第一、第二、以及第三边的区域上,并且,未被形成在沿所述第四边的区域上,
在所述裸片焊盘框的上端面上的沿所述第四边的所述区域上,形成有贯穿所述主体的,并且用于提升与所述封装树脂之间的密合性的贯穿孔,
在所述突起部的上端面上,设置有通过所述激光照射形成的所述激光槽,从而使所述激光槽沿所述裸片焊盘框的所述第一、第二、以及第三边延伸,
沿所述第四边,在形成有所述贯穿孔的所述区域与所述芯片区域之间,设置有通过激光照射形成的一个或多个追加激光槽。
在所述半导体模块中,
所述激光槽沿所述裸片焊盘框的所述第一、第二、以及第三边连续形成,
所述追加激光槽的数量多于所述激光槽的数量。
在所述半导体模块中,
所述激光槽与所述追加激光槽相连通,并且将配置有所述半导体芯片的所述裸片焊盘框的芯片区域的外周包围。
在所述半导体模块中,
构成所述裸片焊盘框的导电性金属材料为:铜材、或在铜材中添加了Sn、Zn、Fe、Cr、Ni中的任意一种异种金属后的合金,所述裸片焊盘框的表面未经过电镀处理。
在所述半导体模块中,
所述锁紧部的下端面与所述突起部的下端面之间的段差的高度大于所述锁紧部的上端面与所述突起部的上端面之间的段差的高度。
在所述半导体模块中,
所述锁紧部的下端面向着所述锁紧部的端部朝上方倾斜。
在所述半导体模块中,
在所述第一线夹框的上端面的端部,设置有部分位于比所述第一线夹框的上端面更上方的线夹用锁紧部,从而使所述线夹用锁紧部与所述半导体芯片的上端面分离,
所述线夹用锁紧部的下端面向着所述线夹用锁紧部的端部朝上方倾斜。
在所述半导体模块中,
所述线夹用锁紧部的上端面向着所述线夹用锁紧部的端部朝下方倾斜。
在所述半导体模块中,
与所述锁紧部的下端面相连的所述突起部的下端面的端部呈弯曲的形状。
在所述半导体模块中,
所述锁紧部的下端面的端部呈弯曲的形状。
发明效果
本发明的一种形态涉及的半导体模块,包括:裸片焊盘框;半导体芯片,配置在裸片焊盘框的上端面上的芯片区域上,并且上端面配置有第一电极,下端面配置有第二电极;裸片焊盘用导电性连接构件,位于半导体芯片的第二电极与裸片焊盘框的上端面之间,用于将半导体芯片的第二电极与裸片焊盘框的上端面电连接;以及封装树脂,用于封装半导体芯片、裸片焊盘框、以及裸片焊盘用导电性连接构件。
并且,裸片焊盘框具有:突起部,配置在裸片焊盘框的主体的端部的上侧并且从裸片焊盘框的主体的上端面向与裸片焊盘框的主体的上端面相平行的方向延伸,用于提高与封装树脂之间的密合性,并且,在突起部的前端,设置有部分位于比突起部的上端面更上方的锁紧部。
通过这样,裸片焊盘框的突起部的前端的锁紧部就能够对裸片焊盘用导电性连接构件进行封堵。
再有,在裸片焊盘框的突起部的前端附近,通过利用该锁紧部来对封装树脂的收缩进行抑制,就能够抑制该封装树脂产生的开裂和剥离。
如上述般,根据本发明的半导体模块,就能够在裸片焊盘框的端部附近一边抑制将半导体芯片与裸片焊盘框电连接的导电性连接构件的流动,一边抑制裸片焊盘框端部处产生的封装树脂的开裂和剥离。
附图说明
图1是展示实施例一涉及的半导体模块100的一例外观构成的上端面图。
图2是展示图1所示的半导体模块100的一例外观构成的下端面图。
图3是展示图1所示的半导体模块100的一例外观构成的,从第一方向D1的相反一侧进行观后后的侧面图。
图4是展示图1所示的半导体模块100的一例外观构成的,从第二方向D2进行观后后的侧面图。
图5是展示图1所示的半导体模块100的一例外观构成的,从第一方向D1进行观后后的侧面图。
图6是展示实施例一涉及的半导体模块100的一例内部构成的上端面图。
图7是展示沿图6所示的半导体模块的N-N线切割后的截面的一例截面图。
图8是展示沿图6所示的半导体模块的N-N线切割后的截面的另一例截面图。
图9是展示实施例二涉及的半导体模块的截面的一例截面图。
图10是展示实施例二涉及的半导体模块的截面的另一例截面图。
图11是展示实施例二涉及的半导体模块的裸片焊盘框DF的上端面构成的一例上端面图。
图12是展示通过激光照射在裸片焊盘框DF的突起部T上形成激光槽LM的一例工序的裸片焊盘框DF截面图。
图13是展示通过激光照射在裸片焊盘框DF的突起部T上形成第一、第二激光槽LMa、LMb的一例工序的裸片焊盘框DF截面图。
图14是展示以往的半导体模块构成的一例下端面图。
图15是展示沿图14中所示的以往的半导体模块的N-N线进行切割后的一例截面图。
具体实施方式
以下,将参照附图对本发明涉及的实施方式进行说明。
【实施例一】
图1是展示实施例一涉及的半导体模块100的一例外观构成的上端面图。图2是展示图1所示的半导体模块100的一例外观构成的下端面图。图3是展示图1所示的半导体模块100的一例外观构成的,从第一方向D1的相反一侧进行观后后的侧面图。图4是展示图1所示的半导体模块100的一例外观构成的,从第二方向D2进行观后后的侧面图。图5是展示图1所示的半导体模块100的一例外观构成的,从第一方向D1进行观后后的侧面图。图6是展示实施例一涉及的半导体模块100的一例内部构成的上端面图。图7是展示沿图6所示的半导体模块的N-N线切割后的截面的一例截面图。图8是展示沿图6所示的半导体模块的N-N线切割后的截面的另一例截面图。另外,在图6中,对封装构件A做了透明化处理。
例如图1至图8所示,实施例一涉及的半导体模块100包括:裸片焊盘框(引线框)DF、半导体芯片CX、裸片焊盘用导电性连接构件A2、封装树脂H、第一线夹框CF1、第一线夹用导电性连接构件A1、第二线夹框CF2、以及第二线夹用导电性连接构件A3。
在本实施例中,半导体模块100是作为三端子的半导体装置(MOS晶体管)来发挥功能的。
并且,半导体芯片CX被配置在裸片焊盘框DF的上端面上的芯片区域CXa上。
该半导体芯片CX的上端面上设置有第一电极(源电极)S,下端面上设置有第二电极(漏电极)D。该半导体芯片CX的上端面上还设置有上端面的面积小于第一电极S的第三电极(栅电极)G。
该半导体芯片CX在本实施例中例如为MOS晶体管。此情况下,第一电极S为该MOS晶体管的源电极,第二电极D为该MOS晶体管的漏电极,第三电极G为该MOS晶体管的栅电极。
另外,裸片焊盘用导电性连接构件A2位于半导体芯片CX的第二电极D与裸片焊盘框DF的上端面之间。
该裸片焊盘用导电性连接构件A2将半导体芯片CX的第二电极D与裸片焊盘框DF的上端面电连接。
该裸片焊盘用导电性连接构件A2例如为焊锡构件。
第一线夹框CF1例如图6以及图7所示,配置在半导体芯片CX的上端面上。
该第一线夹框CF1例如图1至图6所示,具有从封装树脂H突出的端子CF1a、CF1b、CF1c。
第一线夹框CF1的上端面的端部,设置有部分位于比第一线夹框CF1的上端面更上方的线夹用锁紧部DY,从而使线夹用锁紧部DY与半导体芯片CX的上端面分离。该线夹用锁紧部DY的端部Da呈矩形或弯曲形。
通过该线夹用锁紧部DY,第一线夹框CF1的端部附近的封装树脂H就被模塑固定(Mold lock)。
另外,第一线夹框CF1例如图6所示,具有通过从上方按压后向下方突出的四个凸部CF1D。该四个凸部CF1D例如直接地过通过第一线夹用导电性连接构件A1与半导体芯片CX的第一电极(源电极)S相接触。
第一线夹用导电性连接构件A1例如图7、图8所示,位于半导体芯片CX的第一电极S与第一线夹框CF1的下端面之间。
该第一线夹用导电性连接构件A1将半导体芯片CX的第一电极S与第一线夹框CF1的下端面电连接。
该第一线夹用导电性连接构件A1例如为焊锡构件。
第二线夹框CF2在半导体芯片CX的山端面上与第一线夹框CF1相邻配置。
该第二线夹框CF2具有从封装树脂H突出的端子CF2a。
该第二线夹框CF2的上端面的面积比第一线夹框CF1更小。
第二线夹用导电性连接构件A3将半导体芯片CX的第三电极G与第二线夹框CF2的下端面电连接。
该第二线夹用导电性连接构件A3例如为焊锡构件。
封装树脂H用于封装:半导体芯片CX、裸片焊盘框DF、第一线夹框CF1、第一线夹用导电性连接构件A1、第二线夹框CF2、第二线夹用导电性连接构件A3、以及裸片焊盘用导电性连接构件A2。
该封装树脂H的线膨胀系数例如被设定为:小于裸片焊盘框DF的线膨胀系数,并且大于半导体芯片CX的线膨胀系数。
裸片焊盘框(引线框)DF例如图6所示,具有:第一边DF1、一端与第一边DF1相交的第二边DF2、一端与第一边DF1的另一端相交的第三边DF3、以及一端与第二边DF2的另一端相交且另一端与第三边DF3相交的第四边DF4。
即,该裸片焊盘框DF大致呈矩形。
该裸片焊盘框DF具有用于提升与封装树脂H之间密合性的突起部T。
该突起部T例如图6、图7所示,配置在裸片焊盘框DF的主体B的端部Ba的上侧并且从裸片焊盘框DF的主体B的上端面向与裸片焊盘框DF的主体B的上端面相平行的方向(例如第二方向D2)延伸。
突起部T通过具有这种结构,就能够提升裸片焊盘框DF与封装树脂H之间的密合性。
突起部T的前端设置有部分位于比突起部T的上端面更上方的锁紧部U。
该锁紧部U例如图7所示,具有从突起部T的前端Ta的上端面向上方突出的段差Ub。进一步地,该锁紧部U的下端面还可以具有向着前端向上方变化的段差Uc。
通过这样,就能够对突起部T的前端的上端面附近的封装树脂H进行锁紧并进行模塑固定。
另外,该锁紧部U的段差Ub例如是通过将突起部T的前端向上方按压(冲压)后形成的。
该锁紧部U例如图8所示,可以具有从突起部T的前端Ta的上端面向上方呈阶段性(阶梯状)突出的多个(两段以上)的段差Ub。还可以具有在下端面上设置为向着前端向上方呈阶段性的多个(两段以上)段差Uc。
通过这样,就能够通过从该突起部T的前端的上端面向上方呈阶段性(阶梯状)突出的多个(两个以上)段差Ub,切实地对突起部T的前端的上端面附近的封装树脂H进行模塑固定。
另外,该锁紧部U的段差Ub例如是通过将突起部T的前端向上方进行多次按压(冲压)后形成的。
锁紧部U的上部的高度例如图7、图8所示,被设定为:比裸片焊盘用导电性连接构件A2的上部的高度更高,从而用于封堵裸片焊盘用导电性连接构件A2的流动。
例如图7、图8所示,在突起部T延伸的方向(例如第二方向D2)上,锁紧部U的长度比突起部T中除锁紧部U以外部分的长度更短。另外,也可以根据需要,将锁紧部U的长度设定为比突起部T中除锁紧部U以外部分的长度更长。
该锁紧部U的端部Ua例如呈矩形或弯曲形。
构成裸片焊盘框DF的导电性金属材料为:铜材、或在铜材中添加了Sn、Zn、Fe、Cr、Ni中的任意一种异种金属后的合金。虽然该裸片焊盘框DF的表面未经过电镀处理,但也可以根据需要来对该裸片焊盘框DF的表面实施电镀处理。
通过这样,就能够轻易地形成裸片焊盘框DF。
突起部T例如图6所示,沿裸片焊盘框DF的主体B的上端面的端部Ba的周围(沿第一、第二、第三边DF1、DF2、DF3)连续地配置。
突起部T以及锁紧部U如图6所示,被形成在沿第一、第二、以及第三边DF1、DF2、DF3的区域上,并且,未被形成在沿第四边DF4的区域上。
如图6所示,在裸片焊盘框DF的上端面上的沿第四边DF4的区域上,形成有贯穿主体B的,并且用于提升与封装树脂H之间的密合性的贯穿孔Z。
砸该贯穿孔Z内,位于被封装树脂H封装的一侧的裸片焊盘框DF的部分的厚度与突起部T的厚度(裸片焊盘框DF的中心部分的一半的厚度)相同。通过这样,就能够提升裸片焊盘框DF与封装树脂H之间的密合性。
锁紧部U例如也可以具有与突起部T相同的厚度。
另外,锁紧部U的下端面U1与突起部T的下端面T1之间的段差Uc的高度可以大于锁紧部U的上端面U2与突起部T的上端面T2之间的段差Ub的高度(图7)。
锁紧部U的下端面U1可以向着锁紧部U的端部朝上方倾斜(图7中的区域UR)。通过这样就能够降低封装树脂H的应力。
在第一线夹框CF1的上端面CF1E的端部,设置有部分位于比第一线夹框CF1的上端面CF1E更上方的线夹用锁紧部DY,从而使线夹用锁紧部DY与半导体芯片CX的上端面分离,该线夹用锁紧部DY的下端面DY1可以向着线夹用锁紧部DY的端部朝上方倾斜(图7中的区域DRY1)。通过这样,就能够进一步提升线夹用锁紧部DY与半导体芯片CX的下端面DY1之间的绝缘性。
线夹用锁紧部DY的上端面DY2可以向着线夹用锁紧部DY的端部朝下方倾斜(图7中的区域DRY2)。通过这样,就能够一边降低线夹用锁紧部DY的端部处的封装树脂H的应力,一边提升线夹用锁紧部DY的端部与封装树脂H之间的密合性。
另外,与锁紧部U的下端面U1相连的突起部T的下端面的端部Tb(图7)也可以采用弯曲形来替代矩形。通过这样就能够降低突起部T的端部Tb处的封装树脂H的应力。
另外,与锁紧部U的下端面U1的端部Ud(图7)也可以采用弯曲形来替代矩形。通过这样就能够降低锁紧部U的端部Ud处的封装树脂H的应力。
如上述般,具有上述构成的半导体模块100的裸片焊盘框DF的突起部T的前端的锁紧部U就能够对裸片焊盘用导电性连接构件进行封堵。
再有,在裸片焊盘框DF的突起部T的前端附近,通过该锁紧部U对封装树脂H的收缩进行抑制,从而就能够抑制该封装树脂H的开裂和剥离。
即,根据实施例一涉及的半导体模块,就能够在裸片焊盘框的端部附近一边抑制将半导体芯片与裸片焊盘框电连接的导电性连接构件的流动,一边抑制裸片焊盘框端部处产生的封装树脂的开裂和剥离。
【实施例二】
在本实施例二中,将对半导体模块的裸片焊盘框DF的突起部T的上端面上设置有激光槽的形态进行说明。
图9是展示实施例二涉及的半导体模块的截面的一例截面图。图10是展示实施例二涉及的半导体模块的截面的另一例截面图。图11是展示实施例二涉及的半导体模块的裸片焊盘框DF的上端面构成的一例上端面图。图12是展示通过激光照射在裸片焊盘框DF的突起部T上形成激光槽LM的一例工序的裸片焊盘框DF截面图。图13是展示通过激光照射在裸片焊盘框DF的突起部T上形成第一、第二激光槽LMa、LMb的一例工序的裸片焊盘框DF截面图。
图9以及图10中半导体模块的截面是在沿实施例一涉及的图6中N-N线切割后的截面上追加了该激光槽后的图。另外,图11中所示的实施例二涉及的半导体模块的裸片焊盘框DF被适用于实施例一涉及的图1至图6中所示的半导体模块100。
例如图9至图11所示,裸片焊盘框DF的突起部T上设置有通过激光照射形成的一个或多个激光槽LM(LM1、LM2、LM3),从而使一个或多个激光槽LM(LM1、LM2、LM3)在突起部T的上端面上沿裸片焊盘框DF的主体B的端部Ba延伸。
并且,与突起部T的上端面上的激光槽LM所延伸的长度方向(例如图9、图10中的第一方向D1)相垂直的激光槽LM的截面形状呈V字形。
另外,与突起部T的上端面上的激光槽LM所延伸的长度方向(例如图9、图10中的第一方向D1)相垂直的激光槽LM的截面形状也可以呈U字形。
例如图11所示,裸片焊盘框DF具有:第一边DF1、一端与第一边DF1相交的第二边DF2、一端与第一边DF1的另一端相交的第三边DF3、以及一端与第二边DF2的另一端相交且另一端与第三边DF3相交的第四边DF4。
即,该裸片焊盘框DF与实施例一一样,大致呈矩形。
突起部T以及锁紧部U如图11所示,被形成在沿第一、第二、以及第三边DF1、DF2、DF3的区域上,并且,未被形成在沿第四边DF4的区域上。
如图11所示,在裸片焊盘框DF的上端面上的沿第四边DF4的区域上,形成有贯穿主体B的,并且用于提升与封装树脂H之间的密合性的贯穿孔Z。
特别是,在本实施例二中,如图11所示,设置有通过激光照射形成的激光槽LM(LM1、LM2、LM3),从而使激光槽LM(LM1、LM2、LM3)在突起部T的上端面上沿裸片焊盘框DF的第一、第二、第三边DF1、DF2、DF3延伸。
进一步地,在本实施例二中,沿图11所示的第四边DF4,在形成有贯穿孔Z的区域与芯片区域CX之间,设置有通过激光照射形成的多个追加激光槽LM4a、LM4b、LM4c、LM4d。
在图11的示例中,虽然展示的是具有四条追加激光槽的形态,但也可以是三条或大于等于五条。
例如图11所示,激光槽LM1、LM2、LM3沿裸片焊盘框DF的第一、第二、第三边DF1、DF2、DF3连续地配置。
例如图11所示,追加激光槽LM4a、LM4b、LM4c、LM4d的数量(在图11中为四条)被设定为多于连续的激光槽LM1、LM2、LM3的数量(在图11中为一条)。
例如图11所示,连续的激光槽LM1、LM2、LM3与追加激光槽LM4a相连通,并且将配置有半导体芯片CX的裸片焊盘框DF的芯片区域CXa的外周包围。
与实施例一一样,构成裸片焊盘框DF的导电性金属材料为:铜材、或在铜材中添加了Sn、Zn、Fe、Cr、Ni中的任意一种异种金属后的合金。虽然该裸片焊盘框DF的表面未经过电镀处理,但也可以根据需要来对该裸片焊盘框DF的表面实施电镀处理。
通过这样,就能够轻易地形成裸片焊盘框DF。
例如图12所示,在形成激光槽LM时,相对于突起部T的上端面上形成有激光槽LM的槽区域DX的激光照射的方向DL,被设定为与穿过突起部T的上端面上的槽区域DX的垂直线P相平行。
通过这样,就能够以激光槽LM的底部穿过激光槽LM的宽度(例如第二方向D2上的宽度)的中心的方式,形成截面形状大致呈V字形的激光槽LM。
特别是,通过激光照射,激光槽LM的内端面以及激光槽LM的边缘部被粗糙化,从而在裸片焊盘框DF的上端面上抑制裸片焊盘用导电性连接构件A2的流动扩展
例如图13所示,激光槽LM中的第一激光槽LMa的底部LMas比第一激光槽LMa的宽度(例如第二方向D2的宽度)的中心LMam更偏向(接近)配置有半导体芯片CX的芯片区域CXa一侧。
通过这样,就能够更加切实地通过封装树脂H来实施模塑固定。
在形成该第一激光槽LMa时,例如图13所示,相对于突起部T的上端面上形成有第一激光槽LMa的槽区域DX的激光照射的方向DLa被设定为:从穿过突起部T的上端面上的槽区域DX的垂直线P向锁紧部U一侧倾斜。
通过这样,就能够以:激光槽LM中的第一激光槽LMa的底部LMas比第一激光槽LMa的宽度(例如第二方向D2的宽度)的中心LMam更偏向(接近)配置有半导体芯片CX的芯片区域CXa一侧的方式来形成第一激光槽LMa。
例如图13所示,也可以使激光槽LM中的第二激光槽LMb的底部LMbs比第二激光槽LMb的宽度(例如第二方向D2的宽度)的中心LMbm更偏向(接近)锁紧部U一侧。
通过这样,例如就能够更加切实地对裸片焊盘用导电性连接构件A2的流动进行封堵。
在形成该第二激光槽LMb时,例如图13所示,相对于突起部T的上端面上形成有第二激光槽LMb的槽区域DX的激光照射的方向DLb被设定为:从穿过突起部T的上端面上的槽区域DX的垂直线P向配置有半导体芯片CX的芯片区域CXa一侧倾斜。
通过这样,就能够以:第二激光槽LMb的底部LMbs比第二激光槽LMb的宽度(例如第二方向D2的宽度)的中心LMbm更偏向(接近)锁紧部U一侧的方式来形成第二激光槽LMb。
实施例二中的半导体模块的其他的结构,与实施例一相同。
即,根据实施例二涉及的半导体模块,就能够在裸片焊盘框的端部附近一边抑制将半导体芯片与裸片焊盘框电连接的导电性连接构件的流动,一边抑制裸片焊盘框端部处产生的封装树脂的开裂和剥离。
【实施例三】
虽然在已述的实施例中,是以半导体芯片CX为MOSFET为例进行了说明,但其也可以为其他类型的半导体元件。
即,半导体芯片CX例如也可以为二极管、IGBT(Insulated Gate BipolarTransistor)、或其他类型的FET。
另外,在本实施例三种的其他类型的半导体模块的构成与实施例一或实施例二相同。
即,根据实施例三涉及的半导体模块,就能够在裸片焊盘框的端部附近一边抑制将半导体芯片与裸片焊盘框电连接的导电性连接构件的流动,一边抑制裸片焊盘框端部处产生的封装树脂的开裂和剥离。
如上述般,本发明的一种形态涉及的半导体模块,包括:裸片焊盘框(引线框)DF;半导体芯片CX,配置在裸片焊盘框的上端面上的芯片区域CXa上,并且上端面配置有第一电极(源电极),下端面配置有第二电极(漏电极);裸片焊盘用导电性连接构件A2,位于半导体芯片的第二电极与裸片焊盘框的上端面之间,用于将半导体芯片的第二电极与裸片焊盘框的上端面电连接;以及封装树脂H,用于封装半导体芯片、裸片焊盘框、以及裸片焊盘用导电性连接构件。
并且,裸片焊盘框DF具有:突起部T,配置在裸片焊盘框的主体的端部的上侧并且从裸片焊盘框的主体的上端面向与裸片焊盘框的主体的上端面相平行的方向延伸,用于提高与封装树脂之间的密合性,并且,在突起部T的前端,设置有部分位于比突起部T的上端面更上方的锁紧部U。
通过这样,裸片焊盘框的突起部T的前端的锁紧部U就能够对裸片焊盘用导电性连接构件进行封堵。进一步地,在裸片焊盘框的突起部T的前端附近,通过利用该锁紧部U来对封装树脂的收缩进行抑制,就能够抑制该封装树脂产生的开裂和剥离。
如上述般,根据本发明的半导体模块,就能够在裸片焊盘框的端部附近一边抑制将半导体芯片与裸片焊盘框电连接的导电性连接构件的流动,一边抑制裸片焊盘框端部处产生的封装树脂的开裂和剥离。
最后,虽然本行业人员也许能够根据上述记载,想到本发明的追加效果和各种变形,但本发明的形态并不被上述各实施方式所限定。可以将不同实施方式中的构成要素进行适宜地组合。并且可以在不脱离从本专利的权利要求所规定的内容以及等效物中所得到的本发明的概念性思想以及主旨的范围内进行各种追加、变更以及部分删除。
符号说明
100 半导体模块
DF 裸片焊盘框(引线框)
CX 半导体芯片
A2 裸片焊盘用导电性连接构件
H 封装树脂
CF1 第一线夹框
A1 第一线夹用导电性连接构件
CF2 第二线夹框
A3 第二线夹用导电性连接构件
DF1 第一边
DF2 第二边
DF3 第三边
DF4 第四边
T 突起部
B 主体
LM 激光槽
LM1、LM2、LM3 激光槽
LM4a、LM4b、LM4c、LM4d 追加激光槽
Claims (10)
1.一种半导体模块,其特征在于,包括:
裸片焊盘框;
半导体芯片,配置在所述裸片焊盘框的上端面上的芯片区域上,并且上端面配置有第一电极,下端面配置有第二电极;
裸片焊盘用导电性连接构件,位于所述半导体芯片的所述第二电极与所述裸片焊盘框的上端面之间,用于将所述半导体芯片的所述第二电极与所述裸片焊盘框的上端面电连接;以及
封装树脂,用于封装所述半导体芯片、所述裸片焊盘框、以及所述裸片焊盘用导电性连接构件,
其中,所述裸片焊盘框具有:
突起部,配置在所述裸片焊盘框的主体的端部的上侧并且从所述裸片焊盘框的所述主体的上端面向与所述裸片焊盘框的所述主体的上端面相平行的方向延伸,用于提高与所述封装树脂之间的密合性,
在所述突起部的前端,设置有部分位于比所述突起部的上端面更上方的锁紧部,
所述裸片焊盘框的所述突起部上设置有通过激光照射形成的一个或多个激光槽,使一个或多个所述激光槽在所述突起部的上端面上沿所述裸片焊盘框的所述主体的端部延伸。
2.根据权利要求1所述的半导体模块,其特征在于:
其中,与所述突起部的上端面上的所述激光槽所延伸的长度方向相垂直的所述激光槽的截面形状呈V字形或U字形,
所述激光槽中的第一激光槽的底部比所述第一激光槽的宽度的中心更偏向配置有所述半导体芯片的芯片区域一侧。
3.根据权利要求2所述的半导体模块,其特征在于:
其中,相对于所述突起部的上端面上形成有所述第一激光槽的槽区域的所述激光照射的方向,从穿过所述突起部的上端面上的所述槽区域的垂直线向所述锁紧部一侧倾斜。
4.根据权利要求1所述的半导体模块,其特征在于:
其中,所述突起部的上端面上的与所述激光槽所延伸的长度方向相垂直的所述激光槽的截面形状呈V字形或U字形,
所述激光槽中的第二激光槽的底部比所述第二激光槽的宽度的中心更偏向所述锁紧部一侧。
5.根据权利要求4所述的半导体模块,其特征在于:
其中,相对于所述突起部的上端面上形成有所述第二激光槽的槽区域的所述激光照射的方向,从穿过所述突起部的上端面上的所述槽区域的垂直线向配置有所述半导体芯片的芯片区域一侧倾斜。
6.根据权利要求1所述的半导体模块,其特征在于:
其中,通过所述激光照射,所述激光槽的内端面以及所述激光槽的边缘部被粗糙化,从而在所述裸片焊盘框的上端面上抑制所述裸片焊盘用导电性连接构件的流动扩展。
7.根据权利要求1所述的半导体模块,其特征在于:
其中,所述裸片焊盘框具有:第一边、一端与所述第一边相交的第二边、一端与所述第一边的另一端相交的第三边、以及一端与所述第二边的另一端相交且另一端与所述第三边相交的第四边,
所述突起部以及所述锁紧部被形成在沿第一、第二、以及第三边的区域上,并且,未被形成在沿所述第四边的区域上,
在所述裸片焊盘框的上端面上的沿所述第四边的所述区域上,形成有贯穿所述主体的,并且用于提升与所述封装树脂之间的密合性的贯穿孔,
在所述突起部的上端面上,设置有通过所述激光照射形成的所述激光槽,从而使所述激光槽沿所述裸片焊盘框的所述第一、第二、以及第三边延伸,
沿所述第四边,在形成有所述贯穿孔的所述区域与所述芯片区域之间,设置有通过激光照射形成的一个或多个追加激光槽。
8.根据权利要求7所述的半导体模块,其特征在于:
其中,所述激光槽沿所述裸片焊盘框的所述第一、第二、以及第三边连续形成,
所述追加激光槽的数量多于所述激光槽的数量。
9.根据权利要求7所述的半导体模块,其特征在于:
其中,所述激光槽与所述追加激光槽相连通,并且将配置有所述半导体芯片的所述裸片焊盘框的芯片区域的外周包围。
10.根据权利要求1所述的半导体模块,其特征在于:
其中,构成所述裸片焊盘框的导电性金属材料为:铜材、或在铜材中添加了Sn、Zn、Fe、Cr、Ni中的任意一种异种金属后的合金,所述裸片焊盘框的表面未经过电镀处理。
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Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4994897A (en) * | 1989-10-26 | 1991-02-19 | Motorola, Inc. | Multi-level semiconductor package |
JP2004335776A (ja) * | 2003-05-08 | 2004-11-25 | Renesas Technology Corp | 半導体装置 |
US20070284705A1 (en) * | 2006-05-22 | 2007-12-13 | Advanced Semiconductor Engineering, Inc. | Package structure and lead frame using the same |
CN101295687A (zh) * | 2007-04-27 | 2008-10-29 | 株式会社瑞萨科技 | 半导体器件 |
JP2011091330A (ja) * | 2009-10-26 | 2011-05-06 | Shindengen Electric Mfg Co Ltd | 樹脂封止型半導体装置及びその製造方法 |
CN202423267U (zh) * | 2011-12-13 | 2012-09-05 | 苏州泰嘉电子有限公司 | 一种引线框架 |
JP2014203947A (ja) * | 2013-04-04 | 2014-10-27 | 株式会社デンソー | 半導体装置 |
JP2017005149A (ja) * | 2015-06-11 | 2017-01-05 | 株式会社デンソー | 基板、および、その製造方法 |
CN207338361U (zh) * | 2017-01-05 | 2018-05-08 | 意法半导体公司 | 用于引线框架的设备和系统 |
US10037964B1 (en) * | 2017-05-09 | 2018-07-31 | Taiwan Semiconductor Co., Ltd. | Die-packaging component with retaining structure for package body thereof |
-
2018
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Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4994897A (en) * | 1989-10-26 | 1991-02-19 | Motorola, Inc. | Multi-level semiconductor package |
JP2004335776A (ja) * | 2003-05-08 | 2004-11-25 | Renesas Technology Corp | 半導体装置 |
US20070284705A1 (en) * | 2006-05-22 | 2007-12-13 | Advanced Semiconductor Engineering, Inc. | Package structure and lead frame using the same |
CN101295687A (zh) * | 2007-04-27 | 2008-10-29 | 株式会社瑞萨科技 | 半导体器件 |
JP2011091330A (ja) * | 2009-10-26 | 2011-05-06 | Shindengen Electric Mfg Co Ltd | 樹脂封止型半導体装置及びその製造方法 |
CN202423267U (zh) * | 2011-12-13 | 2012-09-05 | 苏州泰嘉电子有限公司 | 一种引线框架 |
JP2014203947A (ja) * | 2013-04-04 | 2014-10-27 | 株式会社デンソー | 半導体装置 |
JP2017005149A (ja) * | 2015-06-11 | 2017-01-05 | 株式会社デンソー | 基板、および、その製造方法 |
CN207338361U (zh) * | 2017-01-05 | 2018-05-08 | 意法半导体公司 | 用于引线框架的设备和系统 |
US10037964B1 (en) * | 2017-05-09 | 2018-07-31 | Taiwan Semiconductor Co., Ltd. | Die-packaging component with retaining structure for package body thereof |
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