JP7266508B2 - 半導体装置 - Google Patents

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    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
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    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
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    • H01L2224/4805—Shape
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
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    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73263—Layer and strap connectors
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83447—Copper [Cu] as principal constituent
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/8438—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/84399—Material
    • H01L2224/84498—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/84499—Material of the matrix
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/8438—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/84399—Material
    • H01L2224/84498—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/84598—Fillers
    • H01L2224/84599—Base material
    • H01L2224/846—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/84638—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/84639—Silver [Ag] as principal constituent
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/8485—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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Description

本発明は、半導体装置に関し、例えば、スイッチング用の電界効果トランジスタを含む半導体チップを封止した半導体装置に好適に利用できるものである。
電源回路の一例として広く使用されているインバータ回路は、電源電圧が供給される端子と、グランド電圧が供給される端子との間に、ハイサイドスイッチ用のパワーＭＯＳＦＥＴとロウサイドスイッチ用のパワーＭＯＳＦＥＴとが直列に接続された構成を有している。ハイサイドスイッチ用のパワーＭＯＳＦＥＴのゲート電圧とロウサイドスイッチ用のパワーＭＯＳＦＥＴのゲート電圧とを制御回路で制御することで、インバータ回路による電源電圧の変換を行うことができる。
特開２０１８－１２１０３５号公報（特許文献１）には、ハイサイドスイッチ用のパワーＭＯＳＦＥＴを含む半導体チップと、ロウサイドスイッチ用のパワーＭＯＳＦＥＴを含む半導体チップと、それらを制御する半導体チップと、を封止した半導体装置に関する技術が記載されている。
特開２０１８－１２１０３５号公報
スイッチング用の電界効果トランジスタを含む半導体チップを封止した半導体装置において、信頼性を向上させることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、スイッチング用の第１電界効果トランジスタを含む第１半導体チップと、前記第１半導体チップが第１接合材を介して搭載された第１チップ搭載部と、前記第1半導体チップの第１ソース用パッドに第１金属板を介して電気的に接続された第１リードと、前記第１リードと一体的に形成された第１金属部と、これらを封止する封止体と、を備える。前記第１半導体チップの第１ドレイン用裏面電極と前記第１チップ搭載部とが、前記第１接合材を介して接合され、前記第１金属板と前記第1半導体チップの前記第１ソース用パッドとが、第２接合材を介して接合され、前記第１金属板と前記第１金属部とが、第３接合材を介して接合されている。前記第１接合材、前記第２接合材および前記第３接合材は、導電性を有する。前記第１接合材および前記第２接合材のそれぞれの弾性率は、前記第３接合材の弾性率よりも低い。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
一実施の形態の半導体装置を用いたインバータ回路を示す回路図である。 一実施の形態の半導体装置の上面図である。 一実施の形態の半導体装置の下面図である。 一実施の形態の半導体装置の平面透視図である。 一実施の形態の半導体装置の平面透視図である。 一実施の形態の半導体装置の平面透視図である。 一実施の形態の半導体装置の断面図である。 一実施の形態の半導体装置の断面図である。 一実施の形態の半導体装置の断面図である。 一実施の形態の半導体装置の断面図である。 一実施の形態の半導体装置の製造工程中の平面図である。 図１１に続く半導体装置の製造工程中の平面図である。 図１２と同じ半導体装置の製造工程中の断面図である。 図１２と同じ半導体装置の製造工程中の断面図である。 図１２と同じ半導体装置の製造工程中の断面図である。 図１２に続く半導体装置の製造工程中の平面図である。 図１６と同じ半導体装置の製造工程中の断面図である。 図１６と同じ半導体装置の製造工程中の断面図である。 図１６と同じ半導体装置の製造工程中の断面図である。 図１６に続く半導体装置の製造工程中の平面図である。 図２０に続く半導体装置の製造工程中の断面図である。 図２１と同じ半導体装置の製造工程中の断面図である。 図２１に続く半導体装置の製造工程中の断面図である。 図２３と同じ半導体装置の製造工程中の断面図である。 図２３に続く半導体装置の製造工程中の断面図である。 図２５と同じ半導体装置の製造工程中の断面図である。 一実施の形態の半導体装置の実装例を示す断面図である。 一実施の形態の半導体装置の実装例を示す断面図である。 一実施の形態の半導体装置の実装例を示す断面図である。 一実施の形態の半導体装置の実装例を示す断面図である。 低弾性接合材と高弾性接合材の特性を比較してまとめた表である。 一実施の形態と他の実施の形態のそれぞれにおける接合材についてまとめた表である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、本願においては、電界効果トランジスタをＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）または単にＭＯＳと記載するが、ゲート絶縁膜として非酸化膜を除外するものではない。すなわち、本願において、ＭＯＳＦＥＴというときは、ゲート絶縁膜に酸化膜（酸化シリコン膜）を用いたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）だけでなく、酸化膜（酸化シリコン膜）以外の絶縁膜をゲート絶縁膜に用いたＭＩＳＦＥＴも含むものとする。
（実施の形態１）
＜回路構成について＞
図１は、本実施の形態の半導体装置（半導体パッケージ）ＰＫＧを用いた電子装置の一例を示す回路図であり、ここでは、半導体装置ＰＫＧを用いてインバータ回路ＩＮＶを構成した場合の回路図が示されている。なお、図１において、符号ＣＰＨを付した点線で囲まれた部分が、半導体チップＣＰＨ内に形成され、符号ＣＰＬを付した点線で囲まれた部分が、半導体チップＣＰＬ内に形成され、符号ＣＰＣを付した点線で囲まれた部分が、半導体チップＣＰＣ内に形成され、符号ＰＫＧを付した一点鎖線で囲まれた部分が、半導体装置ＰＫＧ内に形成されている。
図１に示されるインバータ回路ＩＮＶに用いられている半導体装置ＰＫＧは、２つのパワーＭＯＳＦＥＴ１，２と、パワーＭＯＳＦＥＴ１に流れる電流を検知するためのセンスＭＯＳＦＥＴ３と、パワーＭＯＳＦＥＴ２に流れる電流を検知するためのセンスＭＯＳＦＥＴ４と、制御回路ＣＬＣとを有している。制御回路ＣＬＣは、半導体チップ（制御用半導体チップ）ＣＰＣ内に形成され、パワーＭＯＳＦＥＴ１およびセンスＭＯＳＦＥＴ３は、半導体チップ（ハイサイド用半導体チップ、パワーチップ）ＣＰＨ内に形成され、パワーＭＯＳＦＥＴ２およびセンスＭＯＳＦＥＴ４は、半導体チップ（ロウサイド用半導体チップ、パワーチップ）ＣＰＬ内に形成されている。そして、これら３つの半導体チップＣＰＣ，ＣＰＨ，ＣＰＬが１つの同一のパッケージとして封止されて、半導体装置ＰＫＧが形成されている。
制御回路ＣＬＣは、パワーＭＯＳＦＥＴ１のゲートの電位を制御するハイサイド用ドライバ回路と、パワーＭＯＳＦＥＴ２のゲートの電位を制御するロウサイド用ドライバ回路と、を含んでいる。制御回路ＣＬＣは、半導体装置ＰＫＧの外部の制御回路ＣＴから制御回路ＣＬＣに供給された信号などに応じて、パワーＭＯＳＦＥＴ１，２のそれぞれのゲートの電位を制御し、パワーＭＯＳＦＥＴ１，２のそれぞれの動作を制御する回路である。
パワーＭＯＳＦＥＴ１のゲートは、制御回路ＣＬＣのハイサイド用ドライバ回路に接続され、パワーＭＯＳＦＥＴ２のゲートは、制御回路ＣＬＣのロウサイド用ドライバ回路に接続されている。パワーＭＯＳＦＥＴ１のドレインＤ１は端子ＴＥ１に接続され、パワーＭＯＳＦＥＴ１のソースＳ１は端子ＴＥ２に接続され、パワーＭＯＳＦＥＴ２のドレインＤ２は端子ＴＥ３に接続され、パワーＭＯＳＦＥＴ２のソースＳ２は端子ＴＥ４に接続されている。制御回路ＣＬＣは端子ＴＥ５に接続され、この端子ＴＥ５は、半導体装置ＰＫＧの外部に設けられた制御回路ＣＴに接続されている。端子ＴＥ１，ＴＥ２，ＴＥ３，ＴＥ４，ＴＥ５は、いずれも、半導体装置ＰＫＧの外部接続用端子であり、後述のリードＬＤにより形成されている。端子ＴＥ１は、電源電位（ＶＩＮ）が供給されるための端子であり、端子ＴＥ４は、電源電位よりも低い基準電位、例えばグランド電位（ＧＮＤ）が供給されるための端子である。端子ＴＥ２と端子ＴＥ３とは、半導体装置ＰＫＧの外部において、電気的に接続される。このため、パワーＭＯＳＦＥＴ１とパワーＭＯＳＦＥＴ２とが、電源電位供給用の端子ＴＥ１と基準電位供給用の端子ＴＥ４との間に、直列に接続された状態になっている。
パワーＭＯＳＦＥＴ１のソースＳ１とパワーＭＯＳＦＥＴ２のドレインＤ１との接続点ＴＥ６は、半導体装置ＰＫＧの外部（例えば半導体装置ＰＫＧを実装する配線基板）に設けられており、この接続点ＴＥ６は、負荷（ここではモータＭＯＴのコイルＣＬ）に接続されている。半導体装置ＰＫＧを用いたインバータ回路ＩＮＶに供給された直流電力は、インバータ回路ＩＮＶで交流電力に変換されて、負荷（ここではモータＭＯＴのコイルＣＬ）に供給される。
パワーＭＯＳＦＥＴ１が、ハイサイドスイッチ（高電位側スイッチ）用の電界効果トランジスタに対応し、パワーＭＯＳＦＥＴ２が、ロウサイドスイッチ（低電位側スイッチ）用の電界効果トランジスタに対応している。パワーＭＯＳＦＥＴ１，２は、それぞれ、スイッチング用のパワートランジスタとみなすことができる。
パワーＭＯＳＦＥＴ１に流れる電流はセンスＭＯＳＦＥＴ３により検知され、センスＭＯＳＦＥＴ３を流れる電流に応じて、パワーＭＯＳＦＥＴ１が制御される。また、パワーＭＯＳＦＥＴ２に流れる電流はセンスＭＯＳＦＥＴ４により検知され、センスＭＯＳＦＥＴ４を流れる電流に応じて、パワーＭＯＳＦＥＴ２が制御される。
センスＭＯＳＦＥＴ３のドレインＤ３は、パワーＭＯＳＦＥＴ１のドレインＤ１と電気的に接続され、センスＭＯＳＦＥＴ３のゲートは、パワーＭＯＳＦＥＴ１のゲートと電気的に接続されている。センスＭＯＳＦＥＴ３のソースＳ３は、制御回路ＣＬＣに接続されている。センスＭＯＳＦＥＴ４のドレインＤ４は、パワーＭＯＳＦＥＴ２のドレインＤ２と電気的に接続され、センスＭＯＳＦＥＴ４のゲートは、パワーＭＯＳＦＥＴ２のゲートと電気的に接続されている。センスＭＯＳＦＥＴ４のソースＳ４は、制御回路ＣＬＣに接続されている。
＜半導体装置の構造について＞
図２は、本実施の形態の半導体装置ＰＫＧの上面図であり、図３は、半導体装置ＰＫＧの下面図（裏面図）であり、図４～図６は、半導体装置ＰＫＧの平面透視図であり、図７～図１０は、半導体装置ＰＫＧの断面図である。図４には、半導体装置ＰＫＧを下面側から見たときの、封止部ＭＲを透視した平面透視図が示されている。また、図５は、図４において、更にワイヤＢＷおよび金属板ＭＰ１，ＭＰ２を透視（省略）したときの半導体装置ＰＫＧの下面側の平面透視図が示されている。また、図６は、図５において、更に半導体チップＣＰＣ，ＣＰＨ，ＣＰＬを透視（省略）したときの半導体装置ＰＫＧの下面側の平面透視図が示されている。図３～図６では、半導体装置ＰＫＧの向きは同じである。また、図４～図６では、封止部ＭＲの外周の位置を点線で示してある。また、図２～図４のＡ１－Ａ１線の位置での半導体装置ＰＫＧの断面が、図７にほぼ対応し、図２～図４のＡ２－Ａ２線の位置での半導体装置ＰＫＧの断面が、図８にほぼ対応し、図２～図４のＡ３－Ａ３線の位置での半導体装置ＰＫＧの断面が、図９にほぼ対応し、図２～図４のＡ４－Ａ４線の位置での半導体装置ＰＫＧの断面が、図１０にほぼ対応している。なお、各平面図に示した符号Ｘは第１方向（以下、Ｘ方向と称する）、符号Ｙは第１方向Ｘに直交する第２方向（以下、Ｙ方向と称する）を示している。すなわち、Ｘ方向とＹ方向とは、互いに直交する方向である。
図２～図１０に示される本実施の形態の半導体装置（半導体パッケージ）ＰＫＧは、樹脂封止型の半導体パッケージ形態の半導体装置であり、ここではＳＯＰ（Small Outline Package）形態の半導体装置である。以下、図２～図１０を参照しながら、半導体装置ＰＫＧの構成について説明する。
図２～図１０に示される本実施の形態の半導体装置ＰＫＧは、ダイパッド（チップ搭載部）ＤＰＣ，ＤＰＨ，ＤＰＬと、そのダイパッドＤＰＣ，ＤＰＨ，ＤＰＬの各々の主面上に搭載された半導体チップＣＰＣ，ＣＰＨ，ＣＰＬと、金属板ＭＰ１，ＭＰ２と、複数のワイヤ（ボンディングワイヤ）ＢＷと、複数のリードＬＤと、これらを封止する封止部（封止体）ＭＲとを有している。
樹脂封止部（樹脂封止体）としての封止部ＭＲは、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。例えば、フィラーを含むエポキシ樹脂などを用いて封止部ＭＲを形成することができる。エポキシ系の樹脂以外にも、低応力化を図る等の理由から、例えばフェノール系硬化剤、シリコーンゴムおよびフィラー等が添加されたビフェニール系の熱硬化性樹脂を、封止部ＭＲの材料として用いても良い。
封止部ＭＲは、主面（上面）ＭＲａと、主面ＭＲａとは反対側の裏面（下面、底面）ＭＲｂと、主面ＭＲａおよび裏面ＭＲｂに交差する側面ＭＲｃ１，ＭＲｃ２，ＭＲｃ３，ＭＲｃ４と、を有している。すなわち、封止部ＭＲの外観は、主面ＭＲａ、裏面ＭＲｂおよび側面ＭＲｃ１，ＭＲｃ２，ＭＲｃ３，ＭＲｃ４で囲まれた薄板状とされている。封止部ＭＲの側面ＭＲｃ１，ＭＲｃ２，ＭＲｃ３，ＭＲｃ４のうち、側面ＭＲｃ１と側面ＭＲｃ３とが互いに反対側に位置し、側面ＭＲｃ２と側面ＭＲｃ４とが互いに反対側に位置し、側面ＭＲｃ１と側面ＭＲｃ２，ＭＲｃ４とが互いに交差し、側面ＭＲｃ３と側面ＭＲｃ２，ＭＲｃ４とが互いに交差している。側面ＭＲｃ１，ＭＲｃ３は、Ｘ方向に略平行であり、側面ＭＲｃ２，ＭＲｃ４は、Ｙ方向に略平行である。また、主面ＭＲａおよび裏面ＭＲｂのそれぞれは、Ｘ方向およびＹ方向の両方に平行な面である。
封止部ＭＲの平面形状、すなわち、封止部ＭＲの主面ＭＲａおよび裏面ＭＲｂの平面形状は、例えば矩形状（長方形状）である。なお、封止部ＭＲの平面形状を構成する矩形は、Ｘ方向に平行な辺とＹ方向に平行な辺とを有する矩形であるが、封止部ＭＲのＸ方向の寸法は、封止部ＭＲのＹ方向の寸法よりも大きい。
複数のリードＬＤのそれぞれは、一部が封止部ＭＲ内に封止され、他の一部が封止部ＭＲの側面から封止部ＭＲの外部に突出している。以下では、リードＬＤのうちの封止部ＭＲ内に位置する部分をインナリード部と呼び、リードＬＤのうちの封止部ＭＲ外に位置する部分をアウタリード部と呼ぶものとする。リードＬＤのアウタリード部には、半田メッキ層などのメッキ層（図示せず）を形成することもできる。これにより、半導体装置ＰＫＧを配線基板などに実装（半田実装）しやすくすることができる。
なお、本実施の形態の半導体装置ＰＫＧは、各リードＬＤの一部（アウタリード部）が封止部ＭＲの側面から突出した構造であり、以下ではこの構造に基づいて説明するが、この構造に限定されるものではない。例えば、封止部ＭＲの側面から各リードＬＤがほとんど突出せず、かつ封止部ＭＲの裏面ＭＲｂで各リードＬＤの一部が露出した構成（ＳＯＮ（Small Outline Nonleaded Package）型の構成）などを採用することもできる。
複数のリードＬＤは、封止部ＭＲの側面ＭＲｃ１側に配置された複数のリードＬＤと、封止部ＭＲの側面ＭＲｃ３側に配置された複数のリードＬＤとで構成されている。図２～図１０の場合は、封止部ＭＲの側面ＭＲｃ２側と封止部ＭＲの側面ＭＲｃ４側には、リードＬＤは配置されていない。封止部ＭＲの側面ＭＲｃ１側に配置された複数のリードＬＤは、平面視においてそれぞれＹ方向に延在しており、かつＸ方向に所定の間隔で並んでいる。また、封止部ＭＲの側面ＭＲｃ３側に配置された複数のリードＬＤは、平面視においてそれぞれＹ方向に延在しており、かつＸ方向に所定の間隔で並んでいる。各リードＬＤのアウタリード部は、アウタリード部の端部近傍の下面が封止部ＭＲの裏面ＭＲｂとほぼ同一平面上に位置するように、折り曲げ加工されている。リードＬＤのアウタリード部は、半導体装置ＰＫＧの外部接続用端子部（外部端子）として機能する。なお、半導体装置ＰＫＧが有する複数のリードＬＤは、後述のリードＬＤ１，ＬＤ２，ＬＤ３，ＬＤ４，ＬＤ５ａ，ＬＤ５ｂ，ＬＤ６，ＬＤ７，ＬＤ８を含んでいる。
ダイパッドＤＰＣは、半導体チップＣＰＣを搭載するチップ搭載部であり、ダイパッドＤＰＨは、半導体チップＣＰＨを搭載するチップ搭載部であり、ダイパッドＤＰＬは、半導体チップＣＰＬを搭載するチップ搭載部である。ダイパッドＤＰＣ，ＤＰＨ，ＤＰＬのそれぞれの平面形状は、例えば、Ｘ方向に平行な辺とＹ方向に平行な辺とを有する矩形である。図２～図１０の場合は、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬのそれぞれにおいて、Ｙ方向の寸法がＸ方向の寸法よりも大きいことを反映して、ダイパッドＤＰＣ，ＤＰＨ，ＤＰＬのそれぞれは、Ｙ方向の寸法がＸ方向の寸法よりも大きくなっている。
ダイパッドＤＰＨとダイパッドＤＰＣとダイパッドＤＰＬとは、この順でＸ方向に並んで配置されている。このため、ダイパッドＤＰＨとダイパッドＤＰＬとの間にダイパッドＤＰＣが配置されている。ダイパッドＤＰＨとダイパッドＤＰＣとは、Ｘ方向に隣り合っているが、互いに接してはおらず、所定の間隔で離間しており、それらの間には封止部ＭＲの一部が介在している。また、ダイパッドＤＰＣとダイパッドＤＰＬとは、Ｘ方向に隣り合っているが、互いに接してはおらず、所定の間隔で離間しており、それらの間には封止部ＭＲの他の一部が介在している。
ダイパッドＤＰＣ，ＤＰＨ，ＤＰＬと複数のリードＬＤとは、導電体（金属材料）で構成されており、好ましくは銅（Ｃｕ）または銅合金からなる。また、ダイパッドＤＰＣ，ＤＰＨ，ＤＰＬと複数のリードＬＤとリード連結部ＬＢ１，ＬＢ２，ＬＢ３，ＬＢ４とは、同じ材料（同じ金属材料）で形成されていることが好ましく、これにより、ダイパッドＤＰＣ，ＤＰＨ，ＤＰＬおよび複数のリードＬＤが連結されたリードフレームを作製しやすくなり、リードフレームを用いた半導体装置ＰＫＧの製造が容易になる。
ダイパッドＤＰＣは、半導体チップＣＰＣを搭載する側の主面ＤＰＣａと、それとは反対側の裏面ＤＰＣｂとを有している。また、ダイパッドＤＰＨは、半導体チップＣＰＨを搭載する側の主面ＤＰＨａと、それとは反対側の裏面ＤＰＨｂとを有している。また、ダイパッドＤＰＬは、半導体チップＣＰＬを搭載する側の主面ＤＰＬａと、それとは反対側の裏面ＤＰＬｂとを有している。
各ダイパッドＤＰＣ，ＤＰＨ，ＤＰＬは、少なくとも一部が封止部ＭＲによって封止されているが、本実施の形態では、ダイパッドＤＰＣの裏面ＤＰＣｂとダイパッドＤＰＨの裏面ＤＰＨｂとダイパッドＤＰＬの裏面ＤＰＬｂとが、封止部ＭＲの主面ＭＲａから露出されている。これにより、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬの動作時に発生した熱を、主に半導体チップＣＰＣ，ＣＰＨ，ＣＰＬの裏面からダイパッドＤＰＣ，ＤＰＨ，ＤＰＬを通じて半導体装置ＰＫＧの外部に放熱することができる。
また、ダイパッドＤＰＣ，ＤＰＨ，ＤＰＬ、リードＬＤおよびリード連結部ＬＢ２，ＬＢ４において、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬが搭載される領域、ワイヤＢＷが接続される領域、および金属板ＭＰ１，ＭＰ２が接続される領域には、銀（Ａｇ）などからなるメッキ層（図示せず）を形成することもできる。これにより、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬ、金属板ＭＰ１，ＭＰ２およびワイヤＢＷを、ダイパッドＤＰＣ，ＤＰＨ，ＤＰＬ、リードＬＤおよびリード連結部ＬＢ２，ＬＢ４に、より的確に接続することができる。
ダイパッドＤＰＨの主面ＤＰＨａ上には、半導体チップＣＰＨが、その裏面をダイパッドＤＰＨに向けた状態で搭載されている。半導体チップＣＰＨは、導電性の接合材（接着層）ＢＤ１を介してダイパッドＤＰＨの主面ＤＰＨａ上に搭載されている。半導体チップＣＰＨの裏面（裏面全面）には裏面電極（電極、ドレイン電極、ドレイン用裏面電極）ＢＥＨが形成されており、この裏面電極ＢＥＨは、導電性の接合材ＢＤ１を介してダイパッドＤＰＨに接合されて電気的に接続されている。
また、ダイパッドＤＰＬの主面ＤＰＬａ上には、半導体チップＣＰＬが、その裏面をダイパッドＤＰＬに向けた状態で搭載されている。半導体チップＣＰＬは、導電性の接合材（接着層）ＢＤ２を介してダイパッドＤＰＬの主面ＤＰＬａ上に搭載されている。半導体チップＣＰＬの裏面（裏面全面）には裏面電極（電極、ドレイン電極、ドレイン用裏面電極）ＢＥＬが形成されており、この裏面電極ＢＥＬは、導電性の接合材ＢＤ２を介してダイパッドＤＰＬに接合されて電気的に接続されている。
また、ダイパッドＤＰＣの主面ＤＰＣａ上には、半導体チップＣＰＣが、その裏面をダイパッドＤＰＣに向けた状態で搭載されている。半導体チップＣＰＣは、接合材（接着層）ＢＤ３を介してダイパッドＤＰＣの主面ＤＰＣａ上に搭載されているが、この接合材ＢＤ３は、導電性であっても、絶縁性であってもよい。
半導体チップＣＰＣ，ＣＰＨ，ＣＰＬのそれぞれの平面形状は、例えば矩形状であり、より特定的には、Ｘ方向に平行な辺とＹ方向に平行な辺とを有する矩形である。ダイパッドＤＰＨの平面寸法（平面積）は、半導体チップＣＰＨの平面寸法よりも大きく、ダイパッドＤＰＬの平面寸法は、半導体チップＣＰＬの平面寸法よりも大きく、ダイパッドＤＰＣの平面寸法は、半導体チップＣＰＣの平面寸法よりも大きい。このため、平面視において、半導体チップＣＰＨは、ダイパッドＤＰＨの主面ＤＰＨａに内包され、半導体チップＣＰＬは、ダイパッドＤＰＬの主面ＤＰＬａに内包され、半導体チップＣＰＣは、ダイパッドＤＰＣの主面ＤＰＣａに内包されている。半導体チップＣＰＣ，ＣＰＨ，ＣＰＬは、封止部ＭＲ内に封止されており、封止部ＭＲから露出されない。
半導体チップＣＰＨの裏面電極ＢＥＨは、上記パワーＭＯＳＦＥＴ１のドレイン電極と、上記センスＭＯＳＦＥＴ３のドレイン電極とを兼ねている。このため、半導体チップＣＰＨの裏面電極ＢＥＨは、半導体チップＣＰＨ内に形成された上記パワーＭＯＳＦＥＴ１のドレイン（Ｄ１）と、上記センスＭＯＳＦＥＴ３のドレイン（Ｄ３）とに、電気的に接続されている。また、半導体チップＣＰＬの裏面電極ＢＥＬは、上記パワーＭＯＳＦＥＴ２のドレイン電極と、上記センスＭＯＳＦＥＴ４のドレイン電極とを兼ねている。このため、半導体チップＣＰＬの裏面電極ＢＥＬは、半導体チップＣＰＬ内に形成された上記パワーＭＯＳＦＥＴ２のドレイン（Ｄ２）と、上記センスＭＯＳＦＥＴ４のドレイン（Ｄ４）とに、電気的に接続されている。
接合材ＢＤ１，ＢＤ２は、好ましくは銀ペースト（銀ペースト型接合材）などのペースト型導電性接合材からなる。半導体装置ＰＫＧにおいては、接合材ＢＤ１，ＢＤ２のそれぞれを構成するペースト型導電性接合材は、既に硬化した状態となっている。
半導体チップＣＰＨの表面（裏面電極ＢＥＨが形成された側とは反対側の主面）には、ゲート用のボンディングパッドＰＤＨＧと、ソース用のボンディングパッドＰＤＨＳ１，ＰＤＨＳ２と、温度検知用ダイオードのアノード用のボンディングパッドＰＤＨＡおよびカソード用のボンディングパッドＰＤＨＣとが配置されている。また、半導体チップＣＰＬの表面（裏面電極ＢＥＬが形成された側とは反対側の主面）には、ゲート用のボンディングパッドＰＤＬＧと、ソース用のボンディングパッドＰＤＬＳ１，ＰＤＬＳ２と、温度検知用ダイオードのアノード用のボンディングパッドＰＤＬＡおよびカソード用のボンディングパッドＰＤＬＣとが配置されている。また、半導体チップＣＰＣの表面（裏面側とは反対側の主面）には、複数のボンディングパッドＰＤＣが配置されている。なお、以下では、「ボンディングパッド」、「ボンディングパッド電極」、「パッド電極」あるいは「電極」を、単に「パッド」と称することとする。
半導体チップＣＰＣのパッドＰＤＣは、半導体チップＣＰＣの内部配線を通じて、半導体チップＣＰＣ内に形成された上記制御回路ＣＬＣに電気的に接続されている。
半導体チップＣＰＨのゲート用のパッドＰＤＨＧは、半導体チップＣＰＨ内に形成された上記パワーＭＯＳＦＥＴ１のゲート電極および上記センスＭＯＳＦＥＴ３のゲート電極に電気的に接続されている。また、半導体チップＣＰＨのソース用のパッドＰＤＨＳ１は、半導体チップＣＰＨ内に形成された上記パワーＭＯＳＦＥＴ１のソース（Ｓ１）に電気的に接続され、一方、半導体チップＣＰＨのソース用のパッドＰＤＨＳ２は、半導体チップＣＰＨ内に形成された上記センスＭＯＳＦＥＴ３のソース（Ｓ３）に電気的に接続されている。半導体チップＣＰＨにおいて、ソース用のパッドＰＤＨＳ１の平面寸法（面積）は、他のパッドＰＤＨＧ，ＰＤＨＳ２，ＰＤＨＡ，ＰＤＨＣのそれぞれの平面寸法よりも大きい。
また、半導体チップＣＰＬのゲート用のパッドＰＤＬＧは、半導体チップＣＰＬ内に形成された上記パワーＭＯＳＦＥＴ２のゲート電極および上記センスＭＯＳＦＥＴ４のゲート電極に電気的に接続されている。また、半導体チップＣＰＬのソース用のパッドＰＤＬＳ１は、半導体チップＣＰＬ内に形成された上記パワーＭＯＳＦＥＴ２のソース（Ｓ２）に電気的に接続され、一方、半導体チップＣＰＬのソース用のパッドＰＤＬＳ２は、半導体チップＣＰＬ内に形成された上記センスＭＯＳＦＥＴ４のソース（Ｓ４）に電気的に接続されている。半導体チップＣＰＬにおいて、ソース用のパッドＰＤＬＳ１の平面寸法（面積）は、他のパッドＰＤＬＧ，ＰＤＬＳ２，ＰＤＬＡ，ＰＤＬＣのそれぞれの平面寸法よりも大きい。
なお、半導体チップＣＰＨを構成する半導体基板には、パワーＭＯＳＦＥＴ１を構成する複数の単位トランジスタセルが形成されており、パワーＭＯＳＦＥＴ１は、これら複数の単位トランジスタセルが並列に接続されることで形成されている。また、半導体チップＣＰＬを構成する半導体基板には、パワーＭＯＳＦＥＴ２を構成する複数の単位トランジスタセルが形成されており、パワーＭＯＳＦＥＴ２は、これら複数の単位トランジスタセルが並列に接続されることで形成されている。各単位トランジスタセルは、例えばトレンチゲート型ＭＩＳＦＥＴからなる。半導体チップＣＰＨ，ＣＰＬのそれぞれにおいて、パワーＭＯＳＦＥＴ（１，２）のソース・ドレイン間の電流は、その半導体チップを構成する半導体基板の厚さ方向に流れる。
半導体チップＣＰＨには、上記パワーＭＯＳＦＥＴ１および上記センスＭＯＳＦＥＴ３だけでなく、温度検知用のダイオードも形成されており、パッドＰＤＨＡは、その温度検知用ダイオードのアノードに電気的に接続され、パッドＰＤＨＣは、その温度検知用ダイオードのカソードに電気的に接続されている。また、半導体チップＣＰＬには、上記パワーＭＯＳＦＥＴ２および上記センスＭＯＳＦＥＴ４だけでなく、温度検知用のダイオードも形成されており、パッドＰＤＬＡは、その温度検知用ダイオードのアノードに電気的に接続され、パッドＰＤＬＣは、その温度検知用ダイオードのカソードに電気的に接続されている。なお、温度検知用のダイオードは、上記図１の回路図では、図示を省略してある。
半導体チップＣＰＨの表面において、ソース用のパッドＰＤＨＳ１以外のパッド（ここではパッドＰＤＨＧ，ＰＤＨＳ２，ＰＤＨＡ，ＰＤＨＣ）は、半導体チップＣＰＣに対向する側の辺に沿って配置されている。そして、半導体チップＣＰＨのソース用のパッドＰＤＨＳ１以外のパッドＰＤＨＧ，ＰＤＨＳ２，ＰＤＨＡ，ＰＤＨＣは、それぞれ、ワイヤＢＷを介して半導体チップＣＰＣのパッドＰＤＣと電気的に接続されている。すなわち、パッドＰＤＨＧ，ＰＤＨＳ２，ＰＤＨＡ，ＰＤＨＣのそれぞれにワイヤＢＷの一端が接続され、そのワイヤＢＷの他端は、半導体チップＣＰＣのパッドＰＤＣに接続されている。
また、半導体チップＣＰＬの表面において、ソース用のパッドＰＤＬＳ１以外のパッド（ここではパッドＰＤＬＧ，ＰＤＬＳ２，ＰＤＬＡ，ＰＤＬＣ）は、半導体チップＣＰＣに対向する側の辺に沿って配置されている。そして、半導体チップＣＰＬのソース用のパッドＰＤＬＳ１以外のパッドＰＤＬＧ，ＰＤＬＳ２，ＰＤＬＡ，ＰＤＬＣは、それぞれ、ワイヤＢＷを介して半導体チップＣＰＣのパッドＰＤＣと電気的に接続されている。すなわち、パッドＰＤＬＧ，ＰＤＬＳ２，ＰＤＬＡ，ＰＤＬＣのそれぞれにワイヤＢＷの一端が接続され、そのワイヤＢＷの他端は、半導体チップＣＰＣのパッドＰＤＣに接続されている。
ワイヤ（ボンディングワイヤ）ＢＷは、導電性の接続部材であり、より特定的には導電性のワイヤである。ワイヤＢＷは、金属からなるため、金属線（金属細線）とみなすこともできる。ワイヤＢＷとしては、金（Ａｕ）ワイヤ、銅（Ｃｕ）ワイヤ、あるいはアルミニウム（Ａｌ）ワイヤなどを好適に用いることができる。ワイヤＢＷは、封止部ＭＲ内に封止されており、封止部ＭＲから露出されない。各リードＬＤにおいて、ワイヤＢＷの接続箇所は、封止部ＭＲ内に位置するインナリード部である。
半導体チップＣＰＨのソース用のパッドＰＤＨＳ１は、金属板ＭＰ１を通じて、リード連結部（リード配線部、金属部）ＬＢ２と電気的に接続されている。すなわち、金属板ＭＰ１は、半導体チップＣＰＨのソース用のパッドＰＤＨＳ１に導電性の接合材 (接着層)ＢＤ４を介して接合され、また、リード連結部ＬＢ２に導電性の接合材（接着層）ＢＤ５を介して接合されている。リード連結部ＬＢ２は、接合材ＢＤ５を介して金属板ＭＰ１を接合する金属部とみなすこともできる。
半導体チップＣＰＬのソース用のパッドＰＤＬＳ１は、金属板ＭＰ２を通じて、リード連結部（リード配線部、金属部）ＬＢ４と電気的に接続されている。すなわち、金属板ＭＰ２は、半導体チップＣＰＬのソース用のパッドＰＤＬＳ１に導電性の接合材（接着層）ＢＤ６を介して接合され、また、リード連結部ＬＢ４に導電性の接合材（接着層）ＢＤ７を介して接合されている。リード連結部ＬＢ４は、接合材ＢＤ７を介して金属板ＭＰ２を接合する金属部とみなすこともできる。
半導体チップＣＰＨのソース用のパッドＰＤＨＳ１とリードＬＤ２とを電気的に接続するのに、ワイヤではなく金属板ＭＰ１を用いたことで、パワーＭＯＳＦＥＴ１のオン抵抗を低減できる。また、半導体チップＣＰＬのソース用のパッドＰＤＬＳ１とリードＬＤ４とを電気的に接続するのに、ワイヤではなく金属板ＭＰ２を用いたことで、パワーＭＯＳＦＥＴ２のオン抵抗を低減できる。これにより、パッケージ抵抗を低減でき、導通損失を低減できる。
接合材ＢＤ４，ＢＤ５，ＢＤ６，ＢＤ７は、好ましくは、銀ペースト（銀ペースト型接合材）などのペースト型導電性接合材からなる。半導体装置ＰＫＧにおいては、接合材ＢＤ４，ＢＤ５，ＢＤ６，ＢＤ７のそれぞれを構成するペースト型導電性接合材は、既に硬化した状態となっている。
金属板ＭＰ１，ＭＰ２は、導電体からなる導体板であるが、好ましくは、ダイパッドＤＰＨ，ＤＰＬ，ＤＰＣ、リードＬＤおよびリード連結部ＬＢ１，ＬＢ２，ＬＢ３，ＬＢ４と同じ材料（同じ金属材料）により形成されている。このため、金属板ＭＰ１，ＭＰ２は、好ましくは、銅（Ｃｕ）または銅（Ｃｕ）合金からなる。各金属板ＭＰ１，ＭＰ２のＸ方向およびＹ方向の寸法（幅）は、それぞれワイヤＢＷの直径よりも大きい。
半導体チップＣＰＨ，ＣＰＬで生じた熱は、半導体チップＣＰＨ，ＣＰＬの裏面からダイパッドＤＰＨ，ＤＰＬを通じて放散される他に、半導体チップＣＰＨ，ＣＰＬの表面から金属板ＭＰ１，ＭＰ２を通じて放散されるようになっており、それによって、半導体チップＣＰＨ，ＣＰＬで発生した熱の放散性を向上させることができる。
半導体チップＣＰＣの複数のパッドＰＤＣのうち、半導体チップＣＰＨのパッドにも半導体チップＣＰＬのパッドにも接続されていないパッドＰＤＣは、それぞれワイヤＢＷを通じて、半導体装置ＰＫＧが有する複数のリードＬＤのうちのリードＬＤ５ａ，ＬＤ５ｂと電気的に接続されている。すなわち、半導体チップＣＰＨのパッドにも半導体チップＣＰＬのパッドにも接続されていない半導体チップＣＰＣのパッドＰＤＣのそれぞれに、ワイヤＢＷの一端が接続され、そのワイヤＢＷの他端は、リードＬＤ５ａのインナリード部またはリードＬＤ５ｂのインナリード部に接続されている。各リードＬＤ５ａ，ＬＤ５ｂは、半導体装置ＰＫＧ内の半導体チップＣＰＣと半導体装置ＰＫＧの外部の上記制御回路ＣＴとの間の信号伝送経路として機能することができる。
複数のリードＬＤ５ａ，ＬＤ５ｂのうち、複数のリードＬＤ５ａは、封止部ＭＲの側面ＭＲｃ１側に配置され、複数のリードＬＤ５ｂは、封止部ＭＲの側面ＭＲｃ３側に配置されている。各リードＬＤ５ａ，ＬＤ５ｂは、ダイパッドＤＰＣ，ＤＰＨ，ＤＰＬ、リードＬＤ１，ＬＤ２，ＬＤ３，ＬＤ４およびリード連結部ＬＢ１，ＬＢ２，ＬＢ３，ＬＢ４のいずれにも、導体を介しては繋がっておらず、孤立したリードである。
リード連結部ＬＢ２は、ダイパッドＤＰＨとＹ方向に隣り合い、かつ、側面ＭＲｃ３に沿うように封止部ＭＲ内をＸ方向に延在しているが、ダイパッドＤＰＨとは離間している。また、リード連結部ＬＢ４は、ダイパッドＤＰＬとＹ方向に隣り合い、かつ、側面ＭＲｃ１に沿うように封止部ＭＲ内をＸ方向に延在しているが、ダイパッドＤＰＬとは離間している。リード連結部ＬＢ２，ＬＢ４は、封止部ＭＲ内に封止されており、封止部ＭＲから露出されていない。
リード連結部ＬＢ２には、半導体装置ＰＫＧが有する複数のリードＬＤのうちの複数のリードＬＤ２が一体的に接続（連結）されている。すなわち、リード連結部ＬＢ２とリードＬＤ２とは一体的に形成されている。複数のリードＬＤ２同士は、Ｘ方向に隣り合っているが、複数のリードＬＤ２のインナリード部同士が、封止部ＭＲ内をＸ方向に延在するリード連結部ＬＢ２によって連結された状態になっている。複数のリードＬＤ２およびリード連結部ＬＢ２は、金属板ＭＰ１などを通じて、半導体チップＣＰＨのパッドＰＤＨＳ１に電気的に接続され、従って、半導体チップＣＰＨ内に形成されたパワーＭＯＳＦＥＴ１のソース（Ｓ１）に電気的に接続されており、上記端子ＴＥ２に対応している。
また、リード連結部ＬＢ４には、半導体装置ＰＫＧが有する複数のリードＬＤのうちの複数のリードＬＤ４が一体的に接続（連結）されている。すなわち、リード連結部ＬＢ４とリードＬＤ４とは一体的に形成されている。複数のリードＬＤ４同士は、Ｘ方向に隣り合っているが、複数のリードＬＤ４のインナリード部同士が、封止部ＭＲ内をＸ方向に延在するリード連結部ＬＢ４によって連結された状態になっている。複数のリードＬＤ４およびリード連結部ＬＢ４は、金属板ＭＰ２などを通じて、半導体チップＣＰＬのパッドＰＤＬＳ１に電気的に接続され、従って、半導体チップＣＰＬ内に形成されたパワーＭＯＳＦＥＴ２のソース（Ｓ２）に電気的に接続されており、上記端子ＴＥ４に対応している。
複数のリードＬＤ２をリード連結部ＬＢ２にまとめて接続したことにより、複数のリードＬＤ２が分割されている場合よりも体積を増加させることができるので、配線抵抗を低減でき、パワーＭＯＳＦＥＴ１の導通損失を低減できる。複数のリードＬＤ４およびリード連結部ＬＢ４についても同様である。
半導体装置ＰＫＧが有する複数のリードＬＤのうち、複数のリードＬＤ１は、ダイパッドＤＰＨと一体的に形成されている。このため、複数のリードＬＤ１は、ダイパッドＤＰＨおよび導電性の接合材ＢＤ１を介して、半導体チップＣＰＨの裏面電極ＢＥＨに電気的に接続されており、上記端子ＴＥ１に対応している。
また、半導体装置ＰＫＧが有する複数のリードＬＤのうち、複数のリードＬＤ３は、ダイパッドＤＰＬと一体的に形成されている。このため、複数のリードＬＤ３は、ダイパッドＤＰＬおよび導電性の接合材ＢＤ２を介して、半導体チップＣＰＬの裏面電極ＢＥＬに電気的に接続されており、上記端子ＴＥ３に対応している。
半導体装置ＰＫＧだけを単独で見ると、半導体装置ＰＫＧの複数のリードＬＤ２と複数のリードＬＤ４とは、電気的に接続されてはいない。しかしながら、半導体装置ＰＫＧで上記インバータ回路ＩＮＶを形成する場合には、半導体装置ＰＫＧを配線基板などに実装すると、その配線基板の配線などを通じて、半導体装置ＰＫＧの複数のリードＬＤ２と複数のリードＬＤ４とが電気的に接続される。
複数のリードＬＤ１は、ダイパッドＤＰＨとＹ方向に隣り合うように、封止部ＭＲの側面ＭＲｃ１側に配置され、複数のリードＬＤ３は、ダイパッドＤＰＬとＹ方向に隣り合うように、封止部ＭＲの側面ＭＲｃ３側に配置されている。
複数のリードＬＤ１同士は、Ｘ方向に隣り合っているが、複数のリードＬＤ１のインナリード部同士が、封止部ＭＲ内をＸ方向に延在するリード連結部ＬＢ１によって連結された状態になっている。リード連結部ＬＢ１は、Ｙ方向に延在する連結部ＬＢ１ａを介して、ダイパッドＤＰＨと一体的に接続されている。
また、複数のリードＬＤ３同士は、Ｘ方向に隣り合っているが、複数のリードＬＤ３のインナリード部同士が、封止部ＭＲ内をＸ方向に延在するリード連結部ＬＢ３によって連結された状態になっている。リード連結部ＬＢ３は、Ｙ方向に延在する連結部ＬＢ３ａを介して、ダイパッドＤＰＬと一体的に接続されている。
また、ダイパッドＤＰＣには、複数のリードＬＤ８が一体的に連結されている。これらのリードＬＤ８は、半導体装置ＰＫＧを製造する際に、ダイパッドＤＰＣをリードフレームのフレーム枠に支持するために用いられたものである。また、ダイパッドＤＰＨには、リードＬＤ６が一体的に連結されている。このリードＬＤ６は、半導体装置ＰＫＧを製造する際に、ダイパッドＤＰＨをリードフレームのフレーム枠に支持するために用いられたものである。また、ダイパッドＤＰＬには、リードＬＤ７が一体的に連結されている。このリードＬＤ７は、半導体装置ＰＫＧを製造する際に、ダイパッドＤＰＬをリードフレームのフレーム枠に支持するために用いられたものである。
また、ダイパッドＤＰＨに一体的に連結された吊りリードＴＬが、封止部ＭＲの側面ＭＲｃ２側に配置され、ダイパッドＤＰＬに一体的に連結された吊りリードＴＬが、封止部ＭＲの側面ＭＲｃ４側に配置されている。この吊りリードＴＬは、半導体装置ＰＫＧを製造する際に、ダイパッドＤＰＨ，ＤＰＬをリードフレームのフレーム枠に支持するために用いられたものである。吊りリードＴＬは、封止部ＭＲの側面からは突出していない。
半導体装置ＰＫＧにおいては、パワーＭＯＳＦＥＴ１がオン状態のときは、パワーＭＯＳＦＥＴ１のドレイン用のリードＬＤ１から、半導体チップＣＰＨ（パワーＭＯＳＦＥＴ１）を通じて、パワーＭＯＳＦＥＴ１のソース用のリードＬＤ２に、電流が流れるようになっている。また、半導体装置ＰＫＧにおいては、パワーＭＯＳＦＥＴ２がオン状態のときは、パワーＭＯＳＦＥＴ２のドレイン用のリードＬＤ３から、半導体チップＣＰＬ（パワーＭＯＳＦＥＴ２）を通じて、パワーＭＯＳＦＥＴ２のソース用のリードＬＤ４に、電流が流れるようになっている。
＜半導体装置の製造工程について＞
次に、上記図２～図１０に示される半導体装置ＰＫＧの製造工程（組立工程）について説明する。図１１～図２６は、本実施の形態の半導体装置ＰＫＧの製造工程中の平面図または断面図である。図１１～図２６のうち、図１１、図１２、図１６および図２０は平面図であり、図１３～図１５、図１７～図１９および図２１～図２４は断面図である。なお、図１３、図１７、図２１、図２３および図２５は、上記図７に相当する断面位置での断面図に対応し、図１４および図１８は、上記図８に相当する断面位置での断面図に対応し、図１５、図１９、図２２、図２４および図２６は、上記図９に相当する断面位置での断面図に対応している。
半導体装置ＰＫＧを製造するには、まず、リードフレームＬＦを準備し、また、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬを準備する。リードフレームＬＦと半導体チップＣＰＣ，ＣＰＨ，ＣＰＬとは、どちらを先に準備してもよく、また、同時に準備してもよい。
図１１に示されるように、リードフレームＬＦは、フレーム枠（図示せず）と、ダイパッドＤＰＣ，ＤＰＨ，ＤＰＬと、複数のリードＬＤと、リード連結部ＬＢ１，ＬＢ２，ＬＢ３，ＬＢ４と、吊りリードＴＬと、を一体的に有している。各リードＬＤは、一方の端部がフレーム枠に連結されている。ダイパッドＤＰＣは、リードＬＤ８によってフレーム枠に連結され、ダイパッドＤＰＨは、リードＬＤ１，ＬＤ６および吊りリードＴＬによってフレーム枠に連結され、ダイパッドＤＰＬは、リードＬＤ３，ＬＤ７および吊りリードＴＬによってフレーム枠に連結されている。リードフレームＬＦは、好ましくは、銅（Ｃｕ）を主成分とする金属材料からなり、具体的には、銅（Ｃｕ）または銅（Ｃｕ）合金からなる。図１１には、リードフレームＬＦのうち、そこから１つの半導体装置ＰＫＧが製造される領域が示されている。
なお、モールド工程を行って封止部ＭＲを形成するまでは、リードフレームＬＦのダイパッドＤＰＣ，ＤＰＨ，ＤＰＬの主面ＤＰＣａ，ＤＰＨａ，ＤＰＬａが上方を向いた状態で、以下の製造工程が行われる。
次に、図１２～図１５に示されるように、半導体チップＣＰＨ，ＣＰＬ，ＣＰＣのダイボンディング工程を行う。すなわち、リードフレームＬＦのダイパッドＤＰＨの主面ＤＰＨａ上に半導体チップＣＰＨを接合材ＢＤ１ａを介して搭載（配置）し、ダイパッドＤＰＬの主面ＤＰＬａ上に半導体チップＣＰＬを接合材ＢＤ２ａを介して搭載（配置）し、リードフレームＬＦのダイパッドＤＰＣの主面ＤＰＣａ上に半導体チップＣＰＣを接合材ＢＤ３ａを介して搭載（配置）する。例えば、ダイパッドＤＰＨの主面ＤＰＨａ上に接合材ＢＤ１ａを塗布（供給）し、ダイパッドＤＰＬの主面ＤＰＬａ上に接合材ＢＤ２ａを塗布（供給）し、ダイパッドＤＰＣの主面ＤＰＣａ上に接合材ＢＤ３ａを塗布（供給）してから、ダイパッドＤＰＨ，ＤＰＬ，ＤＰＣの主面ＤＰＨａ，ＤＰＬａ，ＤＰＣａ上に半導体チップＣＰＨ，ＣＰＬ，ＣＰＣを搭載すればよい。この際、半導体チップＣＰＨ，ＣＰＬ，ＣＰＣの裏面側がダイパッドＤＰＨ，ＤＰＬ，ＤＰＣの主面ＤＰＨａ，ＤＰＬａ，ＤＰＣａ側を向くように、半導体チップＣＰＨ，ＣＰＬ，ＣＰＣを搭載する。接合材ＢＤ１ａ，ＢＤ２ａ，ＢＤ３ａは、ペースト状の接合材（接着材）であり、好ましくは銀ペーストであるが、まだ硬化していない。
次に、金属板ＭＰ１，ＭＰ２の配置工程を行う。具体的には、まず、リード連結部ＬＢ２上に接合材ＢＤ５ａを塗布（供給）し、リード連結部ＬＢ４上に接合材ＢＤ７ａを塗布（供給）し、半導体チップＣＰＨのソース用のパッドＰＤＨＳ１上に接合材ＢＤ４ａを塗布（供給）し、半導体チップＣＰＬのソース用のパッドＰＤＬＳ１上に接合材ＢＤ６ａを塗布（供給）する。それから、図１６～図１９に示されるように、半導体チップＣＰＨおよびリード連結部ＬＢ２上に金属板ＭＰ１を配置（搭載）し、半導体チップＣＰＬおよびリード連結部ＬＢ４上に金属板ＭＰ２を配置する。この際、金属板ＭＰ１の一部が半導体チップＣＰＨのソース用のパッドＰＤＨＳ１上に接合材ＢＤ４ａを介して配置され、かつ、金属板ＭＰ１の他の一部がリード連結部ＬＢ２上に接合材ＢＤ５ａを介して配置されるように、金属板ＭＰ１を配置する。また、金属板ＭＰ２の一部が半導体チップＣＰＬのソース用のパッドＰＤＬＳ１上に接合材ＢＤ６ａを介して配置され、かつ、金属板ＭＰ２の他の一部がリード連結部ＬＢ４上に接合材ＢＤ７ａを介して配置されるように、金属板ＭＰ２を配置する。接合材ＢＤ４ａ，ＢＤ５ａ，ＢＤ６ａ，ＢＤ７ａは、ペースト状の接合材（接着材）であり、好ましくは銀ペーストであるが、まだ硬化していない。
次に、接合材ＢＤ１ａ，ＢＤ２ａ，ＢＤ３ａ，ＢＤ４ａ，ＢＤ５ａ，ＢＤ６ａ，ＢＤ７ａを硬化する処理（熱処理）を行う。これにより、硬化した接合材ＢＤ１ａからなる接合材（接着層）ＢＤ１と、硬化した接合材ＢＤ２ａからなる接合材（接着層）ＢＤ２と、硬化した接合材ＢＤ３ａからなる接合材（接着層）ＢＤ３と、が形成される。また、硬化した接合材ＢＤ４ａからなる接合材（接着層）ＢＤ４と、硬化した接合材ＢＤ５ａからなる接合材（接着層）ＢＤ５と、硬化した接合材ＢＤ６ａからなる接合材（接着層）ＢＤ６と、硬化した接合材ＢＤ７ａからなる接合材（接着層ＢＤ）７と、も形成される。半導体チップＣＰＨは、接合材ＢＤ１によってダイパッドＤＰＨに接合されて固定され、半導体チップＣＰＬは、接合材ＢＤ２によってダイパッドＤＰＬに接合されて固定され、半導体チップＣＰＣは、接合材ＢＤ３によってダイパッドＤＰＣに接合されて固定される。金属板ＭＰ１は、接合材ＢＤ４によって半導体チップＣＰＨのソース用のパッドＰＤＨＳ１に接合されて固定され、かつ、接合材ＢＤ５によってリード連結部ＬＢ２に接合されて固定される。金属板ＭＰ２は、接合材ＢＤ６によって半導体チップＣＰＬのソース用のパッドＰＤＬＳ１に接合されて固定され、かつ、接合材ＢＤ７によってリード連結部ＬＢ４に接合されて固定される。
次に、図２０に示されるように、ワイヤボンディング工程を行う。具体的には、半導体チップＣＰＨの複数のパッド（ＰＤＨＧ，ＰＤＨＳ２，ＰＤＨＡ，ＰＤＨＣ）と半導体チップＣＰＣの複数のパッド（ＰＤＣ）との間、半導体チップＣＰＬの複数のパッド（ＰＤＬＧ，ＰＤＬＳ２，ＰＤＬＡ，ＰＤＬＣ）と半導体チップＣＰＣの複数のパッド（ＰＤＣ）との間、および、半導体チップＣＰＣの複数のパッド（ＰＤＣ）とリードフレームＬＦの複数のリード（ＬＤ５ａ，ＬＤ５ｂ）との間を、それぞれワイヤＢＷを介して電気的に接続する。
異なる材料からなる複数種類のワイヤを、ワイヤＢＷとして用いることもできる。例えば、半導体チップＣＰＣの複数のパッド（ＰＤＣ）とリードフレームＬＦの複数のリード（ＬＤ５ａ，ＬＤ５ｂ）との間を、それぞれ、銅（Ｃｕ）からなるワイヤＢＷを介して電気的に接続する。そして、半導体チップＣＰＨの複数のパッド（ＰＤＨＧ，ＰＤＨＳ２，ＰＤＨＡ，ＰＤＨＣ）と半導体チップＣＰＣの複数のパッド（ＰＤＣ）との間、および、半導体チップＣＰＬの複数のパッド（ＰＤＬＧ，ＰＤＬＳ２，ＰＤＬＡ，ＰＤＬＣ）と半導体チップＣＰＣの複数のパッド（ＰＤＣ）との間を、それぞれ、金（Ａｕ）からなるワイヤＢＷを介して電気的に接続する。
次に、モールド工程（封止部ＭＲ形成工程）を行う。具体的には、まず、図２１および図２２に示されるように、金型（下金型）ＫＧ１と金型（上金型）ＫＧ２とで、リードフレームＬＦを挟む。この際、金型ＫＧ１，ＫＧ２間のキャビティＣＡＶ内に、ダイパッドＤＰＨ，ＤＰＬ，ＤＰＣと半導体チップＣＰＨ，ＣＰＬ，ＣＰＣと金属板ＭＰ１，ＭＰ２とワイヤＢＷと各リードＬＤのインナリード部とリード連結部ＬＢ１，ＬＢ２，ＬＢ３，ＬＢ４とが配置されるように、リードフレームＬＦが金型ＫＧ１と金型ＫＧ２とで挟まれる。ダイパッドＤＰＨ，ＤＰＬ，ＤＰＣの各裏面ＤＰＣｂ，ＤＰＨｂ，ＤＰＬｂは、金型ＫＧ１の上面に接している。各リードＬＤのアウタリード部は、キャビティＣＡＶの外に位置して、金型ＫＧ１と金型ＫＧ２とで挟まれている。それから、図２３および図２４に示されるように、金型ＫＧ１，ＫＧ２間のキャビティＣＡＶ内に、封止部ＭＲ形成用の樹脂材料ＭＲ１を注入（導入）する。注入される樹脂材料ＭＲ１は、例えば熱硬化性樹脂材料などからなり、フィラーなどを含むこともできる。その後、キャビティＣＡＶ内に注入された樹脂材料ＭＲ１を硬化する処理（熱処理）を行う。これにより、硬化した樹脂材料ＭＲ１からなる封止部ＭＲが形成される。その後、金型ＫＧ２と金型ＫＧ２とが離間し、図２５および図２６に示されるように、リードフレームＬＦが封止部ＭＲと一緒に取り出される。
このモールド工程によって、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬ、ダイパッドＤＰＣ，ＤＰＨ，ＤＰＬ、複数のワイヤＢＷ、金属板ＭＰ１，ＭＰ２、リード連結部ＬＢ１，ＬＢ２，ＬＢ３，ＬＢ４および複数のリードＬＤのインナリード部を封止する封止部ＭＲが形成される。図２５および図２６からも分かるように、モールド工程においては、封止部ＭＲの主面ＭＲａからダイパッドＤＰＣ，ＤＰＨ，ＤＰＬの各裏面ＤＰＣｂ，ＤＰＨｂ，ＤＰＬｂが露出するように、封止部ＭＲを形成する。
なお、このモールド工程までの各工程は、ダイパッドＤＰＣ，ＤＰＨ，ＤＰＬの主面ＤＰＣａ，ＤＰＨａ，ＤＰＬａが上方を向いた状態で、行われる。このため、モールド工程を行って封止部ＭＲを形成した段階では、封止部ＭＲの裏面ＭＲｂが上方を向いている。しかしながら、製造された半導体装置ＰＫＧを配線基板などに実装する際には、封止部ＭＲの裏面ＭＲｂが配線基板と対向するように、半導体装置ＰＫＧが配線基板に実装される。
次に、封止部ＭＲから露出しているリードＬＤのアウタリード部に必要に応じてめっき層（図示せず）を形成する。その後、封止部ＭＲとともにリードフレームＬＦの上下（表裏）を反転させてから、封止部ＭＲの外部において、リードＬＤを所定の位置で切断して、リードフレームＬＦのフレーム枠から分離する。
次に、封止部ＭＲから突出するリードＬＤのアウタリード部を折り曲げ加工（リード加工、リード成形）する。
このようにして、上記図２～図１０に示されるような半導体装置ＰＫＧが製造される。
＜半導体装置ＰＫＧの実装例について＞
図２７～図３０は、半導体装置ＰＫＧを配線基板ＰＢ１に実装した状態を示す断面図である。なお、図２７は、上記図７に相当する断面位置での断面図に対応し、図２８は、上記図８に相当する断面位置での断面図に対応し、図２９は、上記図９に相当する断面位置での断面図に対応し、図３０は、上記図１０に相当する断面位置での断面図に対応している。
図２７～図３０にも示されるように、半導体装置ＰＫＧは、封止部ＭＲの裏面ＭＲｂが配線基板ＰＢ１の主面（上面）ＰＢ１ａに対向する向きで、配線基板ＰＢ１の主面ＰＢ１ａ上に搭載されている。そして、各半導体装置ＰＫＧの複数のリードＬＤが、配線基板ＰＢ１の主面ＰＢ１ａに形成された複数の端子（電極）ＴＭに、それぞれ半田などの導電性の接合材ＳＤを介して接合されて固定されている。すなわち、各半導体装置ＰＫＧの複数のリードＬＤは、配線基板ＰＢ１の主面ＰＢ１ａに形成された複数の端子ＴＭに、それぞれ、導電性の接合材ＳＤを介して電気的に接続されている。接合材ＳＤは、好ましくは半田からなる。
また、図２７～図３０の場合は、配線基板ＰＢ１上に搭載された半導体装置ＰＫＧの封止部ＭＲの主面ＭＲａ上に、絶縁性の接着材ＢＤ１１を介して、ヒートシンク（筐体）ＨＳが配置（搭載）されている。絶縁性の接着材ＢＤ１１としては、例えば、絶縁性を有する熱伝導性グリースなどを用いることができる。ヒートシンクＨＳとしては、例えば、フィン型のヒートシンクなどを用いることができる。
半導体装置ＰＫＧにおいて、封止部ＭＲの主面ＭＲａからダイパッドＤＰＣ，ＤＰＨ，ＤＰＬの裏面ＤＰＣｂ，ＤＰＨｂ，ＤＰＬｂが露出されているが、このダイパッドＤＰＣ，ＤＰＨ，ＤＰＬの裏面ＤＰＣｂ，ＤＰＨｂ，ＤＰＬｂは、絶縁性の接着材ＢＤ１１を介してヒートシンクＨＳに接合されている。これにより、半導体装置ＰＫＧ内の半導体チップＣＰＣ，ＣＰＨ，ＣＰＬで発生した熱を、ダイパッドＤＰＣ，ＤＰＨ，ＤＰＬおよび接着材ＢＤ１１（熱伝導性グリース）を通じてヒートシンクＨＳに放熱することができる。
また、半導体装置ＰＫＧにヒートシンクＨＳを取り付けるのに、絶縁性の接着材ＢＤ１１を用いることで、半導体装置ＰＫＧのダイパッドＤＰＣ，ＤＰＨ，ＤＰＬ同士が接着材ＢＤ１１およびヒートシンクＨＳを介して電気的に接続してしまうのを防ぎながら、熱容量が大きい（体積が大きい）ヒートシンクＨＳを半導体装置ＰＫＧに取り付けることができる。
＜主要な特徴と効果について＞
本実施の形態の主要な特徴は、半導体装置ＰＫＧにおいて、接合材（接着層）ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４，ＢＤ５，ＢＤ６，ＢＤ７の弾性率の使い分けである。具体的には、接合材ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４，ＢＤ６のそれぞれの弾性率は、接合材ＢＤ５，ＢＤ７のそれぞれの弾性率よりも低い。すなわち、接合材ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４，ＢＤ６は、低弾性率であり、接合材ＢＤ５，ＢＤ７は、高弾性率である。言い換えると、接合材ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４，ＢＤ６として低弾性接合材を用い、接合材ＢＤ５，ＢＤ７として高弾性接合材を用いている。
なお、接合材ＢＤ１，ＢＤ２，ＢＤ４，ＢＤ５，ＢＤ６，ＢＤ７は、導電性を有しており、一方、接合材ＢＤ３は、導電性の場合と絶縁性の場合とがあり得る。しかしながら、接合材ＢＤ３（ＢＤ３ａ）を、接合材ＢＤ１，ＢＤ２（ＢＤ１ａ，ＢＤ２ａ）と同じ接合材により構成すれば、より好ましく、これにより、半導体装置ＰＫＧの製造工程（より特定的にはダイボンディング工程）を簡略化でき、半導体装置ＰＫＧの製造コストを低減できる。接合材ＢＤ３（ＢＤ３ａ）を、接合材ＢＤ１，ＢＤ２（ＢＤ１ａ，ＢＤ２ａ）と同じ接合材により構成した場合は、接合材ＢＤ３も導電性を有する。
図３１は、低弾性接合材と高弾性接合材の特性を比較してまとめた表であり、低弾性接合材と高弾性接合材とがいずれも銀ペーストからなる場合が示されている。
低弾性接合材は、高弾性接合材に比べて、弾性率が低い。そして、図３１の表からも分かるように、低弾性接合材は、高弾性接合材に比べて、銀（Ａｇ）の含有率が低い。これは、接合材中の銀（Ａｇ）の割合を低くすると、接合材中の樹脂成分の割合が高くなり、それに伴って、弾性率が低くなることに起因している。
また、図３１の表からも分かるように、低弾性接合材は、高弾性接合材に比べて、熱伝導率が低く、また、体積抵抗率（電気抵抗率）が高い。これは、銀（Ａｇ）の含有率が低くなると、熱伝導率が低くなり、また、体積抵抗率（電気抵抗率）が高くなることに起因しており、銀（Ａｇ）の含有率が高い高弾性接合材に比べて、銀（Ａｇ）の含有率が低い低弾性接合材は、熱伝導率が低くなり、また、体積抵抗率が高くなる。
このような低弾性接合材と高弾性接合材の各特性を考慮して、本実施の形態では、接合材ＢＤ５，ＢＤ７に高弾性接合材を適用し、接合材ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４，ＢＤ６に低弾性接合材を適用している。これにより、半導体装置ＰＫＧの総合的な信頼性を向上させることができるが、以下にその理由について、具体的に説明する。
まず、接合材ＢＤ１，ＢＤ２，ＢＤ３について着目する。接合材ＢＤ１，ＢＤ２，ＢＤ３のそれぞれは、半導体チップ（ＣＰＨ，ＣＰＬ，ＣＰＣ）をダイパッド（ＤＰＨ，ＤＰＬ，ＤＰＣ）に接合するための接合材である。上述したように、半導体チップＣＰＨ，ＣＰＬは、いずれもスイッチング用の電界効果トランジスタ（パワートランジスタ）が形成された半導体チップであるため、動作時の発熱量が大きい。このため、半導体チップＣＰＨ，ＣＰＬは、熱源となり得る。そして、ダイパッド（ＤＰＨ，ＤＰＬ，ＤＰＣ）と半導体チップ（ＣＰＨ，ＣＰＬ，ＣＰＣ）とは互いに異なる材料により構成されているため、ダイパッド（ＤＰＨ，ＤＰＬ，ＤＰＣ）の熱膨張係数と半導体チップ（ＣＰＨ，ＣＰＬ，ＣＰＣ）の熱膨張係数とは、互いに相違している。このため、半導体チップＣＰＨ，ＣＰＬの動作時の発熱に伴い、半導体チップＣＰＨ，ＣＰＬと接合材ＢＤ１，ＢＤ２とダイパッドＤＰＨ，ＤＰＬの温度が上昇すると、ダイパッドＤＰＨ，ＤＰＬと半導体チップＣＰＨ，ＣＰＬとの熱膨張係数の差に起因して、ダイパッドＤＰＨ，ＤＰＬと半導体チップＣＰＨ，ＣＰＬとの間に介在する接合材ＢＤ１，ＢＤ２に、強い応力が発生する。この応力は、接合材ＢＤ１，ＢＤ２にクラックを生じさせることにつながる虞がある。ダイパッドＤＰＨ，ＤＰＬと半導体チップＣＰＨ，ＣＰＬとの間に介在している接合材ＢＤ１，ＢＤ２にクラックが発生することは、半導体装置ＰＫＧの信頼性を低下させる虞があるため、防ぐことが望まれる。
そこで、本実施の形態では、接合材ＢＤ１，ＢＤ２の弾性率を低くすることが好ましく、従って、接合材ＢＤ１，ＢＤ２として、低弾性接合材を適用することが好ましい。接合材ＢＤ１，ＢＤ２の弾性率を低くすれば、半導体チップＣＰＨ，ＣＰＬの発熱に伴って半導体チップＣＰＨ，ＣＰＬと接合材ＢＤ１，ＢＤ２とダイパッドＤＰＨ，ＤＰＬの温度が上昇し、ダイパッドＤＰＨ，ＤＰＬと半導体チップＣＰＨ，ＣＰＬとの熱膨張係数の差に起因した応力が接合材ＢＤ１，ＢＤ２に発生したとしても、接合材ＢＤ１，ＢＤ２にはクラックは生じにくくなる。すなわち、接合材ＢＤ１，ＢＤ２の弾性率が低い場合と高い場合とを比較すると、半導体チップＣＰＨ，ＣＰＬの発熱に伴って接合材ＢＤ１，ＢＤ２に応力が発生したときに、接合材ＢＤ１，ＢＤ２にクラックが生じにくいのは、接合材ＢＤ１，ＢＤ２の弾性率が低い場合である。接合材ＢＤ１，ＢＤ２の弾性率を低くしたことで、半導体チップＣＰＨ，ＣＰＬの発熱時にダイパッドＤＰＨ，ＤＰＬと半導体チップＣＰＨ，ＣＰＬとの熱膨張係数の差に起因して接合材ＢＤ１，ＢＤ２に発生する応力（歪）を緩和することができ、接合材ＢＤ１，ＢＤ２におけるクラックの発生を抑制することができる。接合材ＢＤ１，ＢＤ２におけるクラックの発生を抑制することができることで、半導体装置ＰＫＧの信頼性を向上させることができる。例えば、接合材ＢＤ１，ＢＤ２にクラックが発生すると、半導体チップＣＰＨの裏面電極ＢＥＨとダイパッドＤＰＨとの接続抵抗や、半導体チップＣＰＬの裏面電極ＢＥＬとダイパッドＤＰＬとの接続抵抗が増加してしまい、パワーＭＯＳＦＥＴ１，２のオン抵抗（導通時の抵抗）の増加を招いてしまう。また、接合材ＢＤ１，ＢＤ２にクラックが発生すると、センスＭＯＳＦＥＴ３，４に流れる電流とパワーＭＯＳＦＥＴ１，２に流れる電流との比（センス比）が変動してしまい、センスＭＯＳＦＥＴ３，４によるパワーＭＯＳＦＥＴ１，２の電流の検知精度が低下してしまう。本実施の形態では、接合材ＢＤ１，ＢＤ２の弾性率を低くしたことにより、接合材ＢＤ１，ＢＤ２におけるクラックの発生を抑制できることで、そのような不具合を回避することができる。
また、半導体チップＣＰＣは、半導体チップＣＰＨ，ＣＰＬに比べて動作時の発熱量が少ない。このため、接合材ＢＤ３については、弾性率を低くしなかったとしても、接合材ＢＤ３にクラックが発生するリスクは少ない。このため、接合材ＢＤ３については、低弾性接合材を適用しても、あるいは高弾性接合材を適用してもよい。また、接合材ＢＤ３は、導電性であっても、絶縁性であってもよい。しかしながら、半導体装置ＰＫＧを製造する上では、接合材ＢＤ３（ＢＤ３ａ）は、接合材ＢＤ１，ＢＤ２（ＢＤ１ａ，ＢＤ２ａ）と同じ接合材により構成すれば、より好ましく、従って、接合材ＢＤ１，ＢＤ２と同様に、接合材ＢＤ３にも低弾性接合材を適用することが好ましい。接合材ＢＤ３（ＢＤ３ａ）を、接合材ＢＤ１，ＢＤ２（ＢＤ１ａ，ＢＤ２ａ）と同じ接合材により構成することにより、半導体装置ＰＫＧの製造工程（より特定的にはダイボンディング工程）を簡略化でき、半導体装置ＰＫＧの製造コストを低減できる。
次に、接合材ＢＤ４，ＢＤ６について着目する。接合材ＢＤ４，ＢＤ６は、金属板ＭＰ１，ＭＰ２を半導体チップＣＰＨ，ＣＰＬのパッドＰＤＨＳ１，ＰＤＬＳ１に接合するための接合材である。上述したように、半導体チップＣＰＨ，ＣＰＬは、発熱量が大きく、熱源となり得る。そして、金属板ＭＰ１，ＭＰ２と半導体チップＣＰＨ，ＣＰＬとは互いに異なる材料により構成されているため、金属板ＭＰ１，ＭＰ２の熱膨張係数と半導体チップＣＰＨ，ＣＰＬの熱膨張係数とは、互いに相違している。このため、半導体チップＣＰＨ，ＣＰＬの動作時の発熱に伴い、半導体チップＣＰＨ，ＣＰＬと接合材ＢＤ４，ＢＤ６と金属板ＭＰ１，ＭＰ２の温度が上昇すると、金属板ＭＰ１，ＭＰ２と半導体チップＣＰＨ，ＣＰＬとの熱膨張係数の差に起因して、金属板ＭＰ１，ＭＰ２と半導体チップＣＰＨ，ＣＰＬとの間に介在する接合材ＢＤ４，ＢＤ６に、強い応力が発生する。この応力は、接合材ＢＤ４，ＢＤ６にクラックを生じさせることにつながる虞がある。金属板ＭＰ１，ＭＰ２と半導体チップＣＰＨ，ＣＰＬのパッドＰＤＨＳ１，ＰＤＬＳ１との間に介在している接合材ＢＤ４，ＢＤ６にクラックが発生することは、半導体装置ＰＫＧの信頼性を低下させる虞があるため、防ぐことが望まれる。
そこで、本実施の形態では、接合材ＢＤ４，ＢＤ６の弾性率を低くすることが好ましく、従って、接合材ＢＤ４，ＢＤ６として、低弾性接合材を適用することが好ましい。接合材ＢＤ４，ＢＤ６の弾性率を低くすれば、半導体チップＣＰＨ，ＣＰＬの発熱に伴って半導体チップＣＰＨ，ＣＰＬと接合材ＢＤ４，ＢＤ６と金属板ＭＰ１，ＭＰ２の温度が上昇し、金属板ＭＰ１，ＭＰ２と半導体チップＣＰＨ，ＣＰＬとの熱膨張係数の差に起因した応力が接合材ＢＤ４，ＢＤ６に発生したとしても、接合材ＢＤ４，ＢＤ６にクラックは生じにくくなる。すなわち、接合材ＢＤ４，ＢＤ６の弾性率が低い場合と高い場合とを比較すると、半導体チップＣＰＨ，ＣＰＬの発熱に伴って接合材ＢＤ４，ＢＤ６に応力が発生したときに、接合材ＢＤ４，ＢＤ６にクラックが生じにくいのは、接合材ＢＤ４，ＢＤ６の弾性率が低い場合である。接合材ＢＤ４，ＢＤ６の弾性率を低くしたことで、半導体チップＣＰＨ，ＣＰＬの発熱時に金属板ＭＰ１，ＭＰ２と半導体チップＣＰＨ，ＣＰＬとの熱膨張係数の差に起因して接合材ＢＤ４，ＢＤ６に発生する応力（歪）を緩和することができ、接合材ＢＤ４，ＢＤ６におけるクラックの発生を抑制することができる。接合材ＢＤ４，ＢＤ６におけるクラックの発生を抑制することができることで、半導体装置ＰＫＧの信頼性を向上させることができる。例えば、接合材ＢＤ４，ＢＤ６にクラックが発生すると、半導体チップＣＰＨのパッドＰＤＨＳ１と金属板ＭＰ１との接続抵抗や、半導体チップＣＰＬのパッドＰＤＬＳ１と金属板ＭＰ２との接続抵抗が増加してしまい、パワーＭＯＳＦＥＴ１，２のオン抵抗（導通時の抵抗）の増加を招いてしまう。本実施の形態では、接合材ＢＤ４，ＢＤ６の弾性率を低くしたことにより、接合材ＢＤ４，ＢＤ６におけるクラックの発生を抑制できることで、そのような不具合を回避することができる。
次に、接合材ＢＤ５，ＢＤ７について着目する。接合材ＢＤ５，ＢＤ７は、金属板ＭＰ１，ＭＰ２をリード連結部ＬＢ２，ＬＢ４に接合するための接合材である。上述したように、半導体チップＣＰＨ，ＣＰＬは、発熱量が大きく、熱源となり得る。金属板ＭＰ１，ＭＰ２は、接合材ＢＤ４，ＢＤ６を介して半導体チップＣＰＨ，ＣＰＬのパッドＰＤＨＳ１，ＰＤＬＳ１に接合されているため、半導体チップＣＰＨ，ＣＰＬで発生した熱は、接合材ＢＤ４，ＢＤ６を介して金属板ＭＰ１，ＭＰ２に伝導し、更に接合材ＢＤ５，ＢＤ７を介してリード連結部ＬＢ２，ＬＢ４に伝導する。しかしながら、金属板ＭＰ１，ＭＰ２とリード連結部ＬＢ２，ＬＢ４は、同じ材料（同じ金属材料）により形成されている。好ましくは、金属板ＭＰ１，ＭＰ２とリード連結部ＬＢ２，ＬＢ４とは、いずれも銅または銅合金により形成されている。このため、金属板ＭＰ１，ＭＰ２の熱膨張係数とリード連結部ＬＢ２，ＬＢ４の熱膨張係数とは、互いにほぼ同じである。このため、半導体チップＣＰＨ，ＣＰＬで発生した熱が、金属板ＭＰ１，ＭＰ２およびリード連結部ＬＢ２，ＬＢ４に伝導し、金属板ＭＰ１，ＭＰ２と接合材ＢＤ５，ＢＤ７とリード連結部ＬＢ２，ＬＢ４の温度が上昇したとしても、金属板ＭＰ１，ＭＰ２とリード連結部ＬＢ２，ＬＢ４との間に介在する接合材ＢＤ５，ＢＤ７に生じる応力は、それほど大きなものとはならずに済む。従って、半導体チップＣＰＨ，ＣＰＬで発生した熱が、金属板ＭＰ１，ＭＰ２およびリード連結部ＬＢ２，ＬＢ４に伝導したとしても、金属板ＭＰ１，ＭＰ２とリード連結部ＬＢ２，ＬＢ４との間に介在する接合材ＢＤ５，ＢＤ７にクラックが発生するリスクは、かなり小さなものとなる。つまり、本実施の形態とは異なり、全ての接合材ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４，ＢＤ５，ＢＤ６，ＢＤ７に同じ弾性率の接合材を用いた場合に、半導体チップＣＰＨ，ＣＰＬの発熱に起因して接合材ＢＤ５，ＢＤ７にクラックが発生するリスクは、半導体チップＣＰＨ，ＣＰＬの発熱に起因して接合材ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４，ＢＤ６にクラックが発生するリスクに比べて、かなり小さい。
上述したように、半導体チップＣＰＨ，ＣＰＬの発熱に起因して接合材ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４，ＢＤ６にクラックが発生するリスクを低下させるために、接合材ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４，ＢＤ６の弾性率は低くすることが望ましい。一方、半導体チップＣＰＨ，ＣＰＬの発熱に起因して接合材ＢＤ５，ＢＤ７にクラックが発生するリスクは、元々低いため、接合材ＢＤ５，ＢＤ７については、半導体チップＣＰＨ，ＣＰＬの発熱に起因したクラック抑制を目的として弾性率を低くする必要は無い。そして、接合材ＢＤ５，ＢＤ７は、以下の理由により、弾性率を高くすることが望ましい。
すなわち、金属板ＭＰ１とリード連結部ＬＢ２との接合面積（接合材ＢＤ５の平面積）は、半導体チップＣＰＨとダイパッドＤＰＨとの接合面積（接合材ＢＤ１の平面積）より小さく、また、半導体チップＣＰＬとダイパッドＤＰＬとの接合面積（接合材ＢＤ２の平面積）より小さい。また、金属板ＭＰ１とリード連結部ＬＢ２との接合面積（接合材ＢＤ５の平面積）は、金属板ＭＰ１と半導体チップＣＰＨのパッドＰＤＨＳ１との接合面積（接合材ＢＤ４の平面積）より小さく、また、金属板ＭＰ２と半導体チップＣＰＬのパッドＰＤＬＳ１との接合面積（接合材ＢＤ６の平面積）より小さい。また、金属板ＭＰ２とリード連結部ＬＢ４との接合面積（接合材ＢＤ７の平面積）は、半導体チップＣＰＨとダイパッドＤＰＨとの接合面積（接合材ＢＤ１の平面積）より小さく、また、半導体チップＣＰＬとダイパッドＤＰＬとの接合面積（接合材ＢＤ２の平面積）より小さい。また、金属板ＭＰ２とリード連結部ＬＢ４との接合面積（接合材ＢＤ７の平面積）は、金属板ＭＰ１と半導体チップＣＰＨのパッドＰＤＨＳ１との接合面積（接合材ＢＤ４の平面積）より小さく、また、金属板ＭＰ２と半導体チップＣＰＬのパッドＰＤＬＳ１との接合面積（接合材ＢＤ６の平面積）より小さい。すなわち、接合材ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４，ＢＤ６のそれぞれの平面寸法（平面積）は比較的大きいが、それに比べて、接合材ＢＤ５，ＢＤ７の平面寸法（平面積）は比較的小さい。このため、平面寸法（平面積）が小さな接合材ＢＤ５，ＢＤ７の電気抵抗率（体積抵抗率）が低いと、接合材ＢＤ５を介した金属板ＭＰ１とリード連結部ＬＢ２との接続抵抗や、接合材ＢＤ７を介した金属板ＭＰ２とリード連結部ＬＢ４との接続抵抗が高くなってしまうが、これは望ましくない。
そこで、接合材ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４，ＢＤ６に比べて平面寸法（平面積）が小さな接合材ＢＤ５，ＢＤ７については、電気抵抗率（体積抵抗率）を低くすることが好ましく、それゆえ、高弾性接合材を用いることが好ましい。上述したように、高弾性接合材は、銀含有率が高いことから、電気抵抗率（体積抵抗率）が低く、この高弾性接合材を接合材ＢＤ５，ＢＤ７として用いることで、接合材ＢＤ５，ＢＤ７の電気抵抗率（体積抵抗率）を低くすることができる。これにより、接合材ＢＤ５を介した金属板ＭＰ１とリード連結部ＬＢ２との接続抵抗や、接合材ＢＤ７を介した金属板ＭＰ２とリード連結部ＬＢ４との接続抵抗を、抑制することができる。このため、半導体装置ＰＫＧの性能を向上させることができる。
一方、接合材ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４，ＢＤ６については、低弾性接合材を用いることで電気抵抗率（体積抵抗率）が高くなったとしても、接合材ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４，ＢＤ６の平面寸法（平面積）は比較的大きいことから、接合材ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４，ＢＤ６のそれぞれの抵抗（導通抵抗）は、抑制することができる。このため、半導体チップＣＰＨの裏面電極ＢＥＨとダイパッドＤＰＨとの接続抵抗、半導体チップＣＰＬの裏面電極ＢＥＬとダイパッドＤＰＬとの接続抵抗、金属板ＭＰ１と半導体チップＣＰＨのパッドＰＤＨＳ１との接続抵抗、金属板ＭＰ２と半導体チップＣＰＬのパッドＰＤＬＳ１との接続抵抗は、抑制することができる。
このため、接合材ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４，ＢＤ６については、半導体チップＣＰＨ，ＣＰＬの発熱に起因して接合材ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４，ＢＤ６にクラックが発生するリスクを低下させるために、低弾性接合材を用いることが好ましい。一方、接合材ＢＤ５，ＢＤ７については、接合材ＢＤ５を介した金属板ＭＰ１とリード連結部ＬＢ２との接続抵抗と、接合材ＢＤ７を介した金属板ＭＰ２とリード連結部ＬＢ４との接続抵抗とを抑制するために、高弾性接合材を用いることが好ましい。
接合材ＢＤ５，ＢＤ７として、高弾性接合材を適用することが望ましい他の理由について、更に説明する。
モールド工程（封止部ＭＲ形成工程）においては、金型ＫＧ１と金型ＫＧ２とで、リードフレームＬＦを挟むが、この際、各リードＬＤのアウタリード部が、金型ＫＧ１と金型ＫＧ２とで挟まれることになる。リード連結部ＬＢ２は、リードＬＤ２と一体的に形成されており、リード連結部ＬＢ４は、リードＬＤ４と一体的に形成されており、これらのリードＬＤ２，ＬＤ４のアウタリード部も、金型ＫＧ１と金型ＫＧ２とで挟まれる（図２１および図２２参照）。リードＬＤ２とリード連結部ＬＢ２とが一体的に形成されていることから、リードＬＤ２のアウタリード部が金型ＫＧ１と金型ＫＧ２とで挟まれた際には、リードＬＤ２の位置が若干ずれるなどして、リード連結部ＬＢ２と金属板ＭＰ１とを接合する接合材ＢＤ５に応力が生じる。同様の理由により、リード連結部ＬＢ４と金属板ＭＰ２とを接合する接合材ＢＤ７にも応力が生じる。また、金型ＫＧ１と金型ＫＧ２とでリードフレームＬＦを挟む際には、金型ＫＧ１と金型ＫＧ２は所定の温度、例えば１６０～１９０℃、より好ましくは、１７０～１８０℃程度に加熱されている。この金型ＫＧ１，ＫＧ２の加熱温度は、半導体装置ＰＫＧの動作時に半導体チップＣＰＨ，ＣＰＬの発熱に起因して半導体チップＣＰＨ，ＣＰＬの温度が上昇したときの到達温度（半導体チップＣＰＨ，ＣＰＬの到達温度）よりも高い。このため、金型ＫＧ１と金型ＫＧ２とでリードフレームＬＦが挟まれると、接合材ＢＤ５，ＢＤ７に応力が生じるとともに、接合材ＢＤ５，ＢＤ７が加熱されることになる。
高弾性接合材と低弾性接合材のいずれも、高温になると軟化して強度が弱くなる傾向にあるが、低弾性接合材よりも高弾性接合材の方が、高温になったときの強度の低下の程度が少なく、従って、低弾性接合材よりも高弾性接合材の方が、高温での強度が高い。これは、低弾性接合材よりも高弾性接合材の方が、銀（Ａｇ）の含有率が高く、かつ、樹脂成分の割合が低く、樹脂成分の割合が高い低弾性接合材よりも、樹脂成分の割合が低い高弾性接合材の方が、高温になったときの強度の低下の程度が少ないからである。このため、接合材ＢＤ５，ＢＤ７としては、高弾性接合材を用いることが好ましく、それによって、接合材ＢＤ５，ＢＤ７の高温での強度を高めることができる。これにより、モールド工程においてリードフレームＬＦを金型ＫＧ１と金型ＫＧ２とで挟んだ際に、リード連結部ＬＢ２と金属板ＭＰ１とを接合する接合材ＢＤ５やリード連結部ＬＢ４と金属板ＭＰ２とを接合する接合材ＢＤ７に応力が発生したとしても、その応力によって不具合（例えば接合材ＢＤ５，ＢＤ７の破断）が発生するのを抑制または防止することができる。このため、半導体装置ＰＫＧの製造歩留まりを向上させることができ、半導体装置ＰＫＧの製造コストを低減することができる。また、半導体装置ＰＫＧの信頼性を向上させることができる。
一方、モールド工程においてリードフレームＬＦを金型ＫＧ１と金型ＫＧ２とで挟んだ際に、接合材ＢＤ５，ＢＤ７に発生する応力に比べると、接合材ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４，ＢＤ６に発生する応力は、比較的小さい。これは、金型ＫＧ１上に配置されたリードフレームＬＦにおいて、ダイパッドＤＰＨ，ＤＰＬ，ＤＰＣの各裏面ＤＰＣｂ，ＤＰＨｂ，ＤＰＬｂは、金型ＫＧ１の上面に接しているため、ダイパッドＤＰＨ，ＤＰＬ，ＤＰＣやそれに搭載された半導体チップＣＰＨ，ＣＰＬ，ＣＰＣの位置は安定しているためである。このため、モールド工程においてリードフレームＬＦの各リードＬＤのアウタリード部を金型ＫＧ１と金型ＫＧ２とで挟んだことに伴って発生する応力は、接合材ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４，ＢＤ６では、比較的小さくなる。このため、接合材ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４，ＢＤ６については、モールド工程においてリードフレームＬＦの各リードＬＤのアウタリード部を金型ＫＧ１と金型ＫＧ２とで挟んだことに伴って発生する応力を考慮して、高弾性接合材を適用する必要はない。
また、モールド工程においてリードフレームＬＦを挟んだことに伴い、ダイパッドＤＰＨ，ＤＰＬ，ＤＰＣと半導体チップＣＰＨ，ＣＰＬ，ＣＰＣと金属板ＭＰ１，ＭＰ２と接合材ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４，ＢＤ６の温度が上昇する。これに伴い、ダイパッドＤＰＨ，ＤＰＬ，ＤＰＣと半導体チップＣＰＨ，ＣＰＬ，ＣＰＣとの熱膨張係数の差に起因した応力が接合材ＢＤ１，ＢＤ２，ＢＤ３に発生する懸念があり、また、半導体チップＣＰＨ，ＣＰＬと金属板ＭＰ１，ＭＰ２との熱膨張係数の差に起因した応力が接合材ＢＤ４，ＢＤ６に発生する懸念がある。しかしながら、接合材ＢＤ１，ＢＤ２，ＢＤ３に低弾性接合材を用いているため、モールド工程において、ダイパッドＤＰＨ，ＤＰＬ，ＤＰＣと半導体チップＣＰＨ，ＣＰＬ，ＣＰＣとの熱膨張係数の差に起因した応力が接合材ＢＤ１，ＢＤ２，ＢＤ３に発生するのを抑制できる。また、接合材ＢＤ４，ＢＤ６に低弾性接合材を用いているため、モールド工程において、半導体チップＣＰＨ，ＣＰＬと金属板ＭＰ１，ＭＰ２との熱膨張係数の差に起因した応力が接合材ＢＤ４，ＢＤ６に発生するのを抑制することができる。これにより、モールド工程において、接合材ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４，ＢＤ６に不具合（例えば破断）が発生するのを抑制または防止することができる。
一方、リード連結部ＬＢ２は、金型ＫＧ１，ＫＧ２から離間しており、宙に浮いた状態となっているため、位置が安定していない。このため、モールド工程においてリードフレームＬＦの各リードＬＤのアウタリード部を金型ＫＧ１と金型ＫＧ２とで挟んだことに伴って発生する応力は、接合材ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４，ＢＤ６に比べて接合材ＢＤ５，ＢＤ７では、比較的大きくなる。このため、接合材ＢＤ５，ＢＤ７に対しては、高温での強度を高めることが望ましく、それを達成するために、高弾性接合材を用いることが好ましい。また、金属板ＭＰ１，ＭＰ２とリード連結部ＬＢ２，ＬＢ４は、同じ材料により形成されているため、モールド工程において、金属板ＭＰ１，ＭＰ２とリード連結部ＬＢ２，ＬＢ４との熱膨張係数の差に起因する応力は、接合材ＢＤ５，ＢＤ７ではほとんど発生しないで済む。
以上のような理由により、半導体装置ＰＫＧにおいて、接合材ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４，ＢＤ５，ＢＤ６，ＢＤ７の弾性率を使い分けている。上述したように、接合材ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４，ＢＤ６は、低弾性接合材を適用することが好ましく、すなわち、接合材ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４，ＢＤ６のそれぞれの弾性率は低いことが好ましく、一方、接合材ＢＤ５，ＢＤ７は、高弾性接合材を適用することが好ましく、すなわち、接合材ＢＤ５，ＢＤ７のそれぞれの弾性率は高いことが好ましい。
このため、本実施の形態の主要な特徴として、接合材ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４，ＢＤ６のそれぞれの弾性率を、接合材ＢＤ５，ＢＤ７のそれぞれの弾性率よりも低くしている。言い換えると、接合材ＢＤ５，ＢＤ７のそれぞれの弾性率を、接合材ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４，ＢＤ６のそれぞれの弾性率よりも高くしている。これにより、接合材ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４，ＢＤ６のそれぞれの弾性率を低くし、一方、接合材ＢＤ５，ＢＤ７のそれぞれの弾性率を高くすることができるため、上述したような効果を得ることができ、半導体装置ＰＫＧの総合的な信頼性や性能を向上させることができる。
また、接合材ＢＤ１と接合材ＢＤ２と接合材ＢＤ３と接合材ＢＤ４と接合材ＢＤ６とには、同じ（共通の）接合材を用いることが好ましい。すなわち、上記接合材ＢＤ１ａと上記接合材ＢＤ２ａと上記接合材ＢＤ３ａと上記接合材ＢＤ４ａと上記接合材ＢＤ６ａとには、同じ（共通の）接合材を用いることが好ましい。これにより、半導体装置ＰＫＧの製造工程が行いやすくなり、半導体装置の製造コストを低減できる。なお、接合材ＢＤ１と接合材ＢＤ２と接合材ＢＤ３と接合材ＢＤ４と接合材ＢＤ６とに、同じ接合材を用いた場合には、接合材ＢＤ１の弾性率と、接合材ＢＤ２の弾性率と、接合材ＢＤ３の弾性率と、接合材ＢＤ４の弾性率と、接合材ＢＤ６の弾性率とは、互いにほぼ同じになる。
また、接合材ＢＤ５と接合材ＢＤ７とには、同じ（共通の）接合材を用いることが好ましい。すなわち、上記接合材ＢＤ５ａと上記接合材ＢＤ７ａとには、同じ（共通の）接合材を用いることが好ましい。これにより、半導体装置ＰＫＧの製造工程が行いやすくなり、半導体装置の製造コストを低減できる。なお、接合材ＢＤ５と接合材ＢＤ７とに、同じ接合材を用いた場合には、接合材ＢＤ５の弾性率と、接合材ＢＤ７の弾性率とは、互いにほぼ同じになる。
また、接合材ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４，ＢＤ６のそれぞれの弾性率（２５℃での弾性率）は、１～３ＧＰａ（ギガパスカル）程度であれば、より好ましい。また、接合材ＢＤ５，ＢＤ７のそれぞれの弾性率（２５℃での弾性率）は、１０～２０ＧＰａ程度であれば、より好ましい。これにより、接合材ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４，ＢＤ５，ＢＤ６，ＢＤ７を最適化でき、上述した効果をより的確に得ることができる。
また、上述したように、銀ペーストの場合、銀の含有率と弾性率とは関連しており、銀簿含有率が小さくなるほど、弾性率も低くなる。このため、接合材ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４，ＢＤ６のそれぞれの弾性率を、接合材ＢＤ５，ＢＤ７のそれぞれの弾性率よりも低くすることが、本実施の形態の主要な特徴であるが、これを別の見方で表現すると、次のようになる。すなわち、本実施の形態の主要な特徴の別表現は、接合材ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４，ＢＤ５，ＢＤ６，ＢＤ７として銀ペースト（銀ペースト型接合材）を用いるとともに、接合材ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４，ＢＤ６のそれぞれの銀（Ａｇ）の含有率を、接合材ＢＤ５，ＢＤ７のそれぞれの銀（Ａｇ）の含有率よりも低くすることである。これにより、接合材ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４，ＢＤ６のそれぞれの弾性率を低くし、一方、接合材ＢＤ５，ＢＤ７のそれぞれの弾性率を高くすることができるため、上述したような効果を得ることができ、半導体装置ＰＫＧの総合的な性能や信頼性を向上させることができる。
接合材ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４，ＢＤ６のそれぞれの銀（Ａｇ）の含有率は、８２～８８重量％（ｗｔ％）程度であれば、より好ましい。また、接合材ＢＤ５，ＢＤ７のそれぞれの銀（Ａｇ）の含有率は、９０～９６重量％程度であれば、より好ましい。これにより、接合材ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４，ＢＤ５，ＢＤ６，ＢＤ７を最適化でき、上述した効果をより的確に得ることができる。
半導体装置の製造工程を簡略化するためには、本実施の形態とは異なり、全ての接合材ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４，ＢＤ５，ＢＤ６，ＢＤ７に対して同じ（共通の）接合材を用いた方が有利である。しかしながら、この場合、全ての接合材ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４，ＢＤ５，ＢＤ６，ＢＤ７の弾性率を低くするか、あるいは、全ての接合材ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４，ＢＤ５，ＢＤ６，ＢＤ７の弾性率を高くすることになる。しかしながら、全ての接合材ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４，ＢＤ５，ＢＤ６，ＢＤ７の弾性率を高くしてしまうと、半導体チップＣＰＨ，ＣＰＬの動作時の発熱に起因して接合材ＢＤ１，ＢＤ２，ＢＤ４，ＢＤ６の不具合（クラック）が懸念される。一方、全ての接合材ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４，ＢＤ５，ＢＤ６，ＢＤ７の弾性率を低くしてしまうと、上述した接合材ＢＤ５，ＢＤ７に対する不具合（接続抵抗の増加やモールド工程での破断の発生）が懸念される。本願発明者は、接合材ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４，ＢＤ５，ＢＤ６，ＢＤ７のそれぞれについて、弾性率の違いによりどのような不具合が生じ得るか検討し、その結果、本実施の形態のように、接合材ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４，ＢＤ６のそれぞれの弾性率を、接合材ＢＤ５，ＢＤ７のそれぞれの弾性率よりも低くした構成を採用している。これは、接合材ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４，ＢＤ５，ＢＤ６，ＢＤ７のそれぞれについて、弾性率の違いによりどのような不具合が生じ得るか検討したからこそなし得たものと言える。
また、本実施の形態では、半導体チップＣＰＨ，ＣＰＬ，ＣＰＣを一緒に封止してパッケージ化した場合について説明した。他の形態として、半導体チップＣＰＨと半導体チップＣＰＬと半導体チップＣＰＣとを別々に封止してパッケージ化することもできる。この場合、例えば、半導体チップＣＰＨを含む半導体装置（半導体パッケージ）の断面構造は、上記図７と同じになり、この半導体装置は、半導体チップＣＰＨとダイパッドＤＰＨと金属板ＭＰ１と複数のリードＬＤ（リードＬＤ１，ＬＤ２，ＬＤ６を含む）とリード連結部ＬＢ１，ＬＢ２と接合材ＢＤ１，ＢＤ４，ＢＤ５と、それらを封止する封止部ＭＲとを含む。この場合、半導体チップＣＰＨのパッドＰＤＨＡ，ＰＤＨＣ，ＰＤＨＧ，ＰＤＨＳ２は、ワイヤＢＷを介してリードＬＤと電気的に接続される。この場合も、半導体チップＣＰＨを含む半導体装置において、接合材ＢＤ１，ＢＤ４のそれぞれの弾性率は、接合材ＢＤ５の弾性率よりも低く、別の見方をすると、接合材ＢＤ１，ＢＤ４のそれぞれの銀（Ａｇ）含有率は、接合材ＢＤ５の銀（Ａｇ）含有率よりも低い。しかしながら、この場合、半導体チップＣＰＨを含む半導体装置（半導体パッケージ）は、半導体チップＣＰＬ，ＣＰＣとダイパッドＤＰＬ，ＤＰＣと金属板ＭＰ２とリードＬＤ３，ＬＤ４，ＬＤ５ａ，ＬＤ５ｂ，ＬＤ７，ＬＤ８とリード連結部ＬＢ３，ＬＢ４と接合材ＢＤ２，ＢＤ３，ＢＤ６，ＢＤ７とを、含んでいない。
（実施の形態２）
図３２は、上記実施の形態１と本実施の形態２のそれぞれにおける接合材ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４，ＢＤ５，ＢＤ６，ＢＤ７についてまとめた表である。
上記実施の形態１では、上述のように、接合材ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４，ＢＤ６には低弾性接合材を適用し、接合材ＢＤ５，ＢＤ７には高弾性接合材を適用していた。
本実施の形態２では、接合材ＢＤ１，ＢＤ２，ＢＤ３には低弾性接合材を適用し、接合材ＢＤ４，ＢＤ５，ＢＤ６，ＢＤ７には高弾性接合材を適用する。すなわち、本実施の形態２では、接合材ＢＤ１，ＢＤ２，ＢＤ３のそれぞれの弾性率は、接合材ＢＤ４，ＢＤ５，ＢＤ６，ＢＤ７のそれぞれの弾性率よりも低い。別の見方をすると、本実施の形態２では、接合材ＢＤ１，ＢＤ２，ＢＤ３のそれぞれの銀（Ａｇ）含有率は、接合材ＢＤ４，ＢＤ５，ＢＤ６，ＢＤ７のそれぞれの銀（銀）含有率よりも低い。それ以外については、本実施の形態２も、上記実施の形態１とほぼ同様であるので、ここではその繰り返しの説明は省略する。
半導体チップＣＰＨ，ＣＰＬ，ＣＰＣをダイパッドＤＰＨ，ＤＰＬ，ＤＰＣに接合するための接合材ＢＤ１，ＢＤ２，ＢＤ３については、本実施の形態２も、上記実施の形態１と同様に、低弾性接合材を適用する。接合材ＢＤ１，ＢＤ２，ＢＤ３に低弾性接合材を適用する理由は、本実施の形態２も、上記実施の形態１と同様である。上記実施の形態１と同様に、本実施の形態２においても、接合材ＢＤ１，ＢＤ２の弾性率を低くしたことで、半導体チップＣＰＨ，ＣＰＬの発熱時にダイパッドＤＰＨ，ＤＰＬと半導体チップＣＰＨ，ＣＰＬとの熱膨張係数の差に起因して接合材ＢＤ１，ＢＤ２に発生する応力（歪）を緩和することができ、接合材ＢＤ１，ＢＤ２におけるクラックの発生を抑制することができる。接合材ＢＤ１，ＢＤ２におけるクラックの発生を抑制することができることで、半導体装置ＰＫＧの信頼性を向上させることができる。また、上記実施の形態１と同様に、本実施の形態２においても、接合材ＢＤ１，ＢＤ２だけでなく、接合材ＢＤ３にも低弾性接合材を適用することが好ましい。これにより、接合材ＢＤ３（ＢＤ３ａ）を、接合材ＢＤ１，ＢＤ２（ＢＤ１ａ，ＢＤ２ａ）と同じ接合材により構成することができ、半導体装置ＰＫＧの製造工程（より特定的にはダイボンディング工程）を簡略化でき、半導体装置ＰＫＧの製造コストを低減できる。
また、半導体チップＣＰＨの裏面電極ＢＥＨとダイパッドＤＰＨとの接合面積（接合材ＢＤ１の平面積に対応）は、半導体チップＣＰＨの面積と同程度であり、比較的大きい。また、半導体チップＣＰＬの裏面電極ＢＥＬとダイパッドＤＰＬとの接合面積（接合材ＢＤ２の平面積に対応）は、半導体チップＣＰＬの面積と同程度であり、比較的大きい。半導体チップＣＰＨの裏面電極ＢＥＨとダイパッドＤＰＨとの接合面積が大きいことは、接合材ＢＤ１を介した半導体チップＣＰＨの裏面電極ＢＥＨとダイパッドＤＰＨとの接続抵抗を低くするように作用する。また、半導体チップＣＰＬの裏面電極ＢＥＬとダイパッドＤＰＬとの接合面積が大きいことは、接合材ＢＤ２を介した半導体チップＣＰＬの裏面電極ＢＥＬとダイパッドＤＰＬとの接続抵抗を低くするように作用する。このため、接合材ＢＤ１として低弾性接合材を用いたとしても、接合材ＢＤ１を介した半導体チップＣＰＨの裏面電極ＢＥＨとダイパッドＤＰＨとの接続抵抗は、抑制しやすく、また、接合材ＢＤ２として低弾性接合材を用いたとしても、接合材ＢＤ２を介した半導体チップＣＰＬの裏面電極ＢＥＬとダイパッドＤＰＬとの接続抵抗は、抑制しやすい。
一方、接合材ＢＤ４，ＢＤ６は、金属板ＭＰ１，ＭＰ２を半導体チップＣＰＨ，ＣＰＬのパッドＰＤＨＳ１，ＰＤＬＳ１に接合するための接合材である。金属板ＭＰ１と半導体チップＣＰＨのパッドＰＤＨＳ１との接合面積（接合材ＢＤ４の平面積に対応）は、半導体チップＣＰＨの裏面電極ＢＥＨとダイパッドＤＰＨとの接合面積（接合材ＢＤ１の平面積に対応）に比べて、小さい。また、金属板ＭＰ２と半導体チップＣＰＬのパッドＰＤＬＳ１との接合面積（接合材ＢＤ６の平面積に対応）は、半導体チップＣＰＬの裏面電極ＢＥＬとダイパッドＤＰＬとの接合面積（接合材ＢＤ２の平面積に対応）に比べて、小さい。すなわち、接合材ＢＤ４，ＢＤ６のそれぞれの平面寸法（平面積）は、接合材ＢＤ１，ＢＤ２のそれぞれの平面寸法（平面積）に比べて、小さい。このため、接合材ＢＤ４を介した金属板ＭＰ１と半導体チップＣＰＨのパッドＰＤＨＳ１との接続抵抗は、接合材ＢＤ１を介した半導体チップＣＰＨの裏面電極ＢＥＨとダイパッドＤＰＨとの接続抵抗に比べて、大きくなりやすい。また、接合材ＢＤ６を介した金属板ＭＰ２と半導体チップＣＰＬのパッドＰＤＬＳ１との接続抵抗は、接合材ＢＤ２を介した半導体チップＣＰＬの裏面電極ＢＥＬとダイパッドＤＰＬとの接続抵抗に比べて、大きくなりやすい。
そこで、本実施の形態２では、接合材ＢＤ４を介した金属板ＭＰ１と半導体チップＣＰＨのパッドＰＤＨＳ１との接続抵抗と、接合材ＢＤ６を介した金属板ＭＰ２と半導体チップＣＰＬのパッドＰＤＬＳ１との接続抵抗と、を低減することを重視して、接合材ＢＤ４，ＢＤ６には高弾性接合材を適用する。上述したように、高弾性接合材は、銀含有率が高いことから、電気抵抗率（体積抵抗率）が低く、この高弾性接合材を接合材ＢＤ４，ＢＤ６として用いることで、接合材ＢＤ４，ＢＤ６の電気抵抗率（体積抵抗率）を低くすることができる。これにより、接合材ＢＤ４を介した金属板ＭＰ１と半導体チップＣＰＨのパッドＰＤＨＳ１との接続抵抗と、接合材ＢＤ６を介した金属板ＭＰ２と半導体チップＣＰＬのパッドＰＤＬＳ１との接続抵抗とを、抑制することができる。これにより、半導体チップＣＰＨ（パワーＭＯＳＦＥＴ１）のオン抵抗（導通時の抵抗）と、半導体チップＣＰＬ（パワーＭＯＳＦＥＴ２）のオン抵抗（導通時の抵抗）とを、より低減することができる。
接合材ＢＤ５，ＢＤ７については、本実施の形態２も、上記実施の形態１と同様に、高弾性接合材を適用し、そうする理由についても、本実施の形態２は、上記実施の形態１と同様である。このため、ここでは接合材ＢＤ５，ＢＤ７に関する繰り返しの説明は省略する。
半導体チップＣＰＨ，ＣＰＬの動作時の発熱に伴って接合材ＢＤ１，ＢＤ２，ＢＤ４，ＢＤ６にクラックが発生することをできるだけ防止し、半導体装置ＰＫＧの信頼性をできるだけ高めることを重視する場合は、上記実施の形態１（接合材ＢＤ１，ＢＤ２，ＢＤ４，ＢＤ５は低弾性接合材）が有利である。一方、半導体装置ＰＫＧの信頼性をある程度確保しながら、接合材を介した接続抵抗の低減（具体的には半導体チップＣＰＨ，ＣＰＬのオン抵抗の低減）を重視する場合は、本実施の形態２（接合材ＢＤ１，ＢＤ２は低弾性接合材、接合材ＢＤ４，ＢＤ６は高弾性接合材）が有効である。
また、本実施の形態２の場合は、金属板ＭＰ１，ＭＰ２を接合するための接合材ＢＤ４，ＢＤ５，ＢＤ６，ＢＤ７に高弾性接合材を適用しているため、金属板ＭＰ１，ＭＰ２を接合するための接合材ＢＤ４，ＢＤ５，ＢＤ６，ＢＤ７に同じ（共通の）接合材を用いることができる。これにより、半導体装置ＰＫＧの製造工程が行いやすくなり、半導体装置の製造コストを低減できる。なお、接合材ＢＤ４と接合材ＢＤ５と接合材ＢＤ６と接合材ＢＤ７とに、同じ接合材を用いた場合には、接合材ＢＤ４の弾性率と、接合材ＢＤ５の弾性率と、接合材ＢＤ６の弾性率と、接合材ＢＤ７の弾性率とは、互いにほぼ同じになる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１，２ パワーＭＯＳＦＥＴ
３，４ センスＭＯＳＦＥＴ
ＢＤ１，ＢＤ１ａ，ＢＤ２，ＢＤ２ａ，ＢＤ３，ＢＤ３ａ，ＢＤ４，ＢＤ４ａ，ＢＤ５，ＢＤ５ａ，ＢＤ６，ＢＤ６ａ，ＢＤ７，ＢＤ７ａ，ＳＤ 接合材
ＢＷ ワイヤ
ＣＡＶ キャビティ
ＣＬ コイル
ＣＬＣ，ＣＴ 制御回路
ＣＰＣ，ＣＰＨ，ＣＰＬ 半導体チップ
ＤＰＣ，ＤＰＨ，ＤＰＬ ダイパッド
ＨＳ ヒートシンク
ＫＧ１，ＫＧ２ 金型
ＬＢ１，ＬＢ２，ＬＢ３，ＬＢ４ リード連結部
ＬＢ１ａ，ＬＢ３ａ 連結部
ＬＤ，ＬＤ１，ＬＤ２，ＬＤ３，ＬＤ４，ＬＤ５ａ，ＬＤ５ｂ，ＬＤ６，ＬＤ７，ＬＤ８ リード
ＬＦ リードフレーム
ＭＰ１，ＭＰ２ 金属板
ＭＲ 封止部
ＰＢ１ 配線基板
ＰＤＣ，ＰＤＨＡ，ＰＤＨＣ，ＰＤＨＧ，ＰＤＨＳ１，ＰＤＨＳ２，ＰＤＬＡ，ＰＤＬＣ，ＰＤＬＧ，ＰＤＬＳ１，ＰＤＬＳ２ パッド
ＰＫＧ 半導体装置
ＴＥ１，ＴＥ２，ＴＥ３，ＴＥ４，ＴＥ５，ＴＭ 端子
ＴＥ６ 接続点

Claims (20)

  1. スイッチング用の第１電界効果トランジスタを含む第１半導体チップと、
    前記第１半導体チップが第１接合材を介して搭載された第１チップ搭載部と、
    前記第1半導体チップの第１ソース用パッドに第１金属板を介して電気的に接続された第１リードと、
    前記第１リードと一体的に形成された第１金属部と、
    前記第１半導体チップと、前記第１金属板と、前記第１金属部と、前記第１チップ搭載部の少なくとも一部と、前記第１リードの一部と、を封止する封止体と、
    を備える半導体装置であって、
    前記第１半導体チップの第１ドレイン用裏面電極と前記第１チップ搭載部とが、前記第１接合材を介して接合され、
    前記第１金属板と前記第１半導体チップの前記第１ソース用パッドとが、第２接合材を介して接合され、
    前記第１金属板と前記第１金属部とが、第３接合材を介して接合され、
    前記第１接合材、前記第２接合材および前記第３接合材は、導電性を有し、
    前記第１接合材および前記第２接合材のそれぞれの弾性率は、前記第３接合材の弾性率よりも低い、半導体装置。
  2. 請求項１記載の半導体装置において、
    スイッチング用の第２電界効果トランジスタを含む第２半導体チップと、
    前記第２半導体チップが第４接合材を介して搭載された第２チップ搭載部と、
    前記第２半導体チップの第２ソース用パッドに第２金属板を介して電気的に接続された第２リードと、
    前記第２リードと一体的に形成された第２金属部と、
    を更に備え、
    前記封止体は、前記第２半導体チップと、前記第２金属板と、前記第２金属部と、前記第２チップ搭載部の少なくとも一部と、前記第２リードの一部と、を封止し、
    前記第２半導体チップの第２ドレイン用裏面電極と前記第２チップ搭載部とが、前記第４接合材を介して接合され、
    前記第２金属板と前記第２半導体チップの前記第２ソース用パッドとが、第５接合材を介して接合され、
    前記第２金属板と前記第２金属部とが、第６接合材を介して接合され、
    前記第４接合材、前記第５接合材および前記第６接合材は、導電性を有し、
    前記第１接合材、前記第２接合材、前記第４接合材および前記第５接合材のそれぞれの弾性率は、前記第３接合材および前記第６接合材のそれぞれの弾性率よりも低い、半導体装置。
  3. 請求項２記載の半導体装置において、
    前記第１電界効果トランジスタは、ハイサイドスイッチ用であり、
    前記第２電界効果トランジスタは、ロウサイドスイッチ用である、半導体装置。
  4. 請求項３記載の半導体装置において、
    前記第１半導体チップおよび前記第２半導体チップのそれぞれを制御する回路を含む第３半導体チップと、
    前記第３半導体チップが第７接合材を介して搭載された第３チップ搭載部と、
    を更に備え、
    前記封止体は、前記第３半導体チップと、前記第３チップ搭載部の少なくとも一部と、を封止する、半導体装置。
  5. 請求項４記載の半導体装置において、
    前記第７接合材の弾性率は、前記第３接合材および前記第６接合材のそれぞれの弾性率よりも低い、半導体装置。
  6. 請求項５記載の半導体装置において、
    前記第１接合材、前記第２接合材、前記第４接合材、前記第５接合材および前記第７接合材は、同じ接合材からなり、
    前記第３接合材および前記第６接合材は、同じ接合材からなる、半導体装置。
  7. 請求項６記載の半導体装置において、
    前記第１接合材、前記第２接合材、前記第３接合材、前記第４接合材、前記第５接合材、前記第６接合材および前記第７接合材は、それぞれ銀ペースト型接合材である、半導体装置。
  8. 請求項７記載の半導体装置において、
    前記第１接合材、前記第２接合材、前記第４接合材、前記第５接合材および前記第７接合材のそれぞれの銀含有率は、前記第３接合材および前記第６接合材のそれぞれの銀含有率よりも低い、半導体装置。
  9. 請求項５記載の半導体装置において、
    前記第１接合材、前記第２接合材、前記第４接合材、前記第５接合材および前記第７接合材のそれぞれの弾性率は、１～３ＧＰａであり、
    前記第３接合材および前記第６接合材のそれぞれの弾性率は、１０～２０ＧＰａである、半導体装置。
  10. 請求項４記載の半導体装置において、
    前記第１金属板と前記第２金属板と前記第１金属部と前記第２金属部とは、同じ材料からなる、半導体装置。
  11. 請求項４記載の半導体装置において、
    前記第１金属板と前記第２金属板と前記第１金属部と前記第２金属部とは、銅または銅合金からなる、半導体装置。
  12. 請求項４記載の半導体装置において、
    前記第１チップ搭載部、前記第２チップ搭載部および前記第３チップ搭載部のそれぞれの裏面が、前記封止体から露出している、半導体装置。
  13. 請求項４記載の半導体装置において、
    前記第１リードと前記第２リードとを、それぞれ複数有し、
    前記第１金属部は、前記複数の第１リードを連結し、
    前記第２金属部は、前記複数の第２リードを連結する、半導体装置。
  14. 請求項４記載の半導体装置において、
    前記第１半導体チップ、前記第２半導体チップおよび前記第３半導体チップは、インバータ回路を形成するために用いられる、半導体装置。
  15. 請求項１記載の半導体装置において、
    前記第１金属板と前記第１金属部とは、同じ材料からなる、半導体装置。
  16. スイッチング用の第１電界効果トランジスタを含む第１半導体チップと、
    前記第１半導体チップが第１接合材を介して搭載された第１チップ搭載部と、
    前記第1半導体チップの第１ソース用パッドに第１金属板を介して電気的に接続された第１リードと、
    前記第１リードと一体的に形成された第１金属部と、
    前記第１半導体チップと、前記第１金属板と、前記第１金属部と、前記第１チップ搭載部の少なくとも一部と、前記第１リードの一部と、を封止する封止体と、
    を備える半導体装置であって、
    前記第１半導体チップの第１ドレイン用裏面電極と前記第１チップ搭載部とが、前記第１接合材を介して接合され、
    前記第１金属板と前記第1半導体チップの前記第１ソース用パッドとが、第２接合材を介して接合され、
    前記第１金属板と前記第１金属部とが、第３接合材を介して接合され、
    前記第１接合材、前記第２接合材および前記第３接合材は、導電性を有し、
    前記第１接合材、前記第２接合材および前記第３接合材は、それぞれ銀ペースト型接合材であり、
    前記第１接合材および前記第２接合材のそれぞれの銀含有率は、前記第３接合材の銀含有率よりも低い、半導体装置。
  17. 請求項１６記載の半導体装置において、
    スイッチング用の第２電界効果トランジスタを含む第２半導体チップと、
    前記第２半導体チップが第４接合材を介して搭載された第２チップ搭載部と、
    前記第２半導体チップの第２ソース用パッドに第２金属板を介して電気的に接続された第２リードと、
    前記第２リードと一体的に形成された第２金属部と、
    を更に備え、
    前記封止体は、前記第２半導体チップと、前記第２金属板と、前記第２金属部と、前記第２チップ搭載部の少なくとも一部と、前記第２リードの一部と、を封止し、
    前記第２半導体チップの第２ドレイン用裏面電極と前記第２チップ搭載部とが、前記第４接合材を介して接合され、
    前記第２金属板と前記第２半導体チップの前記第２ソース用パッドとが、第５接合材を介して接合され、
    前記第２金属板と前記第２金属部とが、第６接合材を介して接合され、
    前記第４接合材、前記第５接合材および前記第６接合材は、導電性を有し、
    前記第４接合材、前記第５接合材および前記第６接合材は、それぞれ銀ペースト型接合材であり、
    前記第１接合材、前記第２接合材、前記第４接合材および前記第５接合材のそれぞれの銀含有率は、前記第３接合材および前記第６接合材のそれぞれの銀含有率よりも低い、半導体装置。
  18. 請求項１７記載の半導体装置において、
    前記第１半導体チップおよび前記第２半導体チップのそれぞれを制御する回路を含む第３半導体チップと、
    前記第３半導体チップが第７接合材を介して搭載された第３チップ搭載部と、
    を更に備え、
    前記封止体は、前記第３半導体チップと、前記第３チップ搭載部の少なくとも一部とを封止し、
    前記第１電界効果トランジスタは、ハイサイドスイッチ用であり、
    前記第２電界効果トランジスタは、ロウサイドスイッチ用であり、
    前記第７接合材は、銀ペースト型接合材であり、
    前記第７接合材の銀含有率は、前記第３接合材および前記第６接合材のそれぞれの銀含有率よりも低い、半導体装置。
  19. スイッチング用の第１電界効果トランジスタを含む第１半導体チップと、
    前記第１半導体チップが第１接合材を介して搭載された第１チップ搭載部と、
    前記第1半導体チップの第１ソース用パッドに第１金属板を介して電気的に接続された第１リードと、
    前記第１リードと一体的に形成された第１金属部と、
    前記第１半導体チップと、前記第１金属板と、前記第１金属部と、前記第１チップ搭載部の少なくとも一部と、前記第１リードの一部と、を封止する封止体と、
    を備える半導体装置であって、
    前記第１半導体チップの第１ドレイン用裏面電極と前記第１チップ搭載部とが、前記第１接合材を介して接合され、
    前記第１金属板と前記第１半導体チップの前記第１ソース用パッドとが、第２接合材を介して接合され、
    前記第１金属板と前記第１金属部とが、第３接合材を介して接合され、
    前記第１接合材、前記第２接合材および前記第３接合材は、導電性を有し、
    前記第１接合材の弾性率は、前記第２接合材および前記第３接合材のそれぞれの弾性率よりも低く、
    前記第２接合材を介した前記第１金属板と前記第１半導体チップの前記第１ソース用パッドとの接合面積は、前記第１接合材を介した前記第１チップ搭載部と前記第１半導体チップの前記第１ドレイン用裏面電極との接合面積よりも、小さい、半導体装置。
  20. 請求項１９記載の半導体装置において、
    スイッチング用の第２電界効果トランジスタを含む第２半導体チップと、
    前記第２半導体チップが第４接合材を介して搭載された第２チップ搭載部と、
    前記第２半導体チップの第２ソース用パッドに第２金属板を介して電気的に接続された第２リードと、
    前記第２リードと一体的に形成された第２金属部と、
    を更に備え、
    前記封止体は、前記第２半導体チップと、前記第２金属板と、前記第２金属部と、前記第２チップ搭載部の少なくとも一部と、前記第２リードの一部と、を封止し、
    前記第２半導体チップの第２ドレイン用裏面電極と前記第２チップ搭載部とが、前記第４接合材を介して接合され、
    前記第２金属板と前記第２半導体チップの前記第２ソース用パッドとが、第５接合材を介して接合され、
    前記第２金属板と前記第２金属部とが、第６接合材を介して接合され、
    前記第４接合材、前記第５接合材および前記第６接合材は、導電性を有し、
    前記第１接合材および前記第４接合材のそれぞれの弾性率は、前記第２接合材、前記第３接合材、前記第５接合材および前記第６接合材のそれぞれの弾性率よりも低く、
    前記第５接合材を介した前記第２金属板と前記第２半導体チップの前記第２ソース用パッドとの接合面積は、前記第４接合材を介した前記第２チップ搭載部と前記第２半導体チップの前記第２ドレイン用裏面電極との接合面積よりも、小さい、半導体装置。
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