JP4112816B2 - 半導体装置および半導体装置の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置および半導体装置の製造方法に関し、特に半導体装置が具備する電極として、例えば半導体素子のソース電極とリードフレームとを電気的に接続する電流経路部材、およびこの電流経路部材を用いたソース電極とリードフレームとの接続方法に係る。
【０００２】
【従来の技術】
近年、多種多様な半導体装置が製品として出荷されているが、その中には、図１３に示すように、一般にＳＯＰ−８パッケージのＭＯＳＦＥＴと呼ばれている半導体装置１０１がある。以下、半導体装置として、このＳＯＰ−８パッケージのＭＯＳＦＥＴ１０１（以下、ＭＯＳＦＥＴ１０１と略称する。）を例にとって説明する。
【０００３】
ＭＯＳＦＥＴ１０１は、図１３に示すように、その全体の殆どを例えばエポキシ系樹脂などからなる封止樹脂（モールド樹脂）１０２によって固められて、覆われている。また、このＭＯＳＦＥＴ１０１は、ＳＯＰ−８パッケージという名称の通り、８本のリードフレーム１０３を有している。各リードフレーム１０３の一端部は、モールド樹脂１０２の両側部において４本ずつに分かれて対向するように、モールド樹脂１０２の外側に露出されている。
【０００４】
このＭＯＳＦＥＴ１０１は、その内部構造の主要部分が、図１４（ａ）および（ｂ）に示すように構成されている。図１４（ａ）は、ＭＯＳＦＥＴ１０１を図１３中Ｘ−Ｘ線に沿って切断した断面図である。また、図１４（ｂ）は、ＭＯＳＦＥＴ１０１を図１３中Ｙ−Ｙ線に沿って切断した断面図である。前記８本のリードフレーム１０３のうちの片側半分である４本のリードフレーム１０３は、図１４（ａ）に示すように、モールド樹脂１０２の内側において４本１組に一体化されて形成されている。この４本１組のリードフレーム１０３は、図１４（ａ）および（ｂ）の両図に示すように、モールド樹脂１０２の内側において、半導体素子１０４のソース電極（ソースパット）１０４ｓおよびゲート電極（ゲートパット）１０４ｇが設けられている側とは反対側の端面に電気的に接触するように設けられている。
【０００５】
また、前記８本のリードフレーム１０３のうちの残りの片側半分である４本のリードフレーム１０３は、図１４（ａ）に示すように、モールド樹脂１０２の内側において、ソース電極１０４ｓおよびゲート電極１０４ｇを含めた半導体素子１０４、ならびに前記４本１組のリードフレーム１０３の両方から、それらに直接接触しないように設けられている。さらに、これら残りの４本のリードフレーム１０３は、それらのうちの３本が１組に一体化されて形成されているとともに、残りの１本のリードフレーム１０３は、それら３本１組のリードフレーム１０３から電気的に切り離されて形成されている。
【０００６】
以上説明したような内部構造からなるＭＯＳＦＥＴ１０１は、一般に、その半導体素子１０４のソース電極１０４ｓと前記３本１組のリードフレーム１０３とが、アルミニウム（Ａｌ）あるいは金（Ａｕ）などの導電性を有する金属から形成された複数本のワイヤ１０５によって電気的に接続されている。同様に、半導体素子１０４のゲート電極１０４ｇと前記１本のリードフレーム１０３とは、１本のＢ’ｇワイヤ（ボンディングワイヤ）１０６によって電気的に接続されている。
【０００７】
最近のＭＯＳＦＥＴ１０１は、その動作速度の高速化や、あるいは処理能力の向上が図られる一方で、その作動中の消費電力の省電力化、すなわちその作動電圧の低圧化が図られている。つまり、最近のＭＯＳＦＥＴ１０１は、より低い電圧でより高い性能を発揮できるように設計されつつある。このような一見相反する２つの課題を克服するために、最近のＭＯＳＦＥＴ１０１は、これが有する半導体素子１０４の回路の微細化が図られるとともに、半導体素子１０４を含めた装置全体の内部抵抗値（オン抵抗値、Ｒon値）が低く設定される傾向にある。このような傾向に追従するために、例えばＭＯＳＦＥＴ１０１の内部抵抗値を下げるにあたり、前記各ワイヤ１０５，１０６自体が有する抵抗値が、半導体素子１０４を含めたＭＯＳＦＥＴ１０１全体の内部抵抗値に及ぼす影響が、もはや無視し得ない大きさになっている。つまり、ＭＯＳＦＥＴ１０１全体の内部抵抗値に占める各ワイヤ１０５，１０６の抵抗値の割合が、もはや無視し得ない大きさになっている。したがって、ＭＯＳＦＥＴ１０１の内部抵抗値を下げるためには、各ワイヤ１０５，１０６の抵抗値を下げる必要が生じている。
【０００８】
各ワイヤ１０５，１０６の抵抗値を下げる方法として、例えば各ワイヤ１０５，１０６を形成する金属材料を、アルミニウムや金よりも抵抗値の低い金属に変更する方法がある。しかし、この方法では、使用できる金属の種類が限られているとともに、各ワイヤ１０５，１０６の抵抗値の大幅な低下を望むことは略不可能である。つまり、各ワイヤ１０５，１０６を形成する金属をより抵抗値の低い金属に変更するだけでは、ＭＯＳＦＥＴ１０１の性能を向上させることは困難である。ひいては、高性能型のＭＯＳＦＥＴである、いわゆるパワーＭＯＳＦＥＴの性能を実用上問題の無い水準に維持するとともに、その性能をさらに向上させることは極めて困難である。
【０００９】
また、各ワイヤ１０５，１０６の抵抗値を下げる他の方法として、例えば各ワイヤ１０５，１０６の１本ごとの断面積を大きくして、大径化する方法が考えられる。しかし、この方法は、各ワイヤ１０５，１０６の１本ごとの径の太さと、それらの取り付け本数との兼ね合いなどの空間的制約や、各ワイヤ１０５，１０６間における電気的な短絡などのおそれ、あるいは複数本の各ワイヤ１０５，１０６を、限られた小さい面積のソース電極１０４ｓ、ゲート電極１０４ｇ、およびリードフレーム１０３へ取り付ける際の取り付け強度など、様々な点で技術的な困難が伴う。
【００１０】
このような技術的困難を回避するとともに、ＭＯＳＦＥＴ１０１の低抵抗化を図るために、例えばゲート電極１０４ｇよりも多くの電流（主電流）が流れるソース電極１０４ｓとリードフレーム１０３とを、図１５（ａ）および（ｂ）に示すように、前記複数本のワイヤ１０５の替わりに、導電性を有する金属によって略平板形状（略帯形状）に形成された電流経路部材（以下、ストラップと称する。）１０７によって電気的に接続したＭＯＳＦＥＴ１１１が開発されている。このＭＯＳＦＥＴ１１１においては、ソース電極１０４ｓとリードフレーム１０３とが、略平板形状に形成されたストラップ１０７によって接続されているので、ソース電極１０４ｓとリードフレーム１０３とが複数本のワイヤ１０５によって接続されているＭＯＳＦＥＴ１０１に比べて、ソース電極１０４ｓとリードフレーム１０３との間の電流経路の断面積が大きくなっている。すなわち、このＭＯＳＦＥＴ１１１は、ソース電極１０４ｓとリードフレーム１０３との間の抵抗値が大幅に下げられている。したがって、このＭＯＳＦＥＴ１１１は、その装置全体の抵抗値が大幅に下げられている。
【００１１】
ストラップ１０７は、一般に、前述した各ワイヤ１０５，１０６と同様に、例えば硬化性導電材料や、あるいは半田などの導電性を有する接合材によってソース電極１０４ｓおよびリードフレーム１０３に接続（接合）されている。また、このような構造からなるＭＯＳＦＥＴ１１１として、例えば特開２０００−１１４４５号公報に開示されている発明の提案がある。
【００１２】
【発明が解決しようとする課題】
一般に、半導体装置の内部に使用される硬化性導電材料や、半田などの接合材は、温度変化に弱い。一般的な半導体装置の信頼性評価試験の一つとして、ＭＯＳＦＥＴ１１１を温度差が激しく、かつ急激に温度変化する環境下に配置する、いわゆる温度サイクル試験を複数回繰り返し行う。すると、硬化性導電材料や半田の内部、あるいはソース電極１０４ｓ、リードフレーム１０３、およびストラップ１０７のそれぞれと硬化性導電材料や半田との界面付近において、脆化やひび割れ（クラック）などが発生する。したがって、硬化性導電材料や半田などで接合されたストラップ１０７を有するＭＯＳＦＥＴ１１１は、温度変化に対する耐久性が低いことが分かる。
【００１３】
また、略平板形状に形成されているとともに、硬化性導電材料や半田などでソース電極１０４ｓに接合されたストラップ１０７は、微視的レベルにおいてその電気的接合状態が不安定である。具体的には、ストラップ１０７は、図１５（ｂ）中Ｚで示す部分、すなわちソース電極１０４ｓの外側において、半導体素子（半導体チップ）１０４の周縁部に接触する、いわゆるチップエッジタッチを起こし易い。これにより、ストラップ１０７と半導体素子１０４の周縁部との間で電気的な短絡（ショート）が発生し易い。したがって、このような内部構造を有するＭＯＳＦＥＴ１１１は、その電気的性能が不安定であった。具体的には、このＭＯＳＦＥＴ１１１は、サンプルとして製作された全体数のうちの18.5％がショート不良（初期ショート不良）を起こしていた。
【００１４】
よって、本発明の目的は、省電力で作動可能であるとともに、電気的性能が安定しており、かつ耐久性が高い半導体装置、およびそのような性能を有する半導体装置の製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
本発明の一態様に係る半導体装置は、複数個の電極を有する半導体素子と、複数個のリードフレームと、前記各電極のうちの少なくともソース電極と前記各リードフレームのうちの少なくとも１個のリードフレームとを電気的に接続するとともに、アルミニウム系の材料によって略板形状に形成されており、かつ、前記ソース電極に接続される部分が前記ソース電極の表面よりも小さく形成された電流経路部材と、前記各リードフレーム、前記半導体素子、および前記電流経路部材をパッケージングするハウジングと、を具備し、前記電流経路部材は、前記ソース電極に接続される部分と前記リードフレームに接続される部分との間の中間部が前記半導体素子から離間する形状に形成されているとともに、前記ソース電極および前記リードフレームのそれぞれに超音波接合によって同時にかつ直接接続されており、さらに前記電流経路部材の前記ソース電極に接続される部分は前記ソース電極の表面内において前記ソース電極に面接触して接続されていることを特徴とするものである。
【００１６】
この半導体装置においては、半導体素子が有する複数個の電極のうちの少なくともソース電極と、複数個のリードフレームのうちの少なくとも１個のリードフレームとを電気的に接続する電流経路部材が、アルミニウム系の材料によって略板形状に形成されているとともに、そのソース電極に接続される部分とそのリードフレームに接続される部分との間の中間部が、半導体素子から離間された形状に形成されており、かつ、ソース電極およびリードフレームのそれぞれに超音波接合によって同時にかつ直接接続される。これにより、半導体素子のソース電極とリードフレームとの間の電流の流路断面積が拡大されるので、ソース電極とリードフレームとの間における抵抗を下げることができる。また、電流経路部材のソース電極に接続される部分がソース電極の表面よりも小さく形成されているとともに、電流経路部材のソース電極に接続される部分がソース電極の表面内においてソース電極に面接触して接続されており、かつ、ソース電極に接続される部分とそのリードフレームに接続される部分との間の中間部が半導体素子から離間する形状に形成されているので、チップエッジタッチなどによる電気的短絡を起こし難くできる。それとともに、温度変化などの外的環境の変化によって電流経路の電気的性能が不安定になるおそれを低減させることができる。
【００２６】
また、本発明の他の態様に係る半導体装置の製造方法は、半導体素子が有する複数個の電極のうちの少なくともソース電極、および複数個のリードフレームのうちの少なくとも１個のリードフレームのそれぞれに、アルミニウム系の材料によって略板形状に形成されているとともに前記ソース電極に接続される部分が前記ソース電極の表面よりも小さく形成されており、かつ、前記ソース電極に接続される部分と前記リードフレームに接続される部分との間の中間部が前記半導体素子から離間する形状に形成された電流経路部材を、その前記ソース電極に接続される部分を前記ソース電極の表面内において前記ソース電極に面接触させつつ前記ソース電極および前記リードフレームのそれぞれに超音波接合によって同時にかつ直接接続することにより、前記ソース電極と前記リードフレームとを前記電流経路部材を介して電気的に接続することを特徴とするものである。
【００２７】
この半導体装置の製造方法においては、アルミニウム系の材料によって略板形状に形成されているとともに、ソース電極に接続される部分とリードフレームに接続される部分との間の中間部が、半導体素子から離間するような形状に形成された電流経路部材を、半導体素子が有する複数個の電極のうちの少なくともソース電極、および複数個のリードフレームのうちの少なくとも１個のリードフレームのそれぞれに、超音波接合によって同時にかつ直接接続することにより、ソース電極およびリードフレームを電気的に接続する。これにより、半導体素子のソース電極とリードフレームとの間の電流の流路断面積を拡大して、ソース電極とリードフレームとの間における抵抗を下げることができる。また、電流経路部材のソース電極に接続される部分がソース電極の表面よりも小さく形成されているとともに、電流経路部材のソース電極に接続される部分がソース電極の表面内においてソース電極に面接触して接続されており、かつ、ソース電極に接続される部分とそのリードフレームに接続される部分との間の中間部が半導体素子から離間する形状に形成されているので、チップエッジタッチなどによる電気的短絡を起こし難くできる。それとともに、温度変化などの外的環境の変化によって電流経路の電気的性能が不安定になるおそれを低減させることができる。
【００３２】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明の第１の実施の形態に係る半導体装置、および本発明の第１の実施の形態に係る半導体装置の製造方法を、図１〜図７に基づいて説明する。
【００３３】
先ず、この第１実施形態の半導体装置１について、図１〜図５を参照しつつ説明する。
【００３４】
本実施形態の半導体装置１は、複数個の電極４を有する半導体素子５と、複数個のリードフレーム３と、各電極４のうちの少なくとも１個の電極４と、各リードフレーム３のうちの少なくとも１個のリードフレーム３とを電気的に接続する、略板形状に形成された電流経路部材６と、各リードフレーム３、半導体素子５、および電流経路部材６をパッケージングするハウジング２と、を具備し、電流経路部材６は、その電極４に接続される部分６ａとリードフレーム３に接続される部分６ｂとの間の中間部６ｃが、半導体素子５から離間する形状に形成されているとともに、電極４およびリードフレーム３のそれぞれに直接接触するように設けられることを前提とし、以下に述べる特徴を備えるものとする。
【００３５】
電流経路部材６は、半導体装置１の配線としてのリードフレーム３、および電極４のそれぞれに、超音波接合によって直接接触するように接続されている。電流経路部材６は、アルミニウム系の材料によって形成されている。電流経路部材６は、半導体素子３が有する電極４のうちの少なくともソース電極４ｓと、リードフレーム３とに接続されている。このように、電流経路部材６は、半導体装置１の配線の一部を構成している。
【００３６】
以上述べたような特徴を備えた本実施形態の半導体装置１として、以下の説明において、図１に示すように、一般的なＳＯＰ−８パッケージのＭＯＳＦＥＴ（パワーＭＯＳＦＥＴ）１を用いて説明する。
【００３７】
ＭＯＳＦＥＴ１は、図１に示すように、その全体の殆どを例えばエポキシ系樹脂などからなる封止樹脂（モールド樹脂）によって固められて形成されたハウジング２によって覆われている。また、このＭＯＳＦＥＴ１は、ＳＯＰ−８パッケージという名称の通り、８本の端子を有するリードフレーム３を備えている。各リードフレーム３の端子は、ハウジング２の両側部において４本ずつに分かれて対向するように、ハウジング２の外側に露出されている。ただし、図１においては、リードフレーム３が有する８本の端子のうち、５本のみを図示し、残りの３本はそれらの図示を省略する。
【００３８】
このＭＯＳＦＥＴ１は、その内部構造の主要部分が、図２（ａ）および（ｂ）に示すように構成されている。図２（ａ）は、ＭＯＳＦＥＴ１を図１中Ａ−Ａ線に沿って切断した断面図である。また、図２（ｂ）は、ＭＯＳＦＥＴ１を図１中Ｂ−Ｂ線に沿って切断した断面図である。
【００３９】
前記８本のリードフレーム３の端子うちの片側半分である４本の端子は、図２（ａ）に示すように、ハウジング２の内側において４本１組に一体化されて形成されている。この４本１組のリードフレーム３の端子は、図２（ａ）および（ｂ）の両図に示すように、ハウジング２の内側において、半導体素子（半導体チップ）５のソース電極（ソースパット）４ｓおよびゲート電極（ゲートパット）４ｇが設けられている側とは反対側の端面において、図示しないドレイン電極（ドレインパット）に電気的に接触するように設けられている。つまり、これら４本１組のリードフレーム３の端子は、リードフレーム３のドレイン側端子３ｄとして形成されている。これら各ドレイン側端子３ｄは、４本１組に一体化されて略平板形状に形成されているドレイン側ポスト部７ｄにおいて、ドレイン電極４ｄと面接触するように配置されている。半導体素子５とリードフレーム３のドレイン側端子３ｄとは、それぞれのドレイン電極とドレイン側ポスト部７ｄとが、図示しない硬化性導電材料や、あるいは半田などの導電性を有する接合材によって電気的に接続されることにより、互いに電気的に接触した状態で固定される。
【００４０】
また、前記８本のリードフレーム３の端子のうちの残りの片側半分である、４本のリードフレーム３の端子は、図２（ａ）に示すように、ハウジング２の内側において、ソース電極４ｓおよびゲート電極４ｇを含めた半導体素子５に直接接触しないように設けられている。それとともに、それら残りの４本のリードフレーム３の端子は、４本のドレイン側端子３ｄおよびそれらのドレイン側ポスト部７ｄを含めたリードフレーム３両方から、電気的に切り離されて設けられている。さらに、これら残りの４本のリードフレーム３の端子は、それらのうちの３本が１組に一体化されて形成されているとともに、残りの１本のリードフレーム３の端子は、それら３本１組のリードフレーム３の端子から電気的に切り離されて形成されている。
【００４１】
３本１組のリードフレーム３の端子は、後述する電流経路部材６によって、半導体素子５のソース電極４ｓに電気的に接続される。つまり、これら３本１組のリードフレーム３の端子は、リードフレーム３のソース側端子３ｓとして形成されている。これら各ソース側端子３ｓは、３本１組に一体化されて略平板形状に形成されているソース側ポスト部７ｓにおいて、電流経路部材６を介して、ソース電極４ｓと電気的に接続されるように配置されている。また、残りの１本のリードフレーム３の端子は、１本のＢ’ｇワイヤ（ボンディングワイヤ）８によって、半導体素子５のゲート電極４ｇに電気的に接続される。つまり、この１本のリードフレーム３の端子は、リードフレーム３のゲート側端子３ｇとして形成されている。このゲート側端子３ｇは、略平板形状に形成されているゲート側ポスト部７ｇにおいて、Ｂ’ｇワイヤ８を介して、ゲート電極４ｇと電気的に接続されるように配置されている。
【００４２】
すなわち、本実施形態の半導体装置としてのＭＯＳＦＥＴ１は、実質的に３個のリードフレーム３を具備しているとともに、このＭＯＳＦＥＴ１が具備する半導体装置５が３個の電極４を有している。また、このＭＯＳＦＥＴ１は、３個のリードフレーム３のうちの１個である各ソース側端子３ｓと、３個の電極４のうちの１個であるソース電極４ｓとが、電流経路部材６を介して選択的に、かつ電気的に接続される。
【００４３】
電流経路部材６は、本実施形態においては、図２（ａ）および（ｂ）の両図に示すように、そのソース電極４ｓに接続されている部分である電極側接続部分６ａが、ソース電極４ｓに面接触するように形成されている。それとともに、電流経路部材６は、そのリードフレーム３の各ソース側端子３ｓのソース側ポスト部７ｓに接続されている部分であるリードフレーム側接続部分６ｂが、ソース側ポスト部７ｓに面接触するように形成されている。このような形状に形成されている本実施形態の電流経路部材６を、以下の説明においては接続ストラップ６と称する。この接続ストラップ６は、その電極側接続部分６ａがソース電極４ｓだけで半導体素子５に面接触するように、その電極側接続部分６ａとリードフレーム側接続部分６ｂとの間の中間部（ビーム部）６ｃが、半導体素子５から遠ざかるような、離間された形状に形成されている。これにより、このＭＯＳＦＥＴ１は、チップエッジタッチによる電気的短絡を起こすおそれが殆どない。
【００４４】
また、本実施形態の接続ストラップ６は、ソース電極４ｓおよびリードフレーム３の各ソース側端子３ｓのソース側ポスト部７ｓの両方に、それぞれ直接接触するように、超音波接合によって同時に接続されている。
【００４５】
以上説明した形状からなる接続ストラップ６を有するＭＯＳＦＥＴ１は、半導体素子５のソース電極４ｓとリードフレーム３の各ソース側端子３ｓのソース側ポスト部７ｓとの間を流れる電流の流路断面積が、従来技術のＭＯＳＦＥＴ１０１が有する複数本のボンディングワイヤ１０５を流れる電流の流路断面積の合計に比べて大幅に拡大されている。これにより、ＭＯＳＦＥＴ１は、そのソース電極４ｓとリードフレーム３との間における抵抗値が、従来技術のＭＯＳＦＥＴ１０１に比べて大幅に下げられている。
【００４６】
具体的には、本実施形態のＭＯＳＦＥＴ１は、その半導体素子（半導体チップ）５のチップサイズが、3.79(mm)×2.65(mm)に形成されている。また、接続ストラップ６は、その幅が2.0(mm)の大きさに、かつその厚さが0.1(mm)の大きさにそれぞれ形成されている。さらに、本実施形態の接続ストラップ６は、導電性金属であるアルミニウム系の材料として、アルミニウム（Ａｌ）によって形成されており、Ａｌストラップ６とも称する。これに対して、従来技術のＭＯＳＦＥＴ１０１は、その図示しない半導体素子５のチップサイズが、3.79(mm)×2.65(mm)と本実施形態のＭＯＳＦＥＴ１と同じ大きさであるが、その図示しないソース電極とリードフレームとが直径60(μm)の金（Ａｕ）製の１０本のＢ’ｇワイヤ（ボンディングワイヤ）１０５によって電気的に接続（Ａｕボンディング）されている。
【００４７】
本発明の発明者達が行った抵抗値の測定実験によれば、前述したような構造からなる従来技術のＭＯＳＦＥＴ１０１は、その所定の電圧値に対するオン抵抗値（内部抵抗値、Ｒon値）の平均値が、図３のグラフ中に破線で示されているような傾向を示す。これに対して、同じく前述した構造からなる本実施形態のＭＯＳＦＥＴ１は、その所定の電圧値に対するオン抵抗値の平均値が、図３のグラフ中に実線で示されているような傾向を示す。また、本実施形態のＭＯＳＦＥＴ１、および従来技術のＭＯＳＦＥＴ１０１は、それらの図示しないシリコン基板（ペレット）の部分における、所定の電圧値に対する抵抗値の平均値が、図３のグラフ中に一点鎖線で示されているような傾向を示す。図３のグラフに示されているように、従来技術のＭＯＳＦＥＴ１０１、本実施形態のＭＯＳＦＥＴ１、ならびに本実施形態のＭＯＳＦＥＴ１および従来技術のＭＯＳＦＥＴ１０１のそれぞれのシリコン基板の各抵抗値は、それらの絶対値が異なるだけで、それらに印加される電圧値の大きさに対して、略同じ傾きで変化する。このように、前述した従来技術のＭＯＳＦＥＴ１０１、本実施形態のＭＯＳＦＥＴ１、ならびに本実施形態のＭＯＳＦＥＴ１および従来技術のＭＯＳＦＥＴ１０１の各シリコン基板の、それぞれの所定の電圧値に対する抵抗値は、図３のグラフにおいて、前記絶対値の差だけ互いに平行移動させた結果として示されるので、それらの間隔を比較することにより、それぞれの抵抗値の大小が分かる。
【００４８】
従来技術のＭＯＳＦＥＴ１０１全体のオン抵抗値と、本実施形態のＭＯＳＦＥＴ１全体のオン抵抗値との差は、図３のグラフにおいて一点鎖線矢印で示されている範囲Ｊの大きさで略一定している。また、本実施形態のＭＯＳＦＥＴ１全体のオン抵抗値と、本実施形態のＭＯＳＦＥＴ１のシリコン基板の抵抗値との差は、図３のグラフにおいて実線矢印で示されている範囲Ｋの大きさで略一定している。これらから、従来技術のＭＯＳＦＥＴ１０１の１０本のボンディングワイヤ１０５の配線抵抗値の合計の大きさと、本実施形態のＭＯＳＦＥＴ１が具備している接続ストラップ（Ａｌストラップ）６の配線抵抗値の大きさとの差は、図３のグラフにおいて破線矢印で示されている範囲Ｌの大きさで略一定していることが分かる。
【００４９】
以上説明したように、本発明の発明者達が行った抵抗値の測定実験結果を示す図３のグラフによれば、本実施形態のＭＯＳＦＥＴ１の接続ストラップ（Ａｌストラップ）６における配線抵抗値は、これに印加される電圧値の大きさに拘らず、従来技術のＭＯＳＦＥＴ１０１の１０本のボンディングワイヤ１０５の配線抵抗値の合計の大きさに比較して、約８０％も大幅に低減されていることが分かる。すなわち、本実施形態のＭＯＳＦＥＴ１においては、Ａｌストラップ６の配線抵抗値がＭＯＳＦＥＴ１全体のオン抵抗値に対して及ぼす影響は極めて低い。
【００５０】
また、本実施形態のＭＯＳＦＥＴ１が備える接続ストラップ（Ａｌストラップ）６の厚さおよび幅の大きさに対する抵抗値の依存性は、図４（ａ）および（ｂ）の両グラフ中において、それぞれ実線で表されるような傾向を示す。それらのような傾向を示す接続ストラップ６によれば、この接続ストラップ６が形成される際の厚さおよび幅の加工寸法の誤差は、前述した寸法からなる半導体素子５を具備しているＭＯＳＦＥＴ１の電気的性能を実用上殆ど妨げるおそれがない。すなわち、本実施形態の接続ストラップ６は、ＭＯＳＦＥＴ１の動作速度を妨げることなく、その電気的性能を実用上高い水準に維持できる。
【００５１】
さらに、本実施形態の接続ストラップ６は、半導体素子５のソース電極４ｓ、およびリードフレーム３の各ソース側端子３ｓのソース側ポスト部７ｓのそれぞれに、図示しない硬化性導電材料や、あるいは半田などを介することなく、超音波接合によって直接接触するように接続（固定）されている。これにより、ＭＯＳＦＥＴ１は、硬化性導電材料や半田の内部、あるいは半導体素子５のソース電極４ｓ、リードフレーム３の各ソース側端子３ｓのソース側ポスト部７ｓ、および接続ストラップ６のそれぞれと硬化性導電材料や半田との界面付近において、温度変化などの外的環境の変化によって脆化やひび割れ（クラック）などが発生するおそれが殆ど無い。したがって、半導体素子５のソース電極４ｓ、およびリードフレーム３の各ソース側端子３ｓのソース側ポスト部７ｓのそれぞれに、超音波接合によって直接接触するように接続された接続ストラップ６を備えるＭＯＳＦＥＴ１は、温度変化などの外的環境の変化に対する耐久性、すなわちその電気的動作性能の信頼性が高い。
【００５２】
具体的には、前述した接続ストラップ（Ａｌストラップ）６を備える本発明に係るＭＯＳＦＥＴ１（提案デザイン）と、前述したようにソース電極とリードフレームとが直径60(μm)の金（Ａｕ）製の１０本のＢ’ｇワイヤによってＡｕボンディングされている従来技術に係るＭＯＳＦＥＴ（従来品Ａ）１０１と、本提案デザインのＭＯＳＦＥＴ１と若干異なり、図示しない銅（Ｃｕ）製の接続ストラップを、半田を用いて図示しない半導体素子のソース電極に接合した従来技術に係るＭＯＳＦＥＴ（従来品Ｂ）とを、それぞれ−４０℃〜１５０℃まで複数回、具体的には連続１００回〜４００回まで回数を１００回ずつ増やしつつ、大幅かつ急激に温度変化させる温度サイクルテストにかけて、それぞれの温度変化に対する耐久性、すなわちそれらの電気的動作性能の信頼性を評価する試験を行った。すると、図５のグラフに示すような結果を得ることができた。
【００５３】
本提案デザインのＭＯＳＦＥＴ１は、図５のグラフ中白丸および実線で示されるように、その試験回数に拘らず、前述したように脆化やひび割れ（クラック）などが発生する不良品の発生率は０％であった。同様に、Ａｕボンディングを備える従来品Ａとしての従来技術に係るＭＯＳＦＥＴ１０１も、図５のグラフ中菱形および実線で示されるように、その試験回数に拘らず、前述したように脆化やひび割れ（クラック）などが発生する不良品の発生率が０％であった。これらに対して、半田接合されたＣｕストラップを備える従来品Ｂとしての従来技術に係るＭＯＳＦＥＴは、図５のグラフ中四角および実線で示されるように、その試験回数が増える毎に、その不良品の発生率が上昇していった。
【００５４】
以上説明したように、本発明に係る本実施形態のＭＯＳＦＥＴ１は、Ａｕボンディングを備える従来品Ａとしての従来技術に係るＭＯＳＦＥＴ１０１と比較すると、そのＡｌストラップ６部分における配線抵抗値が約８０％も大幅に低減されており、ＭＯＳＦＥＴ１全体のオン抵抗値に与える影響が極めて低くなっている。それとともに、ＭＯＳＦＥＴ１は、急激な温度変化に拘らず、このような外的環境の変化に対する耐久性、すなわちその電気的動作性能の信頼性が全く損なわれることなく安定しており、Ａｌストラップ６と同じような形状で、かつ半田接合されたＣｕストラップを備える従来品Ｂとしての従来技術に係るＭＯＳＦＥＴと比較すると、その温度変化に対する耐久性、すなわち電気的動作性能の信頼性が極めてよい。
【００５５】
また、本実施形態のＭＯＳＦＥＴ１は、Ａｌストラップ６が１回の超音波接合によってソース電極４ｓおよびソース側ポスト部７ｓに同時に接合されているので、これらの接合部分における接合強度を略同等の強さに容易に設定できる。これにより、これらの接合部分に温度変化などの外的環境の変化や、金属疲労などが生じても、それらの負荷を均等に分散できる。したがって、本実施形態のＭＯＳＦＥＴ１によれば、Ａｌストラップ６のソース電極４ｓおよびソース側ポスト部７ｓへの接合部分における耐久性を向上できる。
【００５６】
したがって、本発明に係る本実施形態のＭＯＳＦＥＴ１は、省電力で高速に作動可能であるとともに、電気的動作性能を安定して発揮することができ、かつ耐久性が高く長寿命である。
【００５７】
次に、以上説明したＭＯＳＦＥＴ１を製造する際に適用する、本発明の第１の実施の形態に係る半導体装置の製造方法について、図６および図７を参照しつつ説明する。
【００５８】
本実施形態の半導体装置の製造方法は、半導体素子５が有する複数個の電極４のうちの少なくとも１個の電極４、および複数個のリードフレーム３のうちの少なくとも１個のリードフレーム３のそれぞれに、略板形状に形成されているとともに、電極４に接続される部分６ａとリードフレーム３に接続される部分６ｂとの間の中間部６ｃが、半導体素子５から離間するような形状に形成された電流経路部材６を直接接触させるように設けることにより、電極４およびリードフレーム３を電気的に接続することを前提とし、以下に述べる特徴を備えるものとする。
【００５９】
電流経路部材６を、超音波接合によって、電極４およびリードフレーム３のそれぞれに同時に直接接触するように接続する。電流経路部材６を、アルミニウム系の材料によって形成する。
【００６０】
先ず、図６（ａ）〜（ｅ）に示すように、所望する大きさおよび形状の接続ストラップ６を製造する。具体的には、予め薄肉の板形状に圧延された、接続ストラップ６の材料となるアルミニウム製の板材９を、例えば図６（ａ）に示すような切断装置１０によって、所定の大きさ（長さ）に切り出す。切断装置１０は、アルミニウム製の板材９を切断するロータリーカッター１１と、アルミニウム製の板材９を搬送するベルトコンベア１２などから構成されている。ベルトコンベア１２は、図６（ａ）中破線矢印で示す向きに回転しており、アルミニウム製の板材９は、このベルトコンベア１２によって、図６（ａ）中白抜き矢印で示す向きに搬送される。ロータリーカッター１１は、ベルトコンベア１２の終端部に近接して配設されており、図６（ａ）中実線矢印で示す向きに回転している。ロータリーカッター１１は、回転する２枚の刃部１１ａを有しており、これらの刃部１１ａによってベルトコンベア１２の終端部まで搬送されてきたアルミニウム製の板材９を、図６（ｂ）に示すように、所定の大きさに切り出す（カットする）。
【００６１】
所定の大きさに切り出されたアルミニウム製の板材９は、図示しない成型装置によって、その側面視が図６（ｃ）に示すように、その中間部６ｃが電極側接続部分６ａおよびリードフレーム側接続部分６ｂに対して凸形状に突出した所定の形状に成型（フォーミング）される。すなわち、所定の大きさに切り出されたアルミニウム製の板材９は、成型装置によって前述したＭＯＳＦＥＴ１に用いられる所定の形状の接続ストラップ６として成型される。なお、成型装置が備える成型用の型を交換することにより、所定の大きさに切り出されたアルミニウム製の板材９を、図６（ｄ）や、あるいは図６（ｅ）に示すように、様々な形状の接続ストラップ１３，１４に成型できる。
【００６２】
次に、以上説明したように所定の形状に成型された接続ストラップ６を、半導体素子５のソース電極４ｓ、およびリードフレーム３の各ソース側端子３ｓのソース側ポスト部７ｓのそれぞれに接続する。接続ストラップ６を、例えば図７（ａ）に示すような接合治具としての接合ホーン１５によって支持する。接合ホーン１５の内部には、複数本の吸引孔１６が設けられており、接続ストラップ６を図７（ａ）中実線矢印で示す向きに真空吸引して支持できる。この接合ホーン１５の接続ストラップ６と接触する側の端面には、滑り止めの凹凸が複数個設けられている。
【００６３】
ＭＯＳＦＥＴ１のリードフレーム３のドレイン側端子３ｄ、ソース側端子３ｓ、およびゲート側端子３ｇ（図７（ａ）〜（ｃ）において図示せず。）は、それぞれ図７（ｂ）に示すように、接合台１７上の所定の位置に予め配置されている。また、半導体素子５は、そのソース電極４ｓが上を向かされた姿勢で、リードフレーム３のドレイン側端子３ｄのドレイン側ポスト部７ｄに硬化性導電材料、または半田を用いて予め接合されている（マウントされている）。このような配置状態の半導体素子５のソース電極４ｓ、およびリードフレーム３のソース側端子３ｓのソース側ポスト部７ｓのそれぞれに、接合ホーン１５によって支持された接続ストラップ６を接合する。接合ホーン１５には、図示しない超音波発生装置が接続されている。この超音波発生装置が発生可能な超音波の最高周波数は、約60kHz程度であるが、通常の使用においては、周波数が約38kHzの超音波を発生する。このような超音波を発生させることにより、接合ホーン１５は、半導体素子５のソース電極４ｓ、およびリードフレーム３のソース側端子３ｓのソース側ポスト部７ｓのそれぞれに、接続ストラップ６を超音波接合することができる。
【００６４】
接続ストラップ６を支持した状態のまま、接合ホーン１５を半導体素子５のソース電極４ｓ、およびリードフレーム３のソース側端子３ｓのソース側ポスト部７ｓのそれぞれに、それらの上方から接近させる。接続ストラップ６の位置が適正な接合位置にあることを確認した後、接続ストラップ６を接合ホーン１５で支持した状態のまま、半導体素子５のソース電極４ｓ、およびリードフレーム３のソース側端子３ｓのソース側ポスト部７ｓのそれぞれに、それらの上方から同時に直接接触させる。この接触状態を保持しつつ、図７（ｂ）に示すように、接合ホーン１５の超音波発生装置を作動させて、接続ストラップ６の電極側接続部分６ａを半導体素子５のソース電極４ｓに、また接続ストラップ６のリードフレーム側接続部分６ｂをリードフレーム３のソース側端子３ｓのソース側ポスト部７ｓに、それぞれ直接かつ同時に超音波接合する。
【００６５】
図７（ｃ）に示すように、接続ストラップ６の超音波接合が終了した後、図示は省略するが、半導体素子５のゲート電極４ｇとリードフレーム３のゲート側端子３ｓのゲート側ポスト部７ｇとを、アルミニウムや、あるいは金などの導電性を有する金属から形成されているＢ’ｇワイヤ８によって電気的に接続する。このＢ’ｇワイヤ８の接続は、接続ストラップ６と同様に超音波接合でもよいし、また硬化性導電材料や、あるいは半田などを用いてもよい。続けて、以上説明したように、接続ストラップ６によって電気的に接続された半導体素子５およびリードフレーム３と、Ｂ’ｇワイヤ８などとを、それらの周りから覆うようにエポキシ系樹脂などの成型用樹脂からなる封止樹脂（モールド樹脂）によってパッケージングしてハウジング２内に包み込む。ハウジング２を所定の形状に成型した後、リードフレーム３を所定の長さにリードカットして、所望する半導体装置としてのＳＯＰ−８パッケージのＭＯＳＦＥＴ（パワーＭＯＳＦＥＴ）１を得ることができる。
【００６６】
以上説明した本発明の第１実施形態に係る半導体装置の製造方法によれば、硬化性導電材料や半田などを用いることなく、半導体素子５のソース電極４ｓ、およびリードフレーム３のソース側端子３ｓのソース側ポスト部７ｓのそれぞれに、略板形状に形成された接続ストラップ６を直接接触させて、かつ同時に超音波接合できる。したがって、本実施形態の半導体装置の製造方法によれば、ソース電極４ｓとソース側ポスト部７ｓとの間の抵抗値、ひいては装置全体のオン抵抗値（内部抵抗値）が低く、省電力で高速に作動可能であるとともに、温度変化などの外的環境の変化に対する耐久性、すなわちその電気的動作性能の信頼性が高く、安定した電気的動作性能を発揮できるＭＯＳＦＥＴ１を製造できる。
【００６７】
また、本実施形態の半導体装置の製造方法によれば、半導体素子５のソース電極４ｓ、およびリードフレーム３のソース側端子３ｓのソース側ポスト部７ｓのそれぞれと、接続ストラップ６とを同時に超音波接合するので、その接合効率、ひいてはＭＯＳＦＥＴ１全体の製造（生産）効率（インデックス）を向上できる。すなわち、ＭＯＳＦＥＴ１の生産に掛かる時間を短縮できる。
【００６８】
具体的には、本発明の発明者達が行った試験的生産実験によれば、本実施形態の半導体装置の製造方法によって前述したＡｌストラップ６を備えるＭＯＳＦＥＴ１を１個（１パッケージ）を製造するのに要した製造時間は、従来技術に係る半導体装置の製造方法によって前述したＡｕボンディングを備える従来品Ａとしての従来技術に係るＭＯＳＦＥＴ１０１を１個（１パッケージ）を製造するのに要した製造時間に比較すると、図示しない生産装置１台当たり約４割も短縮されていた。この実験結果から、本実施形態の半導体装置の製造方法によって、例えばＡｌストラップ６を備えるＭＯＳＦＥＴ１を大量生産する場合には、その生産個数が多ければ多いほど、ＭＯＳＦＥＴ１の１個当たりの製造コスト、すなわちＭＯＳＦＥＴ１の１個当たりの単価を下げることができ、半導体市場における価格競争を有利に展開できる。
【００６９】
また、従来品Ａとしての従来技術に係るＭＯＳＦＥＴ１０１は、これを製造するに当たり、直径60(μm)の１０本のＢ’ｇワイヤからなるＡｕボンディングを、ソース電極４ｓおよびソース側ポスト部７ｓにすべて適正な状態で接続しなければならない。これに対して、本実施形態の半導体装置の製造方法によってＭＯＳＦＥＴ１を製造する場合、幅が2.0(mm)、かつ厚さが0.1(mm)の大きさにそれぞれ形成されているＡｌストラップ６を１回の超音波接合によってソース電極４ｓおよびソース側ポスト部７ｓに同時に接合できる。したがって、本実施形態の半導体装置の製造方法によれば、ＭＯＳＦＥＴ１を製造する際のＡｌストラップ６の接続不良の発生率を、１０本のＢ’ｇワイヤからなるＡｕボンディングの接続不良の発生率に対して、単純に計算して１０分の１に低減できる。すなわち、本実施形態の半導体装置の製造方法によれば、ＭＯＳＦＥＴ１の歩留まりを、従来の半導体装置の製造方法に比較して大幅に向上できる。これにより、前述したＭＯＳＦＥＴ１の生産に掛かる時間を短縮できるのと同様に、ＭＯＳＦＥＴ１全体の生産効率（インデックス）を大幅に向上できる。
【００７０】
さらに、本実施形態の半導体装置の製造方法によれば、Ａｌストラップ６を１回の超音波接合によってソース電極４ｓおよびソース側ポスト部７ｓに同時に接合するので、これらの接合部分における接合強度を略同等の強さに容易に設定できる。これにより、これらの接合部分に温度変化などの外的環境の変化や、金属疲労などが生じても、それらの負荷を均等に分散できる。したがって、本実施形態の半導体装置の製造方法によれば、Ａｌストラップ６のソース電極４ｓおよびソース側ポスト部７ｓへの接合部分における耐久性を向上できる。
【００７１】
（第２の実施の形態）
次に、本発明の第２の実施の形態に係る半導体装置、および半導体装置の製造方法を説明する。
【００７２】
この第２実施形態の半導体装置２１、および半導体装置の製造方法は、半導体素子５のソース電極４ｓ、およびリードフレーム３のソース側端子３ｓのソース側ポスト部７ｓに接続される電流経路部材２２の大きさおよび形状、ならびに個数が、前述した第１実施形態の電流経路部材６の大きさおよび形状、ならびに個数と異なっているだけで、その他の構成、作用、および効果は同様である。よって、その異なっている部分について説明するとともに、前述した第１実施形態と同一の構成部分については同一符号を付してその説明を省略する。
【００７３】
本実施形態の半導体装置としてのＭＯＳＦＥＴ２１は、図８に示すように、これが具備する半導体素子５のソース電極４ｓと、リードフレーム３のソース側端子３ｓのソース側ポスト部７ｓとが、複数個、具体的には３個の長尺の略板（帯）形状に形成されたアルミニウム製の電流経路部材としての接続ストラップ（Ａｌストラップ）２２によって電気的に接続されている。
【００７４】
また、本実施形態の半導体装置の製造方法は、ＭＯＳＦＥＴ２１が具備する半導体素子５のソース電極４ｓと、リードフレーム３のソース側端子３ｓのソース側ポスト部７ｓとを、長尺の板形状に形成された３個のアルミニウム製の接続ストラップ２２を用いて、超音波接合によって電気的に接続する。この際、各接続ストラップ２２の電極側接続部分２２ａを半導体素子５のソース電極４ｓに、また各接続ストラップ２２のリードフレーム側接続部分２２ｂをリードフレーム３のソース側端子３ｓのソース側ポスト部７ｓに、それぞれ直接かつ同時に超音波接合する。
【００７５】
この第２実施形態の半導体装置２１、および半導体装置の製造方法は、以上説明した点以外は、第１実施形態の半導体装置１、および半導体装置の製造方法と同じであり、本発明の課題を解決できるのはもちろんであるが、前述したように、半導体素子５のソース電極４ｓとリードフレーム３のソース側端子３ｓのソース側ポスト部７ｓとが、長尺の略板形状に形成された複数個の電流経路部材２２によって接続されている本実施形態の半導体装置２１、およびこの半導体装置２１を製造する半導体装置の製造方法は、以下の点で優れている。
【００７６】
本実施形態の半導体装置としてのＭＯＳＦＥＴ２１においては、半導体素子５のソース電極４ｓと、リードフレーム３のソース側端子３ｓのソース側ポスト部７ｓとが、長尺の略板形状に形成された３個のアルミニウム製の接続ストラップ２２によって電気的に接続されているので、ソース電極４ｓとソース側ポスト部７ｓとの間を流れる電流の流量を殆ど損なうこと無く、接続ストラップ２２に使われるアルミニウムなどの材料の使用量を低減できる。したがって、本実施形態のＭＯＳＦＥＴ２１は、その電気的動作性能がより高く、かつ、より低コストである。また、本実施形態の半導体装置の製造方法によれば、電気的動作性能がより高いＭＯＳＦＥＴ２１をより低コストで生産できる。
【００７７】
また、３個のアルミニウム製の接続ストラップ２２は、それらの大きさ、形状、個数、および配置位置などが、ソース電極４ｓとソース側ポスト部７ｓとの間の導電性を大きく妨げない程度に設定されて形成される。具体的には、これら３個の接続ストラップ２２は、それらの配線抵抗値の合計の大きさが、前述した第１実施形態の接続ストラップ６の配線抵抗値と略同等の大きさを保持できるように設定される。すなわち、実質的に第１実施形態の接続ストラップ６を３個に分割して形成された本実施形態の接続ストラップ２２は、それらの配線抵抗値の合計の大きさが、第１実施形態の接続ストラップ６の配線抵抗値の大きさと同様に、従来品Ａとしての従来技術のＡｕボンディングを有するＭＯＳＦＥＴ１０１の配線抵抗値と比較して、約８０％も大幅に低減されている。つまり、本実施形態のＭＯＳＦＥＴ２１においても、３個の接続ストラップ２２の配線抵抗値の合計の大きさが、ＭＯＳＦＥＴ２１全体のオン抵抗値に対して及ぼす影響は極めて低い。
【００７８】
（第３の実施の形態）
次に、本発明の第３の実施の形態に係る半導体装置、および半導体装置の製造方法を説明する。
【００７９】
この第３実施形態の半導体装置３１、および半導体装置の製造方法は、半導体素子５のソース電極４ｓ、およびリードフレーム３のソース側端子３ｓのソース側ポスト部７ｓのみならず、半導体素子５のゲート電極４ｇ、およびリードフレーム３のゲート側端子３ｇのゲート側ポスト部７ｇも長尺の略板形状に形成されている１個の電流経路部材３２によって電気的に接続されている点が、前述した第１実施形態の半導体装置１と異なっているだけで、その他の構成、作用、および効果は同様である。よって、その異なっている部分について説明するとともに、前述した第１実施形態と同一の構成部分については同一符号を付してその説明を省略する。
【００８０】
本実施形態の半導体装置としてのＭＯＳＦＥＴ３１は、図９に示すように、これが具備する半導体素子５のゲート電極４ｇと、リードフレーム３のゲート側端子３ｇのゲート側ポスト部７ｇとが、長尺の略板形状に形成された１個のアルミニウム製の電流経路部材としての接続ストラップ（Ａｌストラップ）３２によって電気的に接続されている。
【００８１】
また、本実施形態の半導体装置の製造方法は、ＭＯＳＦＥＴ３１が具備する半導体素子５のゲート電極４ｇと、リードフレーム３のゲート側端子３ｇのゲート側ポスト部７ｇとを、長尺の略板形状に形成された１個のアルミニウム製の接続ストラップ３２を用いて、超音波接合によって電気的に接続する。この際、接続ストラップ３２の電極側接続部分３２ａを半導体素子５のゲート電極４ｇに、また接続ストラップ３２のリードフレーム側接続部分３２ｂをリードフレーム３のゲート側端子３ｇのソース側ポスト部７ｇに、それぞれ直接かつ同時に超音波接合する。
【００８２】
この第３実施形態の半導体装置３１、および半導体装置の製造方法は、以上説明した点以外は、第１実施形態の半導体装置１、および半導体装置の製造方法と同じであり、本発明の課題を解決できるのはもちろんであるが、前述したように、半導体素子５のゲート電極４ｇとリードフレーム３のゲート側端子３ｇのゲート側ポスト部７ｇとが、長尺の略板形状に形成された１個の電流経路部材３２によって接続されている本実施形態の半導体装置３１、およびこの半導体装置３１を製造する半導体装置の製造方法は、以下の点で優れている。
【００８３】
本実施形態の半導体装置としてのＭＯＳＦＥＴ３１においては、半導体素子５のソース電極４ｓと、リードフレーム３のソース側端子３ｓのソース側ポスト部７ｓとが、略板形状に形成されたアルミニウム製の接続ストラップ６によって電気的に接続されているのみならず、半導体素子５のゲート電極４ｇと、リードフレーム３のゲート側端子３ｇのゲート側ポスト部７ｇとが、長尺の略板形状に形成された１個のアルミニウム製の接続ストラップ３２によって電気的に接続されている。これにより、半導体素子５とリードフレーム３との間を流れる電流の流量を、より多く設定することができる。したがって、本実施形態の半導体装置としてのＭＯＳＦＥＴ３１は、その電気的動作性能がさらに向上されている。また、本実施形態の半導体装置の製造方法によれば、電気的動作性能がさらに高いＭＯＳＦＥＴ３１を生産できる。
【００８４】
（第４の実施の形態）
次に、本発明の第４の実施の形態に係る半導体装置、および半導体装置の製造方法を説明する。
【００８５】
この第４実施形態の半導体装置４１、および半導体装置の製造方法は、半導体素子５のソース電極４ｓ、およびリードフレーム３のソース側端子３ｓのソース側ポスト部７ｓに接続される電流経路部材４２の形状が、前述した第１実施形態の電流経路部材６の形状と異なっているだけで、その他の構成、作用、および効果は同様である。よって、その異なっている部分について説明するとともに、前述した第１実施形態と同一の構成部分については同一符号を付してその説明を省略する。
【００８６】
本実施形態の半導体装置としてのＭＯＳＦＥＴ４１は、図１０に示すように、これが具備する半導体素子５のソース電極４ｓと、リードフレーム３のソース側端子３ｓのソース側ポスト部７ｓとに接続される、アルミニウム製の電流経路部材としての接続ストラップ（Ａｌストラップ）４２の、電極側接続部分４２ａとリードフレーム側接続部分４２ｂとの間の中間部（ビーム部）４２ｃが、所定の曲率を有する略アーチ形状に形成されている。具体的には、接続ストラップ４２は、図１０中Ｃで示すその厚さが、約0.1(mm)の大きさに形成されている。それとともに、接続ストラップ４２は、図１０中Ｄで示すその中間部４２ｃの間隔が、約0.６(mm)の大きさに形成されている。このような形状からなる接続ストラップ４２において、その中間部４２ｃは、その側面視において、滑らかな半円形状の円弧を描くような略アーチ形状に形成されている。
【００８７】
本実施形態の半導体装置の製造方法によれば、この接続ストラップ４２は、図６（ｃ）で示したように、前述した第１実施形態の接続ストラップ６を形成する工程において、接続ストラップを成型する型を交換するだけで、所定の長さに切り出されたアルミニウム製の板材９から容易に形成することができる。
【００８８】
また、本実施形態の半導体装置の製造方法によれば、この接続ストラップ４２も、その電極側接続部分４２ａとリードフレーム側接続部分４２ｂとが、超音波接合によって半導体素子５のソース電極４ｓ、およびリードフレーム側接続部分２２ｂをリードフレーム３のソース側端子３ｓのソース側ポスト部７ｓに、それぞれ直接かつ同時に電気的に接続される。
【００８９】
この第４実施形態の半導体装置４１、および半導体装置の製造方法は、以上説明した点以外は、第１実施形態の半導体装置１、および半導体装置の製造方法と同じであり、本発明の課題を解決できるのはもちろんであるが、前述したように、半導体素子５のソース電極４ｓとリードフレーム３のソース側端子３ｓのソース側ポスト部７ｓとが、中間部（ビーム部）４２ｃが所定の曲率を有する略アーチ形状に形成されている電流経路部材４２によって接続されている本実施形態の半導体装置４１、およびこの半導体装置４１を製造する半導体装置の製造方法は、以下の点で優れている。
【００９０】
本実施形態の半導体装置としてのＭＯＳＦＥＴ４１においては、半導体素子５のソース電極４ｓと、リードフレーム３のソース側端子３ｓのソース側ポスト部７ｓとが、前述したような滑らかな半円形状の円弧を描くような略アーチ形状に形成されている中間部４２ｃを有する電流経路部材としての接続ストラップ４２によって接続されている。これにより、接続ストラップ４２の電極側接続部分４２ａと半導体素子５のソース電極４ｓの周縁部との間において、チップエッジタッチなどによる電気的短絡を起こすおそれがより低減されている。したがって、本実施形態のＭＯＳＦＥＴ４１は、その電気的動作性能がより安定している。また、本実施形態の半導体装置の製造方法によれば、電気的動作性能がより安定しているＭＯＳＦＥＴ４１を生産できる。
【００９１】
（第５の実施の形態）
次に、本発明の第５の実施の形態に係る半導体装置、および半導体装置の製造方法を説明する。
【００９２】
この第５実施形態の半導体装置５１、および半導体装置の製造方法は、半導体素子５のソース電極４ｓ、およびリードフレーム３のソース側端子３ｓのソース側ポスト部７ｓに接続される電流経路部材５２の形状が、前述した第１実施形態の電流経路部材６の形状と異なっているだけで、その他の構成、作用、および効果は同様である。よって、その異なっている部分について説明するとともに、前述した第１実施形態と同一の構成部分については同一符号を付してその説明を省略する。
【００９３】
本実施形態の半導体装置としてのＭＯＳＦＥＴ５１は、図１１（ａ）および（ｂ）に示すように、これが具備する半導体素子５のソース電極４ｓと、リードフレーム３のソース側端子３ｓのソース側ポスト部７ｓとに接続される、アルミニウム製の電流経路部材としての接続ストラップ（Ａｌストラップ）５２の、電極側接続部分５２ａとリードフレーム側接続部分５２ｂとの間の中間部（ビーム部）５２ｃに、この接続ストラップ５２をその厚み方向に沿って貫通して、固化する前の流動性を有している状態の前記ハウジング２の成型材料である封止樹脂を通過させるための穴５３が複数個、本実施形態においては８個設けられている。これら８個の穴５３は、本実施形態においては四角形状に形成されている。
【００９４】
本実施形態の半導体装置の製造方法によれば、この接続ストラップ５２は、図６（ｃ）で示したように、前述した第１実施形態の接続ストラップ６を形成する工程において、接続ストラップを成型する型を交換するだけで、所定の長さに切り出されたアルミニウム製の板材９から容易に形成することができる。
【００９５】
また、本実施形態の半導体装置の製造方法によれば、この接続ストラップ５２も、その電極側接続部分５２ａとリードフレーム側接続部分５２ｂとが、超音波接合によって半導体素子５のソース電極４ｓ、およびリードフレーム側接続部分２２ｂをリードフレーム３のソース側端子３ｓのソース側ポスト部７ｓに、それぞれ直接かつ同時に電気的に接続される。
【００９６】
この第５実施形態の半導体装置５１、および半導体装置の製造方法は、以上説明した点以外は、第１実施形態の半導体装置１、および半導体装置の製造方法と同じであり、本発明の課題を解決できるのはもちろんであるが、前述したように、半導体素子５のソース電極４ｓとリードフレーム３のソース側端子３ｓのソース側ポスト部７ｓとが、流動性を有している状態の封止樹脂を通過させるための８個の四角形状に形成された穴５３が、中間部５２ｃをその厚み方向に沿って貫通して設けられている電流経路部材５２によって接続されている本実施形態の半導体装置５１、およびこの半導体装置５１を製造する半導体装置の製造方法は、以下の点で優れている。
【００９７】
前述した第１実施形態の半導体装置の製造方法においては、接続ストラップ６によって電気的に接続された半導体素子５およびリードフレーム３と、Ｂ’ｇワイヤ８などとを、それらの周りから覆うようにエポキシ系樹脂などの成型用樹脂からなる封止樹脂（モールド樹脂）によってパッケージングしてハウジング２内に包み込むことにより、所望する半導体装置としてのＳＯＰ−８パッケージのＭＯＳＦＥＴ（パワーＭＯＳＦＥＴ）１を製造した。ところが、第１実施形態の接続ストラップ６や、この第５実施形態の接続ストラップ５２は、アルミニウム製であり、一般に封止樹脂（モールド樹脂）として用いられているエポキシ系樹脂などと接着（密着）性が悪い。すなわち、アルミニウム製の接続ストラップ６および接続ストラップ５２は、エポキシ系樹脂ののりが悪い。
【００９８】
したがって、略板形状に形成されている接続ストラップ６を、エポキシ系樹脂によってその周りから包み込むようにパッケージングすると、接続ストラップ６とハウジング２との間に図示しない隙間が生じるおそれがある。ひいては、ハウジング２に、その外部と内部とを連通するような、同じく図示しない亀裂が生じるおそれがある。接続ストラップ６とハウジング２との間に隙間が生じたり、あるいはハウジング２に亀裂が生じたりすると、これらの隙間や亀裂を伝わって、ハウジング２の外部の水分などが、ハウジング２の内部に浸入するおそれがある。ハウジング２の内部に水分が浸入すると、接続ストラップ６や、半導体素子５、あるいはリードフレーム３とのそれぞれの間で電気的短絡などが生じたり、あるいはそれらに錆が生じたりして、ＭＯＳＦＥＴ１の電気的性能が著しく劣化するおそれがある。場合によっては、ＭＯＳＦＥＴ１が完全に作動しなくなるおそれがある。
【００９９】
ところが、本実施形態の半導体装置としてのＭＯＳＦＥＴ５１においては、半導体素子５のソース電極４ｓと、リードフレーム３のソース側端子３ｓのソース側ポスト部７ｓとが、略板形状に形成されている接続ストラップ５２によって接続されているとともに、この接続ストラップ５２の中間部５２ｃには、電流経路部材５２をその厚み方向に貫通するように、８個の四角形の穴５３が設けられている。これにより、本実施形態の半導体装置の製造方法を実施するに当たり、接続ストラップ５２によって電気的に接続された半導体素子５およびリードフレーム３と、Ｂ’ｇワイヤ８などとを、それらの周りから覆うようにエポキシ系樹脂などの成型用樹脂からなる封止樹脂（モールド樹脂）によってパッケージングしてハウジング２内に包み込む際に、エポキシ系樹脂がそれら接続ストラップ５２の中間部５２ｃに設けられた８個の四角形の穴５３を通過する。すると、エポキシ系樹脂は、アルミニウム製の接続ストラップ５２をその周囲からまんべんなく包み込むように、かつアルミニウム製の接続ストラップ５２との間に隙間などが生じないように接続ストラップ５２に密着しつつこれをパッケージングして、ハウジング２内に包み込む。
【０１００】
このように、接続ストラップ５２の中間部５２ｃに８個の四角形の穴５３を設けることにより、ＭＯＳＦＥＴ５１のハウジング２内における接続ストラップ５２とエポキシ系樹脂との接着（密着）性を向上させることができる。したがって、本実施形態のＭＯＳＦＥＴ５１は、そのハウジング２内に水分が浸入するおそれが殆ど無く、その耐水性（耐湿性）が大幅に向上されている。すなわち、本実施形態のＭＯＳＦＥＴ５１は、外的環境に対する耐久性がより高く、その電気的動作性能の安定性、すなわち信頼性がより高められている。また、本実施形態の半導体装置の製造方法によれば、外的環境に対する耐久性がより高く、その電気的動作性能の安定性、すなわち信頼性がより高められているＭＯＳＦＥＴ５１を生産できる。
【０１０１】
以上説明したように、接続ストラップ５２の中間部５２ｃに設けられた８個の四角形の穴５３は、その効果から、パッケージング促進穴５３とも称することができる。また、これら８個の穴（パッケージング促進穴）５３は、それらの大きさ、形状、個数、および配置位置などが、接続ストラップ５２の導電性を大きく妨げない程度に設定されて形成される。具体的には、これら８個の穴（パッケージング促進穴）５３は、接続ストラップ５２の配線抵抗値が、前述した第１実施形態の接続ストラップ６の配線抵抗値と略同等の大きさを保持できるように設定される。すなわち、実質的に第１実施形態の接続ストラップ６の中間部６ｃに８個の穴（パッケージング促進穴）５３を設けて形成された本実施形態の接続ストラップ５２はその配線抵抗値の大きさが、第１実施形態の接続ストラップ６の配線抵抗値の大きさと同様に、従来品Ａとしての従来技術のＡｕボンディングを有するＭＯＳＦＥＴ１０１の配線抵抗値と比較して、約８０％も大幅に低減されている。つまり、本実施形態のＭＯＳＦＥＴ５１においても、８個の穴５３が設けられている接続ストラップ５２の配線抵抗値が、ＭＯＳＦＥＴ５１全体のオン抵抗値に対して及ぼす影響は極めて低い。
【０１０２】
また、本実施形態のＭＯＳＦＥＴ５１に用いられる接続ストラップは、前記接続ストラップ５２には限られない。前述したオン抵抗値の大きさを保持できるならば、例えば図１２（ａ）〜（ｅ）に示すように、様々な種類の接続ストラップを使用することができる。それぞれを簡略して説明すると、まず、図１２（ａ）の接続ストラップ５４は、その中間部５４ｃに、これが半導体素子５のソース電極４ｓと、リードフレーム３のソース側端子３ｓのソース側ポスト部７ｓとを接続する向きに沿って、４本のスリット形状の穴（パッケージング促進穴）５５が設けられているものである。次に、図１２（ｂ）の接続ストラップ５６は、その中間部５６ｃに、これが半導体素子５のソース電極４ｓと、リードフレーム３のソース側端子３ｓのソース側ポスト部７ｓとを接続する向きに対して垂直な向きに、４本のスリット形状の穴（パッケージング促進穴）５７が設けられているものである。図１２（ｃ）の接続ストラップ５８は、その中間部５８ｃに６個の円形状の小さい穴（パッケージング促進穴）５９が設けられているものである。図１２（ｄ）の接続ストラップ６０は、その中間部６０ｃに、直径が0.8(mm)の円形状の穴（パッケージング促進穴）６１が形成されている。また、この穴６１は、図１２（ｄ）中Ｅで示すように、その穴６１の中心Ｃ１が接続ストラップ６０のリードフレーム側接続部分６０ｂの縁部から1.1(mm)離された位置に配置されて形成されているものである。そして、最後に図１２（ｅ）の接続ストラップ６２は、その中間部６２ｃに、直径が0.8(mm)の半円形状の穴（パッケージング促進穴）６３が形成されている。それとともに、この接続ストラップ６２は、穴６３から接続ストラップ６２のリードフレーム側接続部分６２ｂの縁部に向けて、図１２（ｅ）中Ｆで示すように、穴６３の直径と同じ大きさの幅0.8(mm)で切り欠かれている。また、この接続ストラップ６２は、穴６３が、接続ストラップ６２のリードフレーム側接続部分６２ｂの縁部から最も遠い部分が、図１２（e）中Ｇで示すように、1.5(mm)となる位置に形成されている。
【０１０３】
以上、図１２（ａ）〜（ｅ）に示すように、様々な大きさ、形状、個数、および配置位置の穴５５，５７，５９，６１，６３が設けられた各接続ストラップ５４，５６，５８，６０，６２は、いずれも前述したオン抵抗値の大きさを保持できるように形成されているものである。
【０１０４】
なお、本発明に係る半導体装置、および半導体装置の製造方法は、前述した第１〜第５の実施の形態には制約されない。本発明の主旨を逸脱しない範囲において、本発明に係る半導体装置の構成の一部や、あるいは本発明に係る半導体装置の製造方法が有する各工程を、種々様々な状態に組み合わせて設定できる。
【０１０５】
例えば、接続ストラップを、その電極側接続部分が半導体素子５のソース電極４ｓに、またそのリードフレーム側接続部分がリードフレーム３のソース側端子３ｓのソース側ポスト部７ｓに、それぞれ直接接触するように接続する方法は、超音波接合には限られない。例えば、抵抗溶接や、あるいは圧着でもよい。また、この接続作業を行う際に、接続ストラップの電極側接続部分およびリードフレーム側接続部分を、それぞれ同時に半導体素子５のソース電極４ｓ、およびリードフレーム３のソース側端子３ｓのソース側ポスト部７ｓに接続せずに、それらのどちらか一方から接続しても構わない。また、接続ストラップを形成する材料は、アルミニウム以外にも、銅や金など導電性の高い金属材料を用いても構わない。
【０１０６】
また、本発明に係る半導体装置が備える半導体素子は、前記第１〜第５の各実施形態においては、それらの両端面にソース電極、ゲート電極、およびドレイン電極がそれぞれ１個ずつ設けられている、いわゆる１層構造としたが、多層構造のものを用いても何ら差し支えない。リードフレーム３に接続する電極４が半導体素子の両端面（表裏面）等に露出していれば、それら各電極と各リードフレーム３とを、前記各接続ストラップ６，２２，３２，４２，５２などを用いて、前述した本発明の各実施形態の半導体装置の製造方法によって容易かつ選択的に、電気的に接続できる。
【０１０７】
同様に、本発明に係る半導体装置の製造方法によって製造される半導体装置が備える半導体素子は、その内部に設けられているデバイスの個数が１個でも、あるいは複数個でも構わない。
【０１０８】
また、本発明に係る半導体装置が備える電極は、１種類につき１個でなくとも良い。例えば、半導体装置が具備する半導体素子のソース電極、ゲート電極、およびドレイン電極が、それぞれ複数個ずつ設けられていてもよい。このような場合においても、それら各電極と各リードフレーム３とを、前記各接続ストラップ６，２２，３２，４２，５２などを用いて、前述した本発明の各実施形態の半導体装置の製造方法によって容易かつ選択的に、電気的に接続できる。
【０１０９】
さらに、第５実施形態において略板形状に形成されている接続ストラップ５２，５４，５６，５８，６０，６２に形成した各種の穴５３，５５，５７，５９，６１，６３を、第２実施形態の３個の長尺の略板（帯）形状に形成された接続ストラップ２２のそれぞれの中間部２２ｃに設けても構わない。あるいは、それら各種の穴５３，５５，５７，５９，６１，６３を、第４実施形態の接続ストラップ４２の略アーチ形状に形成された中間部４２ｃに設けても構わない。これらの場合も、各接続ストラップ２２，４２が、いずれも前述したオン抵抗値の大きさを保持できればよい。
【０１１０】
【発明の効果】
本発明に係る半導体装置によれば、電極とリードフレームとの間の電流の流路断面積が拡大されるので、電極とリードフレームとの間における抵抗を下げることができる。また、チップエッジタッチなどによる電気的短絡を起こし難くできるとともに、温度変化などの外的環境の変化によって電流経路の電気的性能が不安定になるおそれを低減できる。したがって、本発明に係る半導体装置は、省電力で作動可能であるとともに、電気的性能が安定しており、かつ耐久性が高い。
【０１１１】
また、本発明に係る半導体装置を実施するにあたり、電極とリードフレームとの間における抵抗をより下げることができるとともに、電気的短絡をより起こし難くでき、かつ温度変化などの外的環境の変化によって電流経路の電気的性能が不安定になるおそれをより低減できる。したがって、本発明に係る半導体装置を、より省電力で作動可能であるとともに、電気的性能がより安定しており、かつ耐久性がより高いものとすることができる。
【０１１２】
また、本発明に係る半導体装置の製造方法によれば、半導体装置の電極とリードフレームとの間の電流の流路断面積を拡大して、電極とリードフレームとの間における抵抗を下げることができる。また、チップエッジタッチなどによる電気的短絡を起こし難くできるとともに、温度変化などの外的環境の変化によって電流経路の電気的性能が不安定になるおそれを低減できる。したがって、本発明に係る半導体装置の製造方法は、省電力で作動可能であるとともに、電気的性能が安定しており、かつ耐久性が高い半導体装置を製造することができる。
【０１１３】
また、本発明に係る半導体装置の製造方法を実施するにあたり、半導体装置の電極とリードフレームとの間における抵抗をより下げることができるとともに、電気的短絡をより起こし難くでき、かつ温度変化などの外的環境の変化によって電流経路の電気的性能が不安定になるおそれをより低減できる。したがって、本発明に係る半導体装置の製造方法は、より省電力で作動可能であるとともに、電気的性能がより安定しており、かつ耐久性がより高い半導体装置を製造することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の概観を示す斜視図。
【図２】（ａ）は、図１中Ａ−Ａ線に沿って切断した場合の半導体装置の内部構造の主要部分を示す断面図。（ｂ）は、図１中Ｂ−Ｂ線に沿って切断した場合の半導体装置の内部構造の主要部分を示す断面図。
【図３】図１の電流経路部材のオン抵抗と従来の技術にかかる電流経路部材のオン抵抗とを比較して示す図。
【図４】図１の電流経路部材のオン抵抗の形状依存性を示し、（ａ）は、電流経路部材の厚さに対する電流経路部材のオン抵抗、（ｂ）は、電流経路部材の幅に対する電流経路部材のオン抵抗、をそれぞれ示す図。
【図５】図１の電流経路部材および従来の技術にかかる２種類の電流経路部材のそれぞれの温度サイクルテストによる信頼性を比較して示す図。
【図６】本発明の第１の実施の形態に係る半導体装置の製造方法を示し、（ａ）は、電流経路部材を材料から切り出す前の状態、（ｂ）は、電流経路部材が材料から切り出された後の状態、（ｃ）は、図６（ｂ）の電流経路部材を図１の半導体装置に用いられる形状に形成した状態、（ｄ）は、図６（ｂ）の電流経路部材を他の形状に形成した状態、（ｅ）は、図６（ｂ）の電流経路部材をさらに他の形状に形成した状態、をそれぞれ示す工程図。
【図７】本発明の第１の実施の形態に係る半導体装置の製造方法を示し、（ａ）は、図６（ｃ）の電流経路部材を接合ホーンによって真空吸着した状態、（ｂ）は、図７（ａ）の状態の電流経路部材を半導体素子のソース電極およびリードフレームのソース側端子のソース側ポスト部のそれぞれに同時に超音波接合している状態、（ｃ）は、図６（ｃ）の電流経路部材が半導体素子のソース電極およびリードフレームのソース側端子のソース側ポスト部のそれぞれに超音波接合された状態、をそれぞれ示す工程図。
【図８】本発明の第２の実施の形態に係る半導体装置の内部構造の主要部分を示す断面図。
【図９】本発明の第３の実施の形態に係る半導体装置の内部構造の主要部分を示す断面図。
【図１０】本発明の第４の実施の形態に係る半導体装置の内部構造の主要部分を示す断面図。
【図１１】本発明の第５の実施の形態に係る半導体装置の内部構造の主要部分を示し、（ａ）は、厚み方向に対して垂直に切断した場合、（ｂ）は、厚み方向に沿って切断した場合、をそれぞれ示す断面図。
【図１２】図１１の半導体装置に用いられる電流経路部材の種類を示し、（ａ）は、４本のスリットが設けられている場合、（ｂ）は、３本のスリットが設けられている場合、（ｃ）は、６個の円形の小穴が設けられている場合、（ｄ）は、１個の円形の穴が設けられている場合、（ｅ）は、半円形の穴およびこの穴に連続する切り欠き部が設けられている場合、をそれぞれ示す平面図である。
【図１３】従来の技術に係る半導体装置の概観を示す斜視図。
【図１４】（ａ）は、図１３中Ｘ−Ｘ線に沿って切断した場合の半導体装置の内部構造の主要部分を示す断面図。
（ｂ）は、図１３中Ｙ−Ｙ線に沿って切断した場合の半導体装置の内部構造の主要部分を示す断面図。
【図１５】（ａ）は、従来の技術に係る他の半導体装置をその厚み方向に対して垂直に切断した場合の半導体装置の内部構造の主要部分を示す断面図。
（ｂ）は、従来の技術に係る他の半導体装置をその厚み方向に沿って切断した場合の半導体装置の内部構造の主要部分を示す断面図。
【符号の説明】
１，２１，３１，４１，５１…ＭＯＳＦＥＴ（パワーＭＯＳＦＥＴ、半導体装置）
２…ハウジング
３…リードフレーム
４…電極
４ｇ…ゲート電極（ゲートパット）
４ｓ…ソース電極（ソースパット）
５…半導体素子
６，１３，１４，２２，３２，４２，５２，５４，５６，５８，６０，６２…接続ストラップ（Ａｌストラップ、電流経路部材）
６ａ，２２ａ，３２ａ，４２ａ，５２ａ…電極側接続部分
６ｂ，２２ｂ，３２ｂ，４２ｂ，５２ｂ，６０ｂ，６２ｂ…リードフレーム側接続部分
６ｃ，２２ｃ，４２ｃ，５２ｃ，５４ｃ，５６ｃ，５８ｃ，６０ｃ，６２ｃ…ビーム部（中間部）
５３，５５，５７，５９，６１，６３…パッケージング促進穴（穴）

Claims (10)

  1. 複数個の電極を有する半導体素子と、
    複数個のリードフレームと、
    前記各電極のうちの少なくともソース電極と前記各リードフレームのうちの少なくとも１個のリードフレームとを電気的に接続するとともに、アルミニウム系の材料によって略板形状に形成されており、かつ、前記ソース電極に接続される部分が前記ソース電極の表面よりも小さく形成された電流経路部材と、
    前記各リードフレーム、前記半導体素子、および前記電流経路部材をパッケージングするハウジングと、
    を具備し、前記電流経路部材は、前記ソース電極に接続される部分と前記リードフレームに接続される部分との間の中間部が前記半導体素子から離間する形状に形成されているとともに、前記ソース電極および前記リードフレームのそれぞれに超音波接合によって同時にかつ直接接続されており、さらに前記電流経路部材の前記ソース電極に接続される部分は前記ソース電極の表面内において前記ソース電極に面接触して接続されていることを特徴とする半導体装置。
  2. 前記電流経路部材は、１回の超音波接合によって前記ソース電極および前記リードフレームのそれぞれに同時にかつ直接面接触するように接続されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記ソース電極と前記リードフレームとは、複数個の前記電流経路部材によって接続されていることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記電流経路部材は、その前記中間部が、所定の曲率を有する略アーチ形状に形成されていることを特徴とする請求項１〜３のうちのいずれか１項に記載の半導体装置。
  5. 前記電流経路部材は、少なくともその前記中間部に、これを厚み方向に沿って貫通するように、前記ハウジングの成型材料である封止樹脂が通過する穴が設けられていることを特徴とする請求項１〜４のうちのいずれか１項に記載の半導体装置。
  6. 前記電流経路部材は、前記各電極のうちのゲート電極および前記各リードフレームのうちの前記ゲート電極に電気的に接続されるリードフレームのそれぞれにも、超音波接合によって同時にかつ直接接続されていることを特徴とする請求項１〜５のうちのいずれか１項に記載の半導体装置。
  7. 前記電流経路部材は、前記半導体素子の縁部とは非接触であることを特徴とする請求項１〜６のうちのいずれか１項に記載の半導体装置。
  8. 半導体素子が有する複数個の電極のうちの少なくともソース電極、および複数個のリードフレームのうちの少なくとも１個のリードフレームのそれぞれに、アルミニウム系の材料によって略板形状に形成されているとともに前記ソース電極に接続される部分が前記ソース電極の表面よりも小さく形成されており、かつ、前記ソース電極に接続される部分と前記リードフレームに接続される部分との間の中間部が前記半導体素子から離間する形状に形成された電流経路部材を、その前記ソース電極に接続される部分を前記ソース電極の表面内において前記ソース電極に面接触させつつ前記ソース電極および前記リードフレームのそれぞれに超音波接合によって同時にかつ直接接続することにより、前記ソース電極と前記リードフレームとを前記電流経路部材を介して電気的に接続することを特徴とする半導体装置の製造方法。
  9. 前記電流経路部材を、１回の超音波接合によって、前記電極および前記リードフレームのそれぞれに同時にかつ直接面接触するように接続することを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記電流経路部材を、前記半導体素子の縁部に接触させることなく前記電極に接続することを特徴とする請求項８または９に記載の半導体装置の製造方法。
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