JP2001035983A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2001035983A
JP2001035983A JP11203469A JP20346999A JP2001035983A JP 2001035983 A JP2001035983 A JP 2001035983A JP 11203469 A JP11203469 A JP 11203469A JP 20346999 A JP20346999 A JP 20346999A JP 2001035983 A JP2001035983 A JP 2001035983A
Authority
JP
Japan
Prior art keywords
electrode
semiconductor device
lead
semiconductor
island
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11203469A
Other languages
English (en)
Inventor
Shoichi Nakamura
正一 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Semiconductor Manufacturing Co Ltd
Kansai Nippon Electric Co Ltd
Original Assignee
Renesas Semiconductor Manufacturing Co Ltd
Kansai Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Semiconductor Manufacturing Co Ltd, Kansai Nippon Electric Co Ltd filed Critical Renesas Semiconductor Manufacturing Co Ltd
Priority to JP11203469A priority Critical patent/JP2001035983A/ja
Publication of JP2001035983A publication Critical patent/JP2001035983A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601Structure
    • H01L2224/0603Bonding areas having different sizes, e.g. different heights or widths
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401Disposition
    • H01L2224/40151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/41Structure, shape, material or disposition of the strap connectors after the connecting process of a plurality of strap connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/41Structure, shape, material or disposition of the strap connectors after the connecting process of a plurality of strap connectors
    • H01L2224/4101Structure
    • H01L2224/4103Connectors having different sizes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73221Strap and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838Bonding techniques
    • H01L2224/83801Soldering or alloying
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301Thyristor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 低オン抵抗の半導体ペレットを用いた半導体
装置では内部接続部分の電気抵抗によって半導体装置全
体のオン抵抗が制限されていた。 【解決手段】 裏面に第1の電極2を、表面に面積が異
なる第2、第3の電極3、4をそれぞれ形成した半導体
ペレット1をアイランド5にマウントし、このアイラン
ド5の少なくとも2辺に沿って複数本のリード8、12
を配置し、小面積の第2の電極3を1本のリード8a
に、第3の電極4を残りのリード8bに分散して接続し
て、半導体ペレット1を含む主要部分を樹脂11にて被
覆したことを特徴とする。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体装置に関し、
特に導通時の電気抵抗(オン抵抗)が小さい半導体ペレ
ットを備えた半導体装置に関する。
【0002】
【従来の技術】最近では広い分野で省エネルギーへの対
応が要請されており、電力制御装置などの電子回路装置
でも具体的にオン抵抗が小さい半導体装置を採用するこ
とにより電力効率を高め、省エネルギー化を図ってい
る。そのため半導体装置本体である半導体ペレットにつ
いて耐電圧を高めると同時にオン抵抗を低減しさらには
電極間容量を低減するなどの多くの提案がなされ、電力
用MOSFETでは、数10mΩのものが実用化されて
いる。一方、このようにオン抵抗が小さな半導体装置は
電力用だけでなく、スイッチ素子一般に用いられ、小電
力分野では小型化も要求されている。図6及び図7は低
オン抵抗の半導体装置の一例を示す。図において、1は
半導体ペレットで、内部に半導体素子(図示せず)が形
成されている。半導体素子が主電流を制御する電極を有
するサイリスタやMOSFETの場合、一方の主面のほ
ぼ全面に主電流が流入するアノードまたはドレインなど
の第1の電極2が形成されている。そして他の主面の微
小面積領域に制御用のゲート電極(第2の電極)3が形
成され、残りの領域に主電流が流出するカソードまたは
ソースなどの第3の電極4が形成されている。5は半導
体ペレット1をマウントしたアイランドで、半導体ペレ
ット1とアイランド5の接続には電気抵抗が小さい半田
6が一般的に用いられる。このアイランド5の一つの辺
から外方に櫛刃状に複数本、図示例では4本のリード7
が導出されている。8はアイランド5のリード7とは反
対側に配置された図示例では4本のリードを示す。9は
半導体ペレット1上の第2の電極3とリード8の内、一
本のリード8aとを接続するワイヤ、10は第3の電極
4とリード8の内、残り3本のリード8bとを接続する
ワイヤを示す。11は半導体ペレット1を含む主要部分
を被覆した樹脂で、各リード7、8はこの樹脂11の側
壁から導出され、外端部が樹脂11底面と平行に成形さ
れて、表面実装を可能にしている。この半導体装置は、
第1電極2は半田6、アイランド5を経由してリード7
に直列接続されるが、いずれの電気抵抗も半導体ペレッ
ト1内部のオン抵抗より格段に小さい。また、第2電極
3に流入する電流は主電流に比較して格段に小さいた
め、第2電極3とリード8aを接続するワイヤ9も細い
ものを用いることができる。一方、第3の電極4からリ
ード8bには第1の電極2に流入した電流が流出するた
め、この電流値に応じてワイヤ10の径が決定される。
ワイヤ10としては一般的に金、銅、アルミニウムが用
いられるが、安価なアルミニウムを用いる場合、導電性
が金や銅に比して劣るため、さらに径大のワイヤを用い
る必要があり、図7に示すように複数本、図示例では2
本並列接続している。ワイヤ10に導電性が良好な金を
用いる場合でも、金は高価であるため径小のワイヤを複
数本用い図7に示すように並列接続している。
【0003】
【発明が解決しようとする課題】ところが、ワイヤ10
の電気抵抗はリード8bの電気抵抗に比して大きいだけ
でなく、第1の電極2から流入し半導体ペレット内を移
動した主電流は第3の電極4に到達した後、薄い第3の
電極4内を移動してワイヤ10に到達するため、第3の
電極4自体の抵抗値も無視できない。そのためリード
7、8b間の抵抗値はワイヤ10の径だけでなく、その
長さや第3の電極4との接続状態、接続位置によっても
影響を受けるが、半導体ペレット1内部のオン抵抗が数
10mΩ程度の微小抵抗になると、上記影響を無視する
ことができず、改善が望まれていた。
【0004】
【課題を解決するための手段】本発明は上記課題の解決
を目的として提案されたもので、一主面に主電流が流入
または流出する第1の電極が形成され、他の主面には主
電流を制御する小面積の第2の電極及び主電流が流出ま
たは流入する大面積の第3の電極がそれぞれ形成された
半導体ペレットをアイランドに第1の電極を電気的に接
続してマウントし、このアイランドの少なくとも2辺に
沿って複数本のリードを配置し、第2の電極を1本のリ
ードに、第3の電極を残りのリードに分散して接続し
て、半導体ペレットを含む主要部分を樹脂にて被覆した
ことを特徴とする半導体装置を提供する。
【0005】
【発明の実施の形態】本発明による半導体装置は、主電
流が流入または流出する半導体ペレット上の第3電極
を、アイランドの少なくとも2辺、好ましくは対辺に沿
って配置した複数本のリードに分散して接続することに
より、第3電極上をほぼ均等に分割した領域と各リード
とを対応させることができ、第3電極上の任意の位置と
ワイヤとを最短距離で接続できるため、第3電極内の電
気抵抗を最小にできる上、この第3電極と各リードとの
間の距離も可及的に短縮できるため、半導体装置全体の
オン抵抗を低減できる。本発明による半導体装置は、ア
イランドの半導体ペレット非マウント面を樹脂外面から
露呈させ、第1の電極を樹脂外部に引き出すことが出来
る。また、アイランドを直接的に樹脂から露呈させるだ
けでなく、アイランドに細条を電気的に接続し、この細
条を他のリードと同様に樹脂から露呈させてもよい。ま
た、本発明による半導体装置は、半導体ペレット上の電
極とリードとをワイヤで電気的に接続することができる
が、この場合、半導体ペレット上の第3の電極とリード
とを接続するリードの長さを可及的に短くするようにリ
ードの配置やワイヤの接続位置を決定する。また、第3
の電極に接続されるリードの一端部を電気的に橋絡する
ことによって、半導体ペレットの辺に沿って連続的にリ
ードを配置すると、この橋絡部を含むリードと第3の電
極とを最短距離でワイヤ接続できる。このようにしてさ
らに半導体ペレット上の第3の電極とリードとを複数本
のリードで接続することによりワイヤ接続部での電気抵
抗を一層低減できる。また本発明による半導体装置は、
半導体ペレット上の第3の電極とリードとをワイヤに替
えてシート状またはテープ状の導電部材で接続すること
ができる。この導電部材はワイヤ径に相当する厚さに比
して巾を十分大きく出来るため、導電性が劣るアルミニ
ウムを用いることが出来る。この導電部材と第3の電極
とを広い面積で面接続することが好ましいが、複数個所
で電気的に接続することもできる。また導電部材とリー
ドとの間も広い面積で面接続することが好ましいが、複
数個所で電気的に接続することができる。この場合、第
3の電極に接続されるリードの一端部を電気的に橋絡
し、この橋絡部を含むリードと導電部材とを連続的に接
続することもできる。
【0006】
【実施例】本発明の実施例を図1及び図2から説明す
る。図において、図6及び図7と同一物には同一符号を
付し重複する説明を省略する。本発明による半導体装置
と図6半導体装置とは、アイランド5に接続されたリー
ドを廃止して、アイランド5から分離されたリード12
を配置した点、このアイランド5に接続した細条13を
リード8、10とは異なる方向に導出した点、第3の電
極4を各リード8b、12に対応して分割し、各分割領
域と各リードとをワイヤ10で接続した点で相異する。
この半導体装置のリード12はアイランド5に直接接続
され、アイランド5と第1の電極2とは半田6で接続さ
れているため、半導体ペレット1とリード12の間の電
気抵抗は無視できる。また、第3電極4は各リードに対
応してほぼ等面積に分割されているため、各分割面の抵
抗はほぼ同じで、各分割領域をそれぞれ最も近いリード
8b、12にワイヤ10で接続しているため、各分割領
域から他の分割領域への電流移動が小さく、各分割面の
抵抗を最小にできる。そのため、ワイヤ10の第3電極
4への接続位置による抵抗のばらつきをなくすことが出
来る。また、ワイヤ10は電流容量から必要な断面積が
決定されるが、細いワイヤを複数並列接続する場合、第
3電極4側では分割面内で離隔して接続することによ
り、半導体ペレット1内を流れる電流の分布を一層均一
化できる。このように本発明による半導体装置は、内部
オン抵抗が小さい半導体ペレットの性能を最大限に発揮
させ、オン抵抗の小さい半導体装置を実現できる。図1
半導体装置によってワイヤ10の長さを可及的に短縮で
きるが、図3に示すようにリード8、12の一端部を橋
絡条14で橋絡することにより、第3電極4の分割面と
リード8b、12の相対位置がずれて、ワイヤ10の引
き回し方向が、リード位置によって異なり、その結果ワ
イヤ10の長さが異なる場合でも、橋絡条14によっ
て、リード8b、12側のワイヤ接続位置を任意に決定
でき、ワイヤ10長さを実質的に最小にできる接続位置
を選択することが出来る。この場合にも、第3電極4の
分割面上の離隔した位置に複数本のワイヤ10を接続す
ることが出来る。図4は本発明の他の実施例を示す。図
において、図1半導体装置と相異するのは、第3の電極
4とリード8b、12をワイヤに替えてシート状または
テープ状の導電部材15で接続したことのみである。こ
の導電部材15の第3の電極4またはリード8b、12
への接続は、スポット接続する場合には複数個所多点接
続するが、広い面積に面接続することにより接続部での
電気抵抗を下げることが出来る。このようにシート状ま
たはテープ状の導電部材15は厚さがワイヤ径に相当す
るが、巾は厚さの数10〜数100倍に設定できるた
め、導電性の劣るアルミニウムを用いても、電気抵抗を
小さくでき、面積が広いため発熱しても放熱性が良好で
大きな電流を扱うことができる。この場合にも図示省略
するが図3実施例と同様に、リード8b、12の一端を
橋絡し、橋絡条を含むリード上に導電部材15を重合さ
せ、任意の位置で接続することができる。上記図1乃至
図4に示す実施例では、アイランド5に細条13を接続
して外部引き出しリードとしたが、図5に示すように、
リード8、12の一端をアイランド5に対して持ち上
げ、アイランド5のペレット非マウント面とリード中間
部とを面一にして、アイランド5の一部を樹脂11から
露呈させることにより、アイランド5を第1電極2の外
部引き出し電極とすることができる。この場合、リード
8、12の一端部は折り曲げ成形により段差を設けても
よいし、プレスによりリードの一端部を肉薄にして段差
を形成するようにしてもよい。これにより樹脂11の高
さを低くでき小型で低オン抵抗の半導体装置を実現でき
る。
【0007】
【発明の効果】以上のように本発明によれば、内部接続
部分の電気抵抗を可及的に低減できるため、 半導体ペ
レットの低オン抵抗特性を損なうことなくオン抵抗を低
減させることのできる半導体装置を実現できる。
【図面の簡単な説明】
【図1】 本発明の実施例を示す半導体装置の側断面図
【図2】 図1半導体装置の一部透視平面図
【図3】 本発明の他の実施例を示す一部透視平面図
【図4】 本発明の他の実施例を示す一部透視平面図
【図5】 本発明の他の実施例を示す側断面図
【図6】 従来の半導体装置の一例を示す側断面図
【図7】 図6半導体装置の一部透視平面図
【符号の説明】
1 半導体ペレット 2 第1の電極 3 第2の電極 4 第3の電極 8 リード 11 樹脂 12 リード

Claims (12)

    【特許請求の範囲】
  1. 【請求項1】一主面に主電流が流入または流出する第1
    の電極が形成され、他の主面には主電流を制御する小面
    積の第2の電極及び主電流が流出または流入する大面積
    の第3の電極がそれぞれ形成された半導体ペレットをア
    イランドに第1の電極を電気的に接続してマウントし、
    このアイランドの少なくとも2辺に沿って複数本のリー
    ドを配置し、第2の電極を1本のリードに、第3の電極
    を残りのリードに分散して接続して、半導体ペレットを
    含む主要部分を樹脂にて被覆したことを特徴とする半導
    体装置。
  2. 【請求項2】アイランドに電気的に接続された細条を樹
    脂から露呈させたことを特徴とする請求項1に記載の半
    導体装置。
  3. 【請求項3】アイランドの半導体ペレット非マウント面
    を樹脂外面から露呈させたことを特徴とする請求項1に
    記載の半導体装置。
  4. 【請求項4】半導体ペレット上の電極とリードとをワイ
    ヤで電気的に接続したことを特徴とする請求項1に記載
    の半導体装置。
  5. 【請求項5】半導体ペレット上の第3の電極とリードと
    を接続するリードの長さを可及的に短くしたことを特徴
    とする請求項4に記載の半導体装置。
  6. 【請求項6】第3の電極に接続されるリードの一端部を
    電気的に橋絡し、この橋絡部を含むリードと第3の電極
    の最短位置にワイヤを接続したことを特徴とする請求項
    5に記載の半導体装置。
  7. 【請求項7】半導体ペレット上の第3の電極とリードと
    を複数本のリードで接続したことを特徴とする請求項4
    に記載の半導体装置。
  8. 【請求項8】半導体ペレット上の第3の電極とリードと
    をシート状またはテープ状の導電部材で接続したことを
    特徴とする請求項1に記載の半導体装置。
  9. 【請求項9】導電部材がアルミニウムからなることを特
    徴とする請求項8に記載の半導体装置。
  10. 【請求項10】導電部材と第3の電極とを複数個所で電
    気的に接続したことを特徴とする請求項8に記載の半導
    体装置。
  11. 【請求項11】導電部材とリードとを複数個所で電気的
    に接続したことを特徴とする請求項8に記載の半導体装
    置。
  12. 【請求項12】第3の電極に接続されるリードの一端部
    を電気的に橋絡し、この橋絡部を含むリードと導電部材
    とを連続的に接続したことを特徴とする請求項11に記
    載の半導体装置。
JP11203469A 1999-07-16 1999-07-16 半導体装置 Pending JP2001035983A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP11203469A JP2001035983A (ja) 1999-07-16 1999-07-16 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11203469A JP2001035983A (ja) 1999-07-16 1999-07-16 半導体装置

Publications (1)

Publication Number Publication Date
JP2001035983A true JP2001035983A (ja) 2001-02-09

Family

ID=16474663

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11203469A Pending JP2001035983A (ja) 1999-07-16 1999-07-16 半導体装置

Country Status (1)

Country Link
JP (1) JP2001035983A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7364950B2 (en) 2001-04-18 2008-04-29 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US7829419B2 (en) 2006-06-26 2010-11-09 Elpida Memory, Inc. Semiconductor device and method for manufacturing the same
JP2011171478A (ja) * 2010-02-18 2011-09-01 Fuji Electric Co Ltd 半導体装置
JP2015019115A (ja) * 2014-10-28 2015-01-29 ルネサスエレクトロニクス株式会社 半導体装置
JP2016040839A (ja) * 2015-10-27 2016-03-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
WO2023248718A1 (ja) * 2022-06-24 2023-12-28 住友電気工業株式会社 半導体装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7364950B2 (en) 2001-04-18 2008-04-29 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US7829419B2 (en) 2006-06-26 2010-11-09 Elpida Memory, Inc. Semiconductor device and method for manufacturing the same
JP2011171478A (ja) * 2010-02-18 2011-09-01 Fuji Electric Co Ltd 半導体装置
JP2015019115A (ja) * 2014-10-28 2015-01-29 ルネサスエレクトロニクス株式会社 半導体装置
JP2016040839A (ja) * 2015-10-27 2016-03-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
WO2023248718A1 (ja) * 2022-06-24 2023-12-28 住友電気工業株式会社 半導体装置

Similar Documents

Publication Publication Date Title
US7615854B2 (en) Semiconductor package that includes stacked semiconductor die
US7227259B2 (en) Low-inductance circuit arrangement for power semiconductor modules
KR100430772B1 (ko) 반도체장치
EP3107120B1 (en) Power semiconductor module
US7821128B2 (en) Power semiconductor device having lines within a housing
CN104716128A (zh) 功率模块、电源变换器以及功率模块的制造方法
EP3104412B1 (en) Power semiconductor module
US9159715B2 (en) Miniaturized semiconductor device
JP4844591B2 (ja) 半導体装置
JP3164658B2 (ja) 電子回路装置
JP4061551B2 (ja) 半導体装置
US11538725B2 (en) Semiconductor module arrangement
JP2001035983A (ja) 半導体装置
JP2000049281A (ja) 半導体装置
US8836113B2 (en) Electronic module
JP4709349B2 (ja) 半導体ダイハウジング装置
WO2022059251A1 (ja) 半導体装置
JP2002534050A (ja) マトリックスコンバータ
WO2022070768A1 (ja) 半導体装置
JP2001036081A (ja) 半導体装置
US20230197581A1 (en) Power semiconductor module and method of manufacturing the same
JP2003069015A (ja) 半導体装置
CN109994445B (zh) 半导体元件和半导体装置
US20200365496A1 (en) Semiconductor device
JP2559937B2 (ja) 半導体装置

Legal Events

Date Code Title Description
RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20050118

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20050511

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060523

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060927

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20070704

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090512

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090915