WO2023248718A1 - 半導体装置 - Google Patents

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WO2023248718A1
WO2023248718A1 PCT/JP2023/019756 JP2023019756W WO2023248718A1 WO 2023248718 A1 WO2023248718 A1 WO 2023248718A1 JP 2023019756 W JP2023019756 W JP 2023019756W WO 2023248718 A1 WO2023248718 A1 WO 2023248718A1
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semiconductor device
transistor
transistors
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PCT/JP2023/019756
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達志 金田
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住友電気工業株式会社
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    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode

Definitions

  • the present disclosure relates to a semiconductor device.
  • a power module in which a plurality of transistors are connected in parallel to ensure current capacity. Further, in order to suppress oscillation of the potential of the gate electrode of a transistor, a power module in which main electrodes such as source electrodes are connected between a plurality of transistors has been proposed (Patent Documents 1, 2, and 3).
  • a semiconductor device of the present disclosure includes a plurality of transistors that are electrically connected in parallel to each other and include a first pad, and a conductive member, the first pad being a source pad or an emitter pad, and the first pad being a source pad or an emitter pad;
  • the pad has a first connection region, a second connection region and a third connection region sandwiching the first connection region therebetween, and a first connection member that connects the first connection region and the conductive member. and a second connection member connecting the second connection regions of two of the plurality of transistors to each other, and the third connection regions of the two of the plurality of transistors to each other. and a third connecting member for connecting.
  • FIG. 1 is a top view showing a semiconductor device according to a first embodiment.
  • FIG. 2 is a cross-sectional view showing the semiconductor device according to the first embodiment.
  • FIG. 3 is a schematic diagram showing the structure of a transistor.
  • FIG. 4 is a top view showing the semiconductor device according to the second embodiment.
  • FIG. 5 is a top view showing a semiconductor device according to a third embodiment.
  • FIG. 6 is a top view showing a semiconductor device according to a fourth embodiment.
  • FIG. 7 is a top view showing a semiconductor device according to a fifth embodiment.
  • FIG. 8 is a top view showing a semiconductor device according to a sixth embodiment.
  • FIG. 9 is a cross-sectional view showing a semiconductor device according to a sixth embodiment.
  • FIG. 10 is a diagram showing how to use the semiconductor device according to the sixth embodiment.
  • An object of the present disclosure is to provide a semiconductor device that can improve the stability of parallel operation between multiple transistors.
  • a semiconductor device includes a plurality of transistors that are electrically connected in parallel to each other and include a first pad, and a conductive member, and the first pad is a source pad or an emitter.
  • the first pad is a pad, and the first pad has a first connection area, a second connection area and a third connection area sandwiching the first connection area therebetween, and the first connection area and the conductive member are connected to each other.
  • a first connection member that connects the second connection regions of two of the plurality of transistors, and a second connection member that connects the second connection regions of two of the plurality of transistors; and a third connection member that connects the third connection regions of.
  • the current that has reached the first connection region flows to the first connection member, and the current that has reached the second connection region flows to the first connection member via the first connection region and reaches the third connection region.
  • the current flows through the first connection region to the first connection member.
  • the current that has reached the first pad flows to the first connection member via the first connection area sandwiched between the second connection area and the third connection area.
  • the second connection regions of the two transistors are connected to each other by a second connection member, and the third connection regions of the two transistors are connected to each other by a third connection member. If there is no second connection member or third connection member, a difference in potential between the second connection regions or a difference in potential between the third connection regions is likely to occur between the two transistors.
  • the second connection area has a first internal connection area and a second internal connection area separated from the first internal connection area, and the first internal connection area and the It may have a fourth connection member that connects the second internal connection area. In this case, it is easy to suppress the potential difference within each second connection region.
  • the second connecting member and the fourth connecting member may be integrated.
  • the second connecting member and the fourth connecting member can be formed continuously by stitch bonding, the frequency of cutting the bonding wire can be reduced, and damage to the transistor due to cutting can be suppressed.
  • the first pad may have a gap between the first internal connection area and the second internal connection area.
  • the gate wiring can be placed between the first internal connection region and the second internal connection region.
  • an insulating substrate may be provided, and the plurality of transistors may be mounted on the insulating substrate. In this case, it is easy to arrange multiple transistors close to each other.
  • a plurality of insulating substrates are provided, some of the plurality of transistors are mounted on each insulating substrate, and some of the transistors are mounted on a different insulating substrate. Between the two mounted transistors, the second connection regions may be connected to each other by the second connection member, and the third connection regions may be connected to each other by the third connection member. In this case, heat transfer between transistors mounted on different insulating substrates is suppressed.
  • the cross-sectional area perpendicular to the longitudinal direction of the second connecting member and the third connecting member is the same as the cross-sectional area perpendicular to the longitudinal direction of the first connecting member. May be equal. In this case, it is easy to form the first connection region, the second connection member, and the third connection member.
  • the transistor has a gate pad, a fifth connection member connected to the gate pad, and the second connection member and the third connection member.
  • a cross-sectional area perpendicular to the longitudinal direction of the fifth connecting member may be equal to a cross-sectional area perpendicular to the longitudinal direction of the fifth connecting member. In this case, it is easy to form the second connecting member, the third connecting member, and the fifth connecting member.
  • Any one of [1] to [8] may include a diode electrically connected in parallel to the plurality of transistors.
  • the diode can be used as a freewheeling diode.
  • the diode may be a silicon carbide diode. In this case, it is easy to realize a high breakdown voltage in the diode.
  • the transistor may be a silicon carbide transistor. In this case, it is easy to realize a high breakdown voltage in the transistor.
  • the first connection region, the second connection region, and the The three connection areas may be separated from each other. In this case, it is easy to reduce the potential difference between the first pads, and it is easy to suppress oscillation.
  • a semiconductor device includes a transistor including a first pad, an encapsulant that seals the transistor, and a first a second terminal connected to the first pad and extending from the sealing material in a second direction different from the first direction, the first pad being a source pad or It is an emitter pad.
  • connecting the second terminals can reduce the potential difference between the first pads and suppress oscillation. Therefore, the stability of parallel operation between a plurality of transistors can be improved.
  • [14] [13] may include a first wire connecting the first pad and the first terminal, and a second wire connecting the first pad and the second terminal. .
  • the first pad and the first terminal can be easily connected, and the first pad and the second terminal can be easily connected.
  • [15] [13] or [14] may include a third terminal connected to the first pad and extending from the sealing material in a direction opposite to the second terminal.
  • a third terminal connected to the first pad and extending from the sealing material in a direction opposite to the second terminal.
  • a third wire may be provided to connect the first pad and the third terminal.
  • the first pad and the third terminal can be easily connected.
  • the transistor may be a silicon carbide transistor. In this case, it is easy to realize a high breakdown voltage in the transistor.
  • the plane including the X1-X2 direction and the Y1-Y2 direction is the XY plane
  • the plane including the Y1-Y2 direction and the Z1-Z2 direction is the YZ plane
  • the plane including the Z1-Z2 direction and the X1-X2 direction is the ZX plane.
  • the Z1 direction is defined as an upward direction
  • the Z2 direction is defined as a downward direction.
  • planar view refers to viewing the object from the Z1 side.
  • FIG. 1 is a top view showing a semiconductor device according to a first embodiment.
  • FIG. 2 is a cross-sectional view showing the semiconductor device according to the first embodiment.
  • FIG. 2 corresponds to a cross-sectional view taken along line II-II in FIG.
  • the semiconductor device 1 includes a heat sink 121, a housing 122, a source terminal 101, a drain terminal 102, a gate terminal 103, and a sense source terminal 104. and has.
  • the semiconductor device 1 further includes a first conductive layer 11 , a second conductive layer 12 , a third conductive layer 13 , a fourth conductive layer 14 , and an insulating substrate 123 .
  • the semiconductor device 1 further includes a plurality of transistors 200. The number of transistors 200 is not limited, and is four in one example.
  • Transistor 200 is a field effect transistor and has a silicon carbide substrate 210, a gate pad 231, a source pad 232, and a drain electrode 233.
  • the gate pad 231 and the source pad 232 are provided on the upper surface (Z1 side surface) of the transistor 200, and the drain electrode 233 is provided on the lower surface (Z2 side surface) of the transistor 200.
  • the source pad 232 has a first connection region 241, a second connection region 242, and a third connection region 243.
  • the first connection area 241 is on the Y2 side of the second connection area 242, and the third connection area 243 is on the Y2 side of the first connection area 241. Therefore, the second connection area 242 and the third connection area 243 sandwich the first connection area 241 therebetween.
  • Source pad 232 is an example of a first pad.
  • the heat sink 121 is, for example, a rectangular plate-shaped body with a uniform thickness when viewed from above.
  • the material of the heat sink 121 is a metal having high thermal conductivity, such as copper (Cu), copper alloy, or aluminum (Al).
  • the heat sink 121 is fixed to a cooler or the like using a thermal interface material (TIM) or the like.
  • the casing 122 is formed, for example, in a frame shape in a plan view, and the outer shape of the casing 122 is the same as the outer shape of the heat sink 121.
  • the material of the housing 122 is an insulator such as resin.
  • the housing 122 has a pair of side walls 191 and 192 that face each other, and a pair of end walls 193 and 194 that connect both ends of the side walls 191 and 192.
  • the side walls 191 and 192 are arranged parallel to the ZX plane, and the end walls 193 and 194 are arranged parallel to the YZ plane.
  • the side wall 191 is arranged on the Y1 side of the side wall 192, and the end wall 193 is arranged on the X1 side of the end wall 194.
  • a gate terminal 103 and a sense source terminal 104 are arranged on the upper surface (Z1 side surface) of the side wall portion 191.
  • the gate terminal 103 and the sense source terminal 104 are each made of a metal plate.
  • a source terminal 101 and a drain terminal 102 are arranged on the upper surface (Z1 side surface) of the end wall portion 193.
  • the drain terminal 102 is arranged on the Y1 side of the source terminal 101.
  • the source terminal 101 and the drain terminal 102 are each made of a metal plate.
  • an insulating substrate 123 is arranged on the Z1 side of the heat sink 121.
  • the first conductive layer 11, the second conductive layer 12, the third conductive layer 13, and the fourth conductive layer 14 are provided on the Z1 side surface of the insulating substrate 123.
  • a fifth conductive layer 15 is provided on the Z2 side surface of the insulating substrate 123.
  • the fifth conductive layer 15 is bonded to the heat sink 121 by a second bonding material 132.
  • the material of the insulating substrate 123 is, for example, silicon nitride (SiN), aluminum oxide (Al 2 O 3 ), or aluminum nitride (AlN).
  • the material of the first conductive layer 11, the second conductive layer 12, the third conductive layer 13, the fourth conductive layer 14, and the fifth conductive layer 15 is, for example, copper.
  • the material of the second bonding material 132 is, for example, solder such as lead-free solder containing tin (Sn).
  • the first conductive layer 11 is an example of a conductive member.
  • the source terminal 101 is connected to the first conductive layer 11 and the drain terminal 102 is connected to the second conductive layer 12.
  • Gate terminal 103 is connected to third conductive layer 13
  • sense source terminal 104 is connected to fourth conductive layer 14 .
  • the semiconductor device 1 further includes a first bonding wire 161, a second bonding wire 162, a third bonding wire 163, a fourth bonding wire 164, and a fifth bonding wire 165.
  • the transistor 200 is provided on the second conductive layer 12.
  • the transistors 200 are arranged along the X1-X2 direction.
  • a first connection region 241 of the source pad 232 of the transistor 200 is connected to the first conductive layer 11 by a plurality of first bonding wires 161 .
  • a drain electrode 233 of the transistor 200 is bonded to the second conductive layer 12 by a first bonding material 131.
  • the material of the first bonding material 131 is, for example, solder such as lead-free solder containing tin (Sn).
  • a gate pad 231 of the transistor 200 is connected to the third conductive layer 13 by a fourth bonding wire 164.
  • the source pad 232 of the transistor 200 is also connected to the fourth conductive layer 14 by a fifth bonding wire 165.
  • second connection regions 242 are connected to each other by a second bonding wire 162, and third connection regions 243 are connected to each other by a third bonding wire 163.
  • the first bonding wire 161 is an example of a first connection member
  • the second bonding wire 162 is an example of a second connection member
  • the third bonding wire 163 is an example of a third connection member.
  • the fourth bonding wire 164 is an example of the fifth connection member.
  • FIG. 3 is a schematic diagram showing the configuration of the transistor 200.
  • transistor 200 mainly includes a silicon carbide substrate 210, a gate pad 231, a source pad 232, and a drain electrode 233.
  • Silicon carbide substrate 210 includes a silicon carbide single crystal substrate 211 and a silicon carbide epitaxial layer 212 on silicon carbide single crystal substrate 211.
  • Silicon carbide substrate 210 has a main surface 210A and a main surface 210B opposite to main surface 210A.
  • Silicon carbide epitaxial layer 212 constitutes main surface 210A
  • silicon carbide single crystal substrate 211 constitutes main surface 210B.
  • a plurality of transistor cells are provided in silicon carbide epitaxial layer 212.
  • Gate pad 231 and source pad 232 are provided on main surface 210A, and drain electrode 233 is provided on main surface 210B.
  • a current I flows from the drain electrode 233 to the source pad 232. Furthermore, within the source pad 232, the current I flows toward the first connection region 241 to which the first bonding wire 161 is connected. Then, a current I flows through the first bonding wire 161 through the first connection region 241 . The current I that has reached the first connection region 241 flows directly to the first bonding wire 161. Further, the current I that has reached the second connection area 242 flows to the first bonding wire 161 via the first connection area 241, and the current I that has reached the third connection area 243 flows through the first connection area 241. It flows into the first bonding wire 161.
  • the second bonding wire 162 and the third bonding wire 163 by providing the second bonding wire 162 and the third bonding wire 163, the potential difference between the source pads 232 can be reduced and oscillation can be suppressed. Therefore, the stability of parallel operation between the plurality of transistors 200 can be improved.
  • the plurality of transistors 200 are mounted on the insulating substrate 123, it is easy to arrange the plurality of transistors 200 close to each other.
  • transistor 200 is a silicon carbide transistor including silicon carbide substrate 210, high breakdown voltage can be easily achieved.
  • the cross-sectional areas perpendicular to the longitudinal direction of the second bonding wire 162 and the third bonding wire 163 are not limited, but may be equal to the cross-sectional area perpendicular to the longitudinal direction of the first bonding wire 161.
  • the first bonding wire 161, the second bonding wire 162, and the third bonding wire 163 can be formed without replacing the wires. Therefore, it is easy to form the first bonding wire 161, the second bonding wire 162, and the third bonding wire 163.
  • the cross-sectional area perpendicular to the longitudinal direction of the second bonding wire 162 and the third bonding wire 163 may be equal to the cross-sectional area perpendicular to the longitudinal direction of the fourth bonding wire 164.
  • the fourth bonding wire 164, the second bonding wire 162, and the third bonding wire 163 can be formed without replacing the wires. Therefore, it is easy to form the fourth bonding wire 164, the second bonding wire 162, and the third bonding wire 163.
  • FIG. 4 is a top view showing the semiconductor device according to the second embodiment.
  • the semiconductor device 2 includes a transistor 300 instead of the transistor 200.
  • the transistor 300 includes a gate pad 231, a source pad 332, a drain electrode 233, and a gate wiring (gate runner) 234.
  • the gate pad 231, the gate wiring 334, and the source pad 332 are provided on the upper surface (Z1 side surface) of the semiconductor device 1, and the drain electrode 233 is provided on the lower surface (Z2 side surface) of the semiconductor device 1.
  • the source pad 332 has a first connection region 341, a second connection region 342, and a third connection region 343.
  • the first connection area 341 is on the Y2 side of the second connection area 342, and the third connection area 343 is on the Y2 side of the first connection area 341. Therefore, the second connection area 342 and the third connection area 343 sandwich the first connection area 341 therebetween.
  • the source pad 332 includes a source pad 332A and a source pad 332B. Source pads 332A and 332B are separated from each other in the X1-X2 direction. Source pad 332A is on the X1 side of source pad 332B. First connection region 341, second connection region 342 and third connection region 343 span source pads 332A and 332B.
  • the second connection region 342 has a first internal connection region 351 within the source pad 332A and a second internal connection region 352 within the source pad 332B. The second internal connection area 352 is separate from the first internal connection area 351.
  • the source pad 332 has a gap 353 between the first interconnect region 351 and the second interconnect region 352 .
  • the first internal connection area 351 is located on the X1 side of the second internal connection area 352.
  • Source pad 332 is an example of a first pad.
  • the gate wiring 334 is provided between the source pads 332A and 332B, and extends along the Y1-Y2 direction. Gate wiring 334 is connected to gate pad 231. The gate wiring 334 is provided in the gap 353.
  • the other configuration of the transistor 300 is the same as that of the transistor 200.
  • the semiconductor device 2 further includes a sixth bonding wire 166.
  • a first internal connection region 351 and a second internal connection region 352 are connected within the transistor 200 by a sixth bonding wire 166 .
  • the sixth bonding wire 166 is an example of the fourth connection member.
  • the second embodiment also provides the same effects as the first embodiment. Further, since the first internal connection region 351 and the second internal connection region 352 are connected by the sixth bonding wire 166, it is easy to suppress the potential difference within the second connection region 342. Furthermore, since there is a gap 353 between the first internal connection area 351 and the second internal connection area 352, the gate wiring 334 can be placed between the first internal connection area 351 and the second internal connection area 352.
  • the second bonding wire 162 and the sixth bonding wire 166 may be integrated.
  • the second bonding wire 162 and the sixth bonding wire 166 may be formed by stitch bonding. In this case, the frequency of cutting the bonding wires when forming the second bonding wire 162 and the sixth bonding wire 166 can be reduced, and damage to the transistor 300 caused by cutting can be suppressed.
  • FIG. 5 is a top view showing a semiconductor device according to a third embodiment.
  • the semiconductor device 3 includes a transistor 400 instead of the transistor 300.
  • the transistor 400 includes a gate pad 231, a source pad 432, a drain electrode 233, and a gate wiring (gate runner) 434.
  • the gate pad 231, the gate wiring 434, and the source pad 432 are provided on the upper surface (Z1 side surface) of the semiconductor device 1, and the drain electrode 233 is provided on the lower surface (Z2 side surface) of the semiconductor device 1.
  • the source pad 432 has a first connection region 441, a second connection region 442, and a third connection region 443.
  • the first connection area 441 is on the Y2 side of the second connection area 442, and the third connection area 443 is on the Y2 side of the first connection area 441. Therefore, the second connection area 442 and the third connection area 443 sandwich the first connection area 441 therebetween.
  • the source pad 432 includes a source pad 432A, a source pad 432B, and a conduction region 432C.
  • Source pads 432A and 432B are separated from each other in the X1-X2 direction.
  • Source pad 432A is on the X1 side of source pad 432B.
  • First connection region 441, second connection region 442 and third connection region 443 span source pads 332A and 332B.
  • the conduction region 432C is connected to a corner of the source pad 432A on the X2 side and the Y2 side and a corner of the source pad 432B on the X1 side and the Y2 side, thereby making the source pads 432A and 432B conductive with each other.
  • the conductive region 432C is included in the third connection region 443.
  • the second connection region 442 has a first internal connection region 451 within the source pad 432A and a second internal connection region 452 within the source pad 432B.
  • the second internal connection area 452 is separate from the first internal connection area 451.
  • the source pad 432 has a gap 453 between the first internal connection area 451 and the second internal connection area 452 .
  • the first internal connection area 451 is on the X1 side of the second internal connection area 452.
  • Source pad 432 is an example of a first pad.
  • the gate wiring 434 is provided between the source pads 432A and 432B, and extends along the Y1-Y2 direction. Gate wiring 434 is connected to gate pad 231. The Y2 side end of the gate wiring 434 is located near the conduction region 432C, but is away from the conduction region 432C. The gate wiring 434 is provided in the gap 453.
  • the other configuration of the transistor 400 is the same as that of the transistor 300. Further, the other configurations of the third embodiment are the same as those of the second embodiment.
  • the third embodiment also provides the same effects as the first embodiment. Further, since the first internal connection region 451 and the second internal connection region 452 are connected by the sixth bonding wire 166, it is easy to suppress the potential difference within the second connection region 442. Furthermore, since there is a gap 453 between the first internal connection area 451 and the second internal connection area 452, the gate wiring 434 can be placed between the first internal connection area 451 and the second internal connection area 452.
  • FIG. 6 is a top view showing a semiconductor device according to a fourth embodiment.
  • the semiconductor device 4 includes a plurality of diodes 500 in addition to a plurality of transistors 200.
  • the number of diodes 500 is not limited, and is four in one example.
  • the semiconductor device 4 further includes a seventh bonding wire 167.
  • the diode 500 is a Schottky barrier diode and has an anode pad 532 and a cathode electrode (not shown).
  • the anode pad 532 is provided on the upper surface (Z1 side surface) of the diode 500
  • the cathode electrode is provided on the lower surface (Z2 side surface) of the diode 500.
  • the diode 500 is provided on the second conductive layer 12.
  • the diodes 500 are arranged along the X1-X2 direction.
  • Diode 500 is on the X1 side of transistor 200.
  • An anode pad 532 of the diode 500 is connected to the first conductive layer 11 by a plurality of seventh bonding wires 167 .
  • a cathode electrode of the diode 500 is bonded to the second conductive layer 12 by a third bonding material (not shown).
  • the material of the third bonding material is, for example, solder such as lead-free solder containing tin (Sn).
  • diode 500 can be used as a freewheeling diode.
  • diode 500 is a silicon carbide diode including a silicon carbide substrate, high breakdown voltage can be easily achieved.
  • FIG. 7 is a top view showing a semiconductor device according to a fifth embodiment.
  • the semiconductor device 5 includes insulating substrates 623 and 624 instead of the insulating substrate 123.
  • Insulating substrates 623 and 624 are arranged on the Z1 side of the heat sink 121 inside the housing 122.
  • the insulating substrate 623 is on the X1 side of the insulating substrate 624.
  • the first conductive layer 11, the second conductive layer 12, the third conductive layer 13, and the fourth conductive layer 14 are provided on the Z1 side surface of the insulating substrate 623 and the Z1 side surface of the insulating substrate 624.
  • the fifth conductive layer 15 is provided on the Z2 side surface of the insulating substrate 623 and the Z2 side surface of the insulating substrate 624.
  • the material of the insulating substrates 623 and 624 is, for example, silicon nitride (SiN), aluminum oxide (Al 2 O 3 ), or aluminum nitride (AlN).
  • transistors 200 are provided on the second conductive layer 12 on the insulating substrate 623, and the other four transistors 200 are provided on the second conductive layer 12 on the insulating substrate 624.
  • the transistors 200 are arranged along the X1-X2 direction.
  • the semiconductor device 5 further includes an eighth bonding wire 168, a ninth bonding wire 169, a tenth bonding wire 170, and an eleventh bonding wire 171.
  • the first conductive layer 11 on the insulating substrate 623 and the first conductive layer 11 on the insulating substrate 624 are connected by a plurality of eighth bonding wires 168 .
  • the second conductive layer 12 on the insulating substrate 623 and the second conductive layer 12 on the insulating substrate 624 are connected by a plurality of ninth bonding wires 169.
  • the third conductive layer 13 on the insulating substrate 623 and the third conductive layer 13 on the insulating substrate 624 are connected by a tenth bonding wire 170.
  • the fourth conductive layer 14 on the insulating substrate 623 and the fourth conductive layer 14 on the insulating substrate 624 are connected by an eleventh bonding wire 171.
  • the source terminal 101 is connected to the first conductive layer 11 on the insulating substrate 623, and the drain terminal 102 is connected to the second conductive layer 12 on the insulating substrate 623.
  • the gate terminal 103 is connected to the third conductive layer 13 on the insulating substrate 624, and the sense source terminal 104 is connected to the fourth conductive layer 14 on the insulating substrate 624.
  • the other configuration of the fifth embodiment is the same as the configuration of the first embodiment.
  • the second connecting member and the third connecting member are not limited to bonding wires, but may be copper clips, ribbons, or the like.
  • FIG. 8 is a top view showing a semiconductor device according to a sixth embodiment.
  • FIG. 9 is a cross-sectional view showing a semiconductor device according to a sixth embodiment.
  • FIG. 9 corresponds to a cross-sectional view taken along line IX-IX in FIG.
  • the semiconductor device 6 includes a transistor 710, a sealing material 720, a first source terminal 731, a second source terminal 732, and a third source terminal 733. , a gate terminal 740 , a drain terminal 750 , and a die pad 760 .
  • the sealing material 720 is seen through.
  • the semiconductor device 6 further includes a first bonding wire 781, a second bonding wire 782, a third bonding wire 783, and a fourth bonding wire 784.
  • the first bonding wire 781, the second bonding wire 782, the third bonding wire 783, and the fourth bonding wire 784 are, for example, aluminum (Al) wires.
  • Transistor 710 is a field effect transistor and has a silicon carbide substrate 711, a gate pad 771, a source pad 772, and a drain electrode 773.
  • the gate pad 771 and the source pad 772 are provided on the upper surface (Z1 side surface) of the transistor 710, and the drain electrode 773 is provided on the lower surface (Z2 side surface) of the transistor 710.
  • Source pad 772 is an example of a first pad.
  • the drain terminal 750 is formed integrally with the die pad 760 and extends from the die pad 760 toward the Y2 side.
  • the first source terminal 731 is on the X1 side of the drain terminal 750 and extends parallel to the drain terminal 750.
  • Gate terminal 740 is on the X2 side of drain terminal 750 and extends parallel to drain terminal 750.
  • the second source terminal 732 is located on the X1 side of the die pad 760, away from the die pad 760, and extends along the X1-X2 direction.
  • the third source terminal 733 is located on the X2 side of the die pad 760, away from the die pad 760, and extends along the X1-X2 direction.
  • the transistor 710 is provided on the die pad 760.
  • a drain electrode 773 of the transistor 710 is bonded to the die pad 760 by a bonding material 790.
  • the material of the bonding material 790 is, for example, solder such as lead-free solder containing tin (Sn).
  • the source pad 772 of the transistor 710 is connected to the first source terminal 731 by a plurality of first bonding wires 781.
  • Source pad 772 of transistor 710 is also connected to second source terminal 732 by a second bonding wire 782 .
  • the source pad 772 of the transistor 710 is also connected to a third source terminal 733 by a third bonding wire 783.
  • the gate pad 771 of the transistor 710 is connected to the gate terminal 740 by a fourth bonding wire 784.
  • the first source terminal 731 is an example of a first terminal
  • the second source terminal 732 is an example of a second terminal
  • the third source terminal 733 is an example of a third terminal.
  • the first bonding wire 781 is an example of a first wire
  • the second bonding wire 782 is an example of a second wire
  • the third bonding wire 783 is an example of a third wire.
  • the sealing material 720 seals the transistor 710.
  • the sealing material 720 also seals the first bonding wire 781, the second bonding wire 782, the third bonding wire 783, and the fourth bonding wire 784.
  • the sealing material 720 connects the first source terminal 731 to the first bonding wire 781 , the second source terminal 732 to the second bonding wire 782 , and the third source terminal 733 to the third bonding wire 783 . Also seal the connection.
  • the sealing material 720 also seals the connection portion of the gate terminal 740 with the fourth bonding wire 784.
  • the first source terminal 731, gate terminal 740, and drain terminal 750 extend from the sealing material 720 toward the Y2 side.
  • the second source terminal 732 extends from the sealing material 720 toward the X1 side.
  • the third source terminal 733 extends from the sealing material 720 toward the X2 side.
  • the direction in which the first source terminal 731, gate terminal 740, and drain terminal 750 extend is an example of the first direction.
  • the direction in which the second source terminal 732 extends is an example of the second direction.
  • FIG. 10 is a diagram showing how to use the semiconductor device 6 according to the sixth embodiment.
  • a plurality of semiconductor devices 6 are used.
  • the plurality of semiconductor devices 6 are connected in parallel to each other.
  • the second source terminal 732 and the third source terminal 733 are connected between two semiconductor devices 6 among the plurality of semiconductor devices 6 .
  • the second source terminal 732 and the third source terminal 733 are connected to each other by welding, soldering, or screwing.
  • the source pad 772, the first source terminal 731, the second source terminal 732, and the third source terminal 733 are easily connected. can be connected to.
  • transistor 710 is a silicon carbide transistor including silicon carbide substrate 711, high breakdown voltage can be easily achieved.
  • the transistors 200, 300, 400, and 710 do not need to be field effect transistors, and may be, for example, insulated gate bipolar transistors (IGBT).
  • the emitter pad is used as the first pad.
  • the IGBT may be a silicon carbide IGBT.

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Abstract

半導体装置は、互いに電気的に並列に接続され、第１パッドを含む複数のトランジスタと、導電部材と、を有し、前記第１パッドはソースパッドまたはエミッタパッドであり、前記第１パッドは、第１接続領域と、前記第１接続領域を間に挟む第２接続領域および第３接続領域と、を有し、前記第１接続領域と前記導電部材とを接続する第１接続部材と、複数の前記トランジスタのうちの２個の前記トランジスタの前記第２接続領域同士を接続する第２接続部材と、複数の前記トランジスタのうちの前記２個の前記トランジスタの前記第３接続領域同士を接続する第３接続部材と、を有する。

Description

半導体装置
　本開示は、半導体装置に関する。
　本出願は、２０２２年６月２４日出願の日本出願第２０２２－１０１７１８号に基づく優先権を主張し、前記日本出願に記載された全ての記載内容を援用するものである。
　半導体装置の一つとして、電流容量を確保するために複数のトランジスタが並列に接続されたパワーモジュールが知られている。また、トランジスタのゲート電極の電位の発振の抑制のために、複数のトランジスタの間でソース電極等の主電極同士が接続されたパワーモジュールが提案されている（特許文献１、２および３）。
日本国特開２０１６－１８４６６７号公報 日本国特開２０１０－１７８６１５号公報 日本国特開２０１３－０１２５６０号公報
　本開示の半導体装置は、互いに電気的に並列に接続され、第１パッドを含む複数のトランジスタと、導電部材と、を有し、前記第１パッドはソースパッドまたはエミッタパッドであり、前記第１パッドは、第１接続領域と、前記第１接続領域を間に挟む第２接続領域および第３接続領域と、を有し、前記第１接続領域と前記導電部材とを接続する第１接続部材と、複数の前記トランジスタのうちの２個の前記トランジスタの前記第２接続領域同士を接続する第２接続部材と、複数の前記トランジスタのうちの前記２個の前記トランジスタの前記第３接続領域同士を接続する第３接続部材と、を有する。
図１は、第１実施形態に係る半導体装置を示す上面図である。 図２は、第１実施形態に係る半導体装置を示す断面図である。 図３は、トランジスタの構成を示す模式図である。 図４は、第２実施形態に係る半導体装置を示す上面図である。 図５は、第３実施形態に係る半導体装置を示す上面図である。 図６は、第４実施形態に係る半導体装置を示す上面図である。 図７は、第５実施形態に係る半導体装置を示す上面図である。 図８は、第６実施形態に係る半導体装置を示す上面図である。 図９は、第６実施形態に係る半導体装置を示す断面図である。 図１０は、第６実施形態に係る半導体装置の使用方法を示す図である。
　［本開示が解決しようとする課題］
　従来の半導体装置によっても、発振を十分に抑制できず、複数のトランジスタの間での並列動作を安定させにくい。
　本開示は、複数のトランジスタの間での並列動作の安定性を向上できる半導体装置を提供することを目的とする。
　［本開示の効果］
　本開示によれば、複数のトランジスタの間での並列動作の安定性を向上できる。
　［本開示の実施形態の説明］
　最初に本開示の実施態様を列記して説明する。
　〔１〕　本開示の一態様に係る半導体装置は、互いに電気的に並列に接続され、第１パッドを含む複数のトランジスタと、導電部材と、を有し、前記第１パッドはソースパッドまたはエミッタパッドであり、前記第１パッドは、第１接続領域と、前記第１接続領域を間に挟む第２接続領域および第３接続領域と、を有し、前記第１接続領域と前記導電部材とを接続する第１接続部材と、複数の前記トランジスタのうちの２個の前記トランジスタの前記第２接続領域同士を接続する第２接続部材と、複数の前記トランジスタのうちの前記２個の前記トランジスタの前記第３接続領域同士を接続する第３接続部材と、を有する。
　各トランジスタにおいて、第１接続領域に到達した電流は第１接続部材に流れ、第２接続領域に到達した電流は第１接続領域を経由して第１接続部材に流れ、第３接続領域に到達した電流は第１接続領域を経由して第１接続部材に流れる。つまり、第１パッドに到達した電流は、第２接続領域および第３接続領域に挟まれた第１接続領域を介して第１接続部材へと流れる。また、２個のトランジスタの第２接続領域同士が第２接続部材により接続され、第３接続領域同士が第３接続部材により接続されている。第２接続部材または第３接続部材がない場合、２個のトランジスタの間で、第２接続領域間の電位に相違が生じたり、第３接続領域間の電位に相違が生じたりしやすい。第２接続領域間の電位または第３接続領域間の電位に相違が生じると、第１パッド間の電位差に起因して発振が生じ得る。これに対し、第２接続部材および第３接続部材が設けられることで、第１パッド間の電位差を低減し、発振を抑制できる。このため、複数のトランジスタの間での並列動作の安定性を向上できる。
　〔２〕　〔１〕において、前記第２接続領域は、第１内部接続領域と、前記第１内部接続領域から離れた第２内部接続領域と、を有し、前記第１内部接続領域と前記第２内部接続領域とを接続する第４接続部材を有してもよい。この場合、各第２接続領域内での電位差を抑制しやすい。
　〔３〕　〔２〕において、前記第２接続部材と前記第４接続部材とが一体であってもよい。この場合、第２接続部材および第４接続部材をステッチボンドにより連続して形成でき、ボンディングワイヤの切断の頻度を下げ、切断に伴うトランジスタへのダメージを抑制できる。
　〔４〕　〔２〕または〔３〕において、前記第１パッドは、前記第１内部接続領域と前記第２内部接続領域との間に隙間を有してもよい。この場合、第１内部接続領域と第２内部接続領域との間にゲート配線を配置できる。
　〔５〕　〔１〕から〔４〕のいずれかにおいて、絶縁基板を有し、複数の前記トランジスタは前記絶縁基板に実装されていてもよい。この場合、複数のトランジスタを互いに近接して配置しやすい。
　〔６〕　〔１〕から〔４〕のいずれかにおいて、複数の絶縁基板を有し、前記絶縁基板ごとに、複数の前記トランジスタのうちの一部の前記トランジスタが実装され、異なる前記絶縁基板に実装された前記２個の前記トランジスタの間で、前記第２接続領域同士が前記第２接続部材により接続され、前記第３接続領域同士が前記第３接続部材により接続されていてもよい。この場合、異なる絶縁基板に実装されたトランジスタの間での熱の授受が抑制される。
　〔７〕　〔１〕から〔６〕のいずれかにおいて、前記第２接続部材および前記第３接続部材の長手方向に垂直な断面積は、前記第１接続部材の長手方向に垂直な断面積と等しくてもよい。この場合、第１接続領域、第２接続部材および第３接続部材を形成しやすい。
　〔８〕　〔１〕から〔６〕のいずれかにおいて、前記トランジスタはゲートパッドを有し、前記ゲートパッドに接続された第５接続部材を有し、前記第２接続部材および前記第３接続部材の長手方向に垂直な断面積は、前記第５接続部材の長手方向に垂直な断面積と等しくてもよい。この場合、第２接続部材、第３接続部材および第５接続部材を形成しやすい。
　〔９〕　〔１〕から〔８〕のいずれかにおいて、前記複数のトランジスタに電気的に並列に接続されたダイオードを有してもよい。この場合、ダイオードを還流ダイオードとして使用できる。
　〔１０〕　〔９〕において、前記ダイオードは炭化珪素ダイオードであってもよい。この場合、ダイオードに高耐圧を実現しやすい。
　〔１１〕　〔１〕から〔１０〕のいずれかにおいて、前記トランジスタは炭化珪素トランジスタであってもよい。この場合、トランジスタに高耐圧を実現しやすい。
　〔１２〕　〔１〕から〔１１〕のいずれかにおいて、前記トランジスタの前記第１パッドが設けられた面に垂直な方向から見て、前記第１接続領域、前記第２接続領域、及び前記第３接続領域は、互いに離れていてもよい。この場合、第１パッド間の電位差を低減しやすく、発振を抑制しやすい。
　〔１３〕　本開示の他の一態様に係る半導体装置は、第１パッドを含むトランジスタと、前記トランジスタを封止する封止材と、前記第１パッドに接続され、前記封止材から第１方向に延びる第１端子と、前記第１パッドに接続され、前記封止材から前記第１方向とは異なる第２方向に延びる第２端子と、を有し、前記第１パッドはソースパッドまたはエミッタパッドである。
　トランジスタが電気的に並列に接続されるように複数の半導体装置が用いられる場合、第２端子同士を接続することで、第１パッド間の電位差を低減し、発振を抑制できる。このため、複数のトランジスタの間での並列動作の安定性を向上できる。
　〔１４〕　〔１３〕において、前記第１パッドと前記第１端子とを接続する第１ワイヤと、前記第１パッドと前記第２端子とを接続する第２ワイヤと、を有してもよい。この場合、第１パッドと第１端子とを容易に接続でき、第１パッドと第２端子とを容易に接続できる。
　〔１５〕　〔１３〕または〔１４〕において、前記第１パッドに接続され、前記第２端子とは逆方向に前記封止材から延びる第３端子を有してもよい。この場合、複数の半導体装置を直線的に配置し、第２端子と第３端子とを接続することで、第１パッド間の電位差を低減できる。
　〔１６〕　〔１５〕において、前記第１パッドと前記第３端子とを接続する第３ワイヤを有してもよい。この場合、第１パッドと第３端子とを容易に接続できる。
　〔１７〕　〔１３〕から〔１６〕のいずれかにおいて、前記トランジスタは炭化珪素トランジスタであってもよい。この場合、トランジスタに高耐圧を実現しやすい。
　［本開示の実施形態の詳細］
　以下、本開示の実施形態について詳細に説明するが、本開示はこれらに限定されるものではない。なお、本明細書および図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。本明細書および図面において、Ｘ１－Ｘ２方向、Ｙ１－Ｙ２方向、Ｚ１－Ｚ２方向を相互に直交する方向とする。Ｘ１－Ｘ２方向およびＹ１－Ｙ２方向を含む面をＸＹ面とし、Ｙ１－Ｙ２方向およびＺ１－Ｚ２方向を含む面をＹＺ面とし、Ｚ１－Ｚ２方向およびＸ１－Ｘ２方向を含む面をＺＸ面とする。便宜上、Ｚ１方向を上方向、Ｚ２方向を下方向とする。また、本開示において平面視とは、Ｚ１側から対象物を視ることをいう。
　（第１実施形態）
　まず、第１実施形態について説明する。図１は、第１実施形態に係る半導体装置を示す上面図である。図２は、第１実施形態に係る半導体装置を示す断面図である。図２は、図１中のII-II線に沿った断面図に相当する。
　図１および図２に示すように、第１実施形態に係る半導体装置１は、放熱板１２１と、筐体１２２と、ソース端子１０１と、ドレイン端子１０２と、ゲート端子１０３と、センスソース端子１０４とを有する。半導体装置１は、更に、第１導電層１１と、第２導電層１２と、第３導電層１３と、第４導電層１４と、絶縁基板１２３とを有する。半導体装置１は、更に、複数のトランジスタ２００を有する。トランジスタ２００の数は限定されず、一例では４個である。
　トランジスタ２００は電界効果トランジスタであり、炭化珪素基板２１０と、ゲートパッド２３１と、ソースパッド２３２と、ドレイン電極２３３とを有する。ゲートパッド２３１およびソースパッド２３２はトランジスタ２００の上面（Ｚ１側の表面）に設けられ、ドレイン電極２３３はトランジスタ２００の下面（Ｚ２側の表面）に設けられている。ソースパッド２３２は、第１接続領域２４１と、第２接続領域２４２と、第３接続領域２４３とを有する。第１接続領域２４１は第２接続領域２４２のＹ２側にあり、第３接続領域２４３は第１接続領域２４１のＹ２側にある。従って、第２接続領域２４２および第３接続領域２４３は第１接続領域２４１を間に挟む。ソースパッド２３２は第１パッドの一例である。
　放熱板１２１は、例えば平面視で矩形状の厚さが一様の板状体である。放熱板１２１の材料は、熱伝導率の高い素材である金属、例えば銅（Ｃｕ）、銅合金、アルミニウム（Ａｌ）である。放熱板１２１は、熱界面材料（ｔｈｅｒｍａｌ　ｉｎｔｅｒｆａｃｅ　ｍａｔｅｒｉａｌ：ＴＩＭ）等を用いて冷却器等に固定される。
　筐体１２２は、例えば平面視において枠状に形成されており、筐体１２２の外形は放熱板１２１の外形と同等である。筐体１２２の材料は樹脂等の絶縁体である。筐体１２２は、互いに対向する一対の側壁部１９１および１９２と、側壁部１９１および１９２の両端をつなぐ一対の端壁部１９３および１９４とを有する。側壁部１９１および１９２はＺＸ面に平行に配置され、端壁部１９３および１９４はＹＺ面に平行に配置されている。側壁部１９１は側壁部１９２のＹ１側に配置され、端壁部１９３は端壁部１９４のＸ１側に配置されている。
　側壁部１９１の上面（Ｚ１側の表面）にゲート端子１０３およびセンスソース端子１０４が配置されている。ゲート端子１０３およびセンスソース端子１０４は、それぞれ金属板から構成されている。
　端壁部１９３の上面（Ｚ１側の表面）にソース端子１０１およびドレイン端子１０２が配置されている。例えば、ドレイン端子１０２がソース端子１０１のＹ１側に配置されている。ソース端子１０１およびドレイン端子１０２は、それぞれ金属板から構成されている。
　筐体１２２の内側において、放熱板１２１のＺ１側に、絶縁基板１２３が配置されている。第１導電層１１、第２導電層１２、第３導電層１３および第４導電層１４は、絶縁基板１２３のＺ１側の面に設けられている。絶縁基板１２３のＺ２側の面に第５導電層１５が設けられている。第５導電層１５が第２接合材１３２により放熱板１２１に接合されている。絶縁基板１２３の材料は、例えば窒化珪素（ＳｉＮ）、酸化アルミニウム（Ａｌ２Ｏ３）または窒化アルミニウム（ＡｌＮ）である。第１導電層１１、第２導電層１２、第３導電層１３、第４導電層１４および第５導電層１５の材料は、例えば銅である。第２接合材１３２の材料は、例えば錫（Ｓｎ）を含む鉛フリーはんだ等のはんだである。第１導電層１１は導電部材の一例である。
　ソース端子１０１は第１導電層１１に接続され、ドレイン端子１０２は第２導電層１２に接続されている。ゲート端子１０３は第３導電層１３に接続され、センスソース端子１０４は第４導電層１４に接続されている。
　半導体装置１は、更に、第１ボンディングワイヤ１６１と、第２ボンディングワイヤ１６２と、第３ボンディングワイヤ１６３と、第４ボンディングワイヤ１６４と、第５ボンディングワイヤ１６５とを有する。
　トランジスタ２００は第２導電層１２の上に設けられている。トランジスタ２００はＸ１－Ｘ２方向に沿って並んでいる。トランジスタ２００のソースパッド２３２の第１接続領域２４１が複数の第１ボンディングワイヤ１６１により第１導電層１１に接続されている。トランジスタ２００のドレイン電極２３３が第１接合材１３１により第２導電層１２に接合されている。第１接合材１３１の材料は、例えば錫（Ｓｎ）を含む鉛フリーはんだ等のはんだである。トランジスタ２００のゲートパッド２３１が第４ボンディングワイヤ１６４により第３導電層１３に接続されている。トランジスタ２００のソースパッド２３２は第５ボンディングワイヤ１６５により第４導電層１４にも接続されている。Ｘ１－Ｘ２方向で隣り合うトランジスタ２００の間で、第２接続領域２４２同士が第２ボンディングワイヤ１６２により接続され、第３接続領域２４３同士が第３ボンディングワイヤ１６３により接続されている。第１ボンディングワイヤ１６１は第１接続部材の一例であり、第２ボンディングワイヤ１６２は第２接続部材の一例であり、第３ボンディングワイヤ１６３は第３接続部材の一例である。第４ボンディングワイヤ１６４は第５接続部材の一例である。
　ここで、トランジスタ２００における電流の経路について説明する。図３は、トランジスタ２００の構成を示す模式図である。
　図３に示すように、トランジスタ２００は、主として、炭化珪素基板２１０と、ゲートパッド２３１と、ソースパッド２３２と、ドレイン電極２３３とを有する。
　炭化珪素基板２１０は、炭化珪素単結晶基板２１１と、炭化珪素単結晶基板２１１の上の炭化珪素エピタキシャル層２１２とを含む。炭化珪素基板２１０は、主面２１０Ａと、主面２１０Ａとは反対の主面２１０Ｂとを有する。炭化珪素エピタキシャル層２１２が主面２１０Ａを構成し、炭化珪素単結晶基板２１１が主面２１０Ｂを構成する。図示を省略するが、炭化珪素エピタキシャル層２１２に複数のトランジスタセルが設けられている。ゲートパッド２３１およびソースパッド２３２は主面２１０Ａ上に設けられ、ドレイン電極２３３は主面２１０Ｂ上に設けられている。
　各トランジスタセルにおいて、ドレイン電極２３３からソースパッド２３２に向けて電流Ｉが流れる。また、ソースパッド２３２内では、電流Ｉは、第１ボンディングワイヤ１６１が接続された第１接続領域２４１に向けて流れる。そして、第１接続領域２４１を通じて第１ボンディングワイヤ１６１に電流Ｉが流れる。第１接続領域２４１に到達した電流Ｉはそのまま第１ボンディングワイヤ１６１に流れる。また、第２接続領域２４２に到達した電流Ｉは第１接続領域２４１を経由して第１ボンディングワイヤ１６１に流れ、第３接続領域２４３に到達した電流Ｉは第１接続領域２４１を経由して第１ボンディングワイヤ１６１に流れる。第１接続領域２４１に近いトランジスタセルと第１ボンディングワイヤ１６１との間の電流経路と、第１接続領域２４１から遠いトランジスタセルと第１ボンディングワイヤ１６１との間の電流経路との間では、長さおよび電気抵抗が相違する。このため、第２ボンディングワイヤ１６２または第３ボンディングワイヤ１６３がない場合には、２個のトランジスタ２００の間で、第２接続領域２４２間の電位に相違が生じたり、第３接続領域２４３間の電位に相違が生じたりしやすい。第２接続領域２４２間の電位または第３接続領域２４３間の電位に相違が生じると、ソースパッド２３２間に電位差が生じ、この電位差に起因して発振が生じ得る。これに対し、本実施形態では、第２ボンディングワイヤ１６２および第３ボンディングワイヤ１６３が設けられることで、ソースパッド２３２間の電位差を低減し、発振を抑制できる。このため、複数のトランジスタ２００の間での並列動作の安定性を向上できる。
　また、絶縁基板１２３に複数のトランジスタ２００が実装されているため、複数のトランジスタ２００を互いに近接して配置しやすい。
　トランジスタ２００が炭化珪素基板２１０を含む炭化珪素トランジスタであることで、高耐圧を実現しやすい。
　第２ボンディングワイヤ１６２および第３ボンディングワイヤ１６３の長手方向に垂直な断面積は限定されないが、第１ボンディングワイヤ１６１の長手方向に垂直な断面積と等しくてもよい。この場合、ワイヤを交換せずに第１ボンディングワイヤ１６１、第２ボンディングワイヤ１６２および第３ボンディングワイヤ１６３を形成できる。従って、第１ボンディングワイヤ１６１、第２ボンディングワイヤ１６２および第３ボンディングワイヤ１６３を形成しやすい。
　また、第２ボンディングワイヤ１６２および第３ボンディングワイヤ１６３の長手方向に垂直な断面積が第４ボンディングワイヤ１６４の長手方向に垂直な断面積と等しくてもよい。この場合、ワイヤを交換せずに第４ボンディングワイヤ１６４、第２ボンディングワイヤ１６２および第３ボンディングワイヤ１６３を形成できる。従って、第４ボンディングワイヤ１６４、第２ボンディングワイヤ１６２および第３ボンディングワイヤ１６３を形成しやすい。
　（第２実施形態）
　次に、第２実施形態について説明する。第２実施形態は、主としてトランジスタの構成の点と、更にボンディングワイヤを含む点とで第１実施形態と相違する。図４は、第２実施形態に係る半導体装置を示す上面図である。
　図４に示すように、第２実施形態に係る半導体装置２は、トランジスタ２００に代えてトランジスタ３００を有する。トランジスタ３００は、ゲートパッド２３１と、ソースパッド３３２と、ドレイン電極２３３と、ゲート配線（ゲートランナー）２３４とを有する。ゲートパッド２３１、ゲート配線３３４およびソースパッド３３２は半導体装置１の上面（Ｚ１側の表面）に設けられ、ドレイン電極２３３は半導体装置１の下面（Ｚ２側の表面）に設けられている。
　ソースパッド３３２は、第１接続領域３４１と、第２接続領域３４２と、第３接続領域３４３とを有する。第１接続領域３４１は第２接続領域３４２のＹ２側にあり、第３接続領域３４３は第１接続領域３４１のＹ２側にある。従って、第２接続領域３４２および第３接続領域３４３は第１接続領域３４１を間に挟む。
　ソースパッド３３２は、ソースパッド３３２Ａと、ソースパッド３３２Ｂとを有する。ソースパッド３３２Ａおよび３３２Ｂは、Ｘ１－Ｘ２方向で互いに離れている。ソースパッド３３２Ａはソースパッド３３２ＢのＸ１側にある。第１接続領域３４１、第２接続領域３４２および第３接続領域３４３はソースパッド３３２Ａおよび３３２Ｂにわたる。第２接続領域３４２は、ソースパッド３３２Ａ内の第１内部接続領域３５１と、ソースパッド３３２Ｂ内の第２内部接続領域３５２とを有する。第２内部接続領域３５２は第１内部接続領域３５１から離れている。ソースパッド３３２は第１内部接続領域３５１と第２内部接続領域３５２との間に隙間３５３を有する。第１内部接続領域３５１は第２内部接続領域３５２のＸ１側にある。ソースパッド３３２は第１パッドの一例である。
　ゲート配線３３４はソースパッド３３２Ａとソースパッド３３２Ｂとの間に設けられ、Ｙ１－Ｙ２方向に沿って延びる。ゲート配線３３４はゲートパッド２３１に接続されている。ゲート配線３３４は隙間３５３に設けられている。
　トランジスタ３００の他の構成はトランジスタ２００の構成と同じである。
　半導体装置２は、更に、第６ボンディングワイヤ１６６を有する。トランジスタ２００内で第１内部接続領域３５１および第２内部接続領域３５２が第６ボンディングワイヤ１６６により接続されている。第６ボンディングワイヤ１６６は第４接続部材の一例である。
　第２実施形態の他の構成は第１実施形態の構成と同じである。
　第２実施形態によっても第１実施形態と同じ効果が得られる。また、第１内部接続領域３５１と第２内部接続領域３５２とが第６ボンディングワイヤ１６６により接続されているため、第２接続領域３４２内での電位差を抑制しやすい。更に、第１内部接続領域３５１と第２内部接続領域３５２との間に隙間３５３があるため、第１内部接続領域３５１と第２内部接続領域３５２との間にゲート配線３３４を配置できる。
　第２ボンディングワイヤ１６２と第６ボンディングワイヤ１６６とが一体であってもよい。例えば、第２ボンディングワイヤ１６２および第６ボンディングワイヤ１６６がステッチボンドにより形成されていてもよい。この場合、第２ボンディングワイヤ１６２および第６ボンディングワイヤ１６６の形成時にボンディングワイヤの切断の頻度を下げ、切断に伴うトランジスタ３００へのダメージを抑制できる。
　（第３実施形態）
　次に、第３実施形態について説明する。第３実施形態は、主としてトランジスタの構成の点で第２実施形態と相違する。図５は、第３実施形態に係る半導体装置を示す上面図である。
　図５に示すように、第３実施形態に係る半導体装置３は、トランジスタ３００に代えてトランジスタ４００を有する。トランジスタ４００は、ゲートパッド２３１と、ソースパッド４３２と、ドレイン電極２３３と、ゲート配線（ゲートランナー）４３４とを有する。ゲートパッド２３１、ゲート配線４３４およびソースパッド４３２は半導体装置１の上面（Ｚ１側の表面）に設けられ、ドレイン電極２３３は半導体装置１の下面（Ｚ２側の表面）に設けられている。
　ソースパッド４３２は、第１接続領域４４１と、第２接続領域４４２と、第３接続領域４４３とを有する。第１接続領域４４１は第２接続領域４４２のＹ２側にあり、第３接続領域４４３は第１接続領域４４１のＹ２側にある。従って、第２接続領域４４２および第３接続領域４４３は第１接続領域４４１を間に挟む。
　ソースパッド４３２は、ソースパッド４３２Ａと、ソースパッド４３２Ｂと、導通領域４３２Ｃとを有する。ソースパッド４３２Ａおよび４３２Ｂは、Ｘ１－Ｘ２方向で互いに離れている。ソースパッド４３２Ａはソースパッド４３２ＢのＸ１側にある。第１接続領域４４１、第２接続領域４４２および第３接続領域４４３はソースパッド３３２Ａおよび３３２Ｂにわたる。導通領域４３２Ｃは、ソースパッド４３２ＡのＸ２側かつＹ２側の隅部と、ソースパッド４３２ＢのＸ１側かつＹ２側の隅部とに接続され、ソースパッド４３２Ａおよび４３２Ｂを互いに導通する。導通領域４３２Ｃは第３接続領域４４３に含まれる。第２接続領域４４２は、ソースパッド４３２Ａ内の第１内部接続領域４５１と、ソースパッド４３２Ｂ内の第２内部接続領域４５２とを有する。第２内部接続領域４５２は第１内部接続領域４５１から離れている。ソースパッド４３２は第１内部接続領域４５１と第２内部接続領域４５２との間に隙間４５３を有する。第１内部接続領域４５１は第２内部接続領域４５２のＸ１側にある。ソースパッド４３２は第１パッドの一例である。
　ゲート配線４３４はソースパッド４３２Ａとソースパッド４３２Ｂとの間に設けられ、Ｙ１－Ｙ２方向に沿って延びる。ゲート配線４３４はゲートパッド２３１に接続されている。ゲート配線４３４のＹ２側の端部は導通領域４３２Ｃの近傍にあるが、導通領域４３２Ｃから離れている。ゲート配線４３４は隙間４５３に設けられている。
　トランジスタ４００の他の構成はトランジスタ３００の構成と同じである。また、第３実施形態の他の構成は第２実施形態の構成と同じである。
　第３実施形態によっても第１実施形態と同じ効果が得られる。また、第１内部接続領域４５１と第２内部接続領域４５２とが第６ボンディングワイヤ１６６により接続されているため、第２接続領域４４２内での電位差を抑制しやすい。更に、第１内部接続領域４５１と第２内部接続領域４５２との間に隙間４５３があるため、第１内部接続領域４５１と第２内部接続領域４５２との間にゲート配線４３４を配置できる。
　（第４実施形態）
　次に、第４実施形態について説明する。第４実施形態は、主としてダイオードを有する点で第１実施形態と相違する。図６は、第４実施形態に係る半導体装置を示す上面図である。
　図６に示すように、第４実施形態に係る半導体装置４は、複数のトランジスタ２００に加えて、複数のダイオード５００を有する。ダイオード５００の数は限定されず、一例では４個である。半導体装置４は、更に、第７ボンディングワイヤ１６７を有する。
　ダイオード５００はショットキーバリアダイオードであり、アノードパッド５３２と、カソード電極（図示せず）とを有する。アノードパッド５３２はダイオード５００の上面（Ｚ１側の表面）に設けられ、カソード電極はダイオード５００の下面（Ｚ２側の表面）に設けられている。
　ダイオード５００は第２導電層１２の上に設けられている。ダイオード５００はＸ１－Ｘ２方向に沿って並んでいる。ダイオード５００はトランジスタ２００のＸ１側にある。ダイオード５００のアノードパッド５３２が複数の第７ボンディングワイヤ１６７により第１導電層１１に接続されている。ダイオード５００のカソード電極が第３接合材（図示せず）により第２導電層１２に接合されている。第３接合材の材料は、例えば錫（Ｓｎ）を含む鉛フリーはんだ等のはんだである。
　第４実施形態の他の構成は第１実施形態の構成と同じである。
　第４実施形態によっても第１実施形態と同じ効果が得られる。また、ダイオード５００を還流ダイオードとして使用できる。ダイオード５００が炭化珪素基板を含む炭化珪素ダイオードであると、高耐圧を実現しやすい。
　（第５実施形態）
　次に、第５実施形態について説明する。第５実施形態は、主として絶縁基板の構成の点で第１実施形態と相違する。図７は、第５実施形態に係る半導体装置を示す上面図である。
　図７に示すように、第５実施形態に係る半導体装置５は、絶縁基板１２３に代えて、絶縁基板６２３および６２４を有する。
　筐体１２２の内側において、放熱板１２１のＺ１側に、絶縁基板６２３および６２４が配置されている。絶縁基板６２３は絶縁基板６２４のＸ１側にある。絶縁基板６２３のＺ１側の面および絶縁基板６２４のＺ１側の面に、第１導電層１１、第２導電層１２、第３導電層１３および第４導電層１４が設けられている。絶縁基板６２３のＺ２側の面および絶縁基板６２４のＺ２側の面に、第５導電層１５が設けられている。絶縁基板６２３および６２４の材料は、例えば窒化珪素（ＳｉＮ）、酸化アルミニウム（Ａｌ２Ｏ３）または窒化アルミニウム（ＡｌＮ）である。
　４個のトランジスタ２００が絶縁基板６２３上の第２導電層１２の上に設けられ、他の４個のトランジスタ２００が絶縁基板６２４上の第２導電層１２の上に設けられている。トランジスタ２００はＸ１－Ｘ２方向に沿って並んでいる。
　半導体装置５は、更に、第８ボンディングワイヤ１６８と、第９ボンディングワイヤ１６９と、第１０ボンディングワイヤ１７０と、第１１ボンディングワイヤ１７１とを有する。絶縁基板６２３上の第１導電層１１と絶縁基板６２４上の第１導電層１１とが複数の第８ボンディングワイヤ１６８により接続されている。絶縁基板６２３上の第２導電層１２と絶縁基板６２４上の第２導電層１２とが複数の第９ボンディングワイヤ１６９により接続されている。絶縁基板６２３上の第３導電層１３と絶縁基板６２４上の第３導電層１３とが第１０ボンディングワイヤ１７０により接続されている。絶縁基板６２３上の第４導電層１４と絶縁基板６２４上の第４導電層１４とが第１１ボンディングワイヤ１７１により接続されている。
　ソース端子１０１は絶縁基板６２３上の第１導電層１１に接続され、ドレイン端子１０２は絶縁基板６２３上の第２導電層１２に接続されている。ゲート端子１０３は絶縁基板６２４上の第３導電層１３に接続され、センスソース端子１０４は絶縁基板６２４上の第４導電層１４に接続されている。
　第５実施形態の他の構成は第１実施形態の構成と同じである。
　第５実施形態によっても第１実施形態と同じ効果が得られる。また、絶縁基板６２３に実装されたトランジスタ２００と絶縁基板６２４に実装されたトランジスタ２００との間での熱の授受が抑制される。
　本開示において、第２接続部材および第３接続部材はボンディングワイヤに限定されず、銅クリップまたはリボン等であってもよい。
　（第６実施形態）
　次に、第６実施形態について説明する。図８は、第６実施形態に係る半導体装置を示す上面図である。図９は、第６実施形態に係る半導体装置を示す断面図である。図９は、図８中のIX-IX線に沿った断面図に相当する。
　図８および図９に示すように、第６実施形態に係る半導体装置６は、トランジスタ７１０と、封止材７２０と、第１ソース端子７３１と、第２ソース端子７３２と、第３ソース端子７３３と、ゲート端子７４０と、ドレイン端子７５０と、ダイパッド７６０を有する。図８では、封止材７２０を透視している。
　半導体装置６は、更に、第１ボンディングワイヤ７８１と、第２ボンディングワイヤ７８２と、第３ボンディングワイヤ７８３と、第４ボンディングワイヤ７８４とを有する。第１ボンディングワイヤ７８１、第２ボンディングワイヤ７８２、第３ボンディングワイヤ７８３および第４ボンディングワイヤ７８４は、例えばアルミニウム（Ａｌ）ワイヤである。
　トランジスタ７１０は電界効果トランジスタであり、炭化珪素基板７１１と、ゲートパッド７７１と、ソースパッド７７２と、ドレイン電極７７３とを有する。ゲートパッド７７１およびソースパッド７７２はトランジスタ７１０の上面（Ｚ１側の表面）に設けられ、ドレイン電極７７３はトランジスタ７１０の下面（Ｚ２側の表面）に設けられている。ソースパッド７７２は第１パッドの一例である。
　ドレイン端子７５０はダイパッド７６０と一体に形成され、ダイパッド７６０からＹ２側に延びる。第１ソース端子７３１はドレイン端子７５０のＸ１側にあり、ドレイン端子７５０と平行に延びる。ゲート端子７４０はドレイン端子７５０のＸ２側にあり、ドレイン端子７５０と平行に延びる。第２ソース端子７３２はダイパッド７６０から離れてダイパッド７６０のＸ１側にあり、Ｘ１－Ｘ２方向に沿って延びる。第３ソース端子７３３はダイパッド７６０から離れてダイパッド７６０のＸ２側にあり、Ｘ１－Ｘ２方向に沿って延びる。
　トランジスタ７１０はダイパッド７６０の上に設けられている。トランジスタ７１０のドレイン電極７７３が接合材７９０によりダイパッド７６０に接合されている。接合材７９０の材料は、例えば錫（Ｓｎ）を含む鉛フリーはんだ等のはんだである。トランジスタ７１０のソースパッド７７２は、複数の第１ボンディングワイヤ７８１により第１ソース端子７３１に接続されている。トランジスタ７１０のソースパッド７７２は、第２ボンディングワイヤ７８２により第２ソース端子７３２にも接続されている。トランジスタ７１０のソースパッド７７２は、第３ボンディングワイヤ７８３により第３ソース端子７３３にも接続されている。トランジスタ７１０のゲートパッド７７１は、第４ボンディングワイヤ７８４によりゲート端子７４０に接続されている。第１ソース端子７３１は第１端子の一例であり、第２ソース端子７３２は第２端子の一例であり、第３ソース端子７３３は第３端子の一例である。また、第１ボンディングワイヤ７８１は第１ワイヤの一例であり、第２ボンディングワイヤ７８２は第２ワイヤの一例であり、第３ボンディングワイヤ７８３は第３ワイヤの一例である。
　封止材７２０はトランジスタ７１０を封止する。封止材７２０は第１ボンディングワイヤ７８１、第２ボンディングワイヤ７８２、第３ボンディングワイヤ７８３および第４ボンディングワイヤ７８４も封止する。封止材７２０は、第１ソース端子７３１の第１ボンディングワイヤ７８１との接続部、第２ソース端子７３２の第２ボンディングワイヤ７８２との接続部、および第３ソース端子７３３の第３ボンディングワイヤ７８３との接続部も封止する。封止材７２０は、ゲート端子７４０の第４ボンディングワイヤ７８４との接続部も封止する。
　第１ソース端子７３１、ゲート端子７４０およびドレイン端子７５０は封止材７２０からＹ２側に延びる。第２ソース端子７３２は封止材７２０からＸ１側に延びる。第３ソース端子７３３は封止材７２０からＸ２側に延びる。第１ソース端子７３１、ゲート端子７４０およびドレイン端子７５０が延びる方向は第１方向の一例である。第２ソース端子７３２が延びる方向は第２方向の一例である。
　ここで、第６実施形態に係る半導体装置６の使用方法について説明する。図１０は、第６実施形態に係る半導体装置６の使用方法を示す図である。
　図１０に示すように、複数の半導体装置６が用いられる。複数の半導体装置６は互いに並列に接続される。また、複数の半導体装置６のうちの２個の半導体装置６の間で、第２ソース端子７３２と第３ソース端子７３３とが接続される。例えば、第２ソース端子７３２と第３ソース端子７３３とが、溶接、はんだ付けまたはねじ止めにより互いに接続される。
　このように、ディスクリート型の半導体装置６が用いられる場合であっても、複数の半導体装置６の間でソースパッド７７２の電位のばらつきを抑制し、発振を抑制できる。このため、複数のトランジスタ７１０の間での並列動作の安定性を向上できる。
　また、第１ボンディングワイヤ７８１、第２ボンディングワイヤ７８２および第３ボンディングワイヤ７８３が用いられることで、ソースパッド７７２と、第１ソース端子７３１、第２ソース端子７３２および第３ソース端子７３３とを容易に接続できる。
　トランジスタ７１０が炭化珪素基板７１１を含む炭化珪素トランジスタであることで、高耐圧を実現しやすい。
　なお、トランジスタ２００、３００、４００および７１０は電界効果トランジスタである必要はなく、例えば絶縁ゲートバイポーラトランジスタ（ｉｎｓｕｌａｔｅｄ　ｇａｔｅ　ｂｉｐｏｌａｒ　ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）であってもよい。この場合、エミッタパッドが第１パッドとして用いられる。ＩＧＢＴが炭化珪素ＩＧＢＴであってもよい。
　以上、実施形態について詳述したが、特定の実施形態に限定されるものではなく、請求の範囲に記載された範囲内において、種々の変形および変更が可能である。
１、２、３、４、５、６：半導体装置
１１：第１導電層（導電部材）
１２：第２導電層
１３：第３導電層
１４：第４導電層
１５：第５導電層
１０１：ソース端子
１０２：ドレイン端子
１０３：ゲート端子
１０４：センスソース端子
１２１：放熱板
１２２：筐体
１２３、６２３、６２４：絶縁基板
１３１：第１接合材
１３２：第２接合材
１６１：第１ボンディングワイヤ（第１接続部材）
１６２：第２ボンディングワイヤ（第２接続部材）
１６３：第３ボンディングワイヤ（第３接続部材）
１６４：第４ボンディングワイヤ（第５接続部材）
１６５：第５ボンディングワイヤ
１６６：第６ボンディングワイヤ（第４接続部材）
１６７：第７ボンディングワイヤ
１６８：第８ボンディングワイヤ
１６９：第９ボンディングワイヤ
１７０：第１０ボンディングワイヤ
１７１：第１１ボンディングワイヤ
１９１、１９２：側壁部
１９３、１９４：端壁部
２００、３００、４００：トランジスタ
２１０：炭化珪素基板
２１０Ａ：主面
２１０Ｂ：主面
２１１：炭化珪素単結晶基板
２１２：炭化珪素エピタキシャル層
２３１：ゲートパッド
２３２、３３２、３３２Ａ、３３２Ｂ、４３２、４３２Ａ、４３２Ｂ：ソースパッド（第１パッド）
２３３：ドレイン電極
２３４、３３４、４３４：ゲート配線
２４１、３４１、４４１：第１接続領域
２４２、３４２、４４２：第２接続領域
２４３、３４３、４４３：第３接続領域
３５１、４５１：第１内部接続領域
３５２、４５２：第２内部接続領域
３５３、４５３：隙間
４３２Ｃ：導通領域
５００：ダイオード
５３２：アノードパッド
７１０：トランジスタ
７１１：炭化珪素基板
７２０：封止材
７３１：第１ソース端子
７３２：第２ソース端子
７３３：第３ソース端子
７４０：ゲート端子
７５０：ドレイン端子
７６０：ダイパッド
７７１：ゲートパッド
７７２：ソースパッド（第１パッド）
７７３：ドレイン電極
７８１：第１ボンディングワイヤ（第１ワイヤ）
７８２：第２ボンディングワイヤ（第２ワイヤ）
７８３：第３ボンディングワイヤ（第３ワイヤ）
７８４：第４ボンディングワイヤ
７９０：接合材
Ｉ：電流

Claims (17)

  1. 　互いに電気的に並列に接続され、第１パッドを含む複数のトランジスタと、
    　導電部材と、
    　を有し、
    　前記第１パッドはソースパッドまたはエミッタパッドであり、
    　前記第１パッドは、
    　第１接続領域と、
    　前記第１接続領域を間に挟む第２接続領域および第３接続領域と、
    　を有し、
    　前記第１接続領域と前記導電部材とを接続する第１接続部材と、
    　複数の前記トランジスタのうちの２個の前記トランジスタの前記第２接続領域同士を接続する第２接続部材と、
    　複数の前記トランジスタのうちの前記２個の前記トランジスタの前記第３接続領域同士を接続する第３接続部材と、
    　を有する半導体装置。
  2. 　前記第２接続領域は、
    　第１内部接続領域と、
    　前記第１内部接続領域から離れた第２内部接続領域と、
    　を有し、
    　前記第１内部接続領域と前記第２内部接続領域とを接続する第４接続部材を有する請求項１に記載の半導体装置。
  3. 　前記第２接続部材と前記第４接続部材とが一体である請求項２に記載の半導体装置。
  4. 　前記第１パッドは、前記第１内部接続領域と前記第２内部接続領域との間に隙間を有する請求項２または請求項３に記載の半導体装置。
  5. 　絶縁基板を有し、
    　複数の前記トランジスタは前記絶縁基板に実装されている請求項１から請求項４のいずれか１項に記載の半導体装置。
  6. 　複数の絶縁基板を有し、
    　前記絶縁基板ごとに、複数の前記トランジスタのうちの一部の前記トランジスタが実装され、
    　異なる前記絶縁基板に実装された前記２個の前記トランジスタの間で、前記第２接続領域同士が前記第２接続部材により接続され、前記第３接続領域同士が前記第３接続部材により接続されている請求項１から請求項４のいずれか１項に記載の半導体装置。
  7. 　前記第２接続部材および前記第３接続部材の長手方向に垂直な断面積は、前記第１接続部材の長手方向に垂直な断面積と等しい請求項１から請求項６のいずれか１項に記載の半導体装置。
  8. 　前記トランジスタはゲートパッドを有し、
    　前記ゲートパッドに接続された第５接続部材を有し、
    　前記第２接続部材および前記第３接続部材の長手方向に垂直な断面積は、前記第５接続部材の長手方向に垂直な断面積と等しい請求項１から請求項６のいずれか１項に記載の半導体装置。
  9. 　前記複数のトランジスタに電気的に並列に接続されたダイオードを有する請求項１から請求項８のいずれか１項に記載の半導体装置。
  10. 　前記ダイオードは炭化珪素ダイオードである請求項９に記載の半導体装置。
  11. 　前記トランジスタは炭化珪素トランジスタである請求項１から請求項１０のいずれか１項に記載の半導体装置。
  12. 　前記トランジスタの前記第１パッドが設けられた面に垂直な方向から見て、前記第１接続領域、前記第２接続領域、及び前記第３接続領域は、互いに離れている請求項１から請求項１１のいずれか１項に記載の半導体装置。
  13. 　第１パッドを含むトランジスタと、
    　前記トランジスタを封止する封止材と、
    　前記第１パッドに接続され、前記封止材から第１方向に延びる第１端子と、
    　前記第１パッドに接続され、前記封止材から前記第１方向とは異なる第２方向に延びる第２端子と、
    　を有し、
    　前記第１パッドはソースパッドまたはエミッタパッドである半導体装置。
  14. 　前記第１パッドと前記第１端子とを接続する第１ワイヤと、
    　前記第１パッドと前記第２端子とを接続する第２ワイヤと、
    　を有する請求項１３に記載の半導体装置。
  15. 　前記第１パッドに接続され、前記第２端子とは逆方向に前記封止材から延びる第３端子を有する請求項１３または請求項１４に記載の半導体装置。
  16. 　前記第１パッドと前記第３端子とを接続する第３ワイヤを有する請求項１５に記載の半導体装置。
  17. 　前記トランジスタは炭化珪素トランジスタである請求項１３から請求項１６のいずれか１項に記載の半導体装置。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001035983A (ja) * 1999-07-16 2001-02-09 Nec Kansai Ltd 半導体装置
JP2013012560A (ja) * 2011-06-29 2013-01-17 Hitachi Ltd パワー半導体モジュール
JP2016184667A (ja) * 2015-03-26 2016-10-20 住友電気工業株式会社 半導体装置
JP2022070377A (ja) * 2020-10-27 2022-05-13 三菱電機株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001035983A (ja) * 1999-07-16 2001-02-09 Nec Kansai Ltd 半導体装置
JP2013012560A (ja) * 2011-06-29 2013-01-17 Hitachi Ltd パワー半導体モジュール
JP2016184667A (ja) * 2015-03-26 2016-10-20 住友電気工業株式会社 半導体装置
JP2022070377A (ja) * 2020-10-27 2022-05-13 三菱電機株式会社 半導体装置

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