WO2023120353A1 - 半導体装置 - Google Patents

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WO2023120353A1
WO2023120353A1 PCT/JP2022/046162 JP2022046162W WO2023120353A1 WO 2023120353 A1 WO2023120353 A1 WO 2023120353A1 JP 2022046162 W JP2022046162 W JP 2022046162W WO 2023120353 A1 WO2023120353 A1 WO 2023120353A1
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semiconductor device
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gate
conductive
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克彦 吉原
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ローム株式会社
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    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present disclosure relates to semiconductor devices.
  • Patent Document 1 discloses an example of the semiconductor device.
  • a semiconductor device disclosed in Patent Document 1 includes a semiconductor element having a main surface electrode corresponding to a source electrode.
  • the principal-surface electrode has a first portion and a plurality of second portions formed in a bump shape with respect to the first portion.
  • a copper wire (a wire containing copper in its composition) is conductively joined to each of the plurality of second parts. Compared to gold wires, copper wires have a greater impact on the semiconductor elements to which they are electrically connected.
  • the plurality of second parts function as relieving layers that reduce the impact on the semiconductor element.
  • the relaxation layer is provided in an electrode of a semiconductor element having a switching function (a source electrode if the semiconductor element is a MOSFET) as in the semiconductor device disclosed in Patent Document 1, the relaxation layer is formed in the electrode by solid-phase diffusion. There is a measure to conduct conductive bonding to Thereby, the thermal resistance and the electrical resistance at the interface between the electrode and the relaxation layer can be reduced.
  • the relaxation layer is conductively joined to the electrode by solid-phase diffusion, the relaxation layer may interfere with the gate finger depending on the structure of the semiconductor device. This can occur because the gate fingers include portions that protrude further into the relaxed layer than the electrodes of the semiconductor device. In this case, since the relaxation layer is subjected to pressure due to solid-phase diffusion, a large impact is transmitted from the relaxation layer to the semiconductor element through the gate fingers, and there is a possibility that the semiconductor element cracks.
  • An object of the present disclosure is to provide a semiconductor device that is improved over conventional semiconductor devices.
  • the present disclosure provides a semiconductor device capable of reducing the impact on a semiconductor element when conductively bonding a relaxation layer to an electrode of a semiconductor element having gate fingers by solid-phase diffusion.
  • a semiconductor device provided by one aspect of the present disclosure includes a support member, a semiconductor element, a buffer layer, and a conductive member.
  • the semiconductor element has a first electrode and a gate electrode located on the side opposite to the side facing the support member in the first direction, and is joined to the support member.
  • the buffer layer is conductively joined to the first electrode.
  • the conductive member is conductively joined to the buffer layer.
  • a first solid phase diffusion bonding layer is positioned between the first electrode and the buffer layer.
  • the semiconductor element has a gate finger located on the same side as the gate electrode in the first direction and connected to the gate electrode.
  • the gate finger includes a protrusion that protrudes toward the buffer layer from the first electrode.
  • the buffer layer has a recess that is recessed from the side facing the semiconductor element in the first direction. At least part of the protrusion is accommodated in the recess.
  • the semiconductor device it is possible to reduce the impact on the semiconductor element when conductively bonding the relaxation layer to the electrode of the semiconductor element having gate fingers by solid-phase diffusion.
  • FIG. 1 is a plan view of a semiconductor device according to a first embodiment of the present disclosure
  • FIG. FIG. 2 is a plan view corresponding to FIG. 1, showing the encapsulating resin through.
  • FIG. 3 is a plan view corresponding to FIG. 2, showing the first terminals in a see-through manner and omitting the illustration of the plurality of second conductive members.
  • 4 is a bottom view of the semiconductor device shown in FIG. 1.
  • FIG. 5 is a front view of the semiconductor device shown in FIG. 1.
  • FIG. 6 is a left side view of the semiconductor device shown in FIG. 1.
  • FIG. FIG. 7 is a cross-sectional view along line VII-VII of FIG.
  • FIG. 8 is a cross-sectional view along line VIII-VIII of FIG.
  • FIG. 9 is a cross-sectional view along line IX-IX in FIG. 2.
  • FIG. 10 is a partially enlarged view of FIG. 2.
  • FIG. 11 is a cross-sectional view taken along line XI--XI in FIG. 10.
  • FIG. 12 is a cross-sectional view taken along line XII-XII in FIG. 10.
  • FIG. 13 is a partially enlarged view of FIG. 12.
  • FIG. 14 is a partially enlarged view of FIG. 11.
  • FIG. FIG. 15 is a partially enlarged cross-sectional view of a semiconductor device according to a second embodiment of the present disclosure; 16 is a partially enlarged cross-sectional view of the semiconductor device shown in FIG. 15, and the cross-sectional position is different from that of FIG. FIG.
  • FIG. 17 is a partially enlarged cross-sectional view of a semiconductor device according to a third embodiment of the present disclosure
  • 18 is a partially enlarged cross-sectional view of the semiconductor device shown in FIG. 17, and the cross-sectional position is different from that of FIG.
  • FIG. 19 is a partially enlarged cross-sectional view of a semiconductor device according to a fourth embodiment of the present disclosure
  • 20 is a partially enlarged view of FIG. 19.
  • FIG. 1 A semiconductor device A10 according to the first embodiment of the present disclosure will be described based on FIGS. 1 to 14.
  • FIG. The semiconductor device A10 includes a support member 10, a plurality of semiconductor elements 21, a plurality of buffer layers 22, a bonding layer 28, a first terminal 31, a second terminal 32, a third terminal 33, a plurality of first conduction members 41, a plurality of A second conduction member 42 , a third conduction member 43 , a fourth conduction member 44 and a sealing resin 60 are provided.
  • the semiconductor device A10 includes a first gate wiring layer 141, a second gate wiring layer 142, a first detection wiring layer 151, a second detection wiring layer 152, a first gate terminal 341, a second gate terminal 342, and a first detection terminal. 351 and a second detection terminal 352 .
  • FIG. 2 is transparent through the sealing resin 60 for convenience of understanding.
  • FIG. 3 omits the illustration of the first terminals 31 and the plurality of second conductive members 42 as compared to FIG. 2 .
  • the outline of the permeable sealing resin 60 is indicated by an imaginary line (chain double-dashed line).
  • the transparent outline of the first terminal 31 is indicated by imaginary lines.
  • the VII-VII line and the VIII-VIII line are indicated by one-dot chain lines.
  • the normal direction of the first main surface 121 of the first conductive layer 12A which will be described later, will be referred to as the "first direction z".
  • a direction orthogonal to the first direction z is called a “second direction x”.
  • a direction perpendicular to both the first direction z and the second direction x is called a “third direction y”.
  • the semiconductor device A 10 converts the DC power supply voltage applied to the first terminal 31 and the second terminal 32 into AC power by the plurality of semiconductor elements 21 .
  • the converted AC power is input from the third terminal 33 to a power supply object such as a motor.
  • the semiconductor device A10 forms part of a power conversion circuit such as an inverter.
  • the support member 10 supports the first gate wiring layer 141 , the second gate wiring layer 142 , the first detection wiring layer 151 , the second detection wiring layer 152 and the sealing resin 60 while the plurality of semiconductor elements 21 are bonded to the support member 10 . are doing.
  • the support member 10 includes an insulating layer 11, two conductive layers 12, and a heat dissipation layer 13. As shown in FIG.
  • the insulating layer 11 includes two conductive layers 12, a first gate wiring layer 141, a second gate wiring layer 142, a first detection wiring layer 151, a second detection wiring layer 152, a heat dissipation layer 13 and a It supports the sealing resin 60 .
  • the insulating layer 11 has electrical insulation.
  • Insulating layer 11 is made of a material containing ceramics, for example. It is preferable that the ceramic has a higher thermal conductivity. An example of such ceramics is aluminum nitride (AlN).
  • the material used for the insulating layer 11 preferably has a relatively high thermal conductivity.
  • the insulating layer 11 has a peripheral edge 111 when viewed in the first direction z. The peripheral edge 111 forms the outline of the insulating layer 11 .
  • the two conductive layers 12 are positioned between the insulating layer 11 and the plurality of semiconductor elements 21 in the first direction z, as shown in FIGS. Two conductive layers 12 are bonded to the insulating layer 11 . The two conductive layers 12 are surrounded by the peripheral edge 111 of the insulating layer 11 when viewed in the first direction z.
  • the composition of the two conductive layers 12 includes copper (Cu). That is, each conductive layer 12 contains copper.
  • the two conductive layers 12 include a first conductive layer 12A and a second conductive layer 12B spaced apart from each other in the second direction x.
  • part of the first conductive layer 12A is cut into a rectangular shape with the long side in the third direction y.
  • the notched portion of the first conductive layer 12A is located on the side opposite to the side facing the second conductive layer 12B in the second direction x.
  • the first conductive layer 12A has a first major surface 121 .
  • the first main surface 121 faces the side opposite to the side facing the insulating layer 11 in the first direction z.
  • part of the second conductive layer 12B is cut into a rectangular shape with the long side in the third direction y.
  • the notched portion of the second conductive layer 12B is located on the side opposite to the side facing the first conductive layer 12A in the second direction x.
  • the second conductive layer 12B has a second major surface 122 .
  • the second main surface 122 faces the side opposite to the side facing the insulating layer 11 in the first direction z.
  • the heat dissipation layer 13 is located on the opposite side of the two conductive layers 12 with respect to the insulating layer 11 in the first direction z.
  • the heat dissipation layer 13 is bonded to the insulating layer 11 .
  • the heat dissipation layer 13 is surrounded by the peripheral edge 111 of the insulating layer 11 when viewed in the first direction z.
  • the composition of the heat dissipation layer 13 contains copper.
  • the area of the heat dissipation layer 13 is larger than the total area of the first conductive layer 12A and the second conductive layer 12B.
  • the heat dissipation layer 13 is exposed outside from the sealing resin 60 .
  • each of the two conductive layers 12 and the heat dissipation layer 13 is thicker than the thickness of the insulating layer 11 .
  • a plurality of semiconductor elements 21 are bonded to two conductive layers 12, as shown in FIGS.
  • the plurality of semiconductor elements 21 includes four first elements 21A and four second elements 21B.
  • the four first elements 21A are bonded to the first main surface 121 of the first conductive layer 12A.
  • the four second elements 21B are bonded to the second major surface 122 of the second conductive layer 12B.
  • the plurality of semiconductor elements 21 are, for example, MOSFETs (Metal-Oxide-Semiconductor Field-Effect Transistors).
  • the plurality of semiconductor elements 21 may be switching elements such as IGBTs (Insulated Gate Bipolar Transistors).
  • the plurality of semiconductor elements 21 are n-channel MOSFETs with a vertical structure.
  • the plurality of semiconductor elements 21 includes compound semiconductor substrates.
  • the composition of the compound semiconductor substrate includes silicon carbide (SiC).
  • SiC silicon carbide
  • each of the semiconductor elements 21 has a first electrode 211 , a second electrode 212 , a gate electrode 213 and gate fingers 214 .
  • the first electrode 211 is located on the side opposite to the side facing either of the two conductive layers 12 in the first direction z. A current corresponding to the power converted by the semiconductor element 21 flows through the first electrode 211 . That is, the first electrode 211 corresponds to the source electrode of the semiconductor element 21 .
  • the second electrode 212 faces either of the two conductive layers 12. A current corresponding to the power before being converted by the semiconductor element 21 flows through the second electrode 212 . That is, the second electrode 212 corresponds to the drain electrode of the semiconductor element 21 .
  • the gate electrode 213 is located on the side opposite to the side facing either of the two conductive layers 12 in the first direction z. Therefore, the gate electrode 213 is positioned on the same side as the first electrode 211 in the first direction z. A gate voltage for driving the semiconductor element 21 is applied to the gate electrode 213 .
  • the area of the gate electrode 213 is smaller than the area of the first electrode 211 when viewed in the first direction z.
  • the gate finger 214 is positioned on the same side as the gate electrode 213 in the first direction z.
  • Gate finger 214 is connected to gate electrode 213 .
  • the gate finger 214 extends from the gate electrode 213 in the second direction x.
  • the gate finger 214 divides the first electrode 211 into two.
  • the gate finger 214 electrically connects the gate electrode 213 and a plurality of trench gates formed inside the semiconductor element 21 (when the semiconductor element 21 is a trench gate type MOSFET).
  • Gate fingers 214 include, for example, polysilicon and polyimide overlying the polysilicon. Gate finger 214 is thereby electrically isolated from the outside.
  • the gate finger 214 includes a protrusion 214A.
  • the convex portion 214A protrudes toward the buffer layer 22 from the first electrode 211 .
  • the plurality of buffer layers 22 are individually conductively joined to the first electrodes 211 of the plurality of semiconductor elements 21, as shown in FIGS.
  • the multiple buffer layers 22 include four first buffer layers 22A and four second buffer layers 22B.
  • the four first buffer layers 22A are individually conductively joined to the first electrodes 211 of the four first elements 21A.
  • the four second buffer layers 22B are individually conductively joined to the first electrodes 211 of the four second elements 21B.
  • each of the multiple buffer layers 22 has a first layer 221 and a second layer 222 .
  • the first layer 221 faces one of the first electrodes 211 of the plurality of semiconductor elements 21 in the first direction z.
  • the composition of the first layer 221 contains aluminum (Al).
  • the first layer 221 is formed by stacking a metal thin film on the second layer 222 by sputtering, for example.
  • the second layer 222 is located on the opposite side of any one of the plurality of semiconductor elements 21 with respect to the first electrode 211 in the first direction z.
  • the composition of the second layer 222 includes the same material (element) as the composition of the plurality of first conduction members 41 and the plurality of second conduction members 42 .
  • the composition of the second layer 222 contains copper. Therefore, the Vickers hardness of the first layer 221 is lower than the Vickers hardness of the second layer 222 . Furthermore, the dimension t1 of the first layer 221 in the first direction z is smaller than the dimension t2 of the second layer 222 in the first direction z.
  • the first layer 221 is conductively joined to any one of the first electrodes 211 of the plurality of semiconductor elements 21 by solid-phase diffusion. Therefore, as shown in FIG. 13 , a first solid-phase A diffusion bonding layer 291 is located. In the semiconductor device A10, the first solid phase diffusion bonding layer 291 is positioned between the first electrode 211 and the first layer 221. As shown in FIG. 13 , the first solid phase diffusion bonding layer 291 is positioned between the first electrode 211 and the first layer 221. As shown in FIG.
  • the solid phase diffusion bonding layers are two solid phase diffusion bonding layers that are in contact with each other. It is the concept of a metal bonding layer located at the interface of the two metal layers as a result of the metal layers being bonded by solid state diffusion.
  • a solid state diffusion bonding layer does not necessarily exist as a metallic bonding layer having a significant thickness.
  • impurities and voids mixed in when bonding by solid-phase diffusion can sometimes be confirmed as portions remaining along the interface between the two metal layers.
  • recesses 223 are formed in each of the multiple buffer layers 22 .
  • the recess 223 is recessed from the side facing any one of the plurality of semiconductor elements 21 in the first direction z. At least part of the protrusion 214A of the gate finger 214 is accommodated in the recess 223. As shown in FIG.
  • the protrusions 214A of the gate fingers 214 are located away from the buffer layer 22.
  • the dimension h1 of the projection 214A in the first direction z is smaller than the dimension h2 of the recess 223 in the first direction z.
  • the dimension t1 of the first layer 221 in the first direction z is larger than the dimension h2 of the recess 223 in the first direction z.
  • the recess 223 has an intermediate surface 223A facing the protrusion 214A of the gate finger 214 in the first direction z.
  • the intermediate surface 223A is recessed toward the inside of the first layer 221 .
  • the intermediate surface 223A may be a plane parallel to either the first main surface 121 of the first conductive layer 12A or the second main surface 122 of the second conductive layer 12B.
  • Recess 223 can be formed, for example, by laser irradiation.
  • the bonding layer 28 is located between one of the two conductive layers 12 and the second electrode 212 of one of the plurality of semiconductor elements 21, as shown in FIG.
  • the Vickers hardness of the bonding layer 28 is lower than the Vickers hardness of each of the two conductive layers 12 .
  • the composition of the bonding layer 28 contains aluminum.
  • the second electrodes 212 of the plurality of semiconductor elements 21 are electrically connected to one of the two conductive layers 12 via the bonding layer 28 . Thereby, the second electrodes 212 of the four first elements 21A are electrically connected to the first conductive layer 12A.
  • the second electrodes 212 of the four second elements 21B are electrically connected to the second conductive layer 12B.
  • the second electrode 212 of each of the plurality of semiconductor elements 21 is conductively bonded to one of the two conductive layers 12 via the bonding layer 28 by solid phase diffusion. Therefore, as shown in FIG. 14, a second solid-phase diffusion bonding layer 292 is located between one of the two conductive layers 12 and the bonding layer 28 .
  • a third solid-phase diffusion bonding layer 293 is positioned between the bonding layer 28 and the second electrode 212 of one of the plurality of semiconductor elements 21 .
  • the second solid phase diffusion bonding layer 292 and the third solid phase diffusion bonding layer 293 are formed at the same time as the first solid phase diffusion bonding layer 291 described above.
  • the first gate wiring layer 141 is joined to the insulating layer 11 as shown in FIGS.
  • the first gate wiring layer 141 is electrically connected to the gate electrodes 213 of the four first elements 21A.
  • the first gate wiring layer 141 is located in the cutout portion of the first conductive layer 12A.
  • the first gate wiring layer 141 extends along the third direction y.
  • the composition of the first gate wiring layer 141 contains copper.
  • Each of the plurality of first wires 51 is electrically connected to the gate electrode 213 of one of the four first elements 21A and the first gate wiring layer 141, as shown in FIG. As a result, the gate electrodes 213 of the four first elements 21 A are electrically connected to the first gate wiring layer 141 .
  • the composition of the plurality of first wires 51 contains gold (Au). In addition, the composition of the plurality of first wires 51 may contain copper or aluminum.
  • the first gate terminal 341 is located on one side of the third direction y with the support member 10 as a reference, as shown in FIGS.
  • the first gate terminal 341 is electrically connected to the first gate wiring layer 141 .
  • the first gate terminal 341 is a metal lead made of a material containing copper or copper alloy. As shown in FIGS. 1 and 9, part of the first gate terminal 341 is covered with the sealing resin 60 .
  • the first gate terminal 341 is L-shaped when viewed in the second direction x. As shown in FIG. 5, the first gate terminal 341 includes a portion erected in the first direction z. The portion is exposed outside from the sealing resin 60 .
  • a gate voltage for driving the four first elements 21A is applied to the first gate terminal 341 .
  • the second gate wiring layer 142 is joined to the insulating layer 11, as shown in FIGS.
  • the second gate wiring layer 142 is electrically connected to the gate electrodes 213 of the four second elements 21B.
  • the second gate wiring layer 142 is located in the cutout portion of the second conductive layer 12B.
  • the second gate wiring layer 142 extends along the third direction y.
  • the composition of the second gate wiring layer 142 contains copper.
  • Each of the plurality of third wires 53 is electrically connected to the gate electrode 213 of one of the four second elements 21B and the second gate wiring layer 142, as shown in FIG. Thereby, the gate electrodes 213 of the four second elements 21B are electrically connected to the second gate wiring layer 142 .
  • the composition of the plurality of third wires 53 contains gold.
  • the composition of the plurality of third wires 53 may contain copper or aluminum.
  • the second gate terminal 342 is located on the same side as the first gate terminal 341 with respect to the support member 10 in the third direction y, as shown in FIGS.
  • the second gate terminal 342 is electrically connected to the second gate wiring layer 142 .
  • the second gate terminal 342 is a metal lead made of a material containing copper or copper alloy. As shown in FIG. 1 , part of the second gate terminal 342 is covered with the sealing resin 60 .
  • the second gate terminal 342 is L-shaped when viewed in the second direction x. As shown in FIG. 5, the second gate terminal 342 includes a portion raised in the first direction z. The portion is exposed outside from the sealing resin 60 .
  • a gate voltage for driving the four second elements 21B is applied to the second gate terminal 342 .
  • the two fifth wires 55 are individually conductively bonded to the first gate terminal 341 and the second gate terminal 342 and the first gate wiring layer 141 and the second gate wiring layer 142, as shown in FIGS. It is Thereby, the first gate terminal 341 is electrically connected to the first gate wiring layer 141 .
  • the second gate terminal 342 is electrically connected to the second gate wiring layer 142 .
  • the composition of the two fifth wires 55 includes gold. Alternatively, the composition of the two fifth wires 55 may contain copper or aluminum.
  • the first detection wiring layer 151 is joined to the insulating layer 11 as shown in FIGS.
  • the first detection wiring layer 151 is electrically connected to the first electrodes 211 of the four first elements 21A.
  • the first detection wiring layer 151 is positioned in the cutout portion of the first conductive layer 12A, and is positioned next to the first gate wiring layer 141 in the second direction x.
  • the first detection wiring layer 151 extends along the third direction y.
  • the composition of the first detection wiring layer 151 contains copper.
  • Each of the plurality of second wires 52 is conductively joined to the first electrode 211 of one of the four first elements 21A and the first detection wiring layer 151, as shown in FIG. As a result, the first electrodes 211 of the four first elements 21A are electrically connected to the first detection wiring layer 151 .
  • the composition of the plurality of second wires 52 includes gold. In addition, the composition of the second wire 52 may contain copper or aluminum.
  • the first detection terminal 351 is located on the same side as the first gate terminal 341 with respect to the support member 10 in the third direction y, and is located on the same side as the first gate terminal 341 in the second direction x. located next to The first detection terminal 351 is electrically connected to the first detection wiring layer 151 .
  • the first detection terminal 351 is a metal lead made of a material containing copper or copper alloy. As shown in FIG. 1 , part of the first detection terminal 351 is covered with the sealing resin 60 .
  • the first detection terminal 351 is L-shaped when viewed in the second direction x. As shown in FIG. 5, the first detection terminal 351 includes a portion erected in the first direction z. The portion is exposed outside from the sealing resin 60 .
  • a voltage having the same potential as the voltage applied to each of the first electrodes 211 of the four first elements 21A is applied to the first detection terminal 351 .
  • the second detection wiring layer 152 is joined to the insulating layer 11 as shown in FIGS.
  • the second detection wiring layer 152 is electrically connected to the first electrodes 211 of the four second elements 21B.
  • the second detection wiring layer 152 is positioned in the cutout portion of the second conductive layer 12B, and is positioned next to the second gate wiring layer 142 in the second direction x.
  • the second detection wiring layer 152 extends along the third direction y.
  • the composition of the second detection wiring layer 152 contains copper.
  • Each of the plurality of fourth wires 54 is conductively joined to the first electrode 211 of one of the four second elements 21B and the second detection wiring layer 152, as shown in FIG. As a result, the first electrodes 211 of the four second elements 21B are electrically connected to the first detection wiring layer 151 .
  • the composition of the plurality of fourth wires 54 includes gold. In addition, the composition of the fourth wire 54 may contain copper or aluminum.
  • the second detection terminal 352 is positioned on the same side as the second gate terminal 342 with respect to the support member 10 in the third direction y, and is positioned on the same side as the second gate terminal 342. and is located next to the second gate terminal 342 in the second direction x.
  • the second detection terminal 352 is electrically connected to the second detection wiring layer 152 .
  • the second detection terminal 352 is a metal lead made of a material containing copper or copper alloy. As shown in FIG. 1 , part of the second detection terminal 352 is covered with the sealing resin 60 .
  • the second detection terminal 352 is L-shaped when viewed in the second direction x. As shown in FIG. 5, the second detection terminal 352 includes a portion erected in the first direction z. The portion is exposed outside from the sealing resin 60 .
  • a voltage equal in potential to the voltage applied to each of the first electrodes 211 of the four second elements 21B is applied to the second detection terminal 352 .
  • the two sixth wires 56 are individually conductively joined to the first detection terminal 351 and the second detection terminal 352 and the first detection wiring layer 151 and the second detection wiring layer 152, as shown in FIGS. It is Thereby, the first detection terminal 351 is electrically connected to the first detection wiring layer 151 .
  • the second detection terminal 352 is electrically connected to the second detection wiring layer 152 .
  • the composition of the two sixth wires 56 includes gold. Alternatively, the composition of the two sixth wires 56 may contain copper or aluminum.
  • the first terminal 31 is located away from the first conductive layer 12A on the side facing the first main surface 121 of the first conductive layer 12A in the first direction z.
  • the first terminal 31 is electrically connected to the first electrodes 211 of the four second elements 21B.
  • the first terminal 31 is a metal plate made of a material containing copper or a copper alloy. As shown in FIG. 2, the first terminal 31 overlaps the first conductive layer 12A when viewed in the first direction z.
  • the first terminal 31 has a terminal portion 311 and a base portion 312. As shown in FIG.
  • the terminal portion 311 is positioned apart from the support member 10 when viewed in the first direction z.
  • the terminal part 311 is positioned on one side of the second direction x with respect to the support member 10 .
  • a portion of the terminal portion 311 is covered with the sealing resin 60 .
  • the terminal portion 311 is provided with a first attachment hole 31A penetrating in the first direction z.
  • the first attachment hole 31A is exposed outside from the sealing resin 60 .
  • the terminal portion 311 is an N terminal (negative electrode) to which a DC power supply voltage to be converted is applied.
  • the base portion 312 is connected to the terminal portion 311. As shown in FIG. The base 312 overlaps the insulating layer 11 , the first conductive layer 12 ⁇ /b>A, the first gate wiring layer 141 and the first detection wiring layer 151 when viewed in the first direction z.
  • the base portion 312 is located on the opposite side of the second conductive layer 12B with respect to the four first elements 21A in the second direction x. When viewed in the first direction z, the base 312 has a rectangular shape with long sides in the third direction y.
  • the base 312 is covered with the sealing resin 60 .
  • the second terminal 32 is positioned apart from the first terminal 31 in the third direction y, as shown in FIGS.
  • the second terminal 32 is positioned on the same side as the terminal portion 311 of the first terminal 31 with respect to the support member 10 in the second direction x.
  • the second terminal 32 is electrically connected to the first conductive layer 12A.
  • the second terminal 32 is a metal plate made of a material containing copper or copper alloy. A portion of the second terminal 32 is covered with the sealing resin 60 .
  • the second terminal 32 is provided with a second attachment hole 32A penetrating in the first direction z. The second attachment hole 32A is exposed outside from the sealing resin 60 .
  • the second terminal 32 is a P terminal (positive electrode) to which a DC power supply voltage to be converted is applied.
  • the third conductive member 43 is joined to the second terminal 32 and the first main surface 121 of the first conductive layer 12A, as shown in FIGS. Thereby, the second terminal 32 is electrically connected to the first conductive layer 12A. Furthermore, in the semiconductor device A10, the second electrodes 212 of the four first elements 21A are electrically connected to the second terminals 32 via the first conductive layers 12A and the third conductive members 43. As shown in FIG. In the semiconductor device A10, the third conductive member 43 is a bonding wire.
  • the composition of the third conduction member 43 contains either copper or aluminum. Alternatively, the third conducting member 43 may be a metal clip.
  • the third terminal 33 is opposite to the terminal portion 311 of the first terminal 31 and the second terminal 32 with respect to the support member 10 in the second direction x. located on the side.
  • the third terminal 33 is electrically connected to the second conductive layer 12B.
  • the third terminal 33 is a metal plate made of a material containing copper or copper alloy. A portion of the third terminal 33 is covered with the sealing resin 60 .
  • the third terminal 33 is provided with a third mounting hole 33A penetrating in the first direction z.
  • the third attachment hole 33A is exposed outside from the sealing resin 60 .
  • AC power converted by the plurality of semiconductor elements 21 is output from the third terminal 33 .
  • the fourth conduction member 44 is joined to the third terminal 33 and the second main surface 122 of the second conductive layer 12B, as shown in FIGS. Thereby, the third terminal 33 is electrically connected to the second conductive layer 12B. Furthermore, in the semiconductor device A10, the second electrodes 212 of the four second elements 21B are electrically connected to the third terminal 33 via the second conductive layer 12B and the fourth conductive member 44. As shown in FIG. In the semiconductor device A10, the fourth conducting member 44 is a bonding wire. The composition of the fourth conduction member 44 contains either copper or aluminum. Alternatively, the fourth conducting member 44 may be a metal clip.
  • each of the plurality of first conducting members 41 is electrically connected to one of the four first buffer layers 22A and the second main surface 122 of the second conductive layer 12B. It is As shown in FIGS. 10 and 11, each of the plurality of first conductive members 41 is conductively joined to the second layer 222 of one of the four first buffer layers 22A. Thereby, the first electrodes 211 of the four first elements 21A are electrically connected to the second conductive layer 12B. When viewed in the first direction z, each of the plurality of first conductive members 41 extends along the second direction x. In the semiconductor device A10, the plurality of first conduction members 41 are bonding wires. The composition of the plurality of first conduction members 41 contains copper.
  • Each of the plurality of second conductive members 42 is joined to one of the four second buffer layers 22B and the first terminal 31, as shown in FIGS.
  • each of the plurality of second conduction members 42 is joined to the base portion 312 of the first terminal 31 .
  • each of the plurality of second conductive members 42 is conductively joined to the second layer 222 of any one of the four second buffer layers 22B.
  • the first electrodes 211 of the four second elements 21B are electrically connected to the first terminals 31 .
  • each of the plurality of second conductive members 42 overlaps the first conductive layer 12A.
  • each of the plurality of second conduction members 42 when viewed in the first direction z, each of the plurality of second conduction members 42 extends along the second direction x and is connected to any of the four first elements 21A and the plurality of first conduction members 42A. It overlaps with any of the members 41 .
  • the plurality of second conductive members 42 are bonding wires.
  • the composition of the plurality of second conduction members 42 contains copper.
  • the sealing resin 60 includes an insulating layer 11, two conductive layers 12, a first gate wiring layer 141, a second gate wiring layer 142, and a first detection wiring layer 151. , the second detection wiring layer 152 , the plurality of semiconductor elements 21 , the plurality of buffer layers 22 , the plurality of first conduction members 41 , the plurality of second conduction members 42 , the third conduction member 43 and the fourth conduction member 44 .
  • the sealing resin 60 is applied to the heat dissipation layer 13 , the first terminal 31 , the second terminal 32 , the third terminal 33 , the first gate terminal 341 , the second gate terminal 342 , the first detection terminal 351 and the second detection terminal 352 . covering part of each.
  • the sealing resin 60 has electrical insulation. Sealing resin 60 is made of a material containing, for example, black epoxy resin.
  • the sealing resin 60 has a top surface 61, a bottom surface 62 and two side surfaces 63.
  • the top surface 61 faces the same side as the first main surface 121 of the first conductive layer 12A in the first direction z.
  • the bottom surface 62 faces the side opposite to the top surface 61 in the first direction z.
  • the heat dissipation layer 13 is exposed to the outside from the bottom surface 62 .
  • a portion of the heat dissipation layer 13 protrudes from the bottom surface 62 in the first direction z.
  • the two side surfaces 63 are separated from each other in the second direction x and are connected to the top surface 61 and the bottom surface 62 .
  • the terminal portion 311 of the first terminal 31 and the second terminal 32 are exposed to the outside from one of the two side surfaces 63 .
  • the third terminal 33 is exposed to the outside from the other side surface 63 of the two side surfaces 63 .
  • the semiconductor device A 10 has a first electrode 211 and gate fingers 214 , a semiconductor element 21 bonded to the support member 10 , and a buffer layer 22 conductively bonded to the first electrode 211 .
  • a first solid phase diffusion bonding layer 291 is positioned between the first electrode 211 and the buffer layer 22 .
  • Gate finger 214 includes a protrusion 214A that protrudes toward buffer layer 22 from first electrode 211 .
  • the buffer layer 22 is formed with a recess 223 recessed from the side facing the semiconductor element 21 in the first direction z. At least part of the convex portion 214A is accommodated in the concave portion 223 .
  • the buffer layer 22 has a first layer 221 and a second layer 222 located on the opposite side of the semiconductor element 21 with respect to the first layer 221 in the first direction z.
  • the Vickers hardness of the first layer 221 is lower than the Vickers hardness of the second layer 222 .
  • the dimension t1 of the first layer 221 in the first direction z is smaller than the dimension t2 of the second layer 222 in the first direction z.
  • the composition of first layer 221 includes aluminum and the composition of second layer 222 includes copper.
  • the protrusions 214A of the gate fingers 214 are located away from the buffer layer 22.
  • the recess 223 formed in the buffer layer 22 has an intermediate surface 223A facing the protrusion 214A of the gate finger 214 in the first direction z.
  • the intermediate surface 223A is recessed toward the inside of the first layer 221 . With this configuration, the volume of the recess 223 can be reduced when the dimension h2 of the recess 223 in the first direction z is fixed.
  • the first conductive member 41 and the second conductive member 42 contain copper in their composition. By adopting this configuration, a larger current can flow through each of the first conduction member 41 and the second conduction member 42 .
  • the composition of the second layer 222 of the buffer layer 22 contains the same copper as the composition of the first conductive member 41 and the second conductive member 42, The joint strength of each of the two conduction members 42 can be improved.
  • the first terminal 31 overlaps the first conductive layer 12A when viewed in the first direction z. With this configuration, mutual inductance is generated between the first conductive layer 12A and the first terminal 31, so that the parasitic inductance appearing in each of the first conductive layer 12A and the first terminal 31 can be reduced. Therefore, the surge voltage to be applied to the first element 21A can be reduced, and power loss in the first conductive layer 12A can be suppressed.
  • the second conductive member 42 overlaps the first element 21A when viewed in the first direction z. This contributes to the reduction of the dimension in the third direction y of the semiconductor device A10. Furthermore, when viewed in the first direction z, the second conducting member 42 overlaps the first conducting member 41 .
  • mutual inductance is generated in the first conduction member 41 and the second conduction member 42, so the parasitic inductance appearing in each of the first conduction member 41 and the second conduction member 42 can be reduced. Therefore, power loss in the first conducting member 41 can be further suppressed.
  • the support member 10 includes a heat dissipation layer 13 located on the opposite side of the conductive layer 12 with respect to the insulating layer 11 in the first direction z.
  • the heat dissipation layer 13 is exposed outside from the bottom surface 62 of the sealing resin 60 .
  • the conductive layer 12 and the heat dissipation layer 13 are surrounded by the peripheral edge 111 of the insulating layer 11 when viewed in the first direction z.
  • the dimension of the conductive layer 12 in the first direction z is larger than the dimension of the insulating layer 11 in the first direction z.
  • FIG. 15 is the same as the cross-sectional position of FIG. 11 showing the semiconductor device A10.
  • the cross-sectional position of FIG. 16 is the same as the cross-sectional position of FIG. 12 showing the semiconductor device A10.
  • the configuration of the plurality of buffer layers 22 is different from that of the semiconductor device A10.
  • the recesses 223 formed in each of the multiple buffer layers 22 penetrate the first layer 221 in the first direction z and recess into the second layer 222 . Therefore, in the semiconductor device A20, the dimension t1 of the first layer 221 in the first direction z is smaller than the dimension h2 of the recess 223 in the first direction z.
  • the semiconductor device A20 has a first electrode 211 and gate fingers 214, a semiconductor element 21 bonded to the support member 10, and a buffer layer 22 conductively bonded to the first electrode 211.
  • a first solid phase diffusion bonding layer 291 is positioned between the first electrode 211 and the buffer layer 22 .
  • Gate finger 214 includes a protrusion 214A that protrudes toward buffer layer 22 from first electrode 211 .
  • the buffer layer 22 is formed with a recess 223 recessed from the side facing the semiconductor element 21 in the first direction z. At least part of the convex portion 214A is accommodated in the concave portion 223 .
  • the semiconductor device A20 can also reduce the impact on the semiconductor element 21 when the buffer layer 22 is conductively joined to the electrode (first electrode 211) of the semiconductor element 21 having the gate finger 214 by solid-phase diffusion. It becomes possible. Furthermore, since the semiconductor device A20 has the same configuration as the semiconductor device A10, the semiconductor device A20 also exhibits the effects of the configuration.
  • the dimension t1 of the first layer 221 of the buffer layer 22 in the first direction z is smaller than the dimension h2 of the recess 223 formed in the buffer layer 22 in the first direction z.
  • the dimension t1 of the first layer 221 in the first direction z can be reduced while improving the bonding state of the first solid-phase diffusion bonding layer 291 located between the first electrode 211 and the buffer layer 22.
  • the dimension t2 of the second layer 222 in the first direction z can be set as small as possible and the dimension t2 in the first direction z can be set as large as possible.
  • the thermal resistance of the buffer layer 22 in the first direction z is further reduced and Heat conducting in the orthogonal direction is further increased. Thereby, further improvement of the heat dissipation of the buffer layer 22 can be aimed at.
  • FIG. 17 is the same as the cross-sectional position of FIG. 11 showing the semiconductor device A10.
  • the cross-sectional position of FIG. 18 is the same as the cross-sectional position of FIG. 12 showing the semiconductor device A10.
  • the configuration of the plurality of buffer layers 22 is different from that of the semiconductor device A10.
  • the protrusions 214A of the gate fingers 214 of each of the plurality of semiconductor elements 21 are in contact with any first layer 221 of the plurality of buffer layers 22. As shown in FIGS. The Vickers hardness of the first layer 221 is lower than the Vickers hardness of the protrusion 214A.
  • the semiconductor device A30 has a first electrode 211 and gate fingers 214, a semiconductor element 21 bonded to the support member 10, and a buffer layer 22 conductively bonded to the first electrode 211.
  • a first solid phase diffusion bonding layer 291 is positioned between the first electrode 211 and the buffer layer 22 .
  • Gate finger 214 includes a protrusion 214A that protrudes toward buffer layer 22 from first electrode 211 .
  • the buffer layer 22 is formed with a recess 223 recessed from the side facing the semiconductor element 21 in the first direction z. At least part of the convex portion 214A is accommodated in the concave portion 223 .
  • the semiconductor device A30 can also reduce the impact on the semiconductor element 21 when the buffer layer 22 is conductively joined to the electrode (first electrode 211) of the semiconductor element 21 having the gate finger 214 by solid-phase diffusion. It becomes possible. Further, since the semiconductor device A30 has the same configuration as the semiconductor device A10, the semiconductor device A30 also exhibits the effects of the configuration.
  • the protrusion 214A of the gate finger 214 is in contact with the first layer 221 of the buffer layer 22.
  • the Vickers hardness of the first layer 221 is lower than the Vickers hardness of the protrusion 214A.
  • FIGS. 19 and 20 A semiconductor device A40 according to the fourth embodiment of the present disclosure will be described based on FIGS. 19 and 20.
  • FIG. In these figures, elements identical or similar to those of the semiconductor device A10 described above are denoted by the same reference numerals, and overlapping descriptions are omitted.
  • the cross-sectional position of FIG. 19 is the same as the cross-sectional position of FIG. 12 showing the semiconductor device A10.
  • the semiconductor device A40 is different from the semiconductor device A10 in the structure of the plurality of buffer layers 22 and in that the intermediate layer 23 is further provided.
  • each of the multiple buffer layers 22 has a third layer 224 .
  • the third layer 224 is located on the side opposite to the second layer 222 with respect to the first layer 221 .
  • the recess 223 penetrates the third layer 224 in the first direction z.
  • the Vickers hardness of the third layer 224 is higher than the Vickers hardness of the first layer 221 and lower than the Vickers hardness of the second layer 222 .
  • the composition of the third layer 224 includes silver (Ag).
  • the third layer 224 is formed by laminating a metal thin film on the first layer 221 by sputtering, for example.
  • the intermediate layer 23 is positioned between the first electrode 211 of one of the plurality of semiconductor elements 21 and the third layer 224 of one of the plurality of buffer layers 22, as shown in FIG.
  • the Vickers hardness of the intermediate layer 23 is higher than the Vickers hardness of the first layer 221 and lower than the Vickers hardness of the second layer 222 .
  • the composition of the intermediate layer 23 contains silver.
  • Intermediate layer 23 is formed by, for example, depositing a metal layer on first electrode 211 by electroplating.
  • the first solid-phase diffusion bonding layer 291 is positioned between the intermediate layer 23 and any third layer 224 of the plurality of buffer layers 22. As shown in FIG. 20, in the semiconductor device A40, the first solid-phase diffusion bonding layer 291 is positioned between the intermediate layer 23 and any third layer 224 of the plurality of buffer layers 22. As shown in FIG. 20, in the semiconductor device A40, the first solid-phase diffusion bonding layer 291 is positioned between the intermediate layer 23 and any third layer 224 of the plurality of buffer layers 22. As shown in FIG.
  • the semiconductor device A40 has a first electrode 211 and gate fingers 214, and includes a semiconductor element 21 bonded to the support member 10 and a buffer layer 22 conductively bonded to the first electrode 211.
  • a first solid phase diffusion bonding layer 291 is located between the first electrode 211 and the buffer layer 22 .
  • Gate finger 214 includes a protrusion 214A that protrudes toward buffer layer 22 from first electrode 211 .
  • the buffer layer 22 is formed with a recess 223 recessed from the side facing the semiconductor element 21 in the first direction z. At least part of the convex portion 214A is accommodated in the concave portion 223 .
  • the semiconductor device A40 can also reduce the impact on the semiconductor element 21 when the buffer layer 22 is conductively joined to the electrode (first electrode 211) of the semiconductor element 21 having the gate fingers 214 by solid-phase diffusion. It becomes possible. Furthermore, since the semiconductor device A40 has the same configuration as the semiconductor device A10, the semiconductor device A40 also exhibits the effects of the configuration.
  • the buffer layer 22 has a third layer 224 located on the side opposite to the second layer 222 with respect to the first layer 221.
  • the semiconductor device A40 further includes an intermediate layer 23 located between the first electrode 211 of the semiconductor element 21 and the third layer 224 .
  • the Vickers hardness of each of the third layer 224 and the intermediate layer 23 is higher than the Vickers hardness of the first layer 221 and lower than the Vickers hardness of the second layer 222 .
  • the first solid phase diffusion bonding layer 291 is located between the intermediate layer 23 and the third layer 224 .
  • Appendix 1 a support member; a semiconductor element having a first electrode and a gate electrode positioned opposite to the side facing the support member in a first direction and bonded to the support member; a buffer layer conductively bonded to the first electrode; a conductive member conductively joined to the buffer layer, A first solid phase diffusion bonding layer is positioned between the first electrode and the buffer layer, the semiconductor element has a gate finger positioned on the same side as the gate electrode in the first direction and connected to the gate electrode; the gate finger includes a protrusion that protrudes toward the buffer layer from the first electrode;
  • the buffer layer is formed with a recess that is recessed from a side facing the semiconductor element in the first direction, A semiconductor device, wherein at least part of the protrusion is accommodated in the recess.
  • the buffer layer has a first layer and a second layer located on the opposite side of the semiconductor element with respect to the first layer in the first direction,
  • the conducting member is conductively joined to the second layer,
  • the semiconductor device according to appendix 1 wherein the Vickers hardness of the first layer is lower than the Vickers hardness of the second layer.
  • Appendix 3. The semiconductor device according to appendix 2, wherein the dimension of the first layer in the first direction is smaller than the dimension of the second layer in the first direction.
  • Appendix 4. 4.
  • Appendix 5. 5 The semiconductor device according to appendix 4, wherein the composition of each of the second layer and the conductive member includes copper.
  • Appendix 6. The semiconductor device according to appendix 4 or 5, wherein the conductive member is a bonding wire.
  • Appendix 7. The semiconductor device according to any one of Appendixes 4 to 6, wherein the composition of the first layer contains aluminum.
  • Appendix 8. It also has an intermediate layer, The buffer layer has a third layer located on the side opposite to the second layer with respect to the first layer, The intermediate layer is located between the first electrode and the third layer, The semiconductor according to any one of Appendices 2 to 7, wherein each of the third layer and the intermediate layer has a Vickers hardness greater than the Vickers hardness of the first layer and less than the Vickers hardness of the second layer.
  • the semiconductor device according to appendix 8 wherein the first solid phase diffusion bonding layer is located between the intermediate layer and the third layer.
  • Appendix 10. The convex portion is in contact with the first layer, 10.
  • Appendix 11. 10.
  • the semiconductor device according to any one of Appendices 2 to 9, wherein the protrusion is located away from the buffer layer.
  • Appendix 12. 12 The semiconductor device according to appendix 11, wherein the dimension of the first layer in the first direction is greater than the dimension of the recess in the first direction. Appendix 13. 12.
  • the semiconductor device according to appendix 11, wherein the dimension of the first layer in the first direction is smaller than the dimension of the recess in the first direction.
  • Appendix 14. the concave portion has an intermediate surface facing the convex portion in the first direction; 14.
  • Appendix 15. the support member includes an insulating layer and a conductive layer positioned between the insulating layer and the semiconductor element;
  • the semiconductor element has a second electrode facing the conductive layer in the first direction, 15.
  • the semiconductor device according to any one of Appendixes 1 to 14, wherein the second electrode is conductively joined to the conductive layer.
  • the semiconductor device according to appendix 15 further comprising a bonding layer positioned between the conductive layer and the semiconductor element; Vickers hardness of the bonding layer is lower than Vickers hardness of the conductive layer, A second solid phase diffusion bonding layer is positioned between the conductive layer and the bonding layer, 16.
  • the support member includes a heat dissipation layer located on the opposite side of the conductive layer with respect to the insulating layer in the first direction, 17.
  • the semiconductor device according to appendix 15 or 16 wherein the conductive layer and the heat dissipation layer are surrounded by a peripheral edge of the insulating layer when viewed in the first direction.

Abstract

半導体装置は、支持部材と、半導体素子と、緩衝層と、導通部材とを備える。前記半導体素子は、第１方向において前記支持部材に対向する側とは反対側に位置する第１電極およびゲート電極を有する。前記半導体素子は、前記支持部材に接合されている。前記緩衝層は、前記第１電極に導電接合されている。前記導通部材は、前記緩衝層に導電接合されている。前記第１電極と前記緩衝層との間には、第１固相拡散結合層が位置している。前記半導体素子は、前記第１方向において前記ゲート電極が位置する側と同じ側に位置し、かつ前記ゲート電極につながるゲートフィンガーを有する。前記ゲートフィンガーは、前記第１電極よりも前記緩衝層に向けて突出する凸部を含む。前記緩衝層には、前記第１方向において前記半導体素子に対向する側から凹む凹部が形成されている。前記凸部の少なくとも一部が、前記凹部に収容されている。

Description

半導体装置
　本開示は、半導体装置に関する。
　従来、スイッチング機能を持つ半導体素子（ＭＯＳＦＥＴなど）を搭載した半導体装置が知られている。当該半導体装置は、主に電力変換に用いられる。特許文献１には、当該半導体装置の一例が開示されている。特許文献１に開示されている半導体装置は、ソース電極に相当する主面電極を有する半導体素子を備える。主面電極は、第１部と、当該第１部に対してバンプ状に形成された複数の第２部とを有する。複数の第２部の各々には、銅のワイヤ（銅を組成に含むワイヤ）が導電接合される。金のワイヤと比較して、銅のワイヤは、導電接合対象である半導体素子により大きな衝撃を与える。特許文献１に開示されている半導体装置においては、複数の第２部は、半導体素子への衝撃を低減する緩和層として機能する。
　ここで、特許文献１に開示されている半導体装置のようにスイッチング機能を持つ半導体素子の電極（半導体素子がＭＯＳＦＥＴであればソース電極）に緩和層を設ける際、固相拡散により緩和層を電極に導電接合する方策がある。これにより、電極と緩和層との界面における熱抵抗および電気抵抗を低減することができる。しかし、固相拡散により緩和層を電極に導電接合する際、半導体素子の構造によっては、緩和層がゲートフィンガーに干渉することがある。これは、ゲートフィンガーが、半導体素子の電極よりも緩和層に向けて突出した部分を含むために起こりうる。この場合においては、緩和層には固相拡散に伴う圧力が作用するため、当該緩和層からゲートフィンガーを介して半導体素子により大きな衝撃が伝達され、当該半導体素子に亀裂が発生するおそれがある。
国際公開第２０２０／０１２９５８号
　本開示は、従来よりも改良が施された半導体装置を提供することを一の課題とする。特に本開示は、先述の事情に鑑み、ゲートフィンガーを有する半導体素子の電極に緩和層を固相拡散により導電接合する際、当該半導体素子への衝撃の低減を図ることが可能な半導体装置を提供することを一の課題とする。
　本開示の一の側面によって提供される半導体装置は、支持部材と、半導体素子と、緩衝層と、導通部材とを備える。前記半導体素子は、第１方向において前記支持部材に対向する側とは反対側に位置する第１電極およびゲート電極を有するとともに、前記支持部材に接合されている。前記緩衝層は、前記第１電極に導電接合されている。前記導通部材は、前記緩衝層に導電接合されている。前記第１電極と前記緩衝層との間には、第１固相拡散結合層が位置している。前記半導体素子は、前記第１方向において前記ゲート電極が位置する側と同じ側に位置し、かつ前記ゲート電極につながるゲートフィンガーを有している。前記ゲートフィンガーは、前記第１電極よりも前記緩衝層に向けて突出する凸部を含む。前記緩衝層には、前記第１方向において前記半導体素子に対向する側から凹む凹部が形成されている。前記凸部の少なくとも一部が、前記凹部に収容されている。
　上記構成によれば、半導体装置ににおいて、ゲートフィンガーを有する半導体素子の電極に緩和層を固相拡散により導電接合する際、当該半導体素子への衝撃の低減を図ることが可能となる。
　本開示のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。
図１は、本開示の第１実施形態にかかる半導体装置の平面図である。 図２は、図１に対応する平面図であり、封止樹脂を透過して示している。 図３は、図２に対応する平面図であり、第１端子を透過して示し、かつ複数の第２導通部材の図示を省略している。 図４は、図１に示す半導体装置の底面図である。 図５は、図１に示す半導体装置の正面図である。 図６は、図１に示す半導体装置の左側面図である。 図７は、図２のＶＩＩ－ＶＩＩ線に沿う断面図である。 図８は、図２のＶＩＩＩ－ＶＩＩＩ線に沿う断面図である。 図９は、図２のＩＸ－ＩＸ線に沿う断面図である。 図１０は、図２の部分拡大図である。 図１１は、図１０のＸＩ－ＸＩ線に沿う断面図である。 図１２は、図１０のＸＩＩ－ＸＩＩ線に沿う断面図である。 図１３は、図１２の部分拡大図である。 図１４は、図１１の部分拡大図である。 図１５は、本開示の第２実施形態にかかる半導体装置の部分拡大断面図である。 図１６は、図１５に示す半導体装置の部分拡大断面図であり、断面位置が図１５の断面位置と異なる。 図１７は、本開示の第３実施形態にかかる半導体装置の部分拡大断面図である。 図１８は、図１７に示す半導体装置の部分拡大断面図であり、断面位置が図１７の断面位置と異なる。 図１９は、本開示の第４実施形態にかかる半導体装置の部分拡大断面図である。 図２０は、図１９の部分拡大図である。
　本開示を実施するための形態について、添付図面に基づいて説明する。
　第１実施形態：
　図１～図１４に基づき、本開示の第１実施形態にかかる半導体装置Ａ１０について説明する。半導体装置Ａ１０は、支持部材１０、複数の半導体素子２１、複数の緩衝層２２、接合層２８、第１端子３１、第２端子３２、第３端子３３、複数の第１導通部材４１、複数の第２導通部材４２、第３導通部材４３、第４導通部材４４および封止樹脂６０を備える。
　さらに半導体装置Ａ１０は、第１ゲート配線層１４１、第２ゲート配線層１４２、第１検出配線層１５１、第２検出配線層１５２、第１ゲート端子３４１、第２ゲート端子３４２、第１検出端子３５１および第２検出端子３５２を備える。ここで、図２は、理解の便宜上、封止樹脂６０を透過している。図３は、理解の便宜上、図２に対して第１端子３１を透過し、かつ複数の第２導通部材４２の図示を省略している。図２および図３では、透過した封止樹脂６０の外形を想像線（二点鎖線）で示している。図３では、透過した第１端子３１の外形を想像線で示している。図２において、ＶＩＩ－ＶＩＩ線、およびＶＩＩＩ－ＶＩＩＩ線をそれぞれ一点鎖線で示している。
　半導体装置Ａ１０の説明においては、便宜上、後述する第１導電層１２Ａの第１主面１２１の法線方向を「第１方向ｚ」と呼ぶ。第１方向ｚに対して直交する方向を「第２方向ｘ」と呼ぶ。第１方向ｚおよび第２方向ｘの双方に対して直交する方向を「第３方向ｙ」と呼ぶ。
　半導体装置Ａ１０は、第１端子３１および第２端子３２に印加された直流の電源電圧を、複数の半導体素子２１により交流電力に変換する。変換された交流電力は、第３端子３３からモータなどの電力供給対象に入力される。半導体装置Ａ１０は、たとえばインバータといった電力変換回路の一部をなす。
　支持部材１０は、複数の半導体素子２１が接合されるとともに、第１ゲート配線層１４１、第２ゲート配線層１４２、第１検出配線層１５１、第２検出配線層１５２および封止樹脂６０を支持している。図７および図８に示すように、支持部材１０は、絶縁層１１、２つの導電層１２、および放熱層１３を含む。
　絶縁層１１は、図７に示すように、２つの導電層１２、第１ゲート配線層１４１、第２ゲート配線層１４２、第１検出配線層１５１、第２検出配線層１５２、放熱層１３および封止樹脂６０を支持している。絶縁層１１は、電気絶縁性を有する。絶縁層１１は、たとえばセラミックスを含む材料からなる。当該セラミックスは、熱伝導率がより高いものが好ましい。当該セラミックスの一例として、窒化アルミニウム（ＡｌＮ）が挙げられる。絶縁層１１に用いられる材料は、熱伝導率が比較的大であるものが好ましい。図３および図４に示すように、第１方向ｚに視て、絶縁層１１は、周縁１１１を有する。周縁１１１は、絶縁層１１の外形をなす。
　２つの導電層１２は、図７および図８に示すように、第１方向ｚにおいて絶縁層１１と複数の半導体素子２１との間に位置する。２つの導電層１２は、絶縁層１１に接合されている。第１方向ｚに視て、２つの導電層１２は、絶縁層１１の周縁１１１に囲まれている。２つの導電層１２の組成は、銅（Ｃｕ）を含む。すなわち、各導電層１２は銅を含有する。２つの導電層１２は、第２方向ｘにおいて互いに離れて位置する第１導電層１２Ａおよび第２導電層１２Ｂを含む。
　図３に示すように、第１導電層１２Ａの一部は、第３方向ｙを長辺とする矩形状に切り欠かれている。第１導電層１２Ａの切り欠かれた部分は、第２方向ｘにおいて第２導電層１２Ｂに対向する側とは反対側に位置する。第１導電層１２Ａは、第１主面１２１を有する。第１主面１２１は、第１方向ｚにおいて絶縁層１１に対向する側とは反対側を向く。
　図３に示すように、第２導電層１２Ｂの一部は、第３方向ｙを長辺とする矩形状に切り欠かれている。第２導電層１２Ｂの切り欠かれた部分は、第２方向ｘにおいて第１導電層１２Ａに対向する側とは反対側に位置する。第２導電層１２Ｂは、第２主面１２２を有する。第２主面１２２は、第１方向ｚにおいて絶縁層１１に対向する側とは反対側を向く。
　放熱層１３は、図７～図９に示すように、第１方向ｚにおいて絶縁層１１を基準として２つの導電層１２とは反対側に位置する。放熱層１３は、絶縁層１１に接合されている。第１方向ｚに視て、放熱層１３は、絶縁層１１の周縁１１１に囲まれている。放熱層１３の組成は、銅を含む。第１方向ｚに視て、放熱層１３の面積は、第１導電層１２Ａの面積と第２導電層１２Ｂの面積の合計よりも大きい。放熱層１３は、封止樹脂６０から外部に露出している。
　図７および図８に示すように、２つの導電層１２、および放熱層１３の各々の厚さは、絶縁層１１の厚さよりも厚い。
　複数の半導体素子２１は、図２、図３、図７および図８に示すように、２つの導電層１２に接合されている。半導体装置Ａ１０においては、複数の半導体素子２１は、４つの第１素子２１Ａと、４つの第２素子２１Ｂを含む。４つの第１素子２１Ａは、第１導電層１２Ａの第１主面１２１に接合されている。４つの第２素子２１Ｂは、第２導電層１２Ｂの第２主面１２２に接合されている。複数の半導体素子２１は、たとえばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。この他、複数の半導体素子２１は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などのスイッチング素子でもよい。半導体装置Ａ１０の説明においては、複数の半導体素子２１は、ｎチャンネル型であり、かつ縦型構造のＭＯＳＦＥＴを対象とする。複数の半導体素子２１は、化合物半導体基板を含む。当該化合物半導体基板の組成は、炭化ケイ素（ＳｉＣ）を含む。図１０および図１１に示すように、複数の半導体素子２１の各々は、第１電極２１１、第２電極２１２、ゲート電極２１３およびゲートフィンガー２１４を有する。
　図１０および図１１に示すように、第１電極２１１は、第１方向ｚにおいて２つの導電層１２のいずれかに対向する側とは反対側に位置する。第１電極２１１には、半導体素子２１により変換された後の電力に対応する電流が流れる。すなわち、第１電極２１１は、半導体素子２１のソース電極に相当する。
　図１１に示すように、第２電極２１２は、２つの導電層１２のいずれかに対向している。第２電極２１２には、半導体素子２１により変換される前の電力に対応する電流が流れる。すなわち、第２電極２１２は、半導体素子２１のドレイン電極に相当する。
　図１０および図１１に示すように、ゲート電極２１３は、第１方向ｚにおいて２つの導電層１２のいずれかに対向する側とは反対側に位置する。したがって、ゲート電極２１３は、第１方向ｚにおいて第１電極２１１と同じ側に位置する。ゲート電極２１３には、半導体素子２１を駆動するためのゲート電圧が印加される。第１方向ｚに視て、ゲート電極２１３の面積は、第１電極２１１の面積より小さい。
　図１０および図１１に示すように、ゲートフィンガー２１４は、第１方向ｚにおいてゲート電極２１３が位置する側と同じ側に位置する。ゲートフィンガー２１４は、ゲート電極２１３につながっている。半導体装置Ａ１０においては、ゲートフィンガー２１４は、ゲート電極２１３から第２方向ｘに延びている。ゲートフィンガー２１４により、第１電極２１１は、２つに分断されている。ゲートフィンガー２１４は、ゲート電極２１３と、半導体素子２１の内部に構成された複数のトレンチゲート（半導体素子２１がトレンチゲート型のＭＯＳＦＥＴである場合）とを導通させる。ゲートフィンガー２１４は、たとえば、ポリシリコンと、当該ポリシリコンを覆うポリイミドとを含む。これにより、ゲートフィンガー２１４は、外部に対して電気絶縁されている。
　図１１および図１２に示すように、ゲートフィンガー２１４は、凸部２１４Ａを含む。凸部２１４Ａは、第１電極２１１よりも緩衝層２２に向けて突出している。
　複数の緩衝層２２は、図７、図８および図１１に示すように、複数の半導体素子２１の第１電極２１１に個別に導電接合されている。半導体装置Ａ１０においては、複数の緩衝層２２は、４つの第１緩衝層２２Ａと、４つの第２緩衝層２２Ｂとを含む。４つの第１緩衝層２２Ａは、４つの第１素子２１Ａの第１電極２１１に個別に導電接合されている。４つの第２緩衝層２２Ｂは、４つの第２素子２１Ｂの第１電極２１１に個別に導電接合されている。図１１および図１２に示すように、複数の緩衝層２２の各々は、第１層２２１および第２層２２２を有する。
　図１１および図１２に示すように、第１層２２１は、第１方向ｚにおいて複数の半導体素子２１のいずれかの第１電極２１１に対向している。第１層２２１の組成は、アルミニウム（Ａｌ）を含む。第１層２２１は、たとえばスパッタリング法により第２層２２２に対して金属薄膜を積層することによって形成される。
　図１１および図１２に示すように、第２層２２２は、第１方向ｚにおいて第１電極２１１を基準として複数の半導体素子２１のいずれかとは反対側に位置する。第２層２２２の組成は、複数の第１導通部材４１、および複数の第２導通部材４２の組成と同一の素材（要素）を含む。半導体装置Ａ１０においては、第２層２２２の組成は、銅を含む。したがって、第１層２２１のビッカース硬さは、第２層２２２のビッカース硬さよりも小さい。さらに、第１層２２１の第１方向ｚの寸法ｔ１は、第２層２２２の第１方向ｚの寸法ｔ２よりも小さい。
　第１層２２１は、固相拡散により複数の半導体素子２１のいずれかの第１電極２１１に導電接合されている。したがって、図１３に示すように、複数の半導体素子２１のいずれかの第１電極２１１と、第１電極２１１に導電接合される複数の緩衝層２２のいずれかとの間には、第１固相拡散結合層２９１が位置している。半導体装置Ａ１０においては、第１固相拡散結合層２９１は、第１電極２１１と第１層２２１との間に位置している。
　ここで、固相拡散結合層（第１固相拡散結合層２９１と、後述する第２固相拡散結合層２９２および第３固相拡散結合層２９３とを含む。）とは、互いに接する２つの金属層が固相拡散により接合された結果、当該２つの金属層の界面に位置する金属結合層の概念である。固相拡散結合層は、必ずしも有意な厚さをもつ金属結合層として実在するものではない。固相拡散結合層は、固相拡散により接合する際に混入した不純物や空隙が、当該２つの金属層の界面に沿って残存した部位として確認できる場合がある。
　図１１および図１２に示すように、複数の緩衝層２２の各々には、凹部２２３が形成されている。凹部２２３は、第１方向ｚにおいて複数の半導体素子２１のいずれかに対向する側から凹んでいる。ゲートフィンガー２１４の凸部２１４Ａの少なくとも一部は、凹部２２３に収容されている。
　図１２に示すように、半導体装置Ａ１０においては、ゲートフィンガー２１４の凸部２１４Ａは、緩衝層２２から離れて位置する。凸部２１４Ａの第１方向ｚの寸法ｈ１は、凹部２２３の第１方向ｚの寸法ｈ２よりも小さい。さらに半導体装置Ａ１０においては、第１層２２１の第１方向ｚの寸法ｔ１は、凹部２２３の第１方向ｚの寸法ｈ２よりも大きい。
　図１２に示すように、凹部２２３は、第１方向ｚにおいてゲートフィンガー２１４の凸部２１４Ａに対向する中間面２２３Ａを有する。中間面２２３Ａは、第１層２２１の内方に向けて凹んでいる。この他、中間面２２３Ａは、第１導電層１２Ａの第１主面１２１、および第２導電層１２Ｂの第２主面１２２のいずれかに平行である平面でもよい。凹部２２３は、たとえばレーザ照射により形成することができる。
　接合層２８は、図１１に示すように、２つの導電層１２のいずれかと、複数の半導体素子２１のいずれかの第２電極２１２との間に位置する。接合層２８のビッカース硬さは、２つの導電層１２の各々のビッカース硬さよりも小さい。接合層２８の組成は、アルミニウムを含む。複数の半導体素子２１の第２電極２１２は、接合層２８を介して２つの導電層１２のいずれかに導電接合されている。これにより、４つの第１素子２１Ａの第２電極２１２は、第１導電層１２Ａに導通している。４つの第２素子２１Ｂの第２電極２１２は、第２導電層１２Ｂに導通している。
　複数の半導体素子２１の各々の第２電極２１２は、固相拡散により接合層２８を介して２つの導電層１２のいずれかに導電接合されている。したがって、図１４に示すように、２つの導電層１２のいずれかと、接合層２８との間には、第２固相拡散結合層２９２が位置している。接合層２８と、複数の半導体素子２１のいずれかの第２電極２１２との間には、第３固相拡散結合層２９３が位置している。半導体装置Ａ１０の製造工程において、第２固相拡散結合層２９２および第３固相拡散結合層２９３は、先述した第１固相拡散結合層２９１と同時に形成される。
　第１ゲート配線層１４１は、図２、図３および図７に示すように、絶縁層１１に接合されている。第１ゲート配線層１４１は、４つの第１素子２１Ａのゲート電極２１３に導通している。第１方向ｚに視て、第１ゲート配線層１４１は、第１導電層１２Ａが切り欠かれた部分に位置する。第１ゲート配線層１４１は、第３方向ｙに沿って延びている。第１ゲート配線層１４１の組成は、銅を含む。
　複数の第１ワイヤ５１の各々は、図３に示すように、４つの第１素子２１Ａのいずれかのゲート電極２１３と、第１ゲート配線層１４１とに導電接合されている。これにより、４つの第１素子２１Ａのゲート電極２１３は、第１ゲート配線層１４１に導通している。複数の第１ワイヤ５１の組成は、金（Ａｕ）を含む。この他、複数の第１ワイヤ５１の組成は、銅を含む場合や、アルミニウムを含む場合でもよい。
　第１ゲート端子３４１は、図２および図３に示すように、支持部材１０を基準として第３方向ｙの一方側に位置する。第１ゲート端子３４１は、第１ゲート配線層１４１に導通している。第１ゲート端子３４１は、銅または銅合金を含む材料からなる金属リードである。図１および図９に示すように、第１ゲート端子３４１の一部は封止樹脂６０に覆われている。第２方向ｘに視て、第１ゲート端子３４１はＬ字状である。図５に示すように、第１ゲート端子３４１は、第１方向ｚに起立した部分を含む。当該部分は、封止樹脂６０から外部に露出している。第１ゲート端子３４１には、４つの第１素子２１Ａが駆動するためのゲート電圧が印加される。
　第２ゲート配線層１４２は、図２、図３および図７に示すように、絶縁層１１に接合されている。第２ゲート配線層１４２は、４つの第２素子２１Ｂのゲート電極２１３に導通している。第１方向ｚに視て、第２ゲート配線層１４２は、第２導電層１２Ｂが切り欠かれた部分に位置する。第２ゲート配線層１４２は、第３方向ｙに沿って延びている。第２ゲート配線層１４２の組成は、銅を含む。
　複数の第３ワイヤ５３の各々は、図３に示すように、４つの第２素子２１Ｂのいずれかのゲート電極２１３と、第２ゲート配線層１４２とに導電接合されている。これにより、４つの第２素子２１Ｂのゲート電極２１３は、第２ゲート配線層１４２に導通している。複数の第３ワイヤ５３の組成は、金を含む。この他、複数の第３ワイヤ５３の組成は、銅を含む場合や、アルミニウムを含む場合でもよい。
　第２ゲート端子３４２は、図２および図３に示すように、第３方向ｙにおいて支持部材１０を基準として第１ゲート端子３４１と同じ側に位置する。第２ゲート端子３４２は、第２ゲート配線層１４２に導通している。第２ゲート端子３４２は、銅または銅合金を含む材料からなる金属リードである。図１に示すように、第２ゲート端子３４２の一部は封止樹脂６０に覆われている。第２方向ｘに視て、第２ゲート端子３４２はＬ字状である。図５に示すように、第２ゲート端子３４２は、第１方向ｚに起立した部分を含む。当該部分は、封止樹脂６０から外部に露出している。第２ゲート端子３４２には、４つの第２素子２１Ｂが駆動するためのゲート電圧が印加される。
　２つの第５ワイヤ５５は、図２および図３に示すように、第１ゲート端子３４１および第２ゲート端子３４２と、第１ゲート配線層１４１および第２ゲート配線層１４２とに個別に導電接合されている。これにより、第１ゲート端子３４１は、第１ゲート配線層１４１に導通している。第２ゲート端子３４２は、第２ゲート配線層１４２に導通している。２つの第５ワイヤ５５の組成は、金を含む。この他、２つの第５ワイヤ５５の組成は、銅を含む場合や、アルミニウムを含む場合でもよい。
　第１検出配線層１５１は、図２、図３および図７に示すように、絶縁層１１に接合されている。第１検出配線層１５１は、４つの第１素子２１Ａの第１電極２１１に導通している。第１方向ｚに視て、第１検出配線層１５１は、第１導電層１２Ａが切り欠かれた部分に位置し、かつ第２方向ｘにおいて第１ゲート配線層１４１の隣に位置する。第１検出配線層１５１は、第３方向ｙに沿って延びている。第１検出配線層１５１の組成は、銅を含む。
　複数の第２ワイヤ５２の各々は、図３に示すように、４つの第１素子２１Ａのいずれかの第１電極２１１と、第１検出配線層１５１とに導電接合されている。これにより、４つの第１素子２１Ａの第１電極２１１は、第１検出配線層１５１に導通している。複数の第２ワイヤ５２の組成は、金を含む。この他、第２ワイヤ５２の組成は、銅を含む場合や、アルミニウムを含む場合でもよい。
　第１検出端子３５１は、図２および図３に示すように、第３方向ｙにおいて支持部材１０基準として第１ゲート端子３４１と同じ側に位置し、かつ第２方向ｘにおいて第１ゲート端子３４１の隣に位置する。第１検出端子３５１は、第１検出配線層１５１に導通している。第１検出端子３５１は、銅または銅合金を含む材料からなる金属リードである。図１に示すように、第１検出端子３５１の一部は封止樹脂６０に覆われている。第２方向ｘに視て、第１検出端子３５１はＬ字状である。図５に示すように、第１検出端子３５１は、第１方向ｚに起立した部分を含む。当該部分は、封止樹脂６０から外部に露出している。第１検出端子３５１には、４つの第１素子２１Ａの第１電極２１１の各々に印加される電圧と等電位の電圧が印加される。
　第２検出配線層１５２は、図２、図３および図７に示すように、絶縁層１１に接合されている。第２検出配線層１５２は、４つの第２素子２１Ｂの第１電極２１１に導通している。第１方向ｚに視て、第２検出配線層１５２は、第２導電層１２Ｂが切り欠かれた部分に位置し、かつ第２方向ｘにおいて第２ゲート配線層１４２の隣に位置する。第２検出配線層１５２は、第３方向ｙに沿って延びている。第２検出配線層１５２の組成は、銅を含む。
　複数の第４ワイヤ５４の各々は、図３に示すように、４つの第２素子２１Ｂのいずれかの第１電極２１１と、第２検出配線層１５２とに導電接合されている。これにより、４つの第２素子２１Ｂの第１電極２１１は、第１検出配線層１５１に導通している。複数の第４ワイヤ５４の組成は、金を含む。この他、第４ワイヤ５４の組成は、銅を含む場合や、アルミニウムを含む場合でもよい。
　第２検出端子３５２は、図２および図３に示すように、第３方向ｙにおいて支持部材１０を基準として第２ゲート端子３４２と同じ側に位置し、第２ゲート端子３４２と同じ側に位置し、かつ第２方向ｘにおいて第２ゲート端子３４２の隣に位置する。第２検出端子３５２は、第２検出配線層１５２に導通している。第２検出端子３５２は、銅または銅合金を含む材料からなる金属リードである。図１に示すように、第２検出端子３５２の一部は封止樹脂６０に覆われている。第２方向ｘに視て、第２検出端子３５２はＬ字状である。図５に示すように、第２検出端子３５２は、第１方向ｚに起立した部分を含む。当該部分は、封止樹脂６０から外部に露出している。第２検出端子３５２には、４つの第２素子２１Ｂの第１電極２１１の各々に印加される電圧と等電位の電圧が印加される。
　２つの第６ワイヤ５６は、図２および図３に示すように、第１検出端子３５１および第２検出端子３５２と、第１検出配線層１５１および第２検出配線層１５２とに個別に導電接合されている。これにより、第１検出端子３５１は、第１検出配線層１５１に導通している。第２検出端子３５２は、第２検出配線層１５２に導通している。２つの第６ワイヤ５６の組成は、金を含む。この他、２つの第６ワイヤ５６の組成は、銅を含む場合や、アルミニウムを含む場合でもよい。
　第１端子３１は、図７および図９に示すように、第１方向ｚにおいて第１導電層１２Ａの第１主面１２１が向く側に第１導電層１２Ａから離れて位置する。第１端子３１は、４つの第２素子２１Ｂの第１電極２１１に導通している。第１端子３１は、銅または銅合金を含む材料からなる金属板である。図２に示すように、第１方向ｚに視て、第１端子３１は、第１導電層１２Ａに重なっている。
　図１～図７（ただし、図３を除く。）に示すように、第１端子３１は、端子部３１１および基部３１２を有する。端子部３１１は、第１方向ｚに視て支持部材１０から離れて位置する。端子部３１１は、支持部材１０を基準として第２方向ｘの一方側に位置する。端子部３１１の一部は封止樹脂６０に覆われている。端子部３１１には、第１方向ｚに貫通する第１取付け孔３１Ａが設けられている。第１取付け孔３１Ａは、封止樹脂６０から外部に露出している。端子部３１１は、電力変換対象となる直流の電源電圧が印加されるＮ端子（負極）である。
　図１、図２、図４および図７に示すように、基部３１２は、端子部３１１につながっている。第１方向ｚに視て、基部３１２は、絶縁層１１、第１導電層１２Ａ、第１ゲート配線層１４１および第１検出配線層１５１に重なっている。基部３１２は、第２方向ｘにおいて４つの第１素子２１Ａを基準として第２導電層１２Ｂとは反対側に位置する。第１方向ｚに視て、基部３１２は、第３方向ｙを長辺とする矩形状である。基部３１２は封止樹脂６０に覆われている。
　第２端子３２は、図１～図４に示すように、第３方向ｙにおいて第１端子３１から離れて位置する。第２端子３２は、第２方向ｘにおいて支持部材１０を基準として第１端子３１の端子部３１１と同じ側に位置する。第２端子３２は、第１導電層１２Ａに導通している。第２端子３２は、銅または銅合金を含む材料からなる金属板である。第２端子３２の一部は封止樹脂６０に覆われている。第２端子３２には、第１方向ｚに貫通する第２取付け孔３２Ａが設けられている。第２取付け孔３２Ａは、封止樹脂６０から外部に露出している。第２端子３２は、電力変換対象となる直流の電源電圧が印加されるＰ端子（正極）である。
　第３導通部材４３は、図２、図３および図８に示すように、第２端子３２と、第１導電層１２Ａの第１主面１２１とに接合されている。これにより、第２端子３２は、第１導電層１２Ａに導通している。さらに、半導体装置Ａ１０においては、４つの第１素子２１Ａの第２電極２１２は、第１導電層１２Ａおよび第３導通部材４３を介して第２端子３２に導通している。半導体装置Ａ１０においては、第３導通部材４３は、ボンディングワイヤである。第３導通部材４３の組成は、銅およびアルミニウムのいずれかを含む。この他、第３導通部材４３は、金属クリップでもよい。
　第３端子３３は、図１～図３、図７および図８に示すように、第２方向ｘにおいて支持部材１０を基準として第１端子３１の端子部３１１、および第２端子３２とは反対側に位置する。第３端子３３は、第２導電層１２Ｂに導通している。第３端子３３は、銅または銅合金を含む材料からなる金属板である。第３端子３３の一部は、封止樹脂６０に覆われている。第３端子３３には、第１方向ｚに貫通する第３取付け孔３３Ａが設けられている。第３取付け孔３３Ａは、封止樹脂６０から外部に露出している。第３端子３３から、複数の半導体素子２１により変換された交流電力が出力される。
　第４導通部材４４は、図２、図３および図８に示すように、第３端子３３と、第２導電層１２Ｂの第２主面１２２とに接合されている。これにより、第３端子３３は、第２導電層１２Ｂに導通している。さらに、半導体装置Ａ１０においては、４つの第２素子２１Ｂの第２電極２１２は、第２導電層１２Ｂおよび第４導通部材４４を介して第３端子３３に導通している。半導体装置Ａ１０においては、第４導通部材４４は、ボンディングワイヤである。第４導通部材４４の組成は、銅およびアルミニウムのいずれかを含む。この他、第４導通部材４４は、金属クリップでもよい。
　複数の第１導通部材４１の各々は、図３、図７および図８に示すように、４つの第１緩衝層２２Ａのいずれかと、第２導電層１２Ｂの第２主面１２２とに導電接合されている。図１０および図１１に示すように、複数の第１導通部材４１の各々は、４つの第１緩衝層２２Ａのいずれかの第２層２２２に導電接合されている。これにより、４つの第１素子２１Ａの第１電極２１１は、第２導電層１２Ｂに導通している。第１方向ｚに視て、複数の第１導通部材４１の各々は、第２方向ｘに沿って延びている。半導体装置Ａ１０においては、複数の第１導通部材４１は、ボンディングワイヤである。複数の第１導通部材４１の組成は、銅を含む。
　複数の第２導通部材４２の各々は、図２および図７に示すように、４つの第２緩衝層２２Ｂのいずれかと、第１端子３１とに接合されている。半導体装置Ａ１０においては、複数の第２導通部材４２の各々は、第１端子３１の基部３１２に接合されている。さらに複数の第２導通部材４２の各々は、４つの第２緩衝層２２Ｂのいずれかの第２層２２２に導電接合されている。これにより、４つの第２素子２１Ｂの第１電極２１１は、第１端子３１に導通している。第１方向ｚに視て、複数の第２導通部材４２の各々は、第１導電層１２Ａに重なっている。半導体装置Ａ１０においては、第１方向ｚに視て、複数の第２導通部材４２の各々は、第２方向ｘに沿って延びるとともに、４つの第１素子２１Ａのいずれかと、複数の第１導通部材４１のいずれかとに重なっている。半導体装置Ａ１０においては、複数の第２導通部材４２は、ボンディングワイヤである。複数の第２導通部材４２の組成は、銅を含む。
　封止樹脂６０は、図１、および図７～図９に示すように、絶縁層１１、２つの導電層１２、第１ゲート配線層１４１、第２ゲート配線層１４２、第１検出配線層１５１、第２検出配線層１５２、複数の半導体素子２１、複数の緩衝層２２、複数の第１導通部材４１、複数の第２導通部材４２、第３導通部材４３および第４導通部材４４を覆っている。さらに封止樹脂６０は、放熱層１３、第１端子３１、第２端子３２、第３端子３３、第１ゲート端子３４１、第２ゲート端子３４２、第１検出端子３５１および第２検出端子３５２の各々の一部を覆っている。封止樹脂６０は、電気絶縁性を有する。封止樹脂６０は、たとえば黒色のエポキシ樹脂を含む材料からなる。
　図５～図８に示すように、封止樹脂６０は、頂面６１、底面６２、および２つの側面６３を有する。頂面６１は、第１方向ｚにおいて第１導電層１２Ａの第１主面１２１と同じ側を向く。底面６２は、第１方向ｚにおいて頂面６１とは反対側を向く。放熱層１３は、底面６２から外部に露出している。放熱層１３の一部が底面６２から第１方向ｚに突出している。２つの側面６３は、第２方向ｘにおいて互いに離れて位置し、かつ頂面６１および底面６２につながっている。２つの側面６３のうち一方の側面６３から、第１端子３１の端子部３１１、および第２端子３２が外部に露出している。２つの側面６３のうち他方の側面６３から、第３端子３３が外部に露出している。
　次に、半導体装置Ａ１０の作用効果について説明する。
　半導体装置Ａ１０は、第１電極２１１およびゲートフィンガー２１４を有するとともに、支持部材１０に接合された半導体素子２１と、第１電極２１１に導電接合された緩衝層２２とを備える。第１電極２１１と緩衝層２２との間には、第１固相拡散結合層２９１が位置している。ゲートフィンガー２１４は、第１電極２１１よりも緩衝層２２に向けて突出する凸部２１４Ａを含む。緩衝層２２には、第１方向ｚにおいて半導体素子２１に対向する側から凹む凹部２２３が形成されている。凸部２１４Ａの少なくとも一部が、凹部２２３に収容されている。本構成をとることにより、緩衝層２２を固相拡散により第１電極２１１に導電接合する際、ゲートフィンガー２１４に対する緩衝層２２の干渉が緩和される。これにより、緩衝層２２からゲートフィンガー２１４を介して半導体素子２１に伝達される衝撃が低減される。したがって、半導体装置Ａ１０によれば、ゲートフィンガー２１４を有する半導体素子２１の電極（第１電極２１１）に緩衝層２２を固相拡散により導電接合する際、半導体素子２１への衝撃の低減を図ることが可能となる。
　緩衝層２２は、第１層２２１と、第１方向ｚにおいて第１層２２１を基準として半導体素子２１とは反対側に位置する第２層２２２とを有する。第１層２２１のビッカース硬さは、第２層２２２のビッカース硬さよりも小さい。本構成をとることにより、緩衝層２２を固相拡散により第１電極２１１に導電接合する際、第１電極２１１および第２層２２２の各々に発生する第１方向ｚのたわみが低減されるため、第１固相拡散結合層２９１の結合状態が強固なものとなる。
　第１層２２１の第１方向ｚの寸法ｔ１は、第２層２２２の第１方向ｚの寸法ｔ２よりも小さい。この場合において、第１層２２１の組成はアルミニウムを含み、かつ第２層２２２の組成は銅を含む。本構成をとることにより、緩衝層２２の第１方向ｚにおける熱抵抗が低減され、かつ第１方向ｚに対して直交する方向に伝導する熱が増加する。これにより、緩衝層２２の放熱性の向上を図ることができる。
　半導体装置Ａ１０においては、ゲートフィンガー２１４の凸部２１４Ａは、緩衝層２２から離れて位置する。本構成をとることにより、緩衝層２２を固相拡散により第１電極２１１に導電接合する際、緩衝層２２がゲートフィンガー２１４に接触しないため、ゲートフィンガー２１４に対する緩衝層２２の干渉をより確実に緩和できる。
　緩衝層２２に形成された凹部２２３は、第１方向ｚにおいてゲートフィンガー２１４の凸部２１４Ａに対向する中間面２２３Ａを有する。中間面２２３Ａは、第１層２２１の内方に向けて凹んでいる。本構成をとることにより、凹部２２３の第１方向ｚの寸法ｈ２を固定した場合、凹部２２３の体積の縮小を図ることができる。
　第１導通部材４１および第２導通部材４２は、組成に銅を含む。本構成をとることにより、第１導通部材４１および第２導通部材４２の各々により大きな電流を流すことができる。この場合において、緩衝層２２の第２層２２２の組成が、第１導通部材４１および第２導通部材４２の組成と同一の銅を含むことによって、第２層２２２に対する第１導通部材４１および第２導通部材４２の各々の接合強度の向上を図ることができる。
　第１方向ｚに視て、第１端子３１は、第１導電層１２Ａに重なっている。本構成をとることにより、第１導電層１２Ａおよび第１端子３１に相互インダクタンスが発生するため、第１導電層１２Ａおよび第１端子３１の各々に現れる寄生インダクタンスを低減することができる。したがって、第１素子２１Ａに印加されようとするサージ電圧が低減されるとともに、第１導電層１２Ａにおける電力損失を抑制することができる。
　第１方向ｚに視て、第２導通部材４２が第１素子２１Ａに重なっている。このことは、半導体装置Ａ１０の第３方向ｙにおける寸法の縮小に寄与する。さらに第１方向ｚに視て、第２導通部材４２が第１導通部材４１に重なっている。本構成をとることにより、第１導通部材４１および第２導通部材４２に相互インダクタンスが発生するため、第１導通部材４１および第２導通部材４２の各々に現れる寄生インダクタンスを低減することができる。したがって、第１導通部材４１における電力損失をさらに抑制することができる。
　支持部材１０は、第１方向ｚにおいて絶縁層１１を基準として導電層１２とは反対側に位置する放熱層１３を含む。放熱層１３は、封止樹脂６０の底面６２から外部に露出している。本構成をとることにより、半導体装置Ａ１０の放熱性の向上を図ることができる。
　第１方向ｚに視て、導電層１２および放熱層１３は、絶縁層１１の周縁１１１に囲まれている。本構成をとることにより、周縁１１１が第１方向ｚにおいて封止樹脂６０に挟まれる構成をとることができる。これにより、支持部材１０が封止樹脂６０から脱落することを防止できる。
　導電層１２の第１方向ｚの寸法は、絶縁層１１の第１方向ｚの寸法よりも大きい。本構成をとることにより、導電層１２において、第１方向ｚに対して直交する方向における熱伝導効率を向上させることができる。このことは、半導体装置Ａ１０の放熱性の向上に寄与する。
　第２実施形態：
　図１５および図１６に基づき、本開示の第２実施形態にかかる半導体装置Ａ２０について説明する。これらの図において、先述した半導体装置Ａ１０と同一、または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図１５の断面位置は、半導体装置Ａ１０を示す図１１の断面位置と同一である。図１６の断面位置は、半導体装置Ａ１０を示す図１２の断面位置と同一である。
　半導体装置Ａ２０においては、複数の緩衝層２２の構成が、半導体装置Ａ１０の当該構成と異なる。
　図１５および図１６に示すように、複数の緩衝層２２の各々に形成された凹部２２３は、第１層２２１を第１方向ｚに貫通し、かつ第２層２２２に陥入している。したがって、半導体装置Ａ２０においては、第１層２２１の第１方向ｚの寸法ｔ１は、凹部２２３の第１方向ｚの寸法ｈ２よりも小さい。
　次に、半導体装置Ａ２０の作用効果について説明する。
　半導体装置Ａ２０は、第１電極２１１およびゲートフィンガー２１４を有するとともに、支持部材１０に接合された半導体素子２１と、第１電極２１１に導電接合された緩衝層２２とを備える。第１電極２１１と緩衝層２２との間には、第１固相拡散結合層２９１が位置している。ゲートフィンガー２１４は、第１電極２１１よりも緩衝層２２に向けて突出する凸部２１４Ａを含む。緩衝層２２には、第１方向ｚにおいて半導体素子２１に対向する側から凹む凹部２２３が形成されている。凸部２１４Ａの少なくとも一部が、凹部２２３に収容されている。したがって、半導体装置Ａ２０によっても、ゲートフィンガー２１４を有する半導体素子２１の電極（第１電極２１１）に緩衝層２２を固相拡散により導電接合する際、半導体素子２１への衝撃の低減を図ることが可能となる。さらに半導体装置Ａ２０が半導体装置Ａ１０と同様の構成を具備することによって、半導体装置Ａ２０においても当該構成にかかる作用効果を奏する。
　半導体装置Ａ２０においては、緩衝層２２の第１層２２１の第１方向ｚの寸法ｔ１は、緩衝層２２に形成された凹部２２３の第１方向ｚの寸法ｈ２よりも小さい。本構成をとることにより、第１電極２１１と緩衝層２２との間に位置する第１固相拡散結合層２９１の結合状態を良好にしつつ、第１層２２１の第１方向ｚの寸法ｔ１をできるだけ小さく設定し、かつ第２層２２２の第１方向ｚの寸法ｔ２をできるだけ大きく設定できる。これにより、第１層２２１の組成がアルミニウムを含み、第２層２２２の組成が銅を含む場合、緩衝層２２の第１方向ｚにおける熱抵抗がさらに低減され、かつ第１方向ｚに対して直交する方向に伝導する熱がさらに増加する。これにより、緩衝層２２の放熱性のさらなる向上を図ることができる。
　第３実施形態：
　図１７および図１８に基づき、本開示の第３実施形態にかかる半導体装置Ａ３０について説明する。これらの図において、先述した半導体装置Ａ１０と同一、または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図１７の断面位置は、半導体装置Ａ１０を示す図１１の断面位置と同一である。図１８の断面位置は、半導体装置Ａ１０を示す図１２の断面位置と同一である。
　半導体装置Ａ３０においては、複数の緩衝層２２の構成が、半導体装置Ａ１０の当該構成と異なる。
　図１７および図１８に示すように、複数の半導体素子２１の各々のゲートフィンガー２１４の凸部２１４Ａは、複数の緩衝層２２のいずれかの第１層２２１に接している。第１層２２１のビッカース硬さは、凸部２１４Ａのビッカース硬さよりも小さい。
　次に、半導体装置Ａ３０の作用効果について説明する。
　半導体装置Ａ３０は、第１電極２１１およびゲートフィンガー２１４を有するとともに、支持部材１０に接合された半導体素子２１と、第１電極２１１に導電接合された緩衝層２２とを備える。第１電極２１１と緩衝層２２との間には、第１固相拡散結合層２９１が位置している。ゲートフィンガー２１４は、第１電極２１１よりも緩衝層２２に向けて突出する凸部２１４Ａを含む。緩衝層２２には、第１方向ｚにおいて半導体素子２１に対向する側から凹む凹部２２３が形成されている。凸部２１４Ａの少なくとも一部が、凹部２２３に収容されている。したがって、半導体装置Ａ３０によっても、ゲートフィンガー２１４を有する半導体素子２１の電極（第１電極２１１）に緩衝層２２を固相拡散により導電接合する際、半導体素子２１への衝撃の低減を図ることが可能となる。さらに半導体装置Ａ３０が半導体装置Ａ１０と同様の構成を具備することによって、半導体装置Ａ３０においても当該構成にかかる作用効果を奏する。
　半導体装置Ａ３０においては、ゲートフィンガー２１４の凸部２１４Ａは、緩衝層２２の第１層２２１に接している。この場合において、第１層２２１のビッカース硬さは、凸部２１４Ａのビッカース硬さよりも小さい。本構成をとることにより、第１電極２１１に緩衝層２２を固相拡散により導電接合する際、凸部２１４Ａが第１層２２１に陥入する。これにより、半導体装置Ａ３０によっても、ゲートフィンガー２１４に対する緩衝層２２の干渉を緩和することが可能となる。
　第４実施形態：
　図１９および図２０に基づき、本開示の第４実施形態にかかる半導体装置Ａ４０について説明する。これらの図において、先述した半導体装置Ａ１０と同一、または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図１９の断面位置は、半導体装置Ａ１０を示す図１２の断面位置と同一である。
　半導体装置Ａ４０においては、複数の緩衝層２２の構成と、中間層２３をさらに備えることとが、半導体装置Ａ１０の場合と異なる。
　図１９に示すように、複数の緩衝層２２の各々は、第３層２２４を有する。第３層２２４は、第１層２２１を基準として第２層２２２とは反対側に位置する。凹部２２３は、第３層２２４を第１方向ｚに貫通している。第３層２２４のビッカース硬さは、第１層２２１のビッカース硬さよりも大きく、かつ第２層２２２のビッカース硬さよりも小さい。第３層２２４の組成は、銀（Ａｇ）を含む。第３層２２４は、たとえばスパッタリング法により第１層２２１に対して金属薄膜を積層することによって形成される。
　中間層２３は、図１９に示すように、複数の半導体素子２１のいずれかの第１電極２１１と、複数の緩衝層２２のいずれかの第３層２２４との間に位置する。中間層２３のビッカース硬さは、第１層２２１のビッカース硬さよりも大きく、かつ第２層２２２のビッカース硬さよりも小さい。中間層２３の組成は、銀を含む。中間層２３は、たとえば電解めっきにより第１電極２１１に金属層を析出させることによって形成される。
　図２０に示すように、半導体装置Ａ４０においては、第１固相拡散結合層２９１は、中間層２３と、複数の緩衝層２２のいずれかの第３層２２４との間に位置する。
　次に、半導体装置Ａ４０の作用効果について説明する。
　半導体装置Ａ４０は、第１電極２１１およびゲートフィンガー２１４を有するとともに、支持部材１０に接合された半導体素子２１と、第１電極２１１に導電接合された緩衝層２２とを備える。第１電極２１１と緩衝層２２との間には、第１固相拡散結合層２９１が位置している。ゲートフィンガー２１４は、第１電極２１１よりも緩衝層２２に向けて突出する凸部２１４Ａを含む。緩衝層２２には、第１方向ｚにおいて半導体素子２１に対向する側から凹む凹部２２３が形成されている。凸部２１４Ａの少なくとも一部が、凹部２２３に収容されている。したがって、半導体装置Ａ４０によっても、ゲートフィンガー２１４を有する半導体素子２１の電極（第１電極２１１）に緩衝層２２を固相拡散により導電接合する際、半導体素子２１への衝撃の低減を図ることが可能となる。さらに半導体装置Ａ４０が半導体装置Ａ１０と同様の構成を具備することによって、半導体装置Ａ４０においても当該構成にかかる作用効果を奏する。
　半導体装置Ａ４０においては、緩衝層２２は、第１層２２１を基準として第２層２２２とは反対側に位置する第３層２２４を有する。半導体装置Ａ４０においては、半導体素子２１の第１電極２１１と、第３層２２４との間に位置する中間層２３をさらに備える。第３層２２４および中間層２３の各々のビッカース硬さは、第１層２２１のビッカース硬さよりも大きく、かつ第２層２２２のビッカース硬さよりも小さい。この場合において、第１固相拡散結合層２９１は、中間層２３と第３層２２４との間に位置する。本構成をとることにより、第１固相拡散結合層２９１の結合状態がさらに強固となる。さらに、第１層２２１の第１方向ｚの寸法ｔ１をより小さく設定できる。
　本開示は、先述した実施形態に限定されるものではない。本開示の各部の具体的な構成は、種々に設計変更自在である。
　本開示は、以下の付記に記載された実施形態を含む。
　付記１．
　支持部材と、
　第１方向において前記支持部材に対向する側とは反対側に位置する第１電極およびゲート電極を有するとともに、前記支持部材に接合された半導体素子と、
　前記第１電極に導電接合された緩衝層と、
　前記緩衝層に導電接合された導通部材と、を備え、
　前記第１電極と前記緩衝層との間には、第１固相拡散結合層が位置しており、
　前記半導体素子は、前記第１方向において前記ゲート電極が位置する側と同じ側に位置し、かつ前記ゲート電極につながるゲートフィンガーを有し、
　前記ゲートフィンガーは、前記第１電極よりも前記緩衝層に向けて突出する凸部を含み、
　前記緩衝層には、前記第１方向において前記半導体素子に対向する側から凹む凹部が形成されており、
　前記凸部の少なくとも一部が、前記凹部に収容されている、半導体装置。
　付記２．
　前記緩衝層は、第１層と、前記第１方向において前記第１層を基準として前記半導体素子とは反対側に位置する第２層と、を有し、
　前記導通部材は、前記第２層に導電接合されており、
　前記第１層のビッカース硬さは、前記第２層のビッカース硬さよりも小さい、付記１に記載の半導体装置。
　付記３．
　前記第１層の前記第１方向の寸法は、前記第２層の前記第１方向の寸法よりも小さい、付記２に記載の半導体装置。
　付記４．
　前記第２層の組成は、前記導通部材の組成と同一の素材を含む、付記２または３に記載の半導体装置。
　付記５．
　前記第２層および前記導通部材の各々の組成は、銅を含む、付記４に記載の半導体装置。
　付記６．
　前記導通部材は、ボンディングワイヤである、付記４または５に記載の半導体装置。
　付記７．
　前記第１層の組成は、アルミニウムを含む、付記４ないし６のいずれかに記載の半導体装置。
　付記８．
　中間層をさらに備えており、
　前記緩衝層は、前記第１層を基準として前記第２層とは反対側に位置する第３層を有し、
　前記中間層は、前記第１電極と前記第３層との間に位置しており、
　前記第３層および前記中間層の各々のビッカース硬さは、前記第１層のビッカース硬さよりも大きく、かつ前記第２層のビッカース硬さよりも小さい、付記２ないし７のいずれかに記載の半導体装置。
　付記９．
　前記第１固相拡散結合層は、前記中間層と前記第３層との間に位置する、付記８に記載の半導体装置。
　付記１０．
　前記凸部は、前記第１層に接しており、
　前記第１層のビッカース硬さは、前記凸部のビッカース硬さよりも小さい、付記２ないし９のいずれかに記載の半導体装置。
　付記１１．
　前記凸部は、前記緩衝層から離れて位置する、付記２ないし９のいずれかに記載の半導体装置。
　付記１２．
　前記第１層の前記第１方向の寸法は、前記凹部の前記第１方向の寸法よりも大きい、付記１１に記載の半導体装置。
　付記１３．
　前記第１層の前記第１方向の寸法は、前記凹部の前記第１方向の寸法よりも小さい、付記１１に記載の半導体装置。
　付記１４．
　前記凹部は、前記第１方向において前記凸部に対向する中間面を有し、
　前記中間面は、前記第１層の内方に向けて凹んでいる、付記１２または１３に記載の半導体装置。
　付記１５．
　前記支持部材は、絶縁層と、前記絶縁層と前記半導体素子との間に位置する導電層と、を含み、
　前記半導体素子は、前記第１方向において前記導電層に対向する第２電極を有し、
　前記第２電極は、前記導電層に導電接合されている、付記１ないし１４のいずれかに記載の半導体装置。
　付記１６．
　前記導電層と前記半導体素子の間に位置する接合層をさらに備え、
　前記接合層のビッカース硬さは、前記導電層のビッカース硬さよりも小さく、
　前記導電層と前記接合層との間には、第２固相拡散結合層が位置しており、
　前記接合層と前記第２電極との間には、第３固相拡散結合層が位置している、付記１５に記載の半導体装置。
　付記１７．
　前記支持部材は、前記第１方向において前記絶縁層を基準として前記導電層とは反対側に位置する放熱層を含み、
　前記第１方向に視て、前記導電層および前記放熱層は、前記絶縁層の周縁に囲まれている、付記１５または１６に記載の半導体装置。
Ａ１０，Ａ２０，Ａ３０，Ａ４０：半導体装置
１０：支持部材　　　１１：絶縁層
１１１：周縁　　　１２：導電層
１２Ａ：第１導電層　　　１２Ｂ：第２導電層
１２１：第１主面　　　１２２：第２主面
１３：放熱層　　　１４１：第１ゲート配線層
１４２：第２ゲート配線層　　　１５１：第１検出配線層
１５２：第２検出配線層　　　２１：半導体素子
２１Ａ：第１素子　　　２１Ｂ：第２素子
２１１：第１電極　　　２１２：第２電極
２１３：ゲート電極　　　２１４：ゲートフィンガー
２１４Ａ：凸部　　　２２：緩衝層
２２Ａ：第１緩衝層　　　２２Ｂ：第２緩衝層
２２１：第１層　　　２２２：第２層
２２３：凹部　　　２２３Ａ：中間面
２２４：第３層　　　２３：中間層
２８：接合層　　　２９１：第１固相拡散結合層
２９２：第２固相拡散結合層　　　２９３：第３固相拡散結合層
３１：第１端子　　　３１Ａ：第１取付け孔
３１１：端子部　　　３１２：基部
３１３：延出部　　　３１３Ａ：先端
３２：第２端子　　　３２Ａ：第２取付け孔
３３：第３端子　　　３３Ａ：第３取付け孔
３４１：第１ゲート端子　　　３４２：第２ゲート端子
３５１：第１検出端子　　　３５２：第２検出端子
４１：第１導通部材　　　４２：第２導通部材
４３：第３導通部材　　　４４：第４導通部材
５１：第１ワイヤ　　　５２：第２ワイヤ
５３：第３ワイヤ　　　５４：第４ワイヤ
５５：第５ワイヤ　　　５６：第６ワイヤ
６０：封止樹脂　　　６１：頂面
６２：底面　　　６３：側面
ｚ：第１方向　　　ｘ：第２方向　　　ｙ：第３方向

Claims (17)

  1. 　支持部材と、
    　第１方向において前記支持部材に対向する側とは反対側に位置する第１電極およびゲート電極を有するとともに、前記支持部材に接合された半導体素子と、
    　前記第１電極に導電接合された緩衝層と、
    　前記緩衝層に導電接合された導通部材と、を備え、
    　前記第１電極と前記緩衝層との間には、第１固相拡散結合層が位置しており、
    　前記半導体素子は、前記第１方向において前記ゲート電極が位置する側と同じ側に位置し、かつ前記ゲート電極につながるゲートフィンガーを有し、
    　前記ゲートフィンガーは、前記第１電極よりも前記緩衝層に向けて突出する凸部を含み、
    　前記緩衝層には、前記第１方向において前記半導体素子に対向する側から凹む凹部が形成されており、
    　前記凸部の少なくとも一部が、前記凹部に収容されている、半導体装置。
  2. 　前記緩衝層は、第１層と、前記第１方向において前記第１層を基準として前記半導体素子とは反対側に位置する第２層と、を有し、
    　前記導通部材は、前記第２層に導電接合されており、
    　前記第１層のビッカース硬さは、前記第２層のビッカース硬さよりも小さい、請求項１に記載の半導体装置。
  3. 　前記第１層の前記第１方向の寸法は、前記第２層の前記第１方向の寸法よりも小さい、請求項２に記載の半導体装置。
  4. 　前記第２層の組成は、前記導通部材の組成と同一の素材を含む、請求項２または３に記載の半導体装置。
  5. 　前記第２層および前記導通部材の各々の組成は、銅を含む、請求項４に記載の半導体装置。
  6. 　前記導通部材は、ボンディングワイヤである、請求項４または５に記載の半導体装置。
  7. 　前記第１層の組成は、アルミニウムを含む、請求項４ないし６のいずれかに記載の半導体装置。
  8. 　中間層をさらに備えており、
    　前記緩衝層は、前記第１層を基準として前記第２層とは反対側に位置する第３層を有し、
    　前記中間層は、前記第１電極と前記第３層との間に位置しており、
    　前記第３層および前記中間層の各々のビッカース硬さは、前記第１層のビッカース硬さよりも大きく、かつ前記第２層のビッカース硬さよりも小さい、請求項２ないし７のいずれかに記載の半導体装置。
  9. 　前記第１固相拡散結合層は、前記中間層と前記第３層との間に位置する、請求項８に記載の半導体装置。
  10. 　前記凸部は、前記第１層に接しており、
    　前記第１層のビッカース硬さは、前記凸部のビッカース硬さよりも小さい、請求項２ないし９のいずれかに記載の半導体装置。
  11. 　前記凸部は、前記緩衝層から離れて位置する、請求項２ないし９のいずれかに記載の半導体装置。
  12. 　前記第１層の前記第１方向の寸法は、前記凹部の前記第１方向の寸法よりも大きい、請求項１１に記載の半導体装置。
  13. 　前記第１層の前記第１方向の寸法は、前記凹部の前記第１方向の寸法よりも小さい、請求項１１に記載の半導体装置。
  14. 　前記凹部は、前記第１方向において前記凸部に対向する中間面を有し、
    　前記中間面は、前記第１層の内方に向けて凹んでいる、請求項１２または１３に記載の半導体装置。
  15. 　前記支持部材は、絶縁層と、前記絶縁層と前記半導体素子との間に位置する導電層と、を含み、
    　前記半導体素子は、前記第１方向において前記導電層に対向する第２電極を有し、
    　前記第２電極は、前記導電層に導電接合されている、請求項１ないし１４のいずれかに記載の半導体装置。
  16. 　前記導電層と前記半導体素子の間に位置する接合層をさらに備え、
    　前記接合層のビッカース硬さは、前記導電層のビッカース硬さよりも小さく、
    　前記導電層と前記接合層との間には、第２固相拡散結合層が位置しており、
    　前記接合層と前記第２電極との間には、第３固相拡散結合層が位置している、請求項１５に記載の半導体装置。
  17. 　前記支持部材は、前記第１方向において前記絶縁層を基準として前記導電層とは反対側に位置する放熱層を含み、
    　前記第１方向に視て、前記導電層および前記放熱層は、前記絶縁層の周縁に囲まれている、請求項１５または１６に記載の半導体装置。
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