KR20220044502A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20220044502A
KR20220044502A KR1020227003681A KR20227003681A KR20220044502A KR 20220044502 A KR20220044502 A KR 20220044502A KR 1020227003681 A KR1020227003681 A KR 1020227003681A KR 20227003681 A KR20227003681 A KR 20227003681A KR 20220044502 A KR20220044502 A KR 20220044502A
Authority
KR
South Korea
Prior art keywords
conductive
drain
layer
semiconductor
pad
Prior art date
Application number
KR1020227003681A
Other languages
English (en)
Inventor
엘비르 카리마노빅
게르하르트 노이바우어
올리버 블랭크
알레산드로 페라라
Original Assignee
인피니언 테크놀로지스 오스트리아 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인피니언 테크놀로지스 오스트리아 아게 filed Critical 인피니언 테크놀로지스 오스트리아 아게
Publication of KR20220044502A publication Critical patent/KR20220044502A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49506—Lead-frames or other flat leads characterised by the die pad an insulative substrate being used as a diepad, e.g. ceramic, plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H01L23/49844—Geometry or layout for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49534—Multi-layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/435—Resistive materials for field effect devices, e.g. resistive gate for MOSFET or MESFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54433—Marks applied to semiconductor devices or parts containing identification or tracking information
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02373—Layout of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02375—Top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0239—Material of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05083—Three-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05172—Vanadium [V] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/05186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05639—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/05686—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H01L2224/06182—On opposite sides of the body with specially adapted redistribution layers [RDL]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29116—Lead [Pb] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73221—Strap and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73263—Layer and strap connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4827—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L24/38—Structure, shape, material or disposition of the strap connectors prior to the connecting process of a plurality of strap connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/053—Oxides composed of metals from groups of the periodic table
    • H01L2924/0544—14th Group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

일부 실시예에서, 반도체 장치는 소스 전극, 드레인 전극 및 게이트 전극을 갖는 수직형 트랜지스터 장치를 포함하고, 제1 표면 및 제1 표면의 반대쪽에 있는 제2 표면을 갖는 반도체 다이를 포함한다. 제1 금속화 구조물은 제1 표면 상에 위치되고 소스 전극에 결합된 적어도 하나의 소스 패드, 드레인 전극에 결합된 적어도 하나의 드레인 패드 및 게이트 전극에 결합된 적어도 하나의 게이트 패드를 포함한다. 제2 금속화 구조물은 제2 표면 상에 위치되고 전도성 구조물 및 전기적 절연층을 포함하며 반도체 장치의 최외측 표면을 형성한다. 제2 금속화 구조물의 최외측 표면은 전기적 절연층에 의해 반도체 다이로부터 전기적으로 절연된다.

Description

반도체 장치
전력 애플리케이션을 위한 일반적인 트랜지스터 장치는 Si CoolMOS®, Si 전력 MOSFET 및 Si 절연 게이트 바이폴라 트랜지스터(IGBT: Insulated Gate Bipolar Transistor)를 포함한다. 트랜지스터 장치와 같은 반도체 장치가 일반적으로 패키지 내에 제공된다. 패키지는 전자 부품을 인쇄 회로 보드와 같은 재분배 보드 상에 장착하는 데 사용되는 외부 접촉부를 제공하는 기판 또는 리드프레임을 포함할 수 있다. 패키지는 트랜지스터 장치로부터 기판 또는 리드프레임으로의 내부 전기적 연결부와, 반도체 장치 및 내부 전기적 연결부를 덮는 플라스틱 몰딩 화합물을 또한 포함한다.
트랜지스터가 온 상태인 동안 낮은 드레인-소스 저항(RDS(on))을 달성하기 위해, 수직형 트랜지스터 장치는 서로 반대되는 표면 상에 드레인 전극 및 소스 전극을 포함한다. 그러나, 드레인과 드레인 접촉부를 소스 접촉부가 배치된 표면의 반대쪽에 있는 표면 상에 배치함으로써, 장치의 양쪽에 전기적 연결부가 제공되어야 한다. 결과적으로, 수직형 트랜지스터 장치는 웨이퍼 레벨 칩 스케일 패키징 기술을 사용하여 패키징하기가 더욱 어렵다.
미국공개특허 2013/0277735 A1은 공통 표면 상에 배치된 소스 접촉부, 드레인 접촉부 및 게이트 접촉부를 갖는 수직형 트랜지스터를 포함하는 웨이퍼 레벨 칩 크기 패키지의 예를 개시한다. 실리콘 관통 비아가 드레인 영역을 반대측 표면 상에 배치된 드레인 접촉부에 전기적으로 연결하는 데 사용된다.
그러나, 훨씬 더 낮은 RDSon을 갖는 수직형 트랜지스터 장치를 위한 칩 크기 패키지를 허용하기 위해 추가 개선이 바람직할 것이다.
본 발명에 따르면, 소스 전극, 드레인 전극 및 게이트 전극을 갖는 수직형 트랜지스터 장치를 포함하고, 제1 표면 및 제1 표면의 반대쪽에 있는 제2 표면을 갖는 반도체 다이를 포함하는 반도체 장치가 제공된다. 반도체 장치는 제1 표면 상에 위치되고 소스 전극에 결합된 적어도 하나의 소스 패드, 드레인 전극에 결합된 적어도 하나의 드레인 패드 및 게이트 전극에 결합된 적어도 하나의 게이트 패드를 포함하는 제1 금속화 구조물과, 제2 표면 상에 위치되고 전도성 구조물 및 전기적 절연층을 포함하며 반도체 장치의 최외측 표면을 형성하는 제2 금속화 구조물을 더 포함하며, 제2 금속화 구조물의 최외측 표면은 전기적 절연층에 의해 반도체 다이로부터 전기적으로 절연된다.
일부 실시예에서, 반도체 다이는 도핑된 드레인 영역을 더 포함하고, 전기적 절연층은 반도체 다이의 제2 표면 상에 직접 배열된다.
일부 실시예에서, 반도체 장치는 제1 표면으로부터 반도체 다이 내로 연장되고 반도체 다이 내에 위치된 베이스를 갖는 하나 이상의 전도성 비아를 더 포함한다. 하나 이상의 전도성 비아는 도핑된 드레인 영역 및 적어도 하나의 드레인 패드에 전기적으로 결합된다.
일부 실시예에서, 반도체 다이는 반도체 다이의 제2 표면을 형성하는 도핑된 드레인 영역을 더 포함하고, 제2 금속화 구조물의 전도성 구조물은 반도체 다이의 제2 표면 상에 직접 배열된 금속성 층을 포함한다. 전기적 절연층은 금속성 층 상에 직접 배열된다.
일부 실시예에서, 반도체 장치는 제1 표면에서 제2 표면까지 반도체 다이 내로 연장되는 하나 이상의 전도성 비아를 더 포함한다. 하나 이상의 전도성 비아는 금속성 층 및 적어도 하나의 드레인 패드에 전기적으로 결합된다.
일부 실시예에서, 금속성 층은 구리를 포함한다.
일부 실시예에서, 전기적 절연층은 전기 절연성 무기층이다. 전기 절연성 무기층은 실리콘 산화물과 같은 산화물 또는 실리콘 질화물과 같은 질화물을 포함할 수 있다. 전기 절연성 무기층은 증착된 층, 예를 들어 진공 증착된 층, 또는 반도체 다이의 산화된 재료로 형성된 열 성장된 층일 수 있다.
일부 실시예에서, 전기적 절연층은 제2 표면을 연속적으로 중단 없이 덮는다.
일부 실시예에서, 제2 금속화 층의 전도성 구조물은 전기적 절연층 상에 직접 배열된 금속성 연결층을 포함한다. 금속성 연결층은 전기적 절연층에 의해 반도체 다이로부터 전기적으로 절연된다.
일부 실시예에서, 제2 금속화 구조물은 반도체 다이의 제2 표면 상에 배열된 금속성 층, 금속성 층 상에 배열된 전기적 절연층 및 전기적 절연층 상에 배열된 금속성 연결층을 포함한다. 금속성 연결층은 전기적 절연층에 의해 금속성 층 및 반도체 다이로부터 전기적으로 절연된다. 금속성 층은 도핑된 드레인 영역 및 반대쪽의 제1 표면 상에 위치된 적어도 하나의 드레인 패드에 결합될 수 있다.
일부 실시예에서, 금속성 연결층은 제2 표면 상에 이 순서대로 배열된 Cu 하위층 및 Ti 하위층을 포함하는 다층 구조물을 포함한다.
일부 실시예에서, 금속성 연결층은 제2 표면 상에 이 순서대로 배열된 Ti 하위층, NiV 합금 하위층 및 Ag 하위층을 포함하는 다층 구조물을 포함한다.
본 발명에 따르면, 일 실시예에서, 반도체 장치는 소스 전극, 드레인 전극 및 게이트 전극을 갖는 수직형 트랜지스터 장치를 포함하고, 제1 표면 및 제1 표면의 반대쪽에 있는 제2 표면을 갖는 반도체 다이와, 제1 표면 상에 위치되고 소스 전극에 결합된 적어도 하나의 소스 패드, 드레인 전극에 결합된 적어도 하나의 드레인 패드 및 게이트 전극에 결합된 적어도 하나의 게이트 패드를 포함하는 제1 금속화 구조물과, 제2 표면 상에 위치되고 전기적 절연층을 포함하며 반도체 장치의 최외측 표면을 형성하는 제2 구조물을 포함한다. 제2 구조물의 최외측 표면은 전기적 절연층에 의해 반도체 다이로부터 전기적으로 절연된다.
전기적 절연층은 산화물 또는 질화물, 예컨대, 실리콘 산화물 또는 실리콘 질화물과 같은 무기층일 수 있다. 전기 절연성 무기층은 증착된 층, 예를 들어 진공 증착된 층, 또는 반도체 다이의 산화된 재료로 형성된 열 성장된 층일 수 있다.
본 명세서에 기술된 실시예들 중 하나의 반도체 장치 및 전도성 다이 패드를 포함하는 반도체 컴포넌트가 제공된다. 반도체 다이의 제2 표면은 접착 재료에 의해 전도성 다이 패드의 상부 표면에 부착되고 반도체 다이의 제2 표면 상에 증착된 전기적 절연층에 의해 전도성 다이 패드로부터 전기적으로 절연된다.
일부 실시예에서, 접착 재료는 폴리머 기반 접착제, 예를 들어, 에폭시 기반 접착제를 포함한다. 접착제는 전기 전도성 또는 전기 절연성일 수 있다.
본 명세서에 기재된 실시예 중 하나에 따른 금속성 연결층을 포함하는 반도체 장치 및 전도성 다이 패드를 포함하는 반도체 컴포넌트가 제공된다. 반도체 다이의 제2 표면은 접착 재료에 의해 전도성 다이 패드의 상부 표면에 부착되고 반도체 다이의 제2 표면 상에 증착된 전기적 절연층에 의해 전도성 다이 패드로부터 전기적으로 절연된다.
금속성 연결층을 포함하는 반도체 장치를 포함하는 일부 실시예에서, 접착 재료는 땜납, 예를 들어, 무연 연성 땜납, 납 함유 연성 땜납 또는 확산 땜납을 포함한다.
일부 실시예에서, 다이 패드는 리드 프레임, 예를 들어, 구리 리드 프레임의 일부에 의해 형성된다.
일부 실시예에서, 반도체 컴포넌트는 적어도 하나의 소스 패드를 소스 핀에 전기적으로 연결하는 적어도 하나의 제1 커넥터, 적어도 하나의 드레인 패드를 드레인 핀에 전기적으로 연결하는 적어도 하나의 제2 커넥터 및 적어도 하나의 게이트 패드를 게이트 핀에 전기적으로 연결하는 적어도 하나의 제3 커넥터를 더 포함한다. 제1, 제2 및 제3 커넥터는 예를 들어, 본드 와이어 또는 전도성 접촉 클립에 의해 제공될 수 있다.
일부 실시예에서, 반도체 컴포넌트는 몰딩을 더 포함하고, 다이 패드의 후면은 몰딩으로부터 노출된다. 몰딩은, 예를 들어, 에폭시 수지 또는 다른 몰드 재료로 형성될 수 있다.
일부 실시예에서, 제1 금속화 구조물은 제1 표면 상의 제1 전도층, 제1 전도층 상의 제1 절연층, 제1 절연층 상의 제2 전도층, 제2 전도층 상의 제2 절연층 및 제2 절연층 상의 제3 전도층을 포함하며, 제3 전도층은 소스 전극에 결합된 적어도 하나의 소스 패드, 드레인 전극에 결합된 적어도 하나의 드레인 패드 및 게이트 전극에 결합된 적어도 하나의 게이트 패드를 제공한다.
일부 실시예에서, 제1 전도층은 소스 전극에 결합된 제1 소스 재분배 구조물, 드레인 전극에 결합된 제1 드레인 재분배 구조물 및 게이트 전극에 결합된 제1 게이트 재분배 구조물을 포함한다. 제1 소스 재분배 구조물은 복수의 별개의 제1 전도성 영역을 포함한다. 제1 드레인 재분배 구조물은 제1 소스 재분배 구조물의 별개의 제1 전도성 영역들 사이에 횡 방향으로 위치되고 이로부터 횡 방향으로 이격되는 복수의 별개의 제2 전도성 영역을 포함한다.
일부 실시예에서, 제1 드레인 재분배 구조물의 복수의 별개의 제2 전도성 영역은 제2 전도층에 의해 함께 전기적으로 결합되고, 제1 소스 재분배 구조물의 복수의 별개의 제1 전도성 영역은 제3 재분배 구조물에 의해 함께 전기적으로 결합된다.
일부 실시예에서, 제1 드레인 재분배 구조물의 별개의 제2 전도성 영역은 스트립 형태를 갖는다.
일부 실시예에서, 반도체 장치는 제1 표면으로부터 반도체 다이 내로 연장하는 하나 이상의 전도성 비아를 더 포함한다. 하나 이상의 전도성 비아는 반도체 다이의 제1 표면 상의 제1 드레인 재분배 구조물 및 도핑된 드레인 영역에 전기적으로 결합된다.
일부 실시예에서, 수직형 트랜지스터 장치는 단일 셀 필드를 포함하는 활성 영역을 포함한다.
일부 실시예에서, 트랜지스터 장치는 제1 드레인 분배 구조물의 제2 별개의 전도성 영역 중 하나에 전기적으로 결합되는 적어도 하나의 전도성 비아를 포함한다.
일부 실시예에서, 수직형 트랜지스터 장치는 복수의 셀 필드로 분할된 활성 영역을 포함한다. 서로에 대해 실질적으로 평행하게 연장되는 2개의 세장형 전도성 비아가 인접하는 셀 필드들 사이에 위치되고 제1 드레인 분배 구조물의 제2 별개의 전도성 영역 중 공통 전도성 영역에 전기적으로 결합된다.
일부 실시예에서, 제1 절연층은 제1 소스 재분배 구조물과 제1 드레인 재분배 구조물 상에 및 그 사이에 횡 방향으로 배열된다. 제1 절연층은 제1 소스 재분배 구조물의 제1 별개의 전도성 영역의 정의된 부분을 노출시키는 제1 개구부 및 제1 드레인 재분배 구조물의 제2 별개의 전도성 영역의 정의된 부분을 노출시키는 제2 개구부를 포함한다.
일부 실시예에서, 제2 전도층은 제1 소스 재분배 구조물에 전기적으로 결합된 제2 소스 재분배 구조물 및 제1 드레인 재분배 구조물에 전기적으로 결합된 제2 드레인 재분배 구조물을 포함한다. 제2 소스 재분배 구조물은 제1 절연층의 제1 개구부에 배열되고 제1 소스 재분배 구조물의 제1 전도성 영역 상에 배열되는 복수의 제1 전도성 섬을 포함하고, 제2 드레인 재분배 구조물은 제1 절연층의 제2 개구부 내에 배열되고 제2 소스 재분배 구조물의 제1 전도성 섬 사이에 횡 방향으로 위치되고 이로부터 측방향으로 이격되며, 제2 드레인 재분배 구조물은 제2 소스 재분배 구조물의 제1 전도성 섬을 횡 방향으로 둘러싼다.
일부 실시예에서, 제2 드레인 재분배 구조물은 제1 드레인 재분배 구조물의 제2 전도성 영역들을 서로 전기적으로 결합시킨다.
일부 실시예에서, 제2 드레인 재분배 구조물은 제1 드레인 재분배 구조물 위에 수직으로 그리고 제1 절연층에 의해 덮인 제1 소스 재분배 구조물의 일부 위에 수직으로 배열된다.
일부 실시예에서, 제2 절연층은 제2 소스 재분배 구조물 및 제2 드레인 재분배 구조물 상에 배열되고, 제2 소스 재분배 구조물의 제1 전도성 섬의 정의된 영역을 노출시키는 제3 개구부 및 제2 드레인 재분배 구조물의 정의된 영역을 노출시키는 적어도 하나의 제4 개구부를 갖는다.
일부 실시예에서, 제3 전도층은 제2 소스 재분배 구조물에 전기적으로 결합된 제3 소스 재분배 구조물 및 제2 드레인 재분배 구조물에 전기적으로 결합된 제3 드레인 재분배 구조물을 포함한다. 제3 소스 재분배 구조물은 제3 개구부 내에 배열되고 제2 소스 재분배 구조물의 제1 전도성 섬들을 서로 전기적으로 결합하며, 제3 소스 재분배 구조물은 제2 절연층에 의해 덮인 제2 드레인 재분배 구조물의 부분 위로 연장된다. 제3 드레인 재분배 구조물은 제4 개구부 내에 배열되고 제3 소스 재분배 구조물로부터 횡 방향으로 이격되는 적어도 하나의 제2 전도성 섬을 포함한다.
일부 실시예에서, 제3 드레인 재분배 구조물의 제2 전도성 섬은 각각 제2 절연층에 의해 덮인 제2 소스 재분배 구조물의 부분 위로 연장되도록 각각 횡 방향 크기를 갖는다.
일부 실시예에서, 전도성 비아, 제1 드레인 재분배 구조물, 제1 소스 재분배 구조물 및 제1 게이트 재분배 구조물은 텅스텐을 포함하고, 제1 절연층은 폴리이미드를 포함하고, 제2 드레인 재분배 구조물, 제2 소스 재분배 구조물은 AlCu 합금으로 형성되고, 제2 절연층은 폴리이미드를 포함하고, 제3 드레인 재분배 구조물 및 제3 소스 재분배 구조물은 Cu로 형성된다.
일부 실시예에서, 반도체 장치는 제3 전도층 상에 배열된 에폭시 층을 더 포함한다. 에폭시 층은 제3 소스 재분배 층의 일부를 노출시키고 소스 패드를 정의하는 적어도 하나의 제5 개구부, 제3 드레인 재분배 구조물의 제2 전도성 섬의 일부를 노출시키고 드레인 패드를 정의하는 적어도 하나의 제6 개구부 및 게이트 패드를 정의하는 적어도 하나의 제7 개구부를 포함한다.
일부 실시예에서, 반도체 장치는 소스 전극, 드레인 전극 및 게이트 전극을 갖는 수직형 트랜지스터 장치를 구비하는 반도체 다이를 포함하되, 반도체 다이는 제1 표면 및 제1 표면 상에 배치된 금속화 구조물을 갖는다. 금속화 구조물은 제1 표면 상의 제1 전도층, 제1 전도층 상의 제1 절연층, 제1 절연층 상의 제2 전도층, 제2 전도층 상의 제2 절연층 및 제2 절연층 상의 제3 전도층을 포함한다. 제3 전도층은, 소스 전극에 결합된 적어도 하나의 소스 패드, 드레인 전극에 결합된 적어도 하나의 드레인 패드 및 게이트 전극에 결합된 적어도 하나의 게이트 패드를 포함한다.
반도체 장치는 트랜지스터 장치를 회로 보드 및/또는 외부 회로 및/또는 외부 부하에 전기적으로 결합하기에 적합한 패드를 포함하므로, 이 반도체 장치는 패키지로서 기술될 수 있다. 패드가 반도체 다이의 주 표면 상에 배치되므로, 이 반도체 장치는 칩 크기 또는 칩 스케일 패키지로서 기술될 수 있다.
일부 실시예에서, 금속화 구조물은 3개를 초과하는 전도층을 포함하고, 절연층이 각 전도층 사이에 배열된다.
일부 실시예에서, 하나를 초과하는 장치가 반도체 다이 내에 제공되어, 하프 브리지 회로와 같은 보다 복잡한 회로가 제공될 수 있다. 일부 실시예에서, 하나를 초과하는 트랜지스터 장치가 반도체 다이 내에 제공되어, 하프 브리지 회로와 같은 보다 복잡한 회로가 제공될 수 있다. 일부 실시예에서, 반도체 장치는 모듈이라고도 할 수 있다.
소스 전극 및 드레인 전극은 트랜지스터 장치의 전력 전극을 제공하며, 보다 일반적으로 제1 및 제2 전력 전극으로 표시될 수 있다. 일부 실시예에서, 소스 전극 및 소스 패드는 각각 제1 전력 전극 및 제1 전력 패드로서 표시될 수 있고, 드레인 전극 및 드레인 패드는 각각 제2 전력 전극 및 제2 전력 패드로서 표시된다.
일부 실시예에서, 제1 전도층은 소스 전극에 결합된 제1 소스 재분배 구조물, 드레인 전극에 결합된 제1 드레인 재분배 구조물 및 게이트 전극에 결합된 제1 게이트 재분배 구조물을 포함한다. 제1 소스 재분배 구조물은 복수의 제1 별개의 전도성 영역을 포함한다. 제1 드레인 재분배 구조물은 제1 소스 재분배 구조물의 제1 별개의 전도성 영역 사이에 횡 방향으로 배치되고 그로부터 횡 방향으로 이격된 복수의 제2 별개의 전도성 영역을 포함한다.
일부 실시예에서, 제1 드레인 재분배 구조물의 복수의 제2 별개의 전도성 영역은 제2 전도층에 의해 서로 전기적으로 결합되고, 제1 소스 재분배 구조물의 복수의 제1 별개의 전도성 영역은 제3 재분배 구조물에 의해 서로 전기적으로 결합된다.
대안적으로, 제1 드레인 재분배 구조물의 복수의 제2 별개의 전도성 영역은 제3 전도층에 의해 서로 전기적으로 결합되고, 제1 소스 재분배 구조물의 복수의 제1 별개의 전도성 영역은 제2 재분배 구조물에 의해 서로 전기적으로 결합된다.
보다 광범위하게, 제1 전력 전극에 결합된 별개의 전도성 영역은 제2 전력 전극에 연결된 별개의 전도성부를 전기적으로 연결하는 금속화 구조물의 전도층과는 다른 금속화 구조물의 전도층에서 횡 방향으로 서로 전기적으로 결합된다. 절연층이 각 전도층 사이에 배열될 때, 이 배열은, 제1 전력 전극에 결합된 별개의 전도성 영역 사이의 측면 연결부가 제2 전력 전극에 결합된 별개의 전도성 영역 사이의 측면 연결부 위에 수직으로 배치될 수 있게 하며, 그에 따라 트랜지스터 장치의 전극과 패드에 의해 제공되는 외부 접촉부 사이의 재분배 구조물에 의해 점유되는 면적이 감소될 수 있다. 일부 실시예에서, 트랜지스터 장치의 전극과 패드에 의해 제공되는 외부 접촉부 사이의 재분배 구조물은 트랜지스터 장치가 형성되는 반도체 다이의 영역 내에 전체적으로 제공된다.
일부 실시예에서, 제1 드레인 재분배 구조물의 별개의 제2 전도성 영역은 세장형(elongated)이며 스트립 형태를 갖는다.
일부 실시예에서, 제1 소스 재분배 구조물의 별개의 제1 전도성 영역은 세장형이며 스트립 형태를 갖는다.
일부 실시예에서, 반도체 장치는 제1 표면으로부터 반도체 다이 내로 연장되는 하나 이상의 전도성 비아를 더 포함한다. 하나 이상의 전도성 비아는 반도체 다이 내에 배치된 도핑된 드레인 영역 및 반도체 다이의 제1 표면 상의 제1 드레인 재분배 구조물에 전기적으로 결합된다.
일부 실시예에서, 수직형 트랜지스터 장치는 복수의 셀 필드로 분할되는 활성 영역을 포함한다. 드레인 전극에 연결된 적어도 하나의 전도성 비아는 인접한 셀 필드 사이에 배치된다. 전도성 비아는 세장형의 스트립 형태를 가질 수 있다.
수직형 트랜지스터 장치는 서로 실질적으로 평행하게 연장되고 인접한 셀 필드 사이에 배치된 2개의 세장형 전도성 비아를 포함할 수 있다. 2개의 세장형 전도성 비아는 상이한 측면 위치(differing lateral positions)에서 드레인 전극에 연결된다. 2개의 세장형 전도성 비아는 제1 드레인 분배 구조물의 제2 별개의 전도성 영역 중 공통된 하나에 전기적으로 결합된다.
일부 실시예에서, 제1 절연층은 제1 소스 재분배 구조물과 제1 드레인 재분배 구조물 상에 및 이들 사이에 횡 방향으로 배열된다. 일부 실시예에서, 제1 절연층은, 제1 소스 재분배 구조물의 제1 별개의 전도성 영역의 정의된 부분을 노출시키는 제1 개구부 및 제1 드레인 재분배 구조물의 제2 별개의 전도성 영역의 정의된 부분을 노출시키는 제2 개구부를 포함한다.
복수의 제1 개구부는 단일의 제1 별개의 전도성 영역 상에 배치될 수 있고, 단일의 제2 개구부는 각각의 제2 별개의 전도성 영역마다 제공될 수 있다.
일부 실시예에서, 제2 전도층은 제1 소스 재분배 구조물에 전기적으로 결합된 제2 소스 재분배 구조물 및 제1 드레인 재분배 구조물에 전기적으로 결합된 제2 드레인 재분배 구조물을 포함한다. 제2 소스 재분배 구조물은 제1 절연층의 제1 개구부에 배치되며, 제1 소스 재분배 구조물의 제1 전도성 영역 상에 배치된 복수의 제1 전도성 섬(islands)을 포함한다. 제2 드레인 재분배 구조물은 제1 절연층의 제2 개구부에 배치되고 또한 제2 소스 재분배 구조물의 제1 전도성 섬 사이에서 횡 방향으로 배치되고 그로부터 횡 방향으로 이격된다. 제2 드레인 재분배 구조물은 제2 소스 재분배 구조물의 제1 전도성 섬을 횡 방향으로 둘러쌀 수 있다.
일부 실시예에서, 제2 드레인 재분배 구조물은 제1 드레인 재분배 구조물의 제2 전도성 영역을 서로 전기적으로 결합한다.
일부 실시예에서, 제2 드레인 재분배 구조물은 제1 드레인 재분배 구조물 위에 수직으로 배치되고, 제1 절연층에 의해 덮인 제1 소스 재분배 구조물의 일부 위에 수직으로 배치된다.
일부 실시예에서, 제2 절연층은 제2 소스 재분배 구조물 및 제2 드레인 재분배 구조물 상에 배열되고, 제2 소스 재분배 구조물의 제1 전도성 섬의 정의된 영역을 노출시키는 제3 개구와, 제2 드레인 재분배 구조물의 정의된 영역을 노출시키는 적어도 하나의 제4 개구부를 갖는다. 단일 제3 개구부가 각각의 제1 전도성 섬 상에 배치될 수 있다.
일부 실시예에서, 제3 전도층은, 제2 소스 재분배 구조물에 전기적으로 결합된 제3 소스 재분배 구조물과, 제2 드레인 재분배 구조물에 전기적으로 결합된 제3 드레인 재분배 구조물을 포함한다. 일부 실시예에서, 제3 소스 재분배 구조물은 제3 개구부에 배치되고, 제2 소스 재분배 구조물의 제1 전도성 섬을 서로 전기적으로 결합시킨다. 제3 소스 재분배 구조물은 제2 절연층에 의해 덮인 제2 드레인 재분배 구조물의 일부 위로 연장된다. 제3 드레인 재분배 구조물은 제4 개구부 내에 배열되고, 제3 소스 재분배 구조물과 횡 방향으로 이격된 제2 전도성 섬을 포함한다.
일부 실시예에서, 복수의 제4 개구부가 제2 절연층 내에 제공되며, 각각은 제2 드레인 재분배 구조물의 정의된 영역을 노출시킨다. 일부 실시예에서, 제3 드레인 재분배 구조물은 서로 횡 방향으로 이격되고 제3 소스 재분배 구조물로부터 횡 방향으로 이격된 복수의 제2 전도성 섬을 포함한다.
일부 실시예에서, 제3 드레인 재분배 구조물의 제2 전도성 섬은 각각, 각기 제2 절연층에 의해 덮인 제2 소스 재분배 구조물의 일부 위로 연장되도록, 제4 개구부의 횡 방향 크기보다 큰 횡 방향 크기를 갖는다.
일부 실시예에서, 전도성 비아, 제1 드레인 재분배 구조물, 제1 소스 재분배 구조물 및 제1 게이트 재분배 구조물은 텅스텐을 포함하고, 제1 절연층은 폴리이미드를 포함하고, 제2 드레인 재분배 구조물, 제2 소스 재분배 구조물은 알루미늄 구리(AlCu) 합금으로 형성되고, 제2 절연층은 폴리이미드를 포함하며, 제3 드레인 재분배 구조물 및 제3 소스 재분배 구조물은 구리(Cu)로 형성된다.
텅스텐은 전도성 비아를 형성하기 위해 반도체 장치의 비아를 수직 방향으로 채우는 데 사용될 수 있고, 제1 소스, 제1 드레인 및 제1 게이트 재분배 구조물을 제공하기 위해 제1 표면과 같은, 횡 방향 표면 상에 증착될 수 있다는 점에서 유용하다. 알루미늄 구리 합금은 저항이 낮으므로 유용하다. 구리는 제3 전도층에 의해 제공된 패드를 위해 납땜 가능한 표면을 형성한다는 점에서 유용하다.
제3 전도층의 외부 표면은 납땜 가능한 외부 표면을 가질 수 있다. 일부 실시예에서, 소스 패드, 드레인 패드 및 게이트 패드는 납땜 가능한 외부 표면을 갖는다. 납땜 가능한 외부 표면은 제3 전도층의 재료에 의해 제공될 수 있거나 제3 전도층 상에 배열된 추가층에 의해 제공될 수 있다.
일부 실시예에서, 반도체 장치는 제3 전도층 상에 배열된 에폭시층을 더 포함한다. 일부 실시예에서, 에폭시층은, 제3 소스 재분배층의 일부를 노출시켜 소스 패드를 정의하는 적어도 하나의 제5 개구부와, 제3 드레인 재분배 구조물의 제2 전도성 섬의 일부를 노출시켜 드레인 패드를 정의하는 적어도 하나의 제6 개구부와, 게이트 패드를 정의하는 적어도 하나의 제7 개구부를 포함한다.
일부 실시예에서, 반도체 장치는 소스 패드, 드레인 패드 및 게이트 패드 상에 땜납을 더 포함한다.
일부 실시예에서, 반도체 다이는 제1 측면의 반대쪽에 있는 제2 측면을 포함하는데, 제2 측면은 전기적으로 비활성이고/이거나 제3 절연층을 포함하거나 노출되어 있다.
일부 실시예에서, 반도체 다이는, 제1 측면의 반대쪽에 있는 제2 측면을 포함하는데, 제2 측면은 드레인에 전기적으로 결합되고/되거나 제2 금속화층을 포함한다.
일부 실시예에서, 반도체 장치는 제1 표면과 제2 표면 사이에서 연장되는 측면을 더 포함하며, 측면은 노출되거나, 측면 상에 패시베이션층 또는 절연층이 배열된다.
일부 실시예에서, 수직형 트랜지스터 장치는 활성 영역을 포함하고, 반도체 다이의 제1 표면의 면적은 트랜지스터 장치의 활성 영역의 130% 미만 또는 120% 미만이다. 활성 영역은 반도체 다이에서 소스 주입 영역의 구역으로 정의될 수 있다. 반도체 다이의 제1 표면의 면적은 임의의 추가 패키징 없이 반도체 다이의 측면에 의해 정의된다.
당업자는 다음의 상세한 설명을 읽고 첨부 도면을 보면 추가적인 특징 및 장점을 인식할 것이다.
도면의 요소는 반드시 서로에 비례하여 스케일링될 필요는 없다. 동일한 참조 번호는 대응하는 유사한 부분을 나타낸다. 다양하게 예시된 실시예의 특징은 이들이 서로 배제되지 않는 한 조합될 수 있다. 예시적인 실시예가 도면에 도시되어 있으며, 이하의 설명에서 상세하게 설명된다.
도 1은 일 실시예에 따른 트랜지스터 장치 및 금속화 구조물을 포함하는 반도체 장치의 개략적인 단면도를 도시한다.
도 2는 금속화 구조물의 제1 전도층의 개략적인 평면도를 도시한다.
도 3은 도 2의 제1 전도층 상에 배치된 금속화 구조물의 제1 절연층의 개략적인 평면도를 도시한다.
도 4는 도 3의 제1 절연층 상에 배치된 금속화 구조물의 제2 전도층의 개략적인 평면도를 도시한다.
도 5는 제2 전도층 및 하부의 제1 전도층의 개략적인 평면도를 도시한다.
도 6은 도 4의 제2 전도층 상에 차례로 배치된 제2 절연층 상에 배치된 제3 전도층의 개략적인 평면도를 도시한다.
도 7은 도 6의 제3 전도층 및 도 4의 제2 전도층의 개략적인 평면도를 도시한다.
도 8은 도 7의 제3 전도층 상에 배치된 에폭시층의 개략적인 평면도를 도시한다.
도 9는 트랜지스터 장치의 트랜지스터 셀 및 금속화 구조물을 도시한 반도체 장치의 부분 절개 사시도를 도시한다.
도 10은 패키지 풋프린트의 개략도를 도시한다.
도 11a는 일 실시예에 따른 반도체 장치의 개략적인 단면도를 도시한다.
도 11b는 도 11a의 반도체 장치의 일부의 확대도를 도시한다.
도 12는 일 실시예에 따른 반도체 장치의 개략적인 단면도를 도시한다.
도 13은 일 실시예에 따른 반도체 장치의 개략적인 단면도를 도시한다.
도 14는 일 실시예에 따른 반도체 장치의 개략적인 단면도를 도시한다.
도 15는 반도체 장치를 포함하는 반도체 컴포넌트의 평면도를 도시한다.
다음의 상세한 설명에서, 본 명세서의 일부를 형성하고 본 발명이 실시될 수 있는 특정 실시예를 예시적으로 도시한 첨부 도면을 참조한다. 이와 관련하여, "상단", "하단", "전방", "후방", "선행", "후행" 등과 같은 방향성 용어는 설명되는 도면(들)의 방향을 참조하여 사용된다. 실시예의 구성요소가 다수의 상이한 배향으로 배치될 수 있기 때문에, 방향성 용어는 예시의 목적으로 사용되며 결코 제한되지 않는다. 다른 실시예가 이용될 수 있고 본 발명의 범위를 벗어나지 않고 구조적 또는 논리적 변경이 이루어질 수 있음을 이해해야 한다. 이하의 상세한 설명은 제한적인 의미로 해석되지 않아야 하며, 본 발명의 범위는 첨부된 청구범위에 의해 정의된다.
다수의 예시적인 실시예가 아래에서 설명될 것이다. 이 경우, 동일한 구조적 특징은 도면에서 동일하거나 유사한 참조 부호로 식별된다. 본 설명의 맥락에서, "횡 방향" 또는 "횡 방향으로"라는 표현은 반도체 재료 또는 반도체 본체의 측면 범위에 일반적으로 평행한 방향 또는 범위를 의미하는 것으로 이해되어야 한다. 따라서 횡 방향은 일반적으로 이들 표면 또는 측면에 평행하게 연장된다. 반대로, "수직" 또는 "수직 방향"이라는 용어는 이들 표면 또는 측면에 대해 일반적으로 수직으로 그래서 횡 방향에 대해 수직으로 나아가는 방향을 의미하는 것으로 이해된다. 따라서, 수직 방향은 반도체 재료 또는 반도체 본체의 두께 방향으로 나아간다.
본 명세서에서 사용된 바와 같이, 층, 영역 또는 기판과 같은 요소가 다른 요소의 "상에" 있거나 또는 "상으로" 연장되는 것으로 언급될 때, 이는 다른 요소 상에 직접 있거나, 직접 연장될 수 있거나 또는 개재 요소가 존재할 수도 있다. 반대로, 어떤 요소가 다른 요소 "상에 직접" 있는 또는 "상으로 직접" 연장되는 것으로 언급된 때에는, 개재 요소가 존재하지 않는다.
본 명세서에서 사용된 바와 같이, 요소가 다른 요소에 "연결된" 또는 "결합된" 것으로 언급될 때, 다른 요소에 직접 연결 또는 결합될 수 있거나, 개재 요소가 존재할 수 있다. 반대로, 요소가 다른 요소에 "직접 연결되어" 있거나 "직접 결합되어" 있다고 언급된 때에는, 개재 요소가 존재하지 않는다.
전력 MOSFET과 같은 수직형 트랜지스터 장치에서, 전류는 전형적으로 칩의 상단(소스)으로부터 칩의 후면(드레인)으로 흐르거나, 칩이 뒤집히면 전류가 반대로 흐른다. 패키지의 최종 풋프린트에서는 3개의 핀(소스, 게이트, 드레인) 모두가 한쪽에만 배치된다. 모든 핀을 한쪽에만 배치시키기 위해, 칩은 S3O8, SSO8, TO220 또는 DirectFET 패키지와 같은 패키지에 배치된다. 이들 패키지에서, 트랜지스터 장치의 2개의 대향하는 측면으로부터 패키지 및 캡슐화의 기판 및 리드프레임으로의 재배선은 공간을 소비한다. 전형적으로, 패키지의 풋프린트는 패키지 내에 배치될 수 있는 최대 칩 크기보다 두 배 크기를 갖는다.
본 명세서에 설명된 실시예는 별도의 패키징 공정을 필요로 하지 않는 전력 MOSFET과 같은 수직형 트랜지스터 장치를 위한 칩 스케일 패키지를 제공한다. 본 명세서에 기술된 칩 스케일 패키지는 금속 캔을 사용하지 않으며, 금속 캔 또는 다이 패드에 대한 다이 부착이 없다. 칩 상에 직접 재배선을 구현하기 위해 3개 이상의 금속화 층이 사용된다. 접촉 패드, 금속 범프, 땜납 범프 또는 땜납 볼과 같은 모든 외부 접촉부는 칩의 전면에 배치되며, 고객의 보드에 대한 인터페이스이다. 외부 접촉부, 예를 들어, 소스, 게이트 및 드레인의 접촉 패드, 금속 범프, 땝납 범프 또는 땜납 볼은 웨이퍼 레벨에서 처리될 수 있다.
이러한 배열은 장치의 풋프린트와 칩 크기가 거의 동일할 수 있게 하고, 별도의 패키징 공정이 필요하지 않으며, 재배선을 위한 Si 면적이 매우 작고 Si 면적 비용이 표준 패키징 비용보다 낮기 때문에 패키지 비용 절감이 이루어진다. 또한, 다이 부착 열화의 위험을 피하고, 고객 또는 신뢰성 요구에 따라 칩 두께를 선택할 수 있으며, 패키지+Si 기판 저항이 낮으며, 금속화 구조물로의 레이아웃 변경에 의해 풋프린트 및 접촉부 레이아웃을 쉽게 조정할 수 있다.
일부 실시예에서, 드레인 전극이 반도체 다이의 후면을 형성하는 것이 아니라, 최종 제품의 반도체 다이 내에 배치되기 때문에, 후면 박화 기술 및/또는 후면 금속화를 하지 않아도 된다.
도 1은 일 실시예에 따른 반도체 장치(20)의 개략적인 단면도를 도시한다. 반도체 장치(20)는 수직형 트랜지스터 장치(22)를 구비하는 반도체 다이(21)를 포함한다. 수직형 트랜지스터 장치(22)는 예를 들어 MOSFET 또는 IGBT일 수 있다. 수직형 트랜지스터 장치(22)는, 소스 전극(23), 드레인 전극(24) 및 게이트 전극(25)의 각각을 기능적 요소로서 도시하기 위해서, 각기 도 1에서 블록으로서 순수하게 개략적으로 도시되는 소스 전극(23), 드레인 전극(24) 및 게이트 전극(25)을 갖는다. 소스 전극(23)과 드레인 전극(24) 사이의 드리프트 경로는 수직형이고, 반도체 다이(21)의 제1 주 표면(26)에 실질적으로 직각이다. 드레인 전극(24)은 소스 전극(23) 위에 수직으로 배치된, 도핑된 드레인 영역에 의해 제공될 수 있다. 드레인 영역은 제1 주 표면(26)의 반대쪽에 있는 반도체 다이(21)의 제2 주 표면(27)에 배치될 수 있거나, 도 1에 도시된 바와 같이 반도체 다이(21) 내에 배치되고 제2 주 표면(27)으로부터 이격될 수 있다.
반도체 장치(20)는 반도체 다이(21)의 제1 표면(26) 상에 위치한 금속화 구조물(28)을 더 포함한다. 금속화 구조물(28)은 제1 표면(26) 상에 배치된 제1 전도층(29), 제1 전도층(29) 상에 배치된 제1 절연층(30), 제1 절연층(30) 상에 배치된 제2 전도층(31), 제2 전도층(31) 상에 배치된 제2 절연층(32) 및 제2 절연층(32) 상에 배치된 제3 전도층(33)을 이 순서대로 포함한다. 제3 전도층(33)은 소스 전극(23)에 전기적으로 연결된 적어도 하나의 소스 패드(34), 드레인 전극(24)에 전기적으로 연결된 적어도 하나의 드레인 패드(35) 및 게이트 전극(25)에 전기적으로 연결된 적어도 하나의 게이트 패드(36)를 포함한다.
소스 패드(34), 드레인 패드(35) 및 게이트 패드(36)는 반도체 다이(21)의 제1 표면(26) 상에, 따라서 반도체 장치(20)의 공통 측면 상에 배열된다. 반도체 장치(20)는, 소스 패드(34), 게이트 패드(36) 및 드레인 패드(35)가 트랜지스터 장치(22)의 외부 접촉부로서 기능할 수 있기 때문에, 패키지라고 불릴 수 있다. 반도체 장치(20)는, 그 전체 면적이 반도체 다이(21)보다 그리 크지 않기 때문에, 칩 크기 패키지 또는 칩 스케일 패키지라고 불릴 수 있다.
수직형 트랜지스터 장치(22)는 트랜지스터 장치(22)의 전력 스위칭 기능에 기여하는 트랜지스터 장치(22)의 영역을 설명하는 활성 영역을 포함한다. 일부 실시예에서, 반도체 다이(21)의 제1 표면(26)의 영역은, 트랜지스터 장치(22)의 활성 영역의 130% 미만 또는 심지어 120% 미만 또는 트랜지스터 장치의 활성 영역의 최대 110%이다. 트랜지스터 장치(22)의 활성 영역은 소스 주입 영역의 면적에 의해 정의된다. 반도체 다이(21)의 제1 표면(26)의 영역은 반도체 다이(21)의 측면들에 의해 정의된다.
소스 패드(34), 드레인 패드(35) 및 게이트 패드(36)가 반도체 장치(20)의 외부 접촉부를 제공하는 실시예에서, 이들 패드의 최외측 표면은 땜납이 각 패드에 습윤되고 접착되게 하는 납땜 가능한 재료를 포함할 수 있다. 일부 실시예에서, 땜납(37)은 소스 패드(34), 드레인 패드(35) 및 게이트 패드(36) 각각의 위에 배치된다. 다른 실시예에서, 땜납 이외의 금속 또는 땜납 볼을 포함할 수 있는 접촉 범프는 각 패드(34, 35, 36) 상에 배치될 수 있다. 추가의 땜납 층이 금속 범프 상에 배치될 수 있다.
반도체 장치(20)의 풋프린트의 횡 방향 영역과 반도체 다이(21)의 횡 방향 영역은, 반도체 장치(20)의 외부 접촉부를 제공하는 금속화 구조물(28)이 반도체 다이(21)의 제1 표면(26) 상에 배치되기 때문에, 거의 동일하다. 결과적으로, 별도의 패키징 공정의 사용이 방지된다. 접촉 패드(34, 35, 36)의 배열은 금속화 구조물(28)의 층, 예를 들어, 제2 절연층(32) 및 제3 전도층(33)의 개구부의 패터닝을 수정함으로써 특정 응용에 적합할 수 있다.
소스 패드(34), 드레인 패드(35) 및 게이트 패드(36)를 제공하는 제3 전도층(33)은 구리로 형성될 수 있고, 제2 전도층은 알루미늄 구리 합금으로 형성될 수 있으며, 제1 전도층(29)은 텅스텐으로 형성될 수 있다. 일부 실시예에서, 제1 전도층은 추가 층 또는 층들, 예를 들어, 반도체 재료에 대한 접착성 및 전기적 접촉을 증가시키기 위해 그 위에 텅스텐층이 증착되는 티타늄(Ti) 및 질화 티타늄(TiN) 서브층을 더 포함한다. 일부 실시예에서, 제1 절연층(30) 및 제2 절연층(32) 둘 다 폴리이미드로 형성된다.
일부 실시예에서, 반도체 다이(21)의 제2 측면(27)은 전기적으로 비활성이며 전기적 연결부에 사용되지 않는다. 이들 실시예에서, 반도체 다이(21)의 제2 표면은 드레인 전극(24)을 형성하는 도핑된 반도체 영역에 의해 형성되지 않는다. 일부 실시예에서, 반도체 다이(21)의 제2 측면(27)은 도핑된 기판 또는 웨이퍼 레벨에서 형성되었던 적층물일 수 있지만, 전기적 연결부에는 사용되지 않는다. 일부 실시예에서, 제2 측면(27)은 반도체 다이(21) 상에 배치된 추가 금속층 또는 층들을 포함한다. 제3 절연층은 반도체 다이(21)의 제2 주 표면(27) 상에 배치될 수 있다. 제3 절연층은 에폭시층 또는 에폭시 포일(foil)일 수 있다. 일부 실시예에서, 제2 주 표면(27)은 노출될 수 있으며, 반도체 다이(21)의 재료, 예를 들어 실리콘으로 형성될 수 있다.
도시되지 않은 일부 실시예에서, 제2 금속화층은 전기적으로 부유(floating)하고, 예를 들어, 히트싱크를 부착하기 위한 편리한 표면을 형성하는 제2 주 표면(27) 상에 배치된다.
다른 실시예에서, 반도체 장치(20)의 제2 표면(27)은 드레인(24)에 전기적으로 결합될 수 있고, 도핑된 드레인 영역으로 형성될 수 있다. 일부 실시예에서, 제2 금속화 구조물은 반도체 다이(21)의 제2 주 표면(27) 상에 배치되고, 드레인 전극(24)에 결합된다.
반도체 다이(21)는 반도체 다이(21)의 제1 주 표면(26)과 제2 주 표면(27) 사이에서 연장되는 측면(39)을 더 포함한다. 측면(39)은 노출될 수 있고, 반도체 다이(21)의 반도체 재료로 형성되거나 또는 측면(39) 상에 하나 이상의 패시베이션층 또는 절연층이 배열될 수 있다.
금속화 구조물(28)은, 소스 전극(23)과 소스 패드(34) 사이, 드레인 전극(24)과 드레인 패드(35) 사이, 게이트 전극(25)과 게이트 패드(36) 사이에 전도성 재분배 구조물을 형성한다. 금속화 구조물(28)은 하나 이상의 절연층이 수직으로 개재되는 최소 3개의 전도층을 포함한다. 일부 실시예에서, 금속화 구조물(28)은 3개의 전도층(29, 31, 33) 및 2개의 절연층(30, 32)만을 포함한다. 다른 실시예에서, 금속화 구조물(28)은 추가의 전도층 및 절연층을 더 포함할 수 있다. 반도체 다이(20)와 접촉하는 최하위 전도층은 텅스텐을 포함할 수 있고, 패드를 제공하는 최외측(outermost) 전도층은 구리로 형성될 수 있다. 절연층의 일부 또는 전부는 폴리이미드를 포함할 수 있다.
도 9는 금속화 구조물(28)을 포함하는 반도체 장치(20)의 단면 사시도를 도시하고, 또한 트랜지스터 장치(22)를 보다 상세히 도시한다.
수직형 트랜지스터 장치(22)는 그 활성 영역(40)이 복수의 셀 필드(41)로 분할되도록 설계될 수 있다. 도 9의 사시도를 참조하면, 셀 필드(41) 각각은 메사(43)에 의해 분리된 복수의 트렌치(42)를 포함할 수 있다. 트렌치(42)는 제1 주 표면(26)으로부터 반도체 다이(21)의 본체 내로 연장된다. 각 트렌치(42)는 필드 플레이트를 포함할 수 있다. 트렌치(42)는 서로 실질적으로 평행하게 신장(elongated) 및 연장될 수 있다. 셀 필드의 각 셀은 트렌치(42) 및 메사(43)를 포함한다. 각 셀에서, 메사(43)는 소스 전극(23)을 포함하고, 이는 도핑된 소스 영역에 의해 형성되고, 반대 전도형으로 도핑된 본체 영역 상에 배치된다. 일부 실시예에서, 게이트 전극(25)은 각각의 트렌치(42) 내에 배치되며 필드 플레이트 상에 배치되고 필드 플레이트로부터 전기적으로 절연된다. 다른 실시예에서, 게이트 전극은 메사(43)에 배치된 게이트 트렌치에 배치되고, 소스 영역 및 본체 영역을 통해 연장되고 그로부터 전기적으로 절연된다. 트랜지스터 장치(22)는, 트렌치(42)의 바닥으로부터 이격되고 전체 활성 영역(40)에 걸쳐 연속할 수 있는 드레인 전극(24)을 형성하는 도핑된 드레인 영역을 더 포함한다. 드레인 전극(24)과 제1 주 표면(26) 사이의 수직형 전기적 연결부는 반도체 다이 내에 배치된 적어도 하나의 전도성 비아(44)에 의해 형성된다. 전도성 비아(44)는 도핑된 드레인 영역(24)까지 제1 주 표면(26) 내로 연장된다. 전도성 비아(44)는 인접한 셀 필드(41) 사이에 횡 방향으로 배열된다. 일부 실시예에서, 2개의 전도성 비아(44)가 인접한 셀 필드(41) 사이에 배치된다.
도 2를 추가로 참조하면, 도 2는 반도체 다이(21)의 제1 주 표면(26) 상에 배치된 제1 전도층(29)의 일부의 개략적인 평면도를 도시한다. 제1 전도층(29)은, 소스 전극(23)에 전기적으로 결합된 제1 소스 재분배 구조물(45)과, 드레인 전극(24)에 전기적으로 결합된 제1 드레인 재분배 구조물(46)과, 게이트 전극(25)에 전기적으로 결합된 제1 게이트 재분배 구조물(47)을 포함한다. 제1 소스 재분배 구조물(45), 제1 드레인 재분배 구조물(46) 및 제1 게이트 재분배 구조물(47)은, 제1 전도층(29)의 3개의 재분배 구조물 각각이 상이한 전위에 전기적으로 연결될 수 있도록, 실질적으로 동일 평면 상에 있고, 서로 횡 방향으로 이격되며, 서로 전기적으로 절연된다.
제1 소스 재분배 구조물(45)은 셀 필드(41)의 트렌치(42) 상에 배치된 복수개의 제1 별개의 전도성 영역(48)을 포함한다. 하나의 제1 전도성 영역(48)은 각 셀 필드(41)에 제공될 수 있다. 제1 별개의 전도성 영역(48)은 서로 횡 방향으로 이격되어 있으며, 서로 실질적으로 평행하게 연장되는 스트립 형태를 가질 수 있다. 제1 드레인 재분배 구조물(46)은 각각이 2개의 인접하는 제1 별개의 전도성 영역(48) 사이에 배치되는 복수의 제2 별개의 전도성 영역(49)을 포함한다. 제2 별개의 전도성 영역(49) 각각은, 드레인 전극(24)에 차례로 전기적으로 결합되는 하나 이상의 전도성 비아(44) 상에 배치되고, 거기에 전기적으로 결합된다. 제2 별개의 전도성 영역(49)의 각각은 제1 전도성 영역(48)으로부터 횡 방향으로 이격되어 있다. 제2 전도성 영역(49)의 각각은 긴 스트립형 구조물을 가질 수 있고, 제1 별개의 전도성 영역(48)과 실질적으로 평행하게 연장될 수 있다.
도 2의 평면도에서 볼 수 있는 바와 같이, 제1 게이트 재분배 구조물(47)은 제1 주 표면(26)의 주변 에지를 향해 배치될 수 있고, 제1 및 제2 별개의 전도성 영역(48)에 실질적으로 수직으로 대면적 게이트 패드부(51) 내로 연장되는 게이트 러너(50)를 포함한다. 일부 실시예에서, 게이트 패드(51)는 제1 주 표면(26)의 코너에 배치된다.
일부 실시예에서, 제2 별개의 전도성 영역의 적어도 일부(49')는 중단되고, 2개의 인접한 섹션들(53) 사이에 배치된 갭(52)에 의해 이격된 2개 이상의 횡 방향으로 분리된 섹션들(53)을 포함한다. 제1 별개의 전도성 영역(48')은 갭(52)을 통해 연장되고, 섹션들(53)의 2개의 서로 대향하는 측면에 인접하여 배치된다.
도 9의 부분 단면도를 참조하면, 제2 별개의 전도성 영역(49)은 전도성 비아(44)를 형성하는 전도성 재료로서 형성될 수 있다. 일부 실시예에서, 제1 소스 재분배 구조물(45)의 제1 별개의 전도성 영역(48), 제1 드레인 재분배 구조물(46)의 제2 별개의 전도성 영역(49), 제1 게이트 재분배 구조물(47) 및 전도성 비아(44)는 텅스텐으로 형성된다. 동일한 재료는 동일한 증착 단계에서 형성될 수 있다.
제1 드레인 재분배 구조물(46) 및 제1 소스 재분배 구조물(45)은 각각 횡 방향으로 분리된 복수의 별개의 전도성 영역을 포함한다. 각각의 셀 필드(41)의 소스 전극을 서로 및 소스 패드(34)와 전기적으로 결합시키기 위해, 복수의 제1 별개의 전도성 영역(48)은 금속화 구조물(28)의 위에 있는 전도층 중 하나에 의해 서로 전기적으로 결합된다. 유사하게, 제1 드레인 재분배 구조물(46)의 전도성 비아(44) 및 제2 별개의 전도성 영역(49)을 서로 및 드레인 패드(24)에도 결합하기 위해, 제1 드레인 재분배 구조물(46)의 전도성 비아(44) 및 제2 별개의 전도성 영역(49)은 금속화 구조물(28)의 위에 있는 전도층 중 하나에 의해 서로 전기적으로 결합된다.
일부 실시예에서, 소스 전극(23)에 연결된 제1 별개의 전도성 영역(48) 사이의 전기적 연결부와, 드레인 전극(24)에 연결된 제2 별개의 전도성 영역(49) 사이의 전기적 연결부는, 금속화 구조물(28)의 상이한 전도층 내에 형성된다.
예를 들어, 일부 실시예에서, 제2 별개의 전도성 영역(49)은 제2 전도층(31)에 의해 서로 전기적으로 결합되고, 제1 별개의 전도성 영역(48)은 제3 전도층(33)에 의해 서로 전기적으로 결합된다. 이와 달리, 제2 별개의 전도성 영역(49)은 제3 전도층(33)에 의해 서로 전기적으로 결합되고, 제1 별개의 전도성 영역(48)은 제2 전도층(31)에 의해 서로 전기적으로 결합된다.
금속화 구조물(28)의 상이한 전도층에서 2개의 전력 전극, 즉 소스 전극 및 드레인 전극에 대한 횡 방향 연결부를 제공함으로써, 각각의 층 내의 별개의 전도성 영역 사이에 더 큰 면적의 전기적 연결부가 형성될 수 있다. 또한, 특정 전극 유형, 예를 들어, 상이한 셀 필드(41)의 소스 전극 사이의 전기적 연결부는, 다른 하나의 전극, 예를 들어 드레인 전극과 드레인 전극에 결합된 전도성 비아 사이의 전기적 연결부 위에 수직으로 배치될 수 있다. 결과적으로, 소스 전극(23)과 소스 패드(34) 사이 및 드레인 전극(24)과 드레인 패드(35) 사이의 저 저항 재분배 구조물이 더 작은 횡 방향 영역 내에 형성될 수 있다. 이는 결국 반도체 장치(20)의 전체 영역이, 장치의 원하는 온 저항을 제공하는 데 필요한 트랜지스터 장치(22)의 활성 영역(40)에 비해 작고 그와 가능한 한 유사하게 유지될 수 있게 한다. 금속화 구조물 및 전기 재분배 구조물에만 사용되는 추가 영역은 필요하지 않다. 따라서, 반도체 장치(20)의 면적 및 풋프린트가 작게 유지될 수 있다.
도 3은 도 2의 트랜지스터 제1 전도층(29)을 위한 금속화 구조물(28)의 제1 절연층(30)의 개략적인 평면도를 도시한다. 제1 절연층(30)은 제1 소스 재분배 구조물(45)과 제1 드레인 재분배 구조물(46) 사이 및, 결과적으로 제1 별개의 전도성 영역(48)과 제2 별개의 전도성 영역(49) 사이에 횡 방향으로 배치된다. 제1 절연층(30)은 또한 제1 및 제2 별개의 전도성 영역(48, 49) 상에 배치되고 이를 적어도 부분적으로 덮는다. 제1 절연층(30)은 또한 게이트 재분배 구조물(47) 상에 그리고 게이트 재분배 구조물(47)과 제1 및 제2 별개의 전도성 영역(48, 49) 사이에서 연장된다.
제1 절연층(30)은, 제1 재분배 구조물(45)의 제1 전도성 영역(48)의 정의된 부분이 개구부(54)의 베이스에서 노출되도록, 제1 소스 재분배 구조물(45)의 제1 별개의 전도성 영역(48) 상에 배치되는 제1 개구부(54)를 포함한다. 제1 절연층(30)은 제1 드레인 재분배 구조물(46)의 제2 별개의 전도성 영역(49)의 정의된 부분을 노출시키는 제2 개구부(55)를 더 포함한다.
제1 개구부(54)는, 둘 이상의 제1 개구부(54)가 서로 횡 방향으로 인접하게 배치되고 단일의 별개의 전도성 영역(48) 상에서 서로 이격되도록, 제1 별개의 전도성 영역(48)의 횡 방향 범위보다 실질적으로 횡 방향으로 작을 수 있다. 제2 개구부(55) 각각은 실질적으로 스트라이프형 제2 전도성 영역(49)에 대응하는 횡 방향 형태를 가질 수 있고, 밑에 있는 제2 별개의 전도성 영역(49)의 횡 방향 범위 보다 약간 작은 미리 정의된 영역을 노출시킬 수 있다. 제1 절연층(30)은 중단된 제2 별개의 전도성 영역(49')의 섹션들(53) 사이에 횡 방향으로 배치된 제1 개구부(54')를 더 포함한다. 제1 개구부(54')는 다른 제1 개구부(54)보다 크다. 일부 실시예에서, 제1 개구부(54')는, 세로 방향 부분이 스트립형 제2 개구부(55)에 실질적으로 직각으로 연장되고 가로 방향 부분은 스트립형 제2 개구부(55)와 실질적으로 평행하게 연장되도록, H 또는 I 형상을 가질 수 있다. 제1 절연층(30)은, 게이트 재분배 구조물(47)의 사전 정의된 부분 상에 배치되고 이를 노출시키는 추가 개구부(56)를 포함하고, 게이트 패드부(51)의 일부에 더하여 게이트 러너(50)의 적어도 일부를 노출시킬 수 있다. 추가 개구부(56)의 횡 방향 형태는 밑에 있는 제1 게이트 재분배 구조물(47)의 횡 방향 형태에 실질적으로 대응할 수 있다.
도 4는 도 3의 제1 절연층(30) 상에 배치되는 금속화 구조물(28)의 제2 전도층(31)의 개략도를 도시한다. 제2 전도층(31)은, 제1 소스 재분배 구조물(45)에 전기적으로 결합되는 제2 소스 재분배 구조물(57)과, 제1 드레인 재분배 구조물(46)에 전기적으로 결합되는 제2 드레인 재분배 구조물(58)을 포함한다. 제2 소스 재분배 구조물(57) 및 제2 드레인 재분배 구조물(58)은 횡 방향으로 배열되고, 서로로부터 이격되며, 실질적으로 동일 평면 상에 있다.
일부 실시예에서, 제2 전도층(31)은 또한 제1 게이트 재분배 구조물(47) 상에 배치되고 제1 게이트 재분배 구조물(47)의 횡 방향 형태에 대응하는 횡 방향 형태를 갖는 제2 게이트 재분배 구조물(62)을 포함한다. 예를 들어, 제2 게이트 재분배 구조물(62)은 대응하는 게이트 러너부(63) 및 게이트 접촉부(64)를 포함할 수 있다.
제2 소스 재분배 구조물(57)은 제1 절연층(30)의 제1 개구부(54) 내에 배치된다. 제2 소스 재분배 구조물(57)은 제1 소스 재분배 구조물(45)의 제1 별개의 전도성 영역(48) 상에 배열된 복수의 제1 전도성 섬(59)을 포함한다. 제1 전도성 섬(59) 각각의 횡 방향 범위는 제1 개구부(54)의 횡 방향 범위에 의해 정의될 수 있다.
제2 드레인 재분배 구조물(58)은 제1 절연층(30)의 제2 개구부(55) 내에 배치되고, 또한 제2 개구부들(55) 사이 및 제2 별개의 전도성 영역들(49) 사이에서 연장된다. 제2 드레인 재분배 구조물은 또한 제2 소스 재분배 구조물(57)의 제1 전도성 섬(59) 사이에 횡 방향으로 배치되고, 제2 소스 재분배 구조물(57)의 제1 전도성 섬(59)으로부터 횡 방향으로 이격된다. 제2 드레인 재분배 구조물(58)은 제2 소스 재분배 구조물(57)의 제1 전도성 섬(59)을 횡 방향으로 둘러싼다. 따라서, 제2 드레인 재분배 구조물(58)은, 제2 전도성 영역(49)을 노출시키는 제2 개구부(55) 각각에 위치되고, 제1 절연층(30)의 상부 표면(60) 상의 제2 개구부(55) 사이에 연장되기 때문에, 밑에 놓인 제1 드레인 재분배 구조물(46)의 제2 별개의 전도성 영역(49)을 서로 전기적으로 결합시킨다. 반도체 다이(20) 내의 셀 필드(41) 사이에 배치된 전도성 비아(44)는 이제 제2 드레인 재분배 구조물(58)에 의해 서로 전기적으로 결합된다. 드레인 전극(24)은 단일 전도층(58)에 횡 방향으로 이격된 복수의 수직형 전기적 연결부에 의해 전기적으로 결합된다.
제2 드레인 재분배 구조물(58)은 제1 소스 재분배 구조물(45) 위에서 횡 방향으로 연장되고, 개재되는 제1 절연층(30)에 의해 아래에 놓인 제1 소스 재분배 구조물(45)로부터 전기적으로 절연된다. 제2 전도층(31)에서, 다양한 셀 필드(41)의 소스 전극(23)은, 제2 소스 재분배 구조물(57)이 하부의 제1 소스 재분배 구조물의 각각의 제1 별개의 전도성 영역(48) 위에 배치된 제1 전도성 섬(59)만을 포함하기 때문에, 여전히 서로 전기적으로 분리되어 있다. 제2 소스 재분배 구조물(57)의 제1 전도성 섬(59)은 연속적인 제2 드레인 재분배 구조물(58)에 형성된 윈도우(61)에 배치하는 것으로 간주될 수 있다. 제1 전도성 섬(59)은 윈도우(61)의 측면으로부터 횡 방향으로 이격되어 있다. 윈도우(61)는 제1 전도성 섬(59)의 횡 방향 형상과 일치하는 횡 방향 형상을 가질 수 있다.
일부 실시예에서, 제2 드레인 재분배 구조물(58)은 그리드의 각 개구부의 중심에 배치된 하나의 제1 전도성 섬(59)을 갖는 그리드 형태를 가질 수 있다.
도 5는 점선으로 도시된 하부의 제1 전도층(29) 상에 배치된 실선으로 도시된 제2 전도층(31)의 개략적인 평면도를 도시한다. 제1 및 제2 전도층(29, 31) 사이에 배치된 제1 절연층(30)은 도 5에 도시되지 않았다.
도 5의 중첩된 평면도로부터, 제2 드레인 재분배 구조물(58)이, 제1 드레인 재분배 구조물(46)의 중단된 제2 전도성 영역(49')의 별개의 섹션들(53)을 포함하는 제2 전도성 영역(49) 위에 및 그 사이에서 횡방향으로 연장되고, 따라서 별개의된 제2 전도성 영역(49)을 함께 전기적으로 결합시키는 것을 알 수 있다. 제2 드레인 재분배 구조물(58)은 또한 제1 소스 재분배 구조물(45)의 제1 별개의 전도성 영역(48) 위로 연장됨으로써, 개재되는 제1 절연층(30)에 의해 제1 별개의 전도성 영역(48)으로부터 전기적으로 절연된다. 제2 드레인 재분배 구조물(58)은 제1 별개의 전도성 영역(48) 각각의 미리 정의된 영역을 노출시키는 복수의 윈도우(61)를 포함한다. 제2 소스 재분배 구조물(57)을 형성하는 제1 전도성 섬(59)은 이들 윈도우(61) 내에 배치되고, 주변의 제2 드레인 재분배 구조물(58)로부터 횡 방향으로 이격된다.
일부 실시예에서, 제2 전도층(31)은 제1 게이트 재분배 구조물(47) 상에 배치되고 제1 게이트 재분배 구조물(47)의 횡 방향 형태에 대응하는 횡 방향 형태를 갖는 제2 게이트 재분배 구조물(62)을 포함한다. 예를 들어, 제2 게이트 재분배 구조물(62)은 대응하는 게이트 러너부(63) 및 게이트 접촉부(64)를 포함할 수 있다.
도 6은 점선으로 표시된 제2 절연층(32) 상에 배치된 실선으로 도시된 제3 전도층(33)의 개략적인 평면도를 도시한다.
제2 절연층(32)은 제2 소스 재분배 구조물(57) 및 제2 드레인 재분배 구조물(58) 상에 배치되고, 또한 이들 사이의 공간, 즉 제1 전도성 섬(59)과 제2 드레인 재분배 구조물(58) 내의 윈도우(61) 사이의 갭에 배열된다. 제2 절연층(32)은, 제2 소스 재분배 구조물(57)의 제1 전도성 섬(59)의 정의된 영역을 각각 노출시키는 제3 개구부(65)와, 제2 드레인 재분배 구조물(58)의 정의된 영역을 각기 노출시키는 하나 이상의 제4 개구부(66)를 포함한다. 제2 절연층(32)은 제2 게이트 재분배 구조물(62)의 미리 정의된 부분, 특히 게이트 패드부(64)의 미리 정의된 부분을 노출시키는 추가 개구부(67)를 또한 포함할 수 있다.
제3 개구부(65)는 하나의 제3 개구부(65)가 제1 전도성 섬(59) 각각 위에 배치되도록 횡 방향으로 배열될 수 있고, 제1 전도성 섬(59)의 횡 방향 형태에 실질적으로 대응하는 횡 방향 형태를 가질 수 있다. 그러나, H-형 전도성 섬(59') 위에 배치된 제3 개구부(65')는 제1 전도성 섬(59')의 하부의 횡 방향 형태와 상이한 횡 방향 형태를 가질 수 있다. 예를 들어, 제3 개구부(65')는 단순한 직사각형 형태를 가질 수 있고 제1 전도성 섬(59')의 하나의 세로 방향 막대 상에만 배치될 수 있다.
제3 전도층(33)은, 제2 소스 재분배 구조물(57)에 전기적으로 결합된 제3 소스 재분배 구조물(68)과, 제2 드레인 재분배 구조물(58)에 전기적으로 결합된 제3 드레인 재분배 구조물(69)을 포함한다. 제3 소스 재분배 구조물(68)은 제2 소스 재분배 구조물(57)의 제1 전도성 섬(59)을 서로 전기적으로 연결하는 데 사용된다. 제3 소스 재분배 구조물(68)은 제3 개구부(65)에 배열되고, 제1 전도성 섬(59) 사이에 그리고 제2 드레인 재분배 구조물(58) 위로 연장된다. 제3 소스 재분배 구조물(68)이 제2 드레인 재분배 구조물(58) 상에 배치되고, 제2 드레인 재분배 구조물(58) 위로 연장되는 영역에서, 이는 개재되는 제2 절연층(32)에 의해 하부의 제2 드레인 재분배 구조물(58)로부터 전기적으로 절연된다. 제3 소스 재분배 구조물(68)은, 게이트 패드(71)를 제공하는 제3 드레인 재분배 구조물(69) 및 게이트 재분배 구조물(70)에 의해 점유된 영역 외에도, 반도체 다이(21)의 전체 제1 표면(26)을 실질적으로 덮을 수 있다.
제3 드레인 재분배 구조물(69)은 제2 절연층(32)의 제4 개구부(66)에 배열되고, 제3 소스 재분배 구조물(68)과 횡 방향으로 이격된 적어도 하나의 제2 전도성 섬(72)을 포함한다. 제3 소스 재분배 구조물(68)은 제2 전도성 섬(72)을 횡 방향으로 둘러싸고 제2 전도성 섬(72)으로부터 이격된 윈도우(73)를 포함한다. 제3 드레인 재분배 구조물이 복수의 제2 전도성 섬(72)을 포함하는 실시예에서, 각각의 제2 전도성 섬(72)은 제3 소스 재분배 구조물(68)의 윈도우(73)에 배치되고, 제2 전도성 섬(72)은 서로 횡 방향으로 이격될 수 있다.
도 7은 도 4의 제2 전도층(31) 상에 배치된 도 6의 제3 전도층(33)의 개략적인 평면도를 도시한다.
제2 전도성 섬(72)은, 제2 절연층(32)에서 하부의 제4 개구부(66)보다 크고 하부의 제2 드레인 재분배 구조물(58)의 인접한 부분 위로 연장되는 횡 방향 크기 및 형상을 가질 수 있다. 일부 실시예에서, 제2 전도성 섬(72)은 또한 하부의 제2 소스 재분배 구조물(57)의 제1 전도성 섬(59)의 적어도 일부, 예를 들어 제1 전도성 섬(59')의 일부 위로 연장된다. 이들 실시예에서, 제2 전도성 섬(72)은 제2 절연층(32)의 개재 부분에 의해 하부의 제1 전도성 섬(59')으로부터 전기적으로 절연된다.
금속화 구조물(28)의 제3 전도층(33)이 접촉 패드를 제공하는 실시예의 경우, 예를 들어 금속화 구조물(28)이 2개의 개재 절연층을 갖는 3개의 전도층을 포함하는 실시예에서, 제1 주 표면(26)의 면적 내에서 제2 전도성 섬(72)의 횡 방향 형상, 범위 및 횡 방향 위치는 반도체 장치(20)의 풋프린트에 실질적으로 대응할 수 있다.
도 8은 도 7의 제3 전도층(33) 상에 배치된 에폭시층(74)의 개략적인 평면도를 도시한다. 에폭시층(74)은 실선으로 표시되고, 하부의 제3 전도층(33)은 점선으로 표시된다.
에폭시층(74)은 하부의 제3 전도층(33)의 전기적 절연 및 패시베이션을 제공한다. 일부 실시예에서, 에폭시는 다른 적합한 재료로 대체될 수 있다. 에폭시층(74)은 제3 전도층(33)을 완전히 덮을 수 있고, 제3 소스 재분배 구조물(68)의 미리 정의된 부분을 노출시키는 적어도 하나의 제5 개구부(75)를 포함한다. 제3 소스 재분배 구조물(68)의 노출된 부분은 반도체 장치(20)용 소스 패드(76)를 제공한다. 에폭시층(74)은, 제6 개구부(77)가 패키지 풋프린트의 드레인 패드(78)를 정의하도록, 제3 드레인 재분배 구조물(69)의 제2 전도성 섬(72)의 적어도 일부를 노출시키는 적어도 하나의 제6 개구부(77)를 더 포함한다. 제6 개구부(77)의 횡 방향 범위는, 에폭시층(74)이 제2 전도성 섬(72)의 주변 영역 상에 배치되고 이를 덮도록, 제2 전도성 섬(72)의 횡 방향 범위보다 약간 작을 수 있다. 에폭시층(74)은 제3 게이트 재분배 구조물(70) 위에 배치되어 게이트 패드(80)를 정의하는 제7 개구부(79)를 더 포함한다.
도 9는 반도체 장치(20)의 부분 절개 사시도를 도시하고, 트랜지스터 장치(22)의 트랜지스터 셀 및 셀 필드(41)와 금속화 구조물(28)을 도시한다.
도 10은 도 1의 반도체 장치(20)에 사용될 수 있는 패키지 풋프린트의 개략도를 도시한다. 패키지 풋프린트는 반도체 다이의 제1 표면(26) 상에 형성된 금속화 구조물(28)의 최외측 전도층에 의해 형성된 패드(34, 35, 36)를 포함한다.
풋프린트의 외부 접촉 패드는 규칙적인 그리드 패턴으로 배열될 수 있다. 도 10에 도시된 바와 같은 일부 실시예에서, 반도체 장치(20)는 적어도 일 행의 드레인 접촉 패드(78) 및 적어도 일 행의 소스 접촉 패드(76)를 포함하는 패키지 풋프린트를 갖는다. 드레인 패드의 행 및 소스 패드의 행이 번갈아 나타날 수 있다. 게이트 접촉 패드(80)는 일 행의 소스 접촉 패드(79)와 정렬되어 배치될 수 있다. 게이트 접촉 패드(80)는 반도체 장치(20)의 제1 표면(26)의 코너에 배열될 수 있다.
선택적으로 금속 범프 상에 땜납 코팅을 갖는 땜납 또는 금속 범프, 또는 땜납 볼은 각 접촉 패드(76, 78, 80) 상에 배치될 수 있다.
드레인 영역으로부터 제1 표면으로의 수직형 전도성 재분배 구조물이 반도체 다이 내의 적어도 하나의 전도성 비아 및 제1 표면 상에 배열된 3개 이상의 전도층을 포함하는 드레인 재분배 구조물에 의해 제공되는, 수직형 트랜지스터 장치 및 금속화 구조물을 포함하는 칩 스케일 반도체 장치가 제공된다. 반대측의 제2 표면은 전기적으로 비활성일 수 있고, 드레인 재분배 구조물을 위해 접촉될 필요가 없기 때문에 드레인 영역의 일부를 형성하지 않을 수 있다. 이는 반도체 다이의 두께가 가변적일 수 있게 하고 또한 제2 표면이 전기적으로 비활성이기 때문에 다른 목적으로 보다 쉽게 사용될 수 있게 한다. 예를 들어, 제2 표면은 예컨대, 제2 표면으로의 레이저 샷에 의해 히트 싱크 또는 제품 마킹을 위한 접촉 표면으로서 사용될 수 있다.
드레인 전극에 전기적으로 결합된 반도체 다이 내의 복수의 전도성 비아는 서로 횡 방향으로 이격되어 있다. 전도성 비아 사이의 횡 방향 전기적 연결부가 금속화 구조물의 최하위 전도층과 수직으로 이격된 금속화 구조물의 전도층에서 제공된다.
횡 방향으로 이격된 소스 전극 사이의 횡 방향 전기적 연결부는, 금속화 구조물의 최하위 전도층으로부터 수직으로 이격되어 있고 전도성 비아를 연결하는 데 사용되는 금속화 구조물의 전도층과 상이하고 그로부터 수직으로 이격되는 금속화 구조물의 전도층에 제공된다. 일부 실시예에서, 금속화 구조물의 최외측 전도층은 소스 전극을 전기적으로 연결하는 데 사용된다.
두 전력 전극 사이의 횡 방향 연결부를 서로의 위에 그리고 반도체 다이의 주 표면 상에 적층하는 이러한 배열은 별도의 패키징 공정을 필요로 하지 않고, 장치의 풋프린트과 다이 크기를 거의 동일하게 할 수 있으며, 그에 따라 웨이퍼 레벨에서 제조될 수 있는 칩 크기 패키지를 제공한다.
전력 전자공학 분야에서, 열 관리는 칩이 더 작아지고 전력 밀도가 증가함에 따라 증가하는 과제를 제시한다. 대부분의 전력 스위치, 예를 들어, 전력 MOSFET은 수직 전류 흐름에 의존하고, 주 냉각 경로가 활성 영역으로부터 기판 재료를 통해 패키지의 리드 프레임으로 수직 방향으로 있기 때문에 전기 및 열 경로는 동일한 방향으로 확장된다. 리드 프레임 및 리드 프레임에 장착된 수직형 전력 MOSFET을 포함하는 패키지에서, 리드 프레임은 두 가지 기능을 가지고 있는데, 이것은 예컨대, MOSFET의 드레인으로의 전기적 연결부 및 패키지 외부로 열을 전도하는 데 사용된다.
본 명세서에 설명된 실시예에서 이러한 전기 및 열 경로는 드레인 전위를 칩 전면으로 가져오는 전력 트랜지스터 구조물을 제공함으로써 분리될 수 있으므로 반도체 다이의 후면과 리드 프레임 사이의 인터페이스가 전기적 연결부를 제공하는 데 더 이상 필요하지 않다. 반도체 다이의 후면이 열 경로만을 제공하도록 반도체 다이의 후면을 전기적으로 절연하기 위해 반도체 칩 또는 다이의 후면 상에 전기적 절연이 제공될 수 있다. 이 전기적 절연은 패키지의 전체 열 저항에 대한 임의의 영향을 완화하도록 구성될 수 있다. 예를 들어, 트랜지스터 장치가 형성되는 다이의 후면 상에 얇은 전기적 절연층이 제공될 수 있다.
칩 후면과 리드 프레임 또는 다이 캐리어 구조물 사이의 전기적 절연과 함께, 예를 들어, 본 명세서에 설명된 실시예 중 하나에 따른 다층 금속화 구조물을 사용함으로써, 전면에 게이트, 드레인 및 소스 연결부를 갖는 수직형 전력 트랜지스터가 제공될 수 있다.
도 11a 및 도 11b를 포함하는 도 11은 일 실시예에 따른 반도체 장치(90)의 개략적인 단면도를 도시한다. 반도체 장치(90)는 소스 전극(23), 드레인 전극(24) 및 게이트 전극(25)을 갖는 수직형 트랜지스터 장치(92)를 포함하는 반도체 다이(91)를 포함한다. 트랜지스터 장치(92)의 구조는 도 11b의 확대도에서 더 쉽게 볼 수 있다. 일부 실시예에서, 수직형 트랜지스터 장치는 각각 소스 전극 및 게이트 전극을 갖는 복수의 트랜지스터 셀을 포함한다. 모든 트랜지스터 셀에 공통 드레인 전극이 제공될 수 있다. 일부 실시예에서, 트랜지스터 셀은 하나 이상의 셀 필드에 배열된다.
반도체 다이(91)는 제1 표면(96) 및 제1 표면(96)의 반대쪽에 있는 제2 표면(97)을 갖는다. 반도체 다이(91)는 실리콘, 예를 들어, 단결정 실리콘 웨이퍼 또는 에피택셜 실리콘 층으로 형성될 수 있다. 반도체 장치(90)는 제1 표면(96) 상에 위치된 제1 금속화 구조물(98)을 더 포함한다. 제1 금속화 구조물(98)은 소스 전극(23)에 결합된 적어도 하나의 소스 패드(99), 드레인 전극(24)에 결합된 적어도 하나의 드레인 패드(도 11a의 단면도에서는 볼 수 없음) 및 게이트 전극(25)에 결합된 적어도 하나의 게이트 패드(도 11a의 단면도에서 역시 볼 수 없음)을 포함한다.
반도체 장치(90)는 반도체 다이(91)의 제2 표면(97) 상에 배열된 전기적 절연층(101)을 포함하는 제2 주 표면(97) 상에 위치된 제2 구조물(100)을 더 포함한다. 도 11에 도시된 것과 같은 일부 실시예에서, 전기적 절연층(101)은 반도체 다이(91)의 제2 표면(97) 상에 직접 배열되어 전기적 절연층(101)과 반도체 다이(91)의 반도체 재료 사이에 직접적인 표면 대 표면 접촉이 존재한다. 전기적 절연층(101)은 반도체 장치(90)의 최외측 표면을 제공하여 제2 구조물(100) 및 반도체 장치(90)의 최외측 표면이 전기적 절연층(101)에 의해 반도체 다이(91) 및 드레인 전극(24)으로부터 전기적으로 절연되도록 한다.
도 11에 도시된 것과 같은 일부 실시예에서, 제2 구조물(100)은 전기적 절연층(101)만으로 형성되고 추가 전기적 절연층 및 전도층을 포함하지 않는다. 일부 실시예에서, 제2 구조물(100)은 2개 이상의 전기적 절연층을 포함하지만 전기적 전도층은 포함하지 않는다.
일부 실시예에서, 전기적 절연층(101)은 전기적 절연 무기 층이다. 일부 실시예에서, 전기적 절연 무기 층은 산화물, 예를 들어, 실리콘 산화물 또는 실리콘 질화물을 포함한다. 전기적 절연층(101)은 반도체 다이(91)의 전체 제2 표면(97)이 전기적 절연층(101)에 의해 덮이도록 제2 표면(97)을 연속적이고 중단없이 덮을 수 있다. 전기적 절연층(101)은 진공 증착층과 같은 증착층일 수 있다. 일부 실시예에서, 전기적 절연층(101)은 반도체 다이(91)의 재료를 산화시켜 형성된 열 성장층이다. 예를 들어, 실리콘 다이(91)의 표면에서 실리콘 산화물층이 열 성장될 수 있다.
수직형 트랜지스터 장치(92)는 수직 드리프트 경로를 갖는 임의의 트랜지스터 설계, 예를 들어, 수직형 MISFET, 예컨대, 전하 보상 구조를 갖는 전력 MOSFET을 가질 수 있다.
본 명세서에서 사용되는 바와 같이, 트랜지스터 장치는 소스, 드레인 및 게이트를 갖는 것으로 설명될 것이다. 이러한 용어는 절연 게이트 바이폴라 트랜지스터와 같은 다른 유형의 트랜지스터 장치의 기능적으로 균등한 단자도 포함한다. 예를 들어, 본 명세서에서 사용된 "소스"라는 용어는 MOSFET 장치의 소스뿐만 아니라 절연체 게이트 바이폴라 트랜지스터(IGBT) 장치의 이미터 및 BJT 장치의 이미터도 포함하고, "드레인"이라는 용어는 MOSFET 장치의 드레인뿐만 아니라 절연체 게이트 바이폴라 트랜지스터(IGBT) 장치의 컬렉터 및 BJT 장치의 컬렉터도 포함하며, "게이트"라는 용어는 MOSFET 장치의 게이트뿐만 아니라 절연체 게이트 바이폴라 트랜지스터(IGBT) 장치의 게이트 및 BJT 장치의 베이스도 포함한다.
일부 실시예에서, 수직형 트랜지스터 장치(92)는 예를 들어, 활성 영역(40)이 복수의 셀 필드(41)로 분할되는 도 9에 도시된 설계를 갖는다. 도 11b에 도시된 트랜지스터 설계의 확대도를 참조하면, 각각의 셀 필드(41)는 메사(43)에 의해 분리된 복수의 트렌치(42)를 포함할 수 있다. 트렌치(42)는 제1 주 표면(26)으로부터 반도체 다이(91)의 본체 내로 연장된다. 각각의 트렌치(42)는 필드 플레이트(108)를 포함할 수 있다. 트랜지스터 설계에 따라, 게이트 전극은 동일한 트렌치(42)에 배열될 수 있고 필드 플레이트(108) 상에 배열되고 그로부터 전기적으로 절연될 수 있거나, 게이트 전극(25)은 별개의 게이트 트렌치에 배열될 수 있다. 트렌치(42)는 신장될 수 있고 도면의 평면 내로 서로에 대해 실질적으로 평행하게 연장될 수 있다. 셀 필드(41)의 각 트랜지스터 셀은 트렌치(42) 및 메사(43)를 포함한다. 각 셀에서, 메사(43)는 소스 전극(23)을 포함하며, 이는 반도체 다이(91)의 제1 표면(96)에 배열되고 제1 전도형으로 도핑된 소스 영역(93), 제1 전도형과 반대인 제2 전도형으로 도핑되고 소스 영역(93)과 pn 접합부를 형성하는 본체 영역(94)에 의해 형성되고, 메사(43)의 하부에는 드리프트 구역(109)이 형성된다.
트랜지스터 장치(92)는 트렌치(42)의 바닥으로부터 이격되고 반도체 다이의 제2 주 표면(97)으로 연장되는 드레인 전극(24)을 형성하는 도핑된 드레인 영역(95)을 더 포함한다. 도핑된 드레인 영역(95)은 반도체 다이(91)의 제2 표면(97)을 형성한다. 이 실시예에서, 도핑된 드레인 영역(95)은 반도체 다이(91)의 전체 활성 영역에 걸쳐 연속적으로 연장된다.
다른 실시예에서, 도핑된 드레인 영역(95)은, 반도체 다이(91)의 본체 내에 위치되고 도핑된 드레인 영역의 도핑 농도 미만인 제1 전도형의 도핑 농도를 가진 반도체 다이(91)의 부분에 의해 제2 표면(97)으로부터 이격되는 매립층의 형태로 제공될 수 있다. 제2 표면(97)은 반도체 다이(91)의 이 부분으로부터 형성된다.
트랜지스터 장치(92)는 수직 드리프트 경로를 가진, 즉, 드리프트 경로가 제1 및 제2 주 표면(96, 97)에 실질적으로 수직인 방향으로 연장되는 수직형 장치이다. 결과적으로, 드레인 전극(24)은 소스 전극(23)과 상이한 수직 평면에 배열된다. 그러나, 트랜지스터 장치의 소스 전극(23), 게이트 전극(25) 및 드레인 전극(24)에 대한 전기적 액세스를 허용하는 소스, 게이트 및 드레인 패드는 반도체 다이(91)의 한 표면, 즉 제1 표면(96) 상에 배열되고 제1 표면(96) 상에서 서로 횡 방향으로 인접한다.
드레인 전극(24)을 형성하는 도핑된 드레인 영역(95)과 제1 주 표면(96) 사이의 수직 전기적 연결부는 반도체 다이(91)에 위치하는 적어도 하나의 전도성 비아(44)에 의해 형성된다. 전도성 비아(44)는 제1 주 표면(26) 내로, 도핑된 드레인 영역(95)까지 연장된다. 2개 이상의 셀 필드(41)를 포함하는 실시예에서, 하나 이상의 전도성 비아(44)는 인접한 셀 필드(41) 사이에 횡 방향으로 배열된다. 일부 실시예에서, 2개의 전도성 비아(44)는 인접한 셀 필드(41) 사이에 위치된다.
하나 이상의 전도성 비아(44)는 드레인 전극(24) 및 반도체 다이(91)의 제1 표면(96) 상에 위치된 제1 금속화 구조물(98)의 적어도 하나의 드레인 패드에 전기적으로 결합된다. 도 11에 도시된 실시예에서, 전도성 비아(44)의 베이스는 도핑된 드레인 영역(95) 내에 및 반도체 다이(91)의 본체 내에 위치된다.
제1 금속화 구조물(98)은 상이한 설계를 가질 수 있다. 일부 실시예에서, 제1 금속화 구조물(98)은 예를 들어, 도 1 내지 도 10을 참조하여 본 명세서에 설명된 실시예 중 어느 하나에 따른 금속화 구조물에 의해 제공된다.
반도체 장치(90)는 제2 표면(97)을 다이 패드(102) 상에 장착함으로써 반도체 컴포넌트에 사용될 수 있다. 일부 실시예에서, 다이 패드(102)는 리드 프레임의 일부에 의해 형성된다. 다른 실시예에서, 다이 패드(102)는 전기 전도성 또는 전기 절연성일 수 있는 기판, 예를 들어, 세라믹 기판 상에 배열된 전기적 전도층, 예를 들어, 금속층으로 형성된다. 제2 층(100)은 제2 층(100) 및/또는 다이 패드(102)의 최외측 표면의 조성에 따라 선택될 수 있는 다양한 재료를 사용하여 다이 패드(102)에 부착될 수 있다.
도 11에 도시된 실시예에서, 제2 구조물(100)은 전기적 절연층(101)만을 포함하고, 그 최외측 표면은 전기 절연성 재료로 형성된다. 반도체 다이(91)는 접착제(104)에 의해 다이 패드(102)의 상부 표면(103)에 부착될 수 있다. 드레인 전극(24)에 결합된 전도성 비아(44)가 반도체 다이(91)의 다이 패드(102)의 반대쪽의 제1 표면(96) 상에 위치된 제1 금속화 구조물(98)의 드레인 패드에 드레인 전극(24)을 전기적으로 결합하기 때문에, 수직형 트랜지스터 장치(92)에 대한 전기적 연결부가 다이 패드(102) 상에 장착된 제2 표면(97)에 의해 형성될 필요가 없으므로 전기적으로 접착제(104)는 절연될 수 있다. 일부 실시예에서, 접착제 재료는 폴리머 기반 접착제, 예를 들어, 에폭시 기반 접착제를 포함할 수 있다.
일부 실시예에서, 예를 들어, 충진제로서 은과 같은 전도성 재료의 입자를 포함하는 전기 전도성 폴리머 기반 접착제가 사용될 수 있다. 이러한 유형의 접착제는 반도체 다이(91)의 제2 표면(97)과 다이 패드(102) 사이의 연결부의 열 저항을 감소시키는 것을 도울 수 있다.
또한 도 11의 단면도에는 소스 패드(99)에 전기적으로 연결되고 소스 패드(99)를 도 11의 도면에서 볼 수 없는 반도체 컴포넌트의 하나 이상의 접촉부에 전기적으로 연결하는 커넥터(105)가 도시되어 있다.
도 12는 도 11에 도시된 실시예에서와 같이 수직형 트랜지스터 장치(92)를 포함하는 반도체 다이(91) 및 제1 주 표면(96) 상의 제1 금속화 구조물(98)을 포함하는 반도체 장치(110)의 개략적인 단면도를 도시한다. 반도체 장치(110)는 도 11에 도시된 것과는 상이한 구조를 갖는, 제2 표면(97) 상에 위치된 제2 금속화 구조물(100')을 갖는다.
제2 금속화 구조물(100')은 전기적 절연층(101) 및 전도성 구조물을 포함한다. 전도성 구조물은 하나 이상의 전도성, 예를 들어, 금속성 층을 포함할 수 있다. 일부 실시예에서, 전기적 절연층(101)은 반도체 다이(91)의 제2 표면(97) 상에 직접 위치되며 전도성 구조물은 전기적 절연층(101) 상에 위치되는 금속성 연결층(106)을 포함한다. 금속성 연결층(106)은 전기적 절연층(101) 상에 직접 위치될 수 있다. 금속성 연결층(106)은 반도체 장치(110)의 최외측 표면을 형성하고 개재되는 전기적 절연층(101)에 의해 반도체 다이(91)로부터 전기적으로 절연된다.
전기적 절연층(101)은 산화물층, 예를 들어, 실리콘 산화물과 같은 전기 절연성 무기층일 수 있다. 전기 절연성 무기층(101)은 웨이퍼 레벨에서의 증착, 예를 들어, 진공 증착, 또는 반도체 다이(91)의 제2 표면(97)에서의 열 성장에 의해 형성될 수 있다.
금속성 연결층(106)은 반도체 다이(92)가 땜납(107)을 사용하여 다이 패드(102)에 부착될 수 있게 하는 데 사용될 수 있다. 결과적으로, 금속성 연결층(106)의 재료 또는 재료들(106)은 예를 들어, 땜납 층(107)을 제공하도록 선택된 땜납 재료에 의해 습윤 가능한 땜납 가능한 재료일 수 있다. 땜납 재료는 예를 들어, 무연 연성 땜납 또는 납 함유 연성 땜납일 수 있다. 땜납(107)은 확산 땜납일 수도 있다.
금속성 연결층(106)은 예를 들어, 제2 표면(97) 상에 이 순서대로, 또는 보다 구체적으로, 제2 표면(97)과 직접 접촉하는 전기적 절연층(101) 상에 이 순서대로 배열된 티타늄 하위층 및 구리 하위층을 포함하는 다층 구조물을 포함할 수 있다. 다른 실시예에서, 금속성 연결층(106)은 제2 표면(97) 상에 이 순서대로 및 특히, 전기적 절연층(101) 상에 이 순서대로 배열된 티타늄 하위층, 니켈 바나듐 합금 하위층 및 은 하위층을 포함하는 다층 구조물을 포함한다.
제2 금속화 구조물(100')의 최외측 표면은 금속성 연결층(106)의 전도성 재료로 완전히 형성된다. 그러나, 금속성 연결층(106)은 금속성 연결층(106)과 반도체 다이(91) 사이의 임의의 직접 접촉을 방지하는 개재된 연속하는 전기적 절연 층(101)에 의해 반도체 다이(91) 및 트랜지스터 장치(92)의 드레인 전극(24) 및 다른 전극들로부터 전기적으로 절연된다.
그러나, 반도체 다이(91)의 제2 표면(97)은, 원칙적으로 반도체 다이(91)와 금속성 연결층(106) 사이에 전기적 절연층(101)이 존재하므로 전기적으로 전도성인 연결을 제공하는 금속성 연결층(106)과 땜납(107)을 사용함에도 불구하고 다이 패드(102)로부터 전기적으로 절연되어 있다. 따라서, 제2 주 표면(97)이 트랜지스터 장치(91)의 드레인 전극(24)을 형성하는 고농도로 도핑된 드레인 영역(95)으로부터 형성되고 전기적 전도성일 수 있지만, 이 전도성 제2 주 표면(97)은 그것이 위치되는 다이 패드(102)에 전기적으로 연결되지 않는다. 드레인 전극(24)은 전도성 비아(44) 및 제1 금속화 구조물(98)에 의해 제공되는 재분배 구조물에 의해 반도체 다이(91)의 반대쪽의 제1 표면(96) 상에 위치된 드레인 패드에 전기적으로 연결된다.
도 13은 도 11 및 도 12에 도시된 실시예에서와 같이 수직형 트랜지스터 장치(92)를 포함하는 반도체 다이(91) 및 반도체 다이(91)의 제1 표면(96) 상에 위치된 제1 금속화 구조물(98)을 포함하는 반도체 장치(120)의 개략적인 단면도를 도시한다. 반도체 장치(120)의 배열은 전도성 비아(44') 및 제2 금속화 구조물(100'')의 형태에 의해 도 11 및 도 12에 도시된 것과 상이하다.
도 13에 도시된 실시예에서, 반도체 다이(91)의 제2 표면(97)은 트랜지스터 장치의 드레인 전극(24)을 형성하고 도핑된 드레인 영역(95)에 의해 형성된다. 도 13에 도시된 실시예에서, 전도성 비아(44')는 제1 주 표면(96)에서 제2 주 표면(97)까지 반도체 다이(91)의 두께 전체에 걸쳐 연장된다. 제2 금속화 구조물(100'')은 반도체 다이(91)의 제2 표면(97) 상에 직접 배열되는 금속성 층(121)을 포함하는 전도성 구조물을 포함한다. 금속성 층(121)은 도핑된 드레인 영역(95)과 반도체 다이(91)의 제2 주 표면(97) 및 전도성 비아(44')에 의해 반도체 다이(91)의 반대쪽 제1 표면(96) 상에 배열된 드레인 패드(24)에 전기적으로 결합된다.
제2 금속화 구조물(100'')은 금속성 층(121) 상에 배열된 전기적 절연층(101)을 또한 포함한다. 전기적 절연층(101)은 산화물과 같은 전기 절연성 무기층으로 형성될 수 있다. 전기적 절연층(101)은 반도체 다이(91)로부터 완전히 전기적으로 절연된 반도체 장치(120)를 위한 최외측 전기 절연성 표면을 갖는 제2 금속화 구조물(100'')을 제공한다.
반도체 다이(91)는 폴리머 기반 접착제와 같은 접착층(104)에 의해 다이 패드(102)의 상부 표면(103) 상에 장착된다. 접착층(104)은 전기 절연성 또는 전기 전도성일 수 있다. 금속성 층(121) 및 반도체 다이(91)의 제2 주 표면(97)은 전기적 절연층(101)에 의해, 일부 실시예에서는 접착층(104)이 전기적으로 절연되는 경우 접착층(104)에 의해, 전도성 다이 패드(102)로부터 전기적으로 절연된다.
금속성 층(121)은 티타늄 구리 합금으로 형성될 수 있거나, 반도체 다이(91)의 제2 주 표면(97) 상에 티타늄 하위층과 구리 하위층이 이 순서대로 배열되는 다층 구조물을 포함할 수 있다.
도 14는 도 13에 도시된 실시예에서와 같이 수직형 트랜지스터 장치(92)를 포함하는 반도체 다이(91) 및 반도체 다이(91)의 제1 표면(96) 상의 제1 금속화 구조물(98)을 포함하는 반도체 장치(130)의 개략적인 단면도를 도시한다. 도 13에 도시된 실시예에서와 같이, 전도성 비아(44')는 제1 표면(96)에서 제2 표면(97)까지 반도체 다이(91)의 두께를 통해 연장된다.
반도체 장치(130)의 제2 금속화 구조물(100''')은 제2 표면(97) 상에 직접 위치되고 도핑된 드레인 영역(95) 및 반도체 다이(91)의 반대쪽 표면(96) 상의 드레인 패드에 전기적으로 연결된 금속층(121) 및 전기적 절연층(101)을 포함하는 전도성 구조물을 포함한다. 전기적 절연층(101)은 금속성 층(121) 상에 직접 위치한다. 도 14에 도시된 실시예에서, 제2 금속화 구조물(100''')의 전도성 구조물은 전기적 절연층(101) 상에 직접 배열된 금속성 연결층(106) 형태의 제2 전도층을 더 포함한다. 반도체 장치(130)의 최외측 표면은 그 자체로 전기 전도성인 금속성 전도층(106)에 의해 제공된다. 그러나, 반도체 장치(130)의 이 최외측 표면은 개재된 전기적 절연층(101)에 의해 반도체 다이(91)로부터 전기적으로 절연된다.
금속성 층(121)은 티타늄 구리 합금을 포함하거나 반도체 다이(91)의 제2 표면(97) 상에 티타늄 하위층과 구리 하위층을 이 순서대로 포함하는 다층 구조물을 가질 수 있다. 전기적 절연층(101)은 산화물 층과 같은 전기 절연성 무기층으로 형성될 수 있다. 금속성 연결층(106)은 또한 다층 구조물, 예를 들어, 전기적 절연층(101) 상에 이 순서대로 배열된 티타늄 하위층 및 구리 하위층을 포함할 수 있다. 이와 달리, 금속성 연결층(106)은 전기적 절연층(101) 상에 이 순서대로 배열된 티타늄 하위층, 니켈 바나듐 합금 하위층 및 은 하위층을 포함할 수 있다. 금속성 연결층(106)은 개재된 전기적 절연층(101)에 의해 금속성 층(121) 및 트랜지스터 장치(92)의 도핑된 드레인 영역(95)으로부터 전기적으로 절연된다. 금속성 연결층(106)은 전도성 다이 패드(102)의 상부 표면(103)에 반도체 다이(91)를 장착하기 위해 땜납 연결부(107)와 함께 사용될 수 있다. 금속성 연결층(121) 및 트랜지스터 장치(92)의 드레인 전극(24)은 전기적 절연층(101)이 존재하기 때문에 다이 패드(102)로부터 전기적으로 절연된다.
도 15는 예를 들어, 도 11 내지 도 14를 참조하여 설명된 실시예들 중 어느 하나의 반도체 장치(90, 110, 120, 130)일 수 있는 반도체 장치를 포함하는 반도체 컴포넌트(140)의 평면도를 도시한다.
반도체 컴포넌트(140)는 전도성 다이 패드(102)를 포함하는 재배선 기판을 포함한다. 재배선 기판은 다이 패드(102)로부터 이격되는 적어도 하나의 소스 핀(141), 적어도 하나의 드레인 핀(143) 및 적어도 하나의 게이트 핀(146)을 더 포함한다. 소스 핀(141), 게이트 핀(146), 드레인 핀(143) 및 다이 패드(102)는 리드 프레임의 일부에 의해 형성될 수 있으며, 예를 들어, 구리 리드 프레임으로 형성될 수 있다.
일부 실시예에서, 소스 핀(141), 드레인 핀(143), 게이트 핀(146) 및 다이 패드(102)는 실질적으로 동일 평면일 수 있고 각각은 실질적으로 동일 평면인 하부 표면을 갖는다. 일부 실시예에서, 소스 핀(141), 드레인 패드(143) 및 게이트 핀(146)의 하부 표면은 다이 패드(102)의 하부 표면과 상이한 평면에 위치될 수 있고, 예를 들어, 다이 패드(102)의 하부 표면은 반도체 컴포넌트(140) 내로 리세스될 수 있다. 다이 패드(102)는 반도체 컴포넌트(140)의 측면의 일부를 형성하고 연장하는 타이 바(tie bar)를 포함할 수 있다.
반도체 장치(90, 110, 120, 130)는 접착층(106) 또는 땜납 층(107)에 의해 다이 패드(102)의 상부 표면(103) 상에 장착된다. 그러나, 양 경우에, 반도체 장치(90, 110, 120, 130) 및 각각의 반도체 다이(91)에 형성된 수직형 트랜지스터 장치(92)의 드레인 전극(24)은 제2 구조물(100) 또는 각각의 제2 금속화 구조물(100', 100'', 100''')의 전기적 절연층(101)으로 인해 다이 패드(102)로부터 전기적으로 절연된다.
반도체 장치(90)를 참조하여 반도체 컴포넌트(140)를 보다 구체적으로 설명할 것이다. 그러나, 반도체 장치(90)를 대신하여 반도체 장치(110, 120, 130)가 사용될 수 있다.
반도체 다이(91)의 제1 표면(96) 상에 위치된 제1 금속화 구조물(98)은 반도체 다이(90)의 상부 표면(96) 상에 노출된 적어도 하나의 소스 접촉 패드(99), 적어도 하나의 드레인 접촉 패드(148) 및 적어도 하나의 게이트 접촉 패드(149)를 포함한다. 소스 접촉 패드(99)는 적어도 하나의 제1 커넥터(142)에 의해 반도체 컴포넌트(140)의 소스 핀(141)에 결합된다. 제1 커넥터(142)는, 예를 들어, 전도성 클립 또는 본드 와이어일 수 있다.
도 15에 도시된 실시예에서, 제1 금속화 구조물(98)은 단일 커넥터(142)에 의해 개별 소스 접촉 패드(99)에 및 서로 전기적으로 결합되는 행으로 배열된 복수의 소스 접촉 패드(99)를 갖는다. 커넥터(142)는 복수의 본딩 포인트, 예를 들어, 각각의 소스 접촉 패드(99)마다 하나 및 소스 핀(141)을 위한 하나를 포함한다.
드레인 접촉 패드(148)는 제2 커넥터(144)에 의해 드레인 핀(143)에 전기적으로 결합된다. 다시 말하면, 도 15에 예시된 실시예에서, 행으로 배열되고 서로 이격되며 단일 전기적 연결부(144)에 의해 드레인 핀(143)에 전기적으로 결합되는 복수의 드레인 패드(148)가 제공된다. 커넥터(144)는 예를 들어, 복수의 본딩 포인트, 예컨대, 각각의 드레인 패드(148)마다 하나 및 드레인 핀(143)을 위한 하나를 포함하는 접촉 클립 또는 본드 와이어일 수 있다. 반도체 컴포넌트(140)는 게이트 패드(149)를 게이트 핀(146)에 전기적으로 결합하는 제3 전도체(145)를 또한 포함한다. 제3 전도체(145)는 예를 들어, 본드 와이어 또는 전도성 클립일 수 있다.
일부 실시예에서, 소스 핀(141) 및 드레인 핀(143)은 반도체 컴포넌트(140)의 반대쪽 측면 상에 배열되고 다이 패드(102)의 반대쪽 측면으로부터 이격된다. 게이트 핀(146)은 소스 핀(141)에 인접하게 배열될 수 있다. 제1 및 제2 커넥터(142, 144)는 반대 방향으로 연장되고 서로에 대해 실질적으로 평행하게 연장될 수 있다. 2개 이상의 행의 소스 접촉 패드(99) 및 드레인 접촉 패드(148)가 제공되는 실시예에서, 소스 및 드레인 접촉 패드(99, 148)의 행들은 제1 표면(96)에 교대로 위치되어 제1 및 제2 커넥터(142, 144)가 반도체 장치(90)의 제1 표면(96) 상에 교대로 배열된다.
반도체 컴포넌트(140)는 에폭시 수지로 형성될 수 있고 충진 재료를 포함할 수 있는 몰딩(147)을 포함할 수 있다. 몰딩(147)은 제1 커넥터(142), 제2 커넥터(144), 제3 커넥터(145) 및 다이 패드(102)의 소스 핀(141), 드레인 핀(143), 게이트 핀(146)의 상부 표면 및 다이 패드(102)의 상부 표면(103)을 완전히 덮을 수 있다. 다이 패드(102)의 하부 표면 및 소스 핀(141), 드레인 핀(143) 및 게이트 핀(146)의 하부 표면이 몰딩 재료로부터 노출될 수 있다. 다른 실시예에서, 다이 패드(102)의 하부 표면은 몰딩 재료(147)에 의해 덮일 수 있고, 소스 핀(141), 드레인 핀(143) 및 게이트 핀(146)의 하부 표면은 몰딩 재료(147)로부터 노출되어 반도체 컴포넌트(140)의 외부 접촉 영역을 제공할 수 있다.
또한 다이 패드(102)의 하부 표면이 몰딩 재료(147)로부터 노출되는 실시예에서, 반도체 다이(91)의 하부 표면(97) 상에 배치된 제2 금속화 구조물(100)이 반도체 다이(91)에 형성된 도핑된 드레인 영역(95) 및 수직형 트랜지스터 장치(92)가 다이 패드(102)에 전기적으로 결합되지 않도록 전기적 절연층(101)을 포함하므로, 다이 패드(102)의 하부 표면은 부동 전압을 갖는다.
반도체 컴포넌트(140)의 반도체 장치(90, 110, 120, 130)에 사용될 수 있는 제1 금속화 구조물(98)은 하나보다 많은 전도층을 포함하는 다층 구조물을 포함할 수 있다. 일부 실시예에서, 제1 금속화 구조물(98)은 트랜지스터 장치(92)의 소스 전극(23), 게이트 전극(25) 및 드레인 전극(24)을 위한 재분배 구조물을 제공하도록 구성된 3개의 전도층을 포함한다.
일부 실시예에서, 제1 금속화 구조물(98)은 반도체 다이(91)의 제1 표면(96) 상의 제1 전도층, 제1 전도층 상의 제1 절연층, 제1 절연층 상의 제2 전도층 및 제2 전도층 상의 제2 절연층 및 제2 절연층 상의 제3 전도층을 포함한다. 제3 전도층은 트랜지스터 장치(92)의 소스 전극(23)에 결합된 적어도 하나의 소스 접촉 패드(99), 트랜지스터 장치(92)의 드레인 전극(24)에 결합된 적어도 하나의 드레인 접촉 패드(148) 및 트랜지스터 장치(92)의 게이트 전극(25)에 결합된 적어도 하나의 게이트 접촉 패드(149)를 제공한다. 따라서 제1 금속화 구조물(98)은 반도체 다이(91)의 제1 표면(96) 상의 수직형 트랜지스터 장치(92)의 3개의 전극 모두를 위한 재배선 구조물을 제공하기 위해 절연층에 의해 분리된 3개의 전도층을 포함한다.
위에서 언급된 바와 같이, 3개의 전도층 및 2개의 절연층을 포함하는 제1 금속화 구조물(98)은 도 1 내지 도 10을 참조하여 위에서 설명된 실시예 중 어느 하나에 따른 구조물을 가질 수 있다.
전기적 절연층(101)은 웨이퍼 레벨에서 제2 표면(97) 상에 형성될 수 있고 또한 웨이퍼 레벨에서 제2 표면(97) 상에 형성된 제2 금속화 구조물(100', 100'', 100''')로 통합될 수 있다. 예를 들어, 트랜지스터 장치가 실리콘 기반 장치인 실시예의 경우, 웨이퍼는 단결정 실리콘 또는 에피택셜 실리콘 층으로 형성될 수 있다. 전기적 절연층(101)은 웨이퍼의 후면에 실리콘 산화물층을 증착하거나 열 산화에 의해 실리콘 산화물층을 형성함으로써 형성될 수 있다. 이러한 층의 두께는 얇게 유지될 수 있어서 반도체 다이와 다이 패드 사이의 접합부의 열 저항을 줄이고 전기 절연성 포일과 같은 추가 층이 다이의 패키징 동안 반도체 다이의 후면과 다이 패드 사이에 배열되거나 패키지와 회로 보드 사이에 배열되는 배열에 비해 전체 열 패키지 저항을 줄이는 데 도움이 된다.
"밑", "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어는 제2 요소에 대한 일 요소의 배치를 쉽게 설명하기 위해 사용된다. 이들 용어는 도면에 도시된 것과 상이한 방향 외에 장치의 상이한 방향을 포함하도록 의도된다. 또한, "제1", "제2" 등과 같은 용어는 다양한 요소, 영역, 섹션 등을 기술하기 위해 사용되며 또한 제한하려는 의도는 아니다. 동일한 용어는 설명 전체에서 동일한 요소를 지칭한다.
본원에 사용된 바와 같이, "갖는", "함유하는", "포함하는", "구비하는" 등의 용어는 언급된 요소 또는 특징의 존재를 나타내지만 추가 요소 또는 특징을 배제하지 않는 개방형 용어이다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 달리 구체적으로 언급되지 않는 한, 본 명세서에 기술된 다양한 실시예의 특징은 서로 조합될 수 있음을 이해해야 한다.
비록 특정 실시예가 본 명세서에 도시되고 설명되었지만, 당업자에게는 본 발명의 범주를 벗어나지 않고 다양한 대안 및/또는 균등한 구현들이 도시되고 설명된 특정 실시예를 대체할 수 있다는 것을 이해할 것이다. 본 출원은 본 명세서에서 논의된 특정 실시예의 임의의 적응 또는 변형을 포함하도록 의도된다. 따라서, 본 발명은 청구범위 및 그 균등물에 의해서만 제한되는 것으로 의도된다.

Claims (15)

  1. 반도체 장치로서,
    소스 전극, 드레인 전극 및 게이트 전극을 갖는 수직형 트랜지스터 장치를 포함하고, 제1 표면 및 상기 제1 표면의 반대쪽에 있는 제2 표면을 갖는 반도체 다이와,
    상기 제1 표면 상에 위치되고 상기 소스 전극에 결합된 적어도 하나의 소스 패드, 상기 드레인 전극에 결합된 적어도 하나의 드레인 패드 및 상기 게이트 전극에 결합된 적어도 하나의 게이트 패드를 포함하는 제1 금속화 구조물과,
    상기 제2 표면 상에 위치되고 전도성 구조물 및 전기적 절연층을 포함하며 상기 반도체 장치의 최외측 표면을 형성하는 제2 금속화 구조물 - 상기 제2 금속화 구조물의 상기 최외측 표면은 상기 전기적 절연층에 의해 상기 반도체 다이로부터 전기적으로 절연됨 - 을 포함하는
    반도체 장치.
  2. 제1항에 있어서,
    상기 반도체 다이는 도핑된 드레인 영역을 더 포함하고,
    상기 전기적 절연층은 상기 반도체 다이의 상기 제2 표면 상에 직접 배열되는
    반도체 장치.
  3. 제2항에 있어서,
    상기 제1 표면으로부터 상기 반도체 다이 내로 연장되고 상기 반도체 다이 내에 위치된 베이스를 갖는 하나 이상의 전도성 비아를 더 포함하되
    상기 하나 이상의 전도성 비아는 상기 도핑된 드레인 영역 및 적어도 하나의 드레인 패드에 전기적으로 결합되는
    반도체 장치.
  4. 제1항에 있어서,
    상기 반도체 다이는 상기 반도체 다이의 제2 표면을 형성하는 도핑된 드레인 영역을 더 포함하고,
    상기 제2 금속화 구조물의 전도성 구조물은 상기 반도체 다이의 제2 표면 상에 직접 배열된 금속성 층을 포함하며,
    상기 전기적 절연층은 상기 금속성 층 상에 직접 배열되는
    반도체 장치.
  5. 제4항에 있어서,
    상기 제1 표면에서 상기 제2 표면까지 상기 반도체 다이 내로 연장되는 하나 이상의 전도성 비아를 더 포함하되,
    상기 하나 이상의 전도성 비아는 상기 금속성 층 및 적어도 하나의 드레인 패드에 전기적으로 결합되는
    반도체 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 전기적 절연층은 전기 절연성 무기층인
    반도체 장치.
  7. 제6항에 있어서,
    상기 전기 절연성 무기층은 산화물을 포함하는
    반도체 장치.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 제2 금속화 구조물의 상기 전도성 구조물은 상기 전기 절연성 무기층 상에 직접 배열된 금속성 연결층을 포함하는
    반도체 장치.
  9. 반도체 장치로서,
    소스 전극, 드레인 전극 및 게이트 전극을 갖는 수직형 트랜지스터 장치를 포함하고, 제1 표면 및 상기 제1 표면의 반대쪽에 있는 제2 표면을 갖는 반도체 다이와,
    상기 제1 표면 상에 위치되고 상기 소스 전극에 결합된 적어도 하나의 소스 패드, 상기 드레인 전극에 결합된 적어도 하나의 드레인 패드 및 상기 게이트 전극에 결합된 적어도 하나의 게이트 패드를 포함하는 제1 금속화 구조물과,
    상기 제2 표면 상에 위치되고 전기적 절연층을 포함하는 제2 구조물 - 상기 반도체 장치의 최외측 표면은 상기 전기적 절연층에 의해 상기 반도체 다이로부터 전기적으로 절연됨 - 을 포함하는
    반도체 장치.
  10. 반도체 컴포넌트로서,
    제1항 내지 제7항 또는 제9항 중 어느 한 항의 반도체 장치와,
    전도성 다이 패드를 포함하되,
    상기 반도체 다이의 제2 표면은 접착 재료에 의해 상기 전도성 다이 패드의 상부 표면에 부착되고 상기 반도체 다이의 제2 표면 상에 증착된 상기 전기적 절연층에 의해 상기 전도성 다이 패드로부터 전기적으로 절연되는
    반도체 컴포넌트.
  11. 제10항에 있어서,
    상기 접착 재료는 폴리머 기반 접착제를 포함하는
    반도체 컴포넌트.
  12. 반도체 컴포넌트로서,
    제8항의 반도체 장치와,
    전도성 다이 패드를 포함하되,
    상기 반도체 다이의 제2 표면은 접착 재료에 의해 상기 전도성 다이 패드의 상부 표면에 부착되고 상기 반도체 다이의 제2 표면 상에 증착된 상기 전기적 절연층에 의해 상기 전도성 다이 패드로부터 전기적으로 절연되는
    반도체 컴포넌트.
  13. 제12항에 있어서,
    상기 접착 재료는 땜납을 포함하는
    반도체 컴포넌트.
  14. 제10항 내지 제13항 중 어느 한 항에 있어서,
    몰딩을 더 포함하되,
    상기 다이 패드의 후면이 상기 몰딩으로부터 노출되는
    반도체 컴포넌트.
  15. 제10항 내지 제14항 중 어느 한 항에 있어서,
    상기 제1 금속화 구조물은 상기 제1 표면 상의 제1 전도층, 상기 제1 전도층 상의 제1 절연층, 상기 제1 절연층 상의 제2 전도층, 및 상기 제2 전도층 상의 제2 절연층 및 상기 제2 절연층 상의 제3 전도층을 포함하고, 상기 제3 전도층은 상기 소스 전극에 결합된 상기 적어도 하나의 소스 패드, 상기 드레인 전극에 결합된 상기 적어도 하나의 드레인 패드 및 상기 게이트 전극에 결합된 상기 적어도 하나의 게이트 패드를 제공하는
    반도체 컴포넌트.
KR1020227003681A 2019-07-04 2020-04-29 반도체 장치 KR20220044502A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP19184547.8A EP3761357A1 (en) 2019-07-04 2019-07-04 Semiconductor device
EP19184547.8 2019-07-04
PCT/EP2020/061972 WO2021001084A1 (en) 2019-07-04 2020-04-29 Semiconductor device

Publications (1)

Publication Number Publication Date
KR20220044502A true KR20220044502A (ko) 2022-04-08

Family

ID=67211521

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020227003681A KR20220044502A (ko) 2019-07-04 2020-04-29 반도체 장치
KR1020200081826A KR20210005530A (ko) 2019-07-04 2020-07-03 반도체 장치

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020200081826A KR20210005530A (ko) 2019-07-04 2020-07-03 반도체 장치

Country Status (5)

Country Link
US (3) US11973016B2 (ko)
EP (2) EP3761357A1 (ko)
KR (2) KR20220044502A (ko)
CN (2) CN114026684A (ko)
WO (1) WO2021001084A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3761357A1 (en) * 2019-07-04 2021-01-06 Infineon Technologies Austria AG Semiconductor device

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5807783A (en) * 1996-10-07 1998-09-15 Harris Corporation Surface mount die by handle replacement
US6392290B1 (en) 2000-04-07 2002-05-21 Siliconix Incorporated Vertical structure for semiconductor wafer-level chip scale packages
US6894397B2 (en) * 2001-10-03 2005-05-17 International Rectifier Corporation Plural semiconductor devices in monolithic flip chip
JP4365750B2 (ja) * 2004-08-20 2009-11-18 ローム株式会社 半導体チップの製造方法、および半導体装置の製造方法
JP5048230B2 (ja) * 2005-03-30 2012-10-17 オンセミコンダクター・トレーディング・リミテッド 半導体装置およびその製造方法
DE102006033319B4 (de) * 2006-07-17 2010-09-30 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterbauelements in Halbleiterchipgröße mit einem Halbleiterchip
US8101500B2 (en) * 2007-09-27 2012-01-24 Fairchild Semiconductor Corporation Semiconductor device with (110)-oriented silicon
US8304829B2 (en) * 2008-12-08 2012-11-06 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8174067B2 (en) * 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
JP5655339B2 (ja) * 2010-03-26 2015-01-21 サンケン電気株式会社 半導体装置
US8378491B2 (en) * 2010-08-24 2013-02-19 Infineon Technologies Ag Integrated circuit including interconnect levels
JP5568645B2 (ja) * 2010-12-01 2014-08-06 株式会社安川電機 電力変換装置
US8487371B2 (en) 2011-03-29 2013-07-16 Fairchild Semiconductor Corporation Vertical MOSFET transistor having source/drain contacts disposed on the same side and method for manufacturing the same
US8502314B2 (en) * 2011-04-21 2013-08-06 Fairchild Semiconductor Corporation Multi-level options for power MOSFETS
US8957508B2 (en) * 2011-05-13 2015-02-17 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing the same
JP5387620B2 (ja) * 2011-05-31 2014-01-15 株式会社安川電機 電力変換装置、半導体装置および電力変換装置の製造方法
DE102011083223B4 (de) * 2011-09-22 2019-08-22 Infineon Technologies Ag Leistungshalbleitermodul mit integrierter Dickschichtleiterplatte
US9159703B2 (en) * 2012-10-18 2015-10-13 International Rectifier Corporation Power converter package including vertically stacked driver IC
US9966330B2 (en) * 2013-03-14 2018-05-08 Vishay-Siliconix Stack die package
EP2887387A1 (en) * 2013-12-20 2015-06-24 Nxp B.V. Semiconductor device and associated method
DE102016109853B4 (de) * 2016-05-30 2021-08-12 Infineon Technologies Ag Chipträger und Halbleitervorrichtung mit Umverteilungsstrukturen sowie Verfahren zur Herstellung einer Umverteilungsstruktur
WO2018096735A1 (ja) * 2016-11-24 2018-05-31 住友電気工業株式会社 半導体モジュール
WO2018135465A1 (ja) * 2017-01-17 2018-07-26 三菱電機株式会社 半導体装置および電力変換装置
US10559594B2 (en) * 2017-04-11 2020-02-11 Ahmad Tarakji Approach to the manufacturing of monolithic 3-dimensional high-rise integrated-circuits with vertically-stacked double-sided fully-depleted silicon-on-insulator transistors
IT201700113926A1 (it) * 2017-10-10 2019-04-10 St Microelectronics Srl Dispositivo mosfet di potenza e relativo procedimento di fabbricazione
JP7038518B2 (ja) * 2017-10-11 2022-03-18 ローム株式会社 半導体装置
US10586844B2 (en) * 2018-01-23 2020-03-10 Texas Instruments Incorporated Integrated trench capacitor formed in an epitaxial layer
US10559650B2 (en) * 2018-01-23 2020-02-11 Texas Instruments Incorporated Trench capacitor with warpage reduction
JP7069787B2 (ja) * 2018-02-09 2022-05-18 株式会社デンソー 半導体装置
DE102018105462A1 (de) * 2018-03-09 2019-09-12 Infineon Technologies Ag Halbleitervorrichtung, die ein bondpad und einen bonddraht oder -clip enthält
JP7346385B2 (ja) * 2018-04-11 2023-09-19 ローム株式会社 半導体装置
US11276688B2 (en) * 2019-06-03 2022-03-15 Texas Instruments Incorporated Monolithic multi-channel diode array
EP3761357A1 (en) * 2019-07-04 2021-01-06 Infineon Technologies Austria AG Semiconductor device

Also Published As

Publication number Publication date
WO2021001084A1 (en) 2021-01-07
US11876041B2 (en) 2024-01-16
US11973016B2 (en) 2024-04-30
US11239147B2 (en) 2022-02-01
US20220115314A1 (en) 2022-04-14
EP3994725A1 (en) 2022-05-11
EP3761357A1 (en) 2021-01-06
US20210005543A1 (en) 2021-01-07
CN114026684A (zh) 2022-02-08
US20220254703A1 (en) 2022-08-11
KR20210005530A (ko) 2021-01-14
CN112185931A (zh) 2021-01-05

Similar Documents

Publication Publication Date Title
US9589869B2 (en) Packaging solutions for devices and systems comprising lateral GaN power transistors
US9824949B2 (en) Packaging solutions for devices and systems comprising lateral GaN power transistors
US9659854B2 (en) Embedded packaging for devices and systems comprising lateral GaN power transistors
US6653740B2 (en) Vertical conduction flip-chip device with bump contacts on single surface
US7800208B2 (en) Device with a plurality of semiconductor chips
US7271477B2 (en) Power semiconductor device package
JP5492367B2 (ja) 窒化ガリウム半導体デバイス用のパッケージ
KR101353927B1 (ko) 얇은 다이들 및 금속 기판들을 사용하는 반도체 다이 패키지들
US8466548B2 (en) Semiconductor device including excess solder
US8890296B2 (en) Wafer level chip scale package
US7772693B2 (en) Panel, semiconductor device and method for the production thereof
US11876041B2 (en) Semiconductor device having a metallization structure
US9362221B2 (en) Surface mountable power components
WO2023090137A1 (ja) 半導体素子および半導体装置
US20210287964A1 (en) Semiconductor devices including parallel electrically conductive layers

Legal Events

Date Code Title Description
A201 Request for examination