JP7346385B2 - 半導体装置 - Google Patents

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    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/37124—Aluminium [Al] as principal constituent
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    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
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    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/3754—Coating
    • H01L2224/37599—Material
    • H01L2224/376—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37639—Silver [Ag] as principal constituent
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    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/3754—Coating
    • H01L2224/37599—Material
    • H01L2224/376—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37655—Nickel [Ni] as principal constituent
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    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
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    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H01L2224/48096—Kinked the kinked part being in proximity to the bonding area on the semiconductor or solid-state body
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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Description

本発明は、半導体装置に関する。
半導体装置の一例として、リードフレームに実装される側の面にドレイン電極が形成され、ドレイン電極が形成される面とは反対側の面にソース電極パッド及びゲート電極パッドが形成される縦型のＭＯＳＦＥＴが知られている（例えば特許文献１参照）。
特開２０１５－２３２１１号公報
ところで、半導体装置は、誘導性負荷に接続され、ターンオフ時にこの誘導性負荷から放出されるエネルギーを吸収する機能が要求される場合がある。誘導性負荷から半導体装置に与えられるエネルギーが所定値を超えると、半導体装置は、温度上昇に起因して故障するおそれがある。誘導性負荷に蓄積されたエネルギーをどれだけ吸収できるかの指標がアクティブクランプ耐量で示される。アクティブクランプ耐量の値が大きくなるにつれて誘導性負荷に蓄積されたエネルギーをより多く吸収することができる。このため、アクティブクランプ耐量の値が大きいことが好ましい。
本発明の目的は、アクティブクランプ耐量を向上させることができる半導体装置を提供することにある。
上記課題を解決する半導体装置は、トランジスタが形成された四角形以外の形状のトランジスタ形成領域を含む基板と、前記トランジスタ形成領域上の電極パッドとを有する半導体素子と、前記電極パッドに１箇所で接続されている第１接続部材と、を有し、前記電極パッドは、その平面視において前記トランジスタ形成領域の重心を覆うように設けられ、前記平面視において、前記第１接続部材が前記電極パッドに接続された接続領域は、前記トランジスタ形成領域の重心位置を含む。
本願発明者は、半導体装置のアクティブクランプ耐量の向上に対して半導体素子に接続される第１接続部材の半導体素子のトランジスタ形成領域に対する電極パッドの接続位置に着目した。そして本願発明者は、トランジスタ形成領域の重心位置に対応する電極パッドの位置に第１接続部材が接続されると、アクティブクランプ耐量が向上する知見を得た。この点に鑑みて、本半導体装置は、第１接続部材が電極パッドに接続された接続領域がトランジスタ形成領域の重心位置を含むように構成されている。したがって、アクティブクランプ耐量を向上させることができる。
上記課題を解決する半導体装置は、トランジスタが形成された四角形以外の形状のトランジスタ形成領域を含む基板と、前記トランジスタ形成領域上の電極パッドとを有する半導体素子と、前記電極パッドに複数箇所で接続されている第１接続部材と、を有し、前記トランジスタ形成領域は、前記第１接続部材の接続箇所の数に応じて互いに等しい面積の複数の分割領域に分割され、前記電極パッドは、その平面視において前記複数の分割領域それぞれの重心を覆うように設けられ、前記平面視において、前記第１接続部材が前記電極パッドに接続された接続領域は、前記複数の分割領域それぞれの重心位置を含む。
本願発明者は、半導体装置のアクティブクランプ耐量の向上に対して半導体素子に接続される第１接続部材の半導体素子のトランジスタ形成領域に対する電極パッドの接続位置に着目した。そして本願発明者は、第１接続部材が電極パッドの２箇所で接続される場合、トランジスタ形成領域を互いに等しい面積に分割された２つの分割領域それぞれの重心位置に対応する電極パッドの位置に第１接続部材が接続されると、アクティブクランプ耐量が向上する知見を得た。この点に鑑みて、本半導体装置は、第１接続部材が電極パッドに接続された接続領域がトランジスタ形成領域を互いに等しい面積に分割された複数の分割領域それぞれの重心位置を含むように構成されている。したがって、アクティブクランプ耐量を向上させることができる。
上記課題を解決する半導体装置は、トランジスタが形成された四角形以外の形状のトランジスタ形成領域を含む基板と、前記トランジスタ形成領域上の電極パッドとを有する半導体素子と、前記電極パッドに接続されている複数の第１接続部材と、を有し、前記トランジスタ形成領域は、前記第１接続部材の数に応じて互いに等しい面積の複数の分割領域に分割され、前記電極パッドは、その平面視において前記複数の分割領域それぞれの重心を覆うように設けられ、前記平面視において前記複数の第１接続部材が前記電極パッドにそれぞれ接続された接続領域は、前記複数の分割領域それぞれの重心位置を含む。
本願発明者は、半導体装置のアクティブクランプ耐量の向上に対して半導体素子に接続される第１接続部材の半導体素子のトランジスタ形成領域に対する電極パッドの接続位置に着目した。そして本願発明者は、複数の第１接続部材が電極パッドに接続される場合、トランジスタ形成領域を第１接続部材の数に応じて互いに等しい面積に分割した複数の分割領域それぞれの重心位置に対応する電極パッドの位置に第１接続部材が接続されると、アクティブクランプ耐量が向上する知見を得た。この点に鑑みて、本半導体装置は、複数の第１接続部材が電極パッドに接続された接続領域が第１接続部材の数に応じて互いに等しい面積に分割された複数の分割領域それぞれの重心位置を含むように構成されている。したがって、アクティブクランプ耐量を向上させることができる。
上記課題を解決する半導体装置は、トランジスタが形成された四角形以外の形状のトランジスタ形成領域を含む基板と、前記トランジスタ形成領域上の電極パッドとを有する半導体素子と、前記電極パッドに１箇所で接続されている第１接続部材と、を有し、前記電極パッドは、その平面視において前記トランジスタ形成領域の重心を覆うように設けられ、前記平面視において、前記第１接続部材が前記電極パッドに接続された接続領域は、前記トランジスタ形成領域の重心位置を含み、前記基板には、複数のトレンチと、前記複数のトレンチそれぞれに沿って配列され、電流経路となるチャネル形成領域を含む複数の機能素子形成領域とが形成され、前記複数の機能素子形成領域は、単位面積当たりに占める前記チャネル形成領域の面積が相対的に小さい第１機能素子形成領域と、単位面積当たりに占める前記チャネル形成領域の面積が相対的に大きい第２機能素子形成領域とを含み、前記第１機能素子形成領域は、前記複数の機能素子形成領域のうち熱の発生を抑制すべき領域に設けられており、前記機能素子形成領域と前記電極パッドとの間には、前記機能素子形成領域と前記電極パッドとを電気的に接続するメタル層が形成されており、前記メタル層において少なくとも前記電極パッドと対向する部分には、１又は複数のスリットが設けられている。
上記課題を解決する半導体装置は、トランジスタが形成された四角形以外の形状のトランジスタ形成領域を含む基板と、前記トランジスタ形成領域上の電極パッドとを有する半導体素子と、前記電極パッドに１箇所で接続されている第１接続部材と、を有し、前記電極パッドは、その平面視において前記トランジスタ形成領域の重心を覆うように設けられ、前記平面視において、前記第１接続部材が前記電極パッドに接続された接続領域は、前記トランジスタ形成領域の重心位置を含み、前記電極パッドは、層間絶縁膜上を覆う第１保護層と、前記第１保護層上を覆う第１電極層と、前記第１電極層上を覆う第２保護層と、前記第２保護層上を覆う第２電極層と、を有し、前記第１保護層及び前記第２保護層のそれぞれのビッカーズ硬さは、前記第１電極層及び前記第２電極層のそれぞれのビッカーズ硬さよりも大きい。
上記課題を解決する半導体装置は、トランジスタが形成された四角形以外の形状のトランジスタ形成領域を含む基板と、前記トランジスタ形成領域上の電極パッドとを有する半導体素子と、前記電極パッドに１箇所で接続されている第１接続部材と、を有し、前記電極パッドは、その平面視において前記トランジスタ形成領域の重心を覆うように設けられ、前記平面視において、前記第１接続部材が前記電極パッドに接続された接続領域は、前記トランジスタ形成領域の重心位置を含み、前記第１接続部材は、前記電極パッドにウェッジボンディングされているアルミワイヤである。
上記課題を解決する半導体装置は、トランジスタが形成された四角形以外の形状のトランジスタ形成領域を含む基板と、前記トランジスタ形成領域上の電極パッドとを有する半導体素子と、前記電極パッドに１箇所で接続されている第１接続部材と、を有し、前記電極パッドは、その平面視において前記トランジスタ形成領域の重心を覆うように設けられ、前記平面視において、前記第１接続部材が前記電極パッドに接続された接続領域は、前記トランジスタ形成領域の重心位置を含み、前記第１接続部材は、前記電極パッドにウェッジボンディングされている銅ワイヤである。
上記半導体装置によれば、アクティブクランプ耐量を向上させることができる。
第１実施形態の半導体装置であって、（ａ）は半導体装置の平面図、（ｂ）は半導体装置の側面図、（ｃ）は半導体装置の底面図。 同半導体装置の内部構造を示す平面図。 図１の３－３線の断面図。 図１の４－４線の断面図。 同半導体装置の半導体素子であって、半導体素子のレイアウトを模式的に示す平面図。 同半導体装置の回路構成を示す回路図。 半導体素子のアクティブ領域及びソースパッドを模式的に示す平面図。 半導体素子のアクティブ領域及びソースパッドを模式的に示す平面図。 半導体素子の一部を構成するＭＩＳＦＥＴの構造を模式的に示す断面図。 図９の一つのトレンチゲート構造及びその周辺の拡大図。 ＭＩＳＦＥＴのエピタキシャル層を模式的に示す平面図。 半導体素子の一部を構成する低電圧ＣＭＯＳＦＥＴの構造を模式的に示す断面図。 半導体素子の一部を構成するＭＯＳキャパシタの構造を模式的に示す断面図。 半導体素子の一部を構成するポリシリコン抵抗の構造を模式的に示す断面図。 半導体素子の一部を構成する高電圧Ｎチャネル型ＭＯＳＦＥＴの構造を模式的に示す断面図。 半導体素子の一部を構成する高電圧Ｐチャネル型ＭＯＳＦＥＴの構造を模式的に示す断面図。 半導体素子の一部を構成するＮＰＮトランジスタの構造を模式的に示す断面図。 半導体装置の製造方法を示すフローチャート。 半導体装置の製造工程の一部を示す図。 図１９Ａの次の工程を示す図。 図１９Ｂの次の工程を示す図。 図１９Ｃの次の工程を示す図。 図１９Ｄの次の工程を示す図。 図１９Ｅの次の工程を示す図。 第２実施形態の半導体装置であって、半導体素子のアクティブ領域及びソースパッドを模式的に示す平面図。 同半導体素子のアクティブ領域及びソースパッドを模式的に示す平面図。 図２１のソースパッドに接続された第１ワイヤの側面図。 第３実施形態の半導体装置であって、半導体素子のＭＩＳＦＥＴの一部の構造を模式的に示す断面図。 第４実施形態の半導体装置であって、半導体素子のアクティブ領域及びソースパッドを模式的に示す平面図。 同半導体素子のアクティブ領域及びソースパッドを模式的に示す平面図。 同半導体素子のエピタキシャル層を模式的に示す平面図。 同半導体素子のエピタキシャル層を模式的に示す平面図。 同半導体素子のエピタキシャル層を模式的に示す平面図。 同半導体素子のＭＩＳＦＥＴの製造工程の一部を示す図。 図２７Ａの次の工程を示す図。 図２７Ｂの次の工程を示す図。 図２７Ｃの次の工程を示す図。 図２７Ｄの次の工程を示す図。 図２７Ｅの次の工程を示す図。 図２７Ｆの次の工程を示す図。 図２７Ｇの次の工程を示す図。 図２７Ｈの次の工程を示す図。 図２７Ｉの次の工程を示す図。 図２７Ｊの次の工程を示す図。 変形例の半導体装置の半導体素子のアクティブ領域及びソースパッドを模式的に示す平面図。 同半導体素子のアクティブ領域及びソースパッドを模式的に示す平面図。 図２８Ａ及び図２８Ｂの半導体素子に設けられた放熱部材の側面図。 変形例の半導体装置の半導体素子のアクティブ領域及びソースパッドを模式的に示す平面図。 同半導体素子のアクティブ領域及びソースパッドを模式的に示す平面図。 図３０Ａの半導体素子を有する半導体装置の内部構造を模式的に示す平面図。 図３０Ｂの半導体素子を有する半導体装置の内部構造を模式的に示す平面図。 図３０Ｂの半導体素子を有する半導体装置の内部構造を模式的に示す平面図。 変形例の半導体装置の半導体素子のアクティブ領域及びソースパッドを模式的に示す平面図。 同半導体素子のアクティブ領域及びソースパッドを模式的に示す平面図。 図３２Ａの半導体素子を有する半導体装置の内部構造を模式的に示す平面図。 図３２Ｂの半導体素子を有する半導体装置の内部構造を模式的に示す平面図。 変形例の半導体装置の半導体素子のアクティブ領域及びソースパッドを模式的に示す平面図。 同半導体素子のアクティブ領域及びソースパッドを模式的に示す平面図。 図３４Ａの半導体素子を有する半導体装置の内部構造を模式的に示す平面図。 図３４Ｂの半導体素子を有する半導体装置の内部構造を模式的に示す平面図。 変形例の半導体装置の内部構造を模式的に示す平面図。 図３６の半導体装置の半導体素子のアクティブ領域及びソースパッドを模式的に示す平面図。 変形例の半導体装置の内部構造を模式的に示す平面図。 変形例の半導体素子のＭＩＳＦＥＴの一部の構造を模式的に示す断面図。 ソースパッドのパッド厚と、最大主応力との関係を示すグラフ。 ソースパッドのパッド厚と、ＴＤＤＢ故障時間との関係を示すグラフ。 半導体装置の第１適用例に関する説明図。 半導体装置の第２適用例に関する説明図。 半導体装置の第３適用例に関する説明図。 半導体装置の第４適用例に関する説明図。 半導体装置の第５適用例に関する説明図。
以下、半導体装置の実施形態について図面を参照して説明する。以下に示す実施形態は、技術的思想を具体化するための構成や方法を例示するものであって、各構成部品の材質、形状、構造、配置、寸法等を下記のものに限定するものではない。以下の実施形態は、種々の変更を加えることができる。
本明細書において、「部材Ａが部材Ｂと接続された状態」とは、部材Ａと部材Ｂとが物理的に直接的に接続される場合、並びに、部材Ａ及び部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合を含む。
同様に、「部材Ｃが部材Ａと部材Ｂとの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃとが直接的に接続される場合、並びに、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃとが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合を含む。
（第１実施形態）
図１（ａ）～図３に示すように、半導体装置１は、リードフレーム１０と、リードフレーム１０に実装された半導体素子２０と、リードフレーム１０の一部及び半導体素子２０を封止する封止樹脂３０とを有する。半導体素子２０は、例えば誘導性負荷に接続されるトランジスタを含み、トランジスタをオンオフする。半導体装置１は、例えば、半導体素子２０のオン抵抗が３０ｍΩ以下であることが好ましい。半導体素子２０のオン抵抗の一例は、２８ｍΩである。半導体装置１は、例えば車載電装品の制御回路に用いられる。車載電装品の一例は、エンジン、空調装置、操舵装置等が挙げられる。封止樹脂３０のサイズとしては、横方向Ｘの寸法が約６．６ｍｍであり、縦方向Ｙの寸法が約６．１ｍｍであり、厚さ方向Ｚの寸法が約２．３ｍｍである。なお、半導体装置１は、車載電装品以外の機器（例えば、空気調和機の室外機）の制御装置に用いられてもよい。
封止樹脂３０は、横方向Ｘの側面である第１側面３１及び第２側面３２と、縦方向Ｙの側面である第３側面３３及び第４側面３４と、厚さ方向Ｚの側面である第５側面３５及び第６側面３６とを有する。封止樹脂３０は、フィラーが分散配合された熱硬化性樹脂により形成されている。熱硬化性樹脂の一例は、エポキシ樹脂である。フィラーの一例は、シリカフィラーである。エポキシ樹脂に対するフィラーの配合比の一例は、８５～９０体積％である。封止樹脂３０は、線膨張係数が１０ｐｐｍ／Ｋよりも大きく１５ｐｐｍ／Ｋよりも小さい材料が用いられることが好ましい。封止樹脂３０の線膨張係数は、例えばフィラーの配合比によって変更することができる。本実施形態では、封止樹脂３０の線膨張係数は、１２ｐｐｍ／Ｋである。
リードフレーム１０は、第１リードフレーム１１、第２リードフレーム１２、及び第３リードフレーム１３を有する。各リードフレーム１１，１２，１３は、例えば銅（Ｃｕ）により形成されている。各リードフレーム１１，１２，１３の外表面には、ニッケル（Ｎｉ）メッキが施されている。図３及び図４では、第１リードフレーム１１及び第２リードフレーム１２のメッキ層１４の一例を示している。
図１（ａ）及び図２に示すように、第１リードフレーム１１は、出力端子ＯＵＴを含んで構成されている。第１アイランド部１１ａ及び第１端子部１１ｂを有する。第１アイランド部１１ａ及び第１端子部１１ｂは、一体的に形成されている。なお、第１アイランド部１１ａ及び第１端子部１１ｂが個別に形成された後、互いに連結されてもよい。
第１アイランド部１１ａは、平面視において略矩形状に形成されている。第１アイランド部１１ａの縦方向Ｙの一部は、封止樹脂３０の第３側面３３から縦方向Ｙに突出している。図１（ｂ）（ｃ）に示すように、第１アイランド部１１ａは、封止樹脂３０の第６側面３６から露出している。第１アイランド部１１ａは、封止樹脂３０内に位置する本体部１１ｃと、封止樹脂３０内において第３側面３３付近の位置に設けられた幅狭部１１ｄと、幅狭部１１ｄから縦方向Ｙに延びる先端部１１ｅとを有する。先端部１１ｅの一部は、封止樹脂３０の第３側面３３から突出している。本実施形態では、先端部１１ｅの横方向Ｘの寸法は、本体部１１ｃの横方向Ｘの寸法よりも小さい。先端部１１ｅの縦方向Ｙの先端縁には、第３側面３３に向けて凹む凹部１１ｆが設けられている。第１アイランド部１１ａは、幅狭部１１ｄによって横方向Ｘに凹部が形成されることになるため、封止樹脂３０との密着性が向上するとともに封止樹脂３０に対する第１アイランド部１１ａの縦方向Ｙへの移動を抑制することができる。
図１（ａ）（ｃ）に示すように、第１アイランド部１１ａの本体部１１ｃにおいて封止樹脂３０の第６側面３６から露出する部分の面積は、平面視における本体部１１ｃの面積よりも小さい。詳述すると、厚さ方向Ｚにおいて本体部１１ｃのうち封止樹脂３０の第５側面３５側の部分は、本体部１１ｃのうち封止樹脂３０の第６側面３６側の部分よりも横方向Ｘに長くなっている。これにより、本体部１１ｃのうち封止樹脂３０の第５側面３５側の部分は、厚さ方向Ｚにおいて封止樹脂３０によって挟み込まれるため、第１リードフレーム１１が厚さ方向Ｚに移動することを抑制することができる。
なお、第１アイランド部１１ａの形状は任意に変更可能である。例えば、幅狭部１１ｄ及び凹部１１ｆの少なくとも一方を省略してもよい。また、先端部１１ｅの横方向Ｘの寸法は、本体部１１ｃの横方向Ｘの寸法以上であってもよい。また、先端部１１ｅが出力端子ＯＵＴを構成してもよい。また、第１アイランド部１１ａの本体部１１ｃにおいて封止樹脂３０の第６側面３６から露出する部分の面積と、平面視における本体部１１ｃの面積とが互いに等しくてもよい。
図４に示すように、出力端子ＯＵＴを構成する第１端子部１１ｂは、封止樹脂３０の第４側面３４から縦方向Ｙに突出している。第１端子部１１ｂのうち封止樹脂３０の第４側面３４から突出している部分は、厚さ方向Ｚにおいて第１アイランド部１１ａよりも封止樹脂３０の第５側面３５側に位置している。第１端子部１１ｂは、第１アイランド部１１ａに接続された部分から封止樹脂３０の第５側面３５側に折り曲げられる第１屈曲部１１ｇと、封止樹脂３０の第４側面３４に向かうにつれて第５側面３５に向けて延びるように傾斜する傾斜部１１ｈと、封止樹脂３０の第４側面３４付近で再び折り曲げられる第２屈曲部１１ｉと、厚さ方向Ｚと直交しかつ縦方向Ｙに延びる先端部１１ｊとを有する。先端部１１ｊの一部は、封止樹脂３０の第４側面３４から突出している。本実施形態では、第１屈曲部１１ｇ、傾斜部１１ｈ、第２屈曲部１１ｉ、及び先端部１１ｊは、一体的に形成されている。
図２に示すように、第２リードフレーム１２は、入力端子ＩＮを構成している。第２リードフレーム１２は、封止樹脂３０の第１側面３１側かつ第４側面３４側に配置されている。第２リードフレーム１２は、第２アイランド部１２ａ及び第２端子部１２ｂを有する。第２アイランド部１２ａ及び第２端子部１２ｂは、一体的に形成されている。なお、第２アイランド部１２ａ及び第２端子部１２ｂが個別に形成された後、互いに連結されてもよい。
第２アイランド部１２ａは、平面視において横方向Ｘの長さが縦方向Ｙの長さよりも長い矩形状に形成されている。第２アイランド部１２ａは、縦方向Ｙにおいて、第１アイランド部１１ａよりも封止樹脂３０の第４側面３４側に配置されている。第２アイランド部１２ａは、横方向Ｘにおいて、第１端子部１１ｂよりも封止樹脂３０の第１側面３１側に配置されている。第２アイランド部１２ａは、厚さ方向Ｚにおいて、第１アイランド部１１ａよりも封止樹脂３０の第５側面３５側に配置されている。
第２端子部１２ｂは、第２アイランド部１２ａにおいて封止樹脂３０の第１側面３１寄りの部分から縦方向Ｙに向けて延びている。第２端子部１２ｂは、封止樹脂３０の第４側面３４から突出している。第２端子部１２ｂにおいて封止樹脂３０の第４側面３４から突出している部分の縦方向Ｙの長さは、第１端子部１１ｂにおいて封止樹脂３０の第４側面３４から突出している部分の縦方向Ｙの長さよりも長い。第２端子部１２ｂは、その先端部が第１アイランド部１１ａの厚さ方向Ｚの位置と同じになるように折り曲げられて形成されている。
第３リードフレーム１３は、接地端子ＧＮＤを構成している。第３リードフレーム１３は、第３アイランド部１３ａ及び第３端子部１３ｂを有する。第３アイランド部１３ａ及び第３端子部１３ｂは、一体的に形成されている。なお、第３アイランド部１３ａ及び第３端子部１３ｂが個別に形成された後、互いに連結されてもよい。
第３アイランド部１３ａは、平面視において横方向Ｘの長さが縦方向Ｙの長さよりも長い矩形状に形成されている。第３アイランド部１３ａは、縦方向Ｙにおいて、第１アイランド部１１ａよりも封止樹脂３０の第４側面３４側に配置されている。第３アイランド部１３ａは、横方向Ｘにおいて、第１端子部１１ｂよりも封止樹脂３０の第２側面３２側に配置されている。第３アイランド部１３ａは、厚さ方向Ｚにおいて、第１アイランド部１１ａよりも封止樹脂３０の第５側面３５側に配置されている（図３参照）。
第３端子部１３ｂは、第３アイランド部１３ａにおいて封止樹脂３０の第２側面３２寄りの部分から縦方向Ｙに向けて延びている。第３端子部１３ｂは、封止樹脂３０の第４側面３４から突出している。第３端子部１３ｂにおいて封止樹脂３０の第４側面３４から突出している部分の縦方向Ｙの長さは、第１端子部１１ｂにおいて封止樹脂３０の第４側面３４から突出している部分の縦方向Ｙの長さよりも長く、第２端子部１２ｂにおいて封止樹脂３０の第４側面３４から突出している部分の縦方向Ｙの長さと等しい。第３端子部１３ｂは、その先端部が第１アイランド部１１ａの厚さ方向Ｚの位置と同じになるように折り曲げられて形成されている（図３参照）。
図２及び図３に示すように、第１リードフレーム１１の本体部１１ｃの表面１１ｘには、半導体素子２０が実装されている。詳述すると、本体部１１ｃの表面１１ｘには、半田ＳＤが塗布されている。半田ＳＤ上には、半導体素子２０が載置されている。図２に示すように、半導体素子２０は、縦方向Ｙにおいて本体部１１ｃのうち封止樹脂３０の第４側面３４寄り（縦方向Ｙにおいて第２アイランド１２ａ及び第３アイランド１３ａ寄り）の部分に配置されている。半導体素子２０は、横方向Ｘにおいて本体部１１ｃの中央に配置されている。
本実施形態の半導体素子２０は、パワーＭＯＳＦＥＴ又はＩＧＢＴである。半導体素子２０は、平面視において横方向Ｘが縦方向Ｙに対して長手方向となる矩形状に形成されている。本実施形態の半導体素子２０のサイズとしては、縦方向Ｙの寸法が２．２５ｍｍであり、横方向Ｘの寸法が２．６８ｍｍである。なお、半導体素子２０の平面視における形状又は寸法はこれに限定されない。例えば、半導体素子２０は、縦方向Ｙの寸法と横方向Ｘの寸法とが互いに等しい正方形に形成されてもよい。
半導体素子２０の表面２０ｘには、電極パッドの一例であるソースパッド２１、及び制御電極パッドの一例であるゲートパッド２２が設けられている。半導体素子２０の裏面２０ｙ（図３参照）、すなわち半導体素子２０において第１アイランド部１１ａと対向する面には、ドレイン電極が設けられている。ドレイン電極は、半田ＳＤを介して第１アイランド部１１ａ（第１リードフレーム１１）に電気的に接続されている。
ソースパッド２１には、接続部材の一例である第１ワイヤ４１の一方の端部が接続されている。第１ワイヤ４１の他方の端部は、第３リードフレーム１３の第３アイランド部１３ａに接続されている。第１ワイヤ４１は、例えばウェッジボンディングによってソースパッド２１及び第３アイランド部１３ａにそれぞれ接続されている。本実施形態では、第１ワイヤ４１の本数は１本である。本実施形態の第１ワイヤ４１は、アルミニウム（Ａｌ）が用いられたアルミワイヤである。第１ワイヤ４１の線径は、例えば１００μｍ以上であることが好ましい。第１ワイヤ４１の線径は、例えば３００μｍ～４００μｍであることがさらに好ましい。本実施形態では、第１ワイヤ４１の線径は、約３００μｍである。なお、第１ワイヤ４１は、銅（Ｃｕ）が用いられた銅ワイヤであってもよい。
図２に示すように、ゲートパッド２２には、第２ワイヤ４２の一方の端部が接続されている。第２ワイヤ４２の他方の端部は、第２リードフレーム１２の第２アイランド部１２ａに接続されている。第２ワイヤ４２は、例えばウェッジボンディングによってゲートパッド２２及び第２アイランド部１２ａにそれぞれ接続されている。本実施形態では、第２ワイヤ４２の本数は１本である。第２ワイヤ４２の材料は、例えばアルミニウム（Ａｌ）、銅（Ｃｕ）が用いられる。本実施形態の第２ワイヤ４２には、アルミニウムが用いられている。第２ワイヤ４２の線径は、第１ワイヤ４１の線径よりも小さい。第２ワイヤ４２の線径は、例えば１２５μｍである。
図２及び図５に示すように、半導体素子２０は、平面視において矩形状の基板５０を有する。基板５０は、縦方向Ｙに沿う第１側面５１及び第２側面５２と、横方向Ｘに沿う第３側面５３及び第４側面５４とを有する。第１側面５１は基板５０のうち封止樹脂３０の第１側面３１側の側面であり、第２側面５２は基板５０のうち封止樹脂３０の第２側面３２側の側面であり、第３側面５３は基板５０のうち封止樹脂３０の第３側面３３側の側面であり、第４側面５４は基板５０のうち封止樹脂３０の第４側面３４側の側面である。
半導体素子２０は、基板５０の表層部に作りこまれた機能素子の一例としてのパワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を複数有するスイッチング回路２３を有する。半導体素子２０は、スイッチング回路２３を制御する制御回路の一例として、過電流保護（ＯＣＤ：Over Current Detection）回路２４、過熱保護（ＴＳＤ：Thermal Shut Down）回路２５、低電圧誤動作防止（ＵＶＬＯ：Under Voltage Lock Out）回路２６、温度センサ２７、及び電流センサ２８をさらに有する。過電流保護回路２４、過熱保護回路２５、低電圧誤動作防止回路２６、温度センサ２７、及び電流センサ２８は、いずれも基板５０の表層部に作り込まれている。つまり、半導体素子２０は、スイッチング回路２３（パワーＭＩＳＦＥＴ）、過電流保護回路２４、過熱保護回路２５、低電圧誤動作防止回路２６、温度センサ２７、及び電流センサ２８が共通の基板５０の表層部に作り込まれたＩＰＳ（Intelligent Power Switch）である。
スイッチング回路２３は、基板５０に設定されたアクティブ領域２９内に形成されている。アクティブ領域２９は、平面視においてゲートパッド２２及び温度センサ２７を避けるような略Ｌ字形状に形成されている。詳述すると、アクティブ領域２９は、平面視の形状として、基板５０の第１側面５１に一番近い第１辺２９ａ、基板５０の第３側面５３に一番近い第２辺２９ｂ、基板５０の第２側面５２に一番近い第３辺２９ｃ、及び基板５０の第４側面５４に一番近い第４辺２９ｄと、アクティブ領域２９の切欠き部分を構成する第５辺２９ｅ及び第６辺２９ｆとを有する。第５辺２９ｅは縦方向Ｙに延びる辺であり、第６辺２９ｆは横方向Ｘに延びる辺である。第１辺２９ａの一方の端部は第２辺２９ｂに繋がり、第１辺２９ａの他方の端部は第６辺２９ｆに繋がっている。第２辺２９ｂにおいて第１辺２９ａとは反対側の端部は第３辺２９ｃと繋がっている。第３辺２９ｃにおいて第２辺２９ｂとは反対側の端部は第４辺２９ｄと繋がっている。第４辺２９ｄにおいて第３辺２９ｃとは反対側の端部は第５辺２９ｅと繋がっている。第５辺２９ｅにおいて第４辺２９ｄとは反対側の端部は第６辺２９ｆと繋がっている。図５から分かるとおり、第１辺２９ａの長さは第３辺２９ｃの長さよりも短く、第２辺２９ｂの長さは第４辺２９ｄの長さよりも長い。アクティブ領域２９は、ソースパッド２１により被覆されている。ソースパッド２１は、平面視において略Ｌ字状に形成されている。詳述すると、ソースパッド２１は、基板５０において第３側面５３寄りに設けられている。ソースパッド２１は、基板５０においてゲートパッド２２が配置される側の領域、すなわち基板５０の第１側面５１側かつ第２側面５２側の領域が切り欠かれることにより、平面視において略Ｌ字状に形成されている。本実施形態では、ソースパッド２１の形状は、アクティブ領域２９の形状と相似形状である。なお、ソースパッド２１の形状及びアクティブ領域２９の形状は任意に変更可能である。一例では、ソースパッド２１の形状は、アクティブ領域２９の形状と異なってもよい。
また図２及び図５に示すように、半導体素子２０には、制御回路領域２９ＬＧがソースパッド２１及びゲートパッド２２を避けるように形成されている。制御回路領域２９ＬＧは、ソースパッド２１及びゲートパッド２２よりも基板５０の第４側面５４側の第１部分と、第１部分から基板５０の第３側面５３側に向けて延びる第２部分とを含む。この第２部分は、横方向Ｘにおいてゲートパッド２２とソースパッド２１との間に形成されている。制御回路領域２９ＬＧ内には、過電流保護回路２４、過熱保護回路２５、低電圧誤動作防止回路２６、及び温度センサ２７が設けられている。過電流保護回路２４、過熱保護回路２５、及び低電圧誤動作防止回路２６は、制御回路領域２９ＬＧのうちのアクティブ領域２９よりも基板５０の第４側面５４側の領域に設けられている。過電流保護回路２４、過熱保護回路２５、及び低電圧誤動作防止回路２６は、横方向Ｘに一列に配置されている。低電圧誤動作防止回路２６は、制御回路領域２９ＬＧのうちの過電流保護回路２４及び過熱保護回路２５よりも基板５０の第１側面５１側に配置されている。低電圧誤動作防止回路２６の一部は、縦方向Ｙにおいてゲートパッド２２と隣り合っている。
温度センサ２７は、制御回路領域２９ＬＧ内に設けられている。温度センサ２７の位置は、半導体装置１を駆動させた場合においてソースパッド２１の外部の領域で最も温度が高くなる位置に設定される。温度センサ２７の位置は、例えばシミュレーション等により、半導体装置１を駆動させた場合における基板５０の温度分布に基づいて設定される。本実施形態では、温度センサ２７は、アクティブ領域２９の第５辺２９ｅと第６辺２９ｆとの交点付近に配置されている。
電流センサ２８は、基板５０において過電流保護回路２４とソースパッド２１との間に配置されている。電流センサ２８は、アクティブ領域２９内に設けられている。電流センサ２８は、縦方向Ｙにおいてソースパッド２１よりも過電流保護回路２４寄りに配置されている。
次に、図６を用いて、半導体装置１の電気的な構成について説明する。図６は、半導体装置１の回路構成の一例を示している。図６では、出力端子ＯＵＴ及び接地端子ＧＮＤに、バッテリ２及び誘導性負荷３が外部接続されている例を示している。また図６では、誘導性負荷３がコイルＬを含むリレーである例を示している。
スイッチング回路２３は、出力端子ＯＵＴと接地端子ＧＮＤとの間に接続されている。スイッチング回路２３は、電力用トランジスタの一例である上記パワーＭＩＳＦＥＴ（以下、「ＭＩＳＦＥＴ２３ａ」）を含む。ＭＩＳＦＥＴ２３ａは、制御端子としてのゲート端子Ｇ、ドレイン端子Ｄ、及びソース端子Ｓを有する。スイッチング回路２３は、ＭＩＳＦＥＴ２３ａのドレイン端子Ｄが出力端子ＯＵＴに接続され、ソース端子Ｓが接地端子ＧＮＤに接続されるように設けられている。なお、スイッチング回路２３は、複数のパワーＭＩＳＦＥＴを含むが、図６では説明の便宜上、１つのＭＩＳＦＥＴ２３ａのみを示している。
入力端子ＩＮとＭＩＳＦＥＴ２３ａのゲート端子Ｇとの間には、入力配線４３が接続されている。接地端子ＧＮＤとＭＩＳＦＥＴ２３ａのソース端子Ｓとの間には、グランド配線４４が接続されている。入力配線４３とグランド配線４４との間には、入力端子ＩＮ側から順に、ダイオードＤ１、第１抵抗Ｒ１、過電流保護回路２４、過熱保護回路２５、低電圧誤動作防止回路２６、及び第２抵抗Ｒ２が互いに並列に接続されている。入力配線４３において第１抵抗Ｒ１と過電流保護回路２４との間には、第３抵抗Ｒ３が直列に接続されている。入力配線４３において低電圧誤動作防止回路２６と第２抵抗Ｒ２との間には、第４抵抗Ｒ４が直列に接続されている。
電流センサ２８は、過電流保護回路２４に電気的に接続されている。電流センサ２８は、例えばスイッチング回路２３に流れる電流を検出する。電流センサ２８により検出された電流値は、過電流保護回路２４に与えられる。過電流保護回路２４は、電流センサ２８から与えられた電流値に基づいて駆動される。一例では、過電流保護回路２４は、短絡によってスイッチング回路２３に所定値以上の電流（過電流）が流れると、過電流保護回路２４により電流を制限し、回路を保護する。
温度センサ２７は、過熱保護回路２５に電気的に接続されている。温度センサ２７は、基板５０の温度を検出する。温度センサ２７により検出された基板５０の温度は、過熱保護回路２５に与えられる。過熱保護回路２５は、温度センサ２７から与えられる基板５０の温度に基づいて駆動される。一例では、過熱保護回路２５は、基板５０の温度が所定値以上になると、過電流保護回路２４によりスイッチング回路２３を停止し、回路を保護する。その結果、基板５０の温度上昇が抑制される。
低電圧誤動作防止回路２６は、入力配線４３とグランド配線４４との間の電位差が所定値以下の場合に、スイッチング回路２３が動作することを禁止し、上記電位差が所定値以上の場合にスイッチング回路２３が動作することを許可するように構成されている。
ＭＩＳＦＥＴ２３ａのゲート端子Ｇとドレイン端子Ｄとの間には、クランプダイオードＤ２が電気的に接続されている。クランプダイオードＤ２は、２つのダイオードが逆バイアス接続されることによって形成されている。２つのダイオードは、ツェナーダイオードを含んでいてもよい。なお、クランプダイオードＤ２を構成するダイオードの個数は任意に変更可能である。
入力端子ＩＮがハイレベルのとき、半導体装置１のＭＩＳＦＥＴ２３ａがオンし、バッテリ２から誘導性負荷３のコイルＬとＭＩＳＦＥＴ２３ａを介して電流が流れる。
次に、入力端子ＩＮがハイレベルからローレベルに変化すると、ＭＩＳＦＥＴ２３ａがオフする。このとき、誘導性負荷３が流す電流によって、出力端子ＯＵＴの電圧Ｖｏｕｔが上昇する。出力端子ＯＵＴの電圧Ｖｏｕｔは、バッテリ２からクランプダイオードＤ２によって決まる電圧（例えば、４８Ｖ）まで上昇する。出力電圧Ｖｏｕｔの上昇によりクランプダイオードＤ２を介して抵抗Ｒ２に流れる電流により、ＭＩＳＦＥＴ２３ａのゲート電圧が少し上昇する。これにより、ＭＩＳＦＥＴ２３ａを介して電流が流れる。このように、ゲート電圧を発生させてＭＩＳＦＥＴ２３ａに少量の電流を流す状態、すなわちアクティブクランプ状態となる。このアクティブクランプ状態は、バッテリ２からＭＩＳＦＥＴ２３ａへの電流が０Ａになるまで継続し、出力電圧Ｖｏｕｔはバッテリ２の電圧まで低下する。
〔第１ワイヤのソースパッドへの接続〕
図７及び図８は、基板５０の一部を示す拡大平面図である。図７では、アクティブ領域２９を実線で示し、ソースパッド２１を二点鎖線で示している。図８では、アクティブ領域２９を破線で示し、ソースパッド２１を実線で示している。
本願発明者は、半導体装置１のアクティブクランプ耐量Ｅａｃの向上に対して半導体素子２０のソースパッド２１に接続される第１ワイヤ４１の接続位置に着目した。そして本願発明者は、第１ワイヤ４１が半導体素子２０のアクティブ領域２９の重心位置ＧＣを含む接続位置に接続されると、アクティブクランプ耐量Ｅａｃが向上する知見を得た。この点に鑑みて、本実施形態では、第１ワイヤ４１は、アクティブ領域２９の重心位置ＧＣと重なるようにソースパッド２１に接続されている。
ここで、アクティブ領域２９の重心位置ＧＣは次のように求められる。
図７に示すように、まず、アクティブ領域２９を２つの領域である第１領域ＲＡ１及び第２領域ＲＡ２に分割する。第１領域ＲＡ１及び第２領域ＲＡ２は、矩形状の領域となることが好ましい。次に、第１領域ＲＡ１の重心位置ＧＡ１及び第２領域ＲＡ２の重心位置ＧＡ２を求める。図７に示すとおり、第１領域ＲＡ１及び第２領域ＲＡ２はそれぞれ矩形状であるため、第１領域ＲＡ１の重心位置ＧＡ１は第１領域ＲＡ１の対角線の交点であり、第２領域ＲＡ２の重心位置ＧＡ２は第２領域ＲＡ２の対角線の交点である。次に、第１領域ＲＡ１の面積ＳＡ１及び第２領域ＲＡ２の面積ＳＡ２をそれぞれ求める。次に、重心位置ＧＡ１と重心位置ＧＡ２とを結ぶ線分ＬＡにおいて、重心位置ＧＡ１とアクティブ領域２９の重心位置ＧＣとの間の距離ＤＡ１、及び重心位置ＧＡ２とアクティブ領域２９の重心位置ＧＣとの間の距離ＤＡ２と、第１領域ＲＡ１の面積ＳＡ１及び第２領域ＲＡ２の面積ＳＡ２との関係に基づいてアクティブ領域２９の重心位置ＧＣを求める。詳述すると、距離ＤＡ１に対する距離ＤＡ２の比（ＤＡ２／ＤＡ１）と、第１領域ＲＡ１の面積ＳＡ１に対する第２領域ＲＡ２の面積ＳＡ２の比の逆比（ＳＡ１／ＳＡ２）とが等しい（ＤＡ２／ＤＡ１＝ＳＡ１／ＳＡ２）。これにより、各距離ＤＡ１，ＤＡ２の少なくとも一方を求めることにより、アクティブ領域２９の重心位置ＧＣが求められる。また、図７に示すとおり、ソースパッド２１は、アクティブ領域２９の重心位置ＧＣを覆うように設けられている。
図７に示す一点鎖線の領域ＲＸは、ウェッジボンディング装置（図示略）において第１ワイヤ４１をソースパッド２１に超音波接合するためのツールヘッドを示している（以下、ウェッジＲＸという）。ウェッジボンディング装置は、ウェッジＲＸの中心をアクティブ領域２９の重心位置ＧＣ上に位置するようにウェッジＲＸを移動させる。ウェッジＲＸに通された第１ワイヤ４１の端部は、図８に示すとおり、アクティブ領域２９の重心位置ＧＣに重なるように接続されている。すなわち、第１ワイヤ４１のソースパッド２１への接触領域（ウェッジＲＸ）は、アクティブ領域２９の重心位置ＧＣを含んでいる。本実施形態では、第１ワイヤ４１のソースパッド２１への接続領域（ウェッジＲＸ）の中心位置は、アクティブ領域２９の重心位置ＧＣと一致している。
また、図２及び図８に示すように、第１ワイヤ４１においてソースパッド２１に接続された接続部分４１ａは、半導体装置１の平面視において横方向Ｘ及び縦方向Ｙとは異なる方向に延びている。本実施形態では、接続部分４１ａは、半導体素子２０から第３アイランド部１３ａに向けて延びている。
図８に示すように、第１ワイヤ４１の接続部分４１ａを取り囲む二点鎖線の領域ＲＳは、第１ワイヤ４１の線径のばらつき、ウェッジボンディング装置による第１ワイヤ４１のソースパッド２１への接続位置のばらつきを考慮したマージンとなる。すなわち、第１ワイヤ４１の接続部分４１ａは、領域ＲＳ内に必ず位置する。例えば、領域ＲＳをソースパッド２１から表面保護膜８８を開口させた開口８９（ともに図９参照）として設定してもよい。開口８９は、領域ＲＳよりも広くなるように設定されることが好ましい。
すなわち、第１実施形態において、図７に示すように、アクティブ領域２９は、小さい四角形状の第１領域ＲＡ１と大きい四角形状の第２領域ＲＡ２とを合わせた略Ｌ字形状である。接続部材としての第１ワイヤ４１とソースパッド２１とは、第１領域ＲＡ１の重心位置ＧＡ１と第２領域ＲＡ２の重心位置ＧＡ２とを結ぶ線分ＬＡ上の位置において互いに接続される。
また、半導体素子２０はトランジスタを含む。半導体装置は、トランジスタのオン、オフを制御するための第２リードフレーム（外部制御端子）１２と、接続部材としての第１ワイヤ４１に接続される第３リードフレーム（外部端子）１３とを備えている。図２に示されるように、第２リードフレーム１２は小さい四角形状の第１領域ＲＡ１側に配置され、第３リードフレーム１３は大きいな四角形状の第２領域ＲＡ２側に配置される。言い換えると、第２リードフレーム１２は第２領域ＲＡ２よりも第１領域ＲＡ１に近い位置に配置され、第３リードフレーム１３は第１領域ＲＡ１よりも第２領域ＲＡ２に近い位置に配置される。
また、図２及び図５に示すように、半導体素子２０は第２リードフレーム（外部制御端子）１２に接続されるゲートパッド（制御金属パッド）２２を備えている。ゲートパッド２２は、小さい四角形状の第１領域ＲＡ１の辺（第１辺２９ａ）の延長線と大きい四角形状の第２領域ＲＡ２の辺（第４辺２９ｄ）の延長線とによって囲まれた領域のうち、トランジスタが位置しない四角形状の領域に配置されている。
また、図５に示すように、ソースパッド２１も略Ｌ字形状である。ソースパッド２１は、アクティブ領域２９に含まれる小さい四角形状の第１領域ＲＡ１と大きい四角形状の第２領域ＲＡ２とに渡って形成されている。ソースパッド２１は、ソースパッド２１において第２領域ＲＡ２から最も離間している第１辺２９ａが横方向Ｘにおいてゲートパッド２２が設けられた位置と一致するように構成されている。詳細には、ゲートパッド２２は図５に示すように横方向Ｘにおいて左辺と右辺とを有しており、横方向Ｘにおいてゲートパッド２２の左辺はゲートパッド２２の右辺よりも第２領域ＲＡ２から離間した位置を延びている。ソースパッド２１の第１辺２９ａは、横方向Ｘにおいてゲートパッド２２の左辺と右辺との間の位置に一致している。
また、温度センサ２７はゲートパッド２２とソースパッド２１との間に配置させている。
〔ＭＩＳＦＥＴの構造〕
図９～図１１を参照して、ＭＩＳＦＥＴ２３ａの詳細な構造について説明する。
図９に示すように、ＭＩＳＦＥＴ２３ａが形成される基板５０は、例えばシリコン基板が用いられる。基板５０は、ｎ＋型の半導体基板６１と、半導体基板６１上に形成されたｎ－型のエピタキシャル層６２とが含まれる。半導体基板６１及びエピタキシャル層６２によって、ドレイン領域６３が形成されている。基板５０の表面はエピタキシャル層６２によって形成されており、基板５０の裏面は半導体基板６１により形成されている。エピタキシャル層６２の厚さの一例は、９．５μｍである。
基板５０の表面側には、ソースパッド２１が形成されており、基板５０の裏面側には、ドレイン電極６４が形成されている。基板５０のアクティブ領域２９における表面側には、複数のトレンチゲート構造６５が設けられている。複数のトレンチゲート構造６５は、エピタキシャル層６２の表層部に作り込まれており、エピタキシャル層６２を掘り下げて形成されたトレンチ６６と、ゲート絶縁膜６７を挟んでトレンチ６６に埋め込まれたゲート電極６８及び埋め込み電極６９とを有する。
図１０に示すように、ゲート電極６８及び埋め込み電極６９は、トレンチ６６の深さ方向においてゲート絶縁膜６７によって分離（絶縁）されている。ゲート電極６８は、トレンチ６６の開口側に配置され、埋め込み電極６９は、ゲート電極６８よりもトレンチ６６の底部側に配置されている。ゲート絶縁膜６７の一例は、シリコン酸化膜である。
ゲート絶縁膜６７は、埋め込み電極６９に接する厚膜部６７ａと、ゲート電極６８に接する薄膜部６７ｂとを含む。ゲート絶縁膜６７の厚膜部６７ａは、その一方側表面（ドレイン領域６３側の表面）及びその反対の他方側表面がトレンチ６６の内壁に沿って形成されており、緻密度の高いシリコン酸化膜上に緻密度の低いシリコン酸化膜が積層された積層構造を有している。ゲート絶縁膜６７の厚膜部６７ａの厚さＴ１は、薄膜部６７ｂの厚さＴ２よりも厚い（Ｔ２＜Ｔ１）。厚膜部６７ａの厚さＴ１は、ゲート絶縁膜６７におけるゲート電極６８と埋め込み電極６９とを分離している分離部分６７ｃの厚さＴ３よりも厚い（Ｔ３＜Ｔ１）。分離部分６７ｃの厚さＴ３は、薄膜部６７ｂの厚さＴ２よりも厚い（Ｔ２＜Ｔ３＜Ｔ１）。なお、厚膜部６７ａの厚さＴ１、薄膜部６７ｂの厚さＴ２、及び分離部分６７ｃの厚さＴ３はそれぞれ任意に変更可能である。例えば薄膜部６７ｂの厚さＴ２と分離部分６７ｃの厚さＴ３とは互いに等しくてもよい。
ゲート電極６８は、例えばポリシリコンからなる。ゲート電極６８の下端部には、埋め込み電極６９に向けて開口する凹部６８ａが形成されている。凹部６８ａには、埋め込み電極６９の上端部６９ａが収容されている。このように、埋め込み電極６９の上端部６９ａは、ゲート絶縁膜６７の薄膜部６７ｂを介してゲート電極６８と対向している。埋め込み電極６９は、例えばポリシリコンからなる。本実施形態では、埋め込み電極６９は、ゲート絶縁膜６７の厚膜部６７ａ及び分離部分６７ｃで覆われることにより、外部から電気的にフローティングしている。なお、埋め込み電極６９は、ソースパッド２１と同電位（グランド電位）であってもよい。埋め込み電極６９の断面視において、上端部６９ａの幅寸法Ｄ１は、埋め込み電極６９において上端部６９ａよりも下側（基板５０の裏面側）の部分の幅寸法Ｄ２よりも小さい。
図９及び図１０では、トレンチ６６が、エピタキシャル層６２の表面に対して略垂直に形成された例を示している。しかし、トレンチ６６の深さ方向において、トレンチ６６の底部に向かうにつれて開口幅が徐々に狭くなる断面視でテーパ状のトレンチ６６が形成されてもよい。また、図９及び図１０では、トレンチ６６の底部は、エピタキシャル層６２の表面に対して平行となる平坦部を有する例を示している。しかし、トレンチ６６の底部がトレンチ６６の側面から外方に向かって湾曲状に形成されてもよい。
トレンチゲート構造６５の側方（両側面側）には、基板５０の表面側から深さ方向に向けて、ｎ＋型のソース領域７０、ｐ－型のボディ領域７１、及びドレイン領域６３（エピタキシャル層６２）が順に設けられている。ソース領域７０、ボディ領域７１、及びドレイン領域６３は、いずれもトレンチゲート構造６５に接するように形成されており、ゲート絶縁膜６７を挟んでゲート電極６８に対向している。さらに、ドレイン領域６３は、ゲート絶縁膜６７を挟んで埋め込み電極６９に対向している。
ボディ領域７１は、隣り合うトレンチゲート構造６５間において、一方側のトレンチゲート構造６５と他方側のトレンチゲート構造６５とによって共有されている。ソース領域７０は、ボディ領域７１の表面から露出するように設けられている。ソース領域７０の平面形状は、電流経路となるチャネル形成領域７２の平面形状に対応している。ソース領域７０の下方において、トレンチゲート構造６５の側面を形成するボディ領域７１がチャネル形成領域７２である。チャネル形成領域７２におけるチャネルの形成は、トレンチゲート構造６５（ゲート電極６８）により制御される。
図１１は、ＭＩＳＦＥＴ２３ａのエピタキシャル層６２の平面構造の一例である。図１１に示すように、隣り合うトレンチゲート構造６５に挟まれたボディ領域７１（図１０参照）において複数のソース領域７０が一方のトレンチゲート構造６５側と他方のトレンチゲート構造６５側とに交互に形成されている。各ソース領域７０の面積は同じである。このように、本実施形態のＭＩＳＦＥＴ２３ａでは、単位面積当たりに占めるチャネル形成領域７２の面積の割合が５０％程度である。
ここで、各トレンチゲート構造６５間の領域全域にチャネル形成領域７２が存在する場合を、単位面積当たりに占めるチャネル形成領域７２の面積の割合が１００％であるとしている。また、チャネル形成領域７２の面積とは、平面視において電流経路となる領域の面積で定義される。具体的には、チャネル形成領域７２の面積とは、平面視においてソース領域７０がボディ領域７１を挟んでドレイン領域６３（エピタキシャル層６２）に対向する対向面積で定義される。また単位面積当たりに占めるチャネル形成領域７２の面積の割合とは、トレンチゲート構造６５間に予め定められた領域内に占めるチャネル形成領域７２の面積の割合である。また予め定められた領域とは、トレンチゲート構造６５間の幅と、トレンチゲート構造６５の長さ方向に沿う任意の長さとを乗じることによって得られた所定面積の領域である。
また、複数のトレンチゲート構造６５間には、ボディ領域７１においてソース領域７０以外の部分の表面から露出するようにｐ＋型のボディコンタクト領域７３が形成されている。ボディコンタクト領域７３は、トレンチゲート構造６５の側面に接するように形成されており、その一部がゲート絶縁膜６７を挟んでゲート電極６８と対向している。本実施形態では、ボディコンタクト領域７３の深さとソース領域７０の深さとが互いに等しい。
なお、ボディコンタクト領域７３及びソース領域７０の深さはそれぞれ任意に変更可能である。一例では、ボディコンタクト領域７３の深さがソース領域７０の深さよりも深くてもよい。また、ＭＩＳＦＥＴ２３ａからボディコンタクト領域７３を省略してもよい。この場合、ボディ領域７１がエピタキシャル層６２の表面から露出する構成となる。
また、図９に示すように、エピタキシャル層６２には、ＭＩＳＦＥＴ２３ａを形成する領域をその他の領域から区画する素子分離構造としてのＤＴＩ（Deep Trench Isolation）構造９０が形成されている。例えば、ＤＴＩ構造９０は、エピタキシャル層６２の表面を法線方向から見た平面視（以下、単に「平面視」）において、略環状に形成されている。ＤＴＩ構造９０は、エピタキシャル層６２を掘り下げて形成されたトレンチ９１と、ゲート絶縁膜６７を挟んでトレンチ９１に埋め込まれた絶縁体９２とを有する。絶縁体９２の一例は、ポリシリコンである。なお、絶縁体９２として酸化シリコンであってもよい。なお、本実施形態では、素子分離構造としてＤＴＩ構造９０が形成された例について説明したが、素子分離構造は、ＭＩＳＦＥＴ２３ａを形成する領域を区画する環状のｐ型拡散領域を含む拡散分離方式、つまりｐｎ接続分離方式を利用したものであってもよい。
エピタキシャル層６２の表面上には、層間絶縁膜７４が形成されている。層間絶縁膜７４は、酸化シリコン膜及び窒化シリコン膜の少なくとも一方を含む。層間絶縁膜７４は、エピタキシャル層６２の表面側から第１層間絶縁膜７５、第２層間絶縁膜７６、第３層間絶縁膜７７、及び第４層間絶縁膜７８が順に積層された積層構造を有する。第１層間絶縁膜７５、第２層間絶縁膜７６、第３層間絶縁膜７７、及び第４層間絶縁膜７８は、例えば酸化シリコンや窒化シリコン等の絶縁体により形成されている。第１層間絶縁膜７５、第２層間絶縁膜７６、第３層間絶縁膜７７、及び第４層間絶縁膜７８は、例えば、高密度プラズマＣＶＤ法によるＵＳＧ（ＨＤＰ－ＵＳＧ：High Density Plasma-CVD-Undoped Silica Glass）が用いられてもよい。第１層間絶縁膜７５は、エピタキシャル層６２の表面を覆っている。第１層間絶縁膜７５は、ゲート電極６８の上面とエピタキシャル層６２の表面との高低差によって形成された凹部７９に入り込んでいる。第１層間絶縁膜７５の厚さＴＦ１は例えば１３５００Åであり、第２層間絶縁膜７６の厚さＴＦ２は例えば８０００Åであり、第３層間絶縁膜７７の厚さＴＦ３は例えば１３５００Åであり、第４層間絶縁膜７８の厚さＴＦ４は例えば１００００Åである。
第１層間絶縁膜７５上には、ファーストメタル（第１メタル層）として、第１ソース電極８０が形成されている。第１ソース電極８０は、例えばアルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タングステン（Ｗ）、及びタンタル（Ｔａ）を含む群から選択される１つ又は複数の金属種を含む電極膜である。第１ソース電極８０の厚さは、例えば４０００Åである。第１ソース電極８０は、対応するコンタクト８１を介してソース領域７０及びボディコンタクト領域７３に電気的に接続されている。第１ソース電極８０は、第２層間絶縁膜７６により覆われている。
またトレンチゲート構造６５とＤＴＩ構造９０との間のボディ領域７１には、ボディコンタクト領域７３が形成される一方、ソース領域７０が形成されていない。このため、トレンチゲート構造６５とＤＴＩ構造９０との間のボディ領域７１上のコンタクト８１は、ボディコンタクト領域７３に電気的に接続されている。このコンタクト８１に電気的に接続されるように第１層間絶縁膜７５上には配線９３が形成されている。配線９３は、ＤＴＩ構造９０を覆うように延びている。配線９３には、コンタクト９４が電気的接続されている。コンタクト９４は、絶縁体９２に接続されている。また図９では図示していないが、配線９３は、第１ソース電極８０に接続されている。
第３層間絶縁膜７７上には、セカンドメタル（第２メタル層）として、第２ソース電極８２が形成されている。第２ソース電極８２は、例えばアルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タングステン（Ｗ）、及びタンタル（Ｔａ）を含む群から選択される１つ又は複数の金属種を含む電極膜である。第２ソース電極８２の厚さは、例えば８０００Åである。第２ソース電極８２は、対応するコンタクト８３を介して第１ソース電極８０に電気的に接続されている。第２ソース電極８２の外周部は、第４層間絶縁膜７８により覆われている。
第４層間絶縁膜７８の表面上には、パッシベーション膜８４が形成されている。パッシベーション膜８４は、例えば窒化シリコン及び酸化シリコンの少なくとも一方を含む。パッシベーション膜８４は、酸化シリコン膜と、酸化シリコン膜上に形成された窒化シリコン膜とを含む積層膜であってもよい。本実施形態のパッシベーション膜８４は、窒化シリコン膜からなる。パッシベーション膜８４の厚さは、例えば１１０００Åである。
ソースパッド２１は、第４層間絶縁膜７８及びパッシベーション膜８４を貫通する開口部８５に設けられている。ソースパッド２１は、開口部８５内において第２ソース電極８２と接触する内周部８６と、開口部８５を乗り越えてパッシベーション膜８４の表面上を覆う外周部８７とを有する。ソースパッド２１の内周部８６の厚さは、例えば４２０００Åである。
ソースパッド２１の表面上には、表面保護膜８８が形成されている。表面保護膜８８の一例は、ポリイミドを含む膜である。表面保護膜８８は、ソースパッド２１の内周部８６の一部と外周部８７の一部とを覆っている。表面保護膜８８には、第１ワイヤ４１をソースパッド２１に接続するための開口８９が設けられている。
〔制御回路を構成する半導体素子の構造〕
図１２～図１７を参照して、半導体装置１のＭＩＳＦＥＴ２３ａを制御する制御回路である過電流保護回路２４、過熱保護回路２５、及び低電圧誤動作防止回路２６を構成する制御半導体素子の構造について説明する。制御半導体素子としては、例えば、低電圧ＣＭＯＳ（Complementary MOS：相補型ＭＯＳ）ＦＥＴ、ＭＯＳキャパシタ、ポリシリコン抵抗、高電圧Ｐチャネル型ＭＯＳＦＥＴ、高電圧Ｎチャネル型ＭＯＳＦＥＴ、及びＮＰＮトランジスタが挙げられる。これら制御半導体素子は、ＭＩＳＦＥＴ２３ａと同様に基板５０に設けられている。なお、以下の説明において、ｎ型不純物（ｎ型）というときには、５価の元素（例えば、燐（Ｐ）、砒素（Ａｓ）等）が主たる不純物として含まれ、ｐ型不純物（ｐ型）というときには、３価の元素（例えばホウ素（Ｂ）、インジウム（Ｉｎ）、ガリウム（Ｇａ）等）が主たる不純物として含まれるとする。
図１２に示す低電圧ＣＭＯＳＦＥＴは、ＣＭＯＳトランジスタが形成されるＣＭＯＳ領域１００を有する。基板５０のエピタキシャル層６２には、ＣＭＯＳ領域１００を他の領域から区画する素子分離構造としてのＤＴＩ構造１０１が形成されている。ＤＴＩ構造１０１は、エピタキシャル層６２の表面の法線方向から見た平面視（以下、単に「平面視」）において、略環状に形成されている。ＤＴＩ構造１０１は、エピタキシャル層６２に形成されたトレンチ１０１ａに埋め込まれた絶縁体１０１ｂを含む。絶縁体１０１ｂの一例は、ポリシリコンである。なお、絶縁体１０１ｂとして酸化シリコンであってもよい。なお、本実施形態では、素子分離構造としてＤＴＩ構造１０１が形成された例について説明したが、素子分離構造はＣＭＯＳ領域１００を区画する環状のｐ型拡散領域を含む拡散分離方式、つまりｐｎ接続分離方式を利用したものであってもよい。
ＣＭＯＳ領域１００には、ＤＴＩ構造１０１から間隔をあけてｐ型の高電圧ウェル領域である第１Ｐウェル領域１０２が形成されている。ＤＴＩ構造１０１と第１Ｐウェル領域１０２との間隔を確保するため、エピタキシャル層６２の表層部には、ｐ型の低電圧ウェル領域である第２Ｐウェル領域１０３が形成されている。第２Ｐウェル領域１０３は、ＤＴＩ構造１０１と隣り合うように略環状に形成されている。なお、ＤＴＩ構造１０１が略環状に代えてストライプ状に形成されている場合、第２Ｐウェル領域１０３は、各ＤＴＩ構造１０１に隣り合うようにストライプ状に形成される。第２Ｐウェル領域１０３の不純物濃度は、第１Ｐウェル領域１０２の不純物濃度よりも高い。
第１Ｐウェル領域１０２内においてエピタキシャル層６２の表層部には、２つのｎ型のウェル領域である第１Ｎウェル領域１０４及び第２Ｎウェル領域１０５が形成されている。第１Ｎウェル領域１０４は、第２Ｎウェル領域１０５を取り囲むように形成されている。第１Ｎウェル領域１０４の厚さは、第１Ｐウェル領域１０２の厚さよりも薄い。第２Ｎウェル領域１０５の厚さは、第１Ｎウェル領域１０４の厚さよりも薄い。第１Ｎウェル領域１０４の不純物濃度は、第１Ｐウェル領域１０２の不純物濃度よりも高い。第２Ｎウェル領域１０５の不純物濃度は、第１Ｎウェル領域１０４の不純物濃度よりも高い。なお、以降の説明において、厚さとはエピタキシャル層６２の表面の法線方向の長さである。
第２Ｎウェル領域１０５内においてエピタキシャル層６２の表層部には、ｐ型のソース領域１０６、ｐ型のドレイン領域１０７、及びｎ型のコンタクト領域１０８が形成されている。ソース領域１０６、ドレイン領域１０７、及びコンタクト領域１０８は、間隔をあけて形成されている。ソース領域１０６は、コンタクト領域１０８とドレイン領域１０７との間に形成されている。ソース領域１０６、ドレイン領域１０７、及びコンタクト領域１０８の不純物濃度はそれぞれ、第２Ｎウェル領域１０５の不純物濃度よりも高い。
またＣＭＯＳ領域１００内においてエピタキシャル層６２の表層部には、ｐ型の低電圧ウェル領域である第３Ｐウェル領域１０９が第１Ｎウェル領域１０４と間隔をあけて形成されている。第３Ｐウェル領域１０９は、第２Ｐウェル領域１０３と一体化されている。第３Ｐウェル領域１０９の表層部には、ｎ型のソース領域１１０、ｎ型のドレイン領域１１１、及びｐ型のコンタクト領域１１２が形成されている。ソース領域１１０、ドレイン領域１１１、及びコンタクト領域１１２は、互いに間隔をあけて形成されている。コンタクト領域１１２は、第３Ｐウェル領域１０９において第３Ｐウェル領域１０９と隣接するＤＴＩ構造１０１寄り（第２Ｐウェル領域１０３）に形成されている。言い換えれば、コンタクト領域１１２は、第３Ｐウェル領域１０９のうち第２Ｐウェル領域１０３が一体化された領域に形成されている。すなわち、コンタクト領域１１２は、第２Ｐウェル領域１０３のコンタクト領域を兼ねている。ソース領域１１０は、ドレイン領域１１１とコンタクト領域１１２との間に形成されている。
ＣＭＯＳ領域１００内におけるエピタキシャル層６２の表面及びＤＴＩ構造１０１のトレンチ１０１ａと絶縁体１０１ｂとの間には、絶縁膜１１３が形成されている。絶縁膜１１３の一例は、シリコン酸化膜である。絶縁膜１１３上には、第２Ｎウェル領域１０５に対向する第１ゲート電極１１４と、第３Ｐウェル領域１０９に対向する第２ゲート電極１１５とが形成されている。各ゲート電極１１４，１１５は、例えば不純物が添加されたポリシリコンである。各ゲート電極１１４，１１５の両側面は、例えば酸化シリコンや窒化シリコン等の絶縁材料を含むサイドウォール１１６，１１７で覆われている。
ＣＭＯＳ領域１００内におけるエピタキシャル層６２上には、ＭＩＳＦＥＴ２３ａと同様に、層間絶縁膜７４と、パッシベーション膜８４とがこの順に積層されている。第１層間絶縁膜７５上には、ファーストメタルとして、第１ソース電極１１８、第１ドレイン電極１１９、第１ゲート電極（図示略）、第２ソース電極１２０、第２ドレイン電極１２１、第２ゲート電極（図示略）、バックゲート電極１２２、及びグランド電極１２３が形成されている。これら電極は、例えばアルミニウム、銅、チタン、タングステン、及びタンタルを含む群から選択される１又は複数の金属種を含む電極膜である。
第１ソース電極１１８は、第２Ｎウェル領域１０５のソース領域１０６にコンタクトを介して電気的に接続され、第１ドレイン電極１１９は、第２Ｎウェル領域１０５のドレイン領域１０７にコンタクトを介して電気的に接続され、バックゲート電極１２２は、第２Ｎウェル領域１０５のコンタクト領域１０８にコンタクトを介して電気的に接続されている。このように、ｐ型のＭＯＳＦＥＴが形成されている。
第２ソース電極１２０は、第３Ｐウェル領域１０９のソース領域１１０にコンタクトを介して電気的に接続され、第２ドレイン電極１２１は、第３Ｐウェル領域１０９のドレイン領域１１１にコンタクトを介して電気的に接続されている。このようにして、ｎ型のＭＯＳＦＥＴが形成されている。
グランド電極１２３は、第２Ｐウェル領域１０３のコンタクト領域１１２にコンタクトを介して電気的に接続されている。グランド電極１２３は、コンタクトを介してＤＴＩ構造１０１の絶縁体１０１ｂと電気的に接続されている。また第３Ｐウェル領域１０９のコンタクト領域１１２に電気的に接続されるグランド電極１２３は、第３Ｐウェル領域１０９に形成されるｎ型のＭＯＳＦＥＴのバックゲートになる。このように、ＤＴＩ構造１０１、第３Ｐウェル領域１０９、及び第１Ｐウェル領域１０２は、グランド電位になる。
第３層間絶縁膜７７上には、セカンドメタルとして、第３ソース電極、第３ドレイン電極、第３ゲート電極、第４ソース電極、及び第４ゲート電極が形成されている（いずれも図示略）。第３ソース電極は、第１ソース電極１１８と電気的に接続され、第３ドレイン電極は、第１ドレイン電極１１９及び第２ドレイン電極１２１に電気的に接続され、第３ゲート電極は、第１ゲート電極１１４と電気的に接続されている。また、第４ソース電極は、第２ソース電極１２０と電気的に接続され、第４ゲート電極は、第２ゲート電極と電気的に接続されている。このように第３ドレイン電極を介して第１ドレイン電極１１９と第２ドレイン電極１２１とが電気的に接続されることにより、ＣＭＯＳトランジスタが形成されている。
図１３に示すＭＯＳキャパシタは、キャパシタが形成されるキャパシタ領域１３０を有する。基板５０のエピタキシャル層６２には、キャパシタ領域１３０を他の領域から区画する素子分離構造としてのＤＴＩ構造１３１が形成されている。ＤＴＩ構造１３１は、低電圧ＣＭＯＳＦＥＴのＤＴＩ構造１０１（図１２参照）と同一の構造であり、トレンチ１３１ａに絶縁体１３１ｂが埋めこまれた構造である。絶縁体１３１ｂの一例は、ポリシリコンである。なお、絶縁体１３１ｂは、酸化シリコンであってもよい。なお、本実施形態では、素子分離構造としてＤＴＩ構造１３１が形成された例について説明したが、素子分離構造はキャパシタ領域１３０を区画する環状のｐ型拡散領域を含むｐｎ接続分離方式を利用したものであってもよい。
キャパシタ領域１３０には、ｐ型の高電圧ウェル領域である第１Ｐウェル領域１３２と、ｐ型の低電圧ウェル領域である第２Ｐウェル領域１３３とが形成されている。第１Ｐウェル領域１３２は、ＤＴＩ構造１３１から間隔をあけて形成されている。第２Ｐウェル領域１３３は、ＤＴＩ構造１３１と第１Ｐウェル領域１３２との間隔を確保するため、第１Ｐウェル領域１３２を跨いでＤＴＩ構造１３１と隣接するように形成されている。第２Ｐウェル領域１３３の厚さは、第１Ｐウェル領域１３２の厚さよりも薄い。第２Ｐウェル領域１３３の不純物濃度は、第１Ｐウェル領域１３２の不純物濃度よりも高い。第２Ｐウェル領域１３３の表層部には、ｐ型のコンタクト領域１３４が形成されている。
第１Ｐウェル領域１３２内においてエピタキシャル層６２の表層部には、３つのｎ型のウェル領域である第１Ｎウェル領域１３５、第２Ｎウェル領域１３６、及び第３Ｎウェル領域１３７が形成されている。第１Ｎウェル領域１３５は、第２Ｎウェル領域１３６を取り囲むように形成されている。第２Ｎウェル領域１３６は、第３Ｎウェル領域１３７を取り囲むように形成されている。第１Ｎウェル領域１３５の厚さは、第１Ｐウェル領域１３２の厚さよりも薄い。第２Ｎウェル領域１３６の厚さは、第１Ｎウェル領域１３５の厚さよりも薄い。第３Ｎウェル領域１３７の厚さは、第２Ｎウェル領域１３６の厚さよりも薄い。第１Ｎウェル領域１３５の不純物濃度は、第１Ｐウェル領域１３２の不純物濃度よりも高い。第２Ｎウェル領域１３６の不純物濃度は、第１Ｎウェル領域１３５の不純物濃度よりも高い。第３Ｎウェル領域１３７の不純物濃度は、第２Ｎウェル領域１３６の不純物濃度よりも高い。第２Ｎウェル領域１３６において第３Ｎウェル領域１３７外の表層部には、ｎ型のコンタクト領域１３８が形成されている。コンタクト領域１３８の不純物濃度は、第２Ｎウェル領域１３６の不純物濃度よりも高い。
キャパシタ領域１３０内におけるエピタキシャル層６２の表面及びＤＴＩ構造１３１のトレンチ１３１ａと絶縁体１３１ｂとの間には、絶縁膜１３９が形成されている。絶縁膜１３９の一例は、シリコン酸化膜である。絶縁膜１３９上には、ゲート電極１４０が形成されている。ゲート電極１４０は、第３Ｎウェル領域１３７の全体を覆うとともに第２Ｎウェル領域１３６の一部を覆うように形成されている。ゲート電極１４０は、例えば不純物が添加されたポリシリコンである。ゲート電極１４０の両端面は、例えば酸化シリコンや窒化シリコン等の絶縁材料を含むサイドウォール１４１で覆われている。
キャパシタ領域１３０内におけるエピタキシャル層６２上には、ＭＩＳＦＥＴ２３ａと同様に、層間絶縁膜７４と、パッシベーション膜８４とがこの順に積層されている。第１層間絶縁膜７５上には、ファーストメタルとして、第１電極１４２、第１ゲート電極１４３、及びグランド電極１４４が形成されている。これら電極は、例えばアルミニウム、銅、チタン、タングステン、及びタンタルを含む群から選択される１又は複数の金属種を含む電極膜である。
第１電極１４２は、第２Ｎウェル領域１３６のコンタクト領域１３８にコンタクトを介して電気的に接続され、第１ゲート電極１４３は、ゲート電極１４０にコンタクトを介して電気的に接続されている。グランド電極１４４は、第２Ｐウェル領域１３３のコンタクト領域１３４にコンタクトを介して電気的に接続されている。グランド電極１４４は、コンタクトを介してＤＴＩ構造１３１の絶縁体１３１ｂと電気的に接続されている。このように、ＤＴＩ構造１３１及び第２Ｐウェル領域１３３は、グランド電位になる。
第３層間絶縁膜７７上には、セカンドメタルとして、第２電極及び第２ゲート電極が形成されている（いずれも図示略）。第２電極は、第１電極１４２と電気的に接続され、第２ゲート電極は、第１ゲート電極１４３と電気的に接続されている。
図１４に示すポリシリコン抵抗は、抵抗が形成される抵抗領域１５０を有する。基板５０のエピタキシャル層６２には、抵抗領域１５０を他の領域から区画する素子分離構造としてのＤＴＩ構造１５１が形成されている。ＤＴＩ構造１５１は、低電圧ＣＭＯＳＦＥＴのＤＴＩ構造１０１（図１２参照）と同一の構造であり、トレンチ１５１ａに絶縁体１５１ｂが埋め込まれた構造である。絶縁体１５１ｂの一例は、ポリシリコンである。なお、絶縁体１５１ｂは、酸化シリコンであってもよい。なお、本実施形態では、素子分離構造としてＤＴＩ構造１５１が形成された例について説明したが、素子分離構造は抵抗領域１５０を区画する環状のｐ型拡散領域を含むｐｎ接続分離方式を利用したものであってもよい。
抵抗領域１５０には、ｐ型の高電圧ウェル領域である第１Ｐウェル領域１５２と、ｐ型の低電圧ウェル領域である第２Ｐウェル領域１５３とが形成されている。第１Ｐウェル領域１５２は、ＤＴＩ構造１５１から間隔をあけて形成されている。第２Ｐウェル領域１５３は、ＤＴＩ構造１５１と第１Ｐウェル領域１５２との間隔を確保するため、第１Ｐウェル領域１５２を跨いでＤＴＩ構造１５１と隣接するように形成されている。第２Ｐウェル領域１５３の厚さは、第１Ｐウェル領域１５２の厚さよりも薄い。第２Ｐウェル領域１５３の不純物濃度は、第１Ｐウェル領域１５２の不純物濃度よりも高い。第２Ｐウェル領域１５３の表層部には、ｐ型のコンタクト領域１５４が形成されている。
抵抗領域１５０内におけるエピタキシャル層６２の表面及びＤＴＩ構造１５１のトレンチ１５１ａと絶縁体１５１ｂとの間には、絶縁膜１５５が形成されている。絶縁膜１５５の一例は、シリコン酸化膜である。絶縁膜１５５上には、第１ポリシリコン抵抗１５６及び第２ポリシリコン抵抗１５７が互いに間隔をあけて形成されている。第１ポリシリコン抵抗１５６及び第２ポリシリコン抵抗１５７は、第１Ｐウェル領域１５２と対向している。第１ポリシリコン抵抗１５６の両側面は、例えば酸化シリコンや窒化シリコン等の絶縁材料を含むサイドウォール１５６ａで覆われ、第２ポリシリコン抵抗１５７の両側面は、第１ポリシリコン抵抗１５６と同様にサイドウォール１５７ａで覆われている。本実施形態では、第１ポリシリコン抵抗１５６がポリシリコンに添加された不純物の濃度が低く、すなわち高抵抗であり、第２ポリシリコン抵抗１５７がポリシリコンに添加された不純物の濃度が低い、すなわち低抵抗である。なお、抵抗領域１５０に形成されるポリシリコン抵抗の数及び種類は任意に変更可能である。例えば、第１ポリシリコン抵抗１５６及び第２ポリシリコン抵抗１５７の一方を省略してもよい。
抵抗領域１５０内におけるエピタキシャル層６２上には、ＭＩＳＦＥＴ２３ａと同様に、層間絶縁膜７４と、パッシベーション膜８４とがこの順に積層されている。第１層間絶縁膜７５上には、ファーストメタルとして、グランド電極１５８が形成されている。グランド電極は、例えばアルミニウム、銅、チタン、タングステン、及びタンタルを含む群から選択される１又は複数の金属種を含む電極膜である。グランド電極１５８は、複数のコンタクトを介してＤＴＩ構造１５１の絶縁体１５１ｂ及びコンタクト領域１５４に電気的に接続されている。このように、ＤＴＩ構造１５１、第２Ｐウェル領域１５３、及び第１Ｐウェル領域１５２は、グランド電位になる。
図１５に示す高電圧Ｎチャネル型ＭＯＳＦＥＴは、Ｎチャネル型ＭＯＳＦＥＴが形成されるＮＭＯＳ領域１６０を有する。基板５０のエピタキシャル層６２には、ＮＭＯＳ領域１６０を他の領域から区画する素子分離構造としてのＤＴＩ構造１６１が形成されている。ＤＴＩ構造１６１は、低電圧ＣＭＯＳＦＥＴのＤＴＩ構造１０１（図１２参照）と同一の構造であり、トレンチ１６１ａに絶縁体１６１ｂが埋め込まれた構造である。絶縁体１６１ｂの一例は、ポリシリコンである。なお、絶縁体１６１ｂは、酸化シリコンであってもよい。なお、本実施形態では、素子分離構造としてＤＴＩ構造１６１が形成された例について説明したが、素子分離構造はＮＭＯＳ領域１６０を区画する環状のｐ型拡散領域を含むｐｎ接続分離方式を利用したものであってもよい。
ＮＭＯＳ領域１６０には、ＤＴＩ構造１６１から間隔をあけてｐ型の低電圧ウェル領域である第１Ｐウェル領域１６２が形成されている。ＤＴＩ構造１６１と第１Ｐウェル領域１６２との間隔を確保するため、エピタキシャル層６２の表層部には、ｐ型の低電圧ウェル領域である第２Ｐウェル領域１６３が形成されている。第２Ｐウェル領域１６３は、ＤＴＩ構造１６１と隣り合うように略環状に形成されている。なお、ＤＴＩ構造１６１が略環状に代えてストライプ状に形成されている場合、第２Ｐウェル領域１６３は、各ＤＴＩ構造１６１に隣り合うようにストライプ状に形成される。第２Ｐウェル領域１６３の不純物濃度は、第１Ｐウェル領域１６２の不純物濃度よりも高い。
ＮＭＯＳ領域１６０内においてエピタキシャル層６２の表層部には、ｎ型のウェル領域であるＮウェル領域１６４が形成されている。Ｎウェル領域１６４は、第１Ｐウェル領域１６２内に形成されている。Ｎウェル領域１６４の厚さは、第１Ｐウェル領域１６２の厚さよりも薄い。Ｎウェル領域１６４の不純物濃度は、第１Ｐウェル領域１６２の不純物濃度よりも高い。Ｎウェル領域１６４の表層部には、ｎ型のドレイン領域１６５が形成されている。ドレイン領域１６５の不純物濃度は、Ｎウェル領域１６４の不純物濃度よりも高い。
またＮＭＯＳ領域１６０内においてエピタキシャル層６２の表層部には、ｐ型の低電圧ウェル領域である第３Ｐウェル領域１６６が形成されている。第３Ｐウェル領域１６６は、Ｎウェル領域１６４と間隔をあけて形成されている。第３Ｐウェル領域１６６は、第２Ｐウェル領域１６３と一体に形成されている。第３Ｐウェル領域１６６の厚さは、第１Ｐウェル領域１６２の厚さ及びＮウェル領域１６４の厚さよりも薄い。第３Ｐウェル領域１６６の表層部には、ｎ型のソース領域１６７及びｐ型のコンタクト領域１６８が形成されている。ソース領域１６７及びコンタクト領域１６８は互いに間隔をあけて形成されている。コンタクト領域１６８は、第３Ｐウェル領域１６６のうち第２Ｐウェル領域１６３が一体化された領域に形成されている。すなわち、第２Ｐウェル領域１６３のコンタクト領域を兼ねている。
ＮＭＯＳ領域１６０内におけるエピタキシャル層６２の表面及びＤＴＩ構造１６１のトレンチ１６１ａと絶縁体１６１ｂとの間には、絶縁膜１６９が形成されている。絶縁膜１６９の一例は、シリコン酸化膜である。絶縁膜１６９上には、第３Ｐウェル領域１６６、第１Ｐウェル領域１６２、及びＮウェル領域１６４に跨って対向するゲート電極１７０が形成されている。ゲート電極１７０は、例えば不純物が添加されたポリシリコンである。ゲート電極１７０の両側面は、例えば酸化シリコンや窒化シリコン等の絶縁材料を含むサイドウォール１７１で覆われている。
ＮＭＯＳ領域１６０内におけるエピタキシャル層６２上には、ＭＩＳＦＥＴ２３ａと同様に、層間絶縁膜７４と、パッシベーション膜８４とがこの順に積層されている。第１層間絶縁膜７５上には、ファーストメタルとして、第１ソース電極１７２、第１ドレイン電極１７３、第１ゲート電極１７４、及びグランド電極１７５が形成されている。これら電極は、例えばアルミニウム、銅、チタン、タングステン、及びタンタルを含む群から選択される１又は複数の金属種を含む電極膜である。
第１ソース電極１７２は、ソース領域１６７に電気的に接続され、第１ドレイン電極１７３は、ドレイン領域１６５に電気的に接続され、第１ゲート電極１７４は、ゲート電極１７０に電気的に接続されている。また、グランド電極１７５は、複数のコンタクトを介して第２Ｐウェル領域１６３のコンタクト領域１６８及びＤＴＩ構造１６１の絶縁体１６１ｂに電気的に接続されている。このように、ＤＴＩ構造１６１、第２Ｐウェル領域１６３、及び第１Ｐウェル領域１６２は、グランド電位になる。
第３層間絶縁膜７７上には、セカンドメタルとして、第２ソース電極、第２ドレイン電極、及び第２ゲート電極が形成されている（いずれも図示略）。第２ソース電極は、第１ソース電極１７２に電気的に接続され、第２ドレイン電極は、第１ドレイン電極１７３に電気的に接続され、第２ゲート電極は、第１ゲート電極１７４に電気的に接続されている。これら電極は、例えばファーストメタルを形成する電極（第１ソース電極１７２等）と同じ材料にて形成されている。
図１６に示す高電圧Ｐチャネル型ＭＯＳＦＥＴは、Ｐチャネル型ＭＯＳＦＥＴが形成されるＰＭＯＳ領域１８０が形成されている。基板５０のエピタキシャル層６２には、ＰＭＯＳ領域１８０を他の領域から区画する素子分離構造としてのＤＴＩ構造１８１が形成されている。ＤＴＩ構造１８１は、低電圧ＣＭＯＳＦＥＴのＤＴＩ構造１０１（図１２参照）と同一の構造であり、トレンチ１８１ａに絶縁体１８１ｂが埋め込まれた構造である。絶縁体１８１ｂの一例は、ポリシリコンである。なお、絶縁体１８１ｂは、酸化シリコンであってもよい。なお、本実施形態では、素子分離構造としてＤＴＩ構造１８１が形成された例について説明したが、素子分離構造はＰＭＯＳ領域１８０を区画する環状のｐ型拡散領域を含むｐｎ接続分離方式を利用したものであってもよい。
ＰＭＯＳ領域１８０内においてエピタキシャル層６２の表層部には、ｐ型の高電圧ウェル領域であるＰウェル領域１８２と、ｎ型のウェル領域であるＮウェル領域１８３とが形成されている。Ｐウェル領域１８２及びＮウェル領域１８３は、ＤＴＩ構造１８１から間隔をあけて形成されている。Ｐウェル領域１８２とＮウェル領域１８３とは互いに間隔をあけて形成されている。Ｎウェル領域１８３の厚さは、Ｐウェル領域１８２の厚さよりも薄い。Ｐウェル領域１８２の表層部には、ｐ型のドレイン領域１８４が形成されている。Ｎウェル領域１８３の表層部には、ｐ型のソース領域１８５が形成されている。
ＰＭＯＳ領域１８０内においてエピタキシャル層６２の表層部には、ｎ型のコンタクト領域１８６が形成されている。コンタクト領域１８６は、略環状に形成され、Ｐウェル領域１８２とＤＴＩ構造１８１との間においてＰウェル領域１８２及びＤＴＩ構造１８１から間隔をあけて形成され、Ｎウェル領域１８３とＤＴＩ構造１８１との間においてＮウェル領域１８３及びＤＴＩ構造１８１から間隔をあけて形成されている。
ＰＭＯＳ領域１８０内におけるエピタキシャル層６２の表面及びＤＴＩ構造１８１のトレンチ１８１ａと絶縁体１８１ｂとの間には、絶縁膜１８７が形成されている。絶縁膜１８７の一例は、シリコン酸化膜である。絶縁膜１８７上には、Ｎウェル領域１８３、エピタキシャル層６２、及びＰウェル領域１８２に跨って対向するゲート電極１８８が形成されている。ゲート電極１８８は、例えば不純物が添加されたポリシリコンである。ゲート電極１８８の両側面は、例えば酸化シリコンや窒化シリコン等の絶縁材料を含むサイドウォール１８９で覆われている。
ＰＭＯＳ領域１８０内におけるエピタキシャル層６２上には、ＭＩＳＦＥＴ２３ａと同様に、層間絶縁膜７４と、パッシベーション膜８４とがこの順に積層されている。第１層間絶縁膜７５上には、ファーストメタルとして、第１ソース電極１９０、第１ドレイン電極１９１、及び第１ゲート電極１９２が形成されている。これら電極は、例えばアルミニウム、銅、チタン、タングステン、及びタンタルを含む群から選択される１又は複数の金属種を含む電極膜である。
第１ソース電極１９０は、ソース領域１８５とコンタクトを介して電気的に接続され、第１ドレイン電極１９１は、ドレイン領域１８４とコンタクトを介して電気的に接続され、第１ゲート電極１９２は、ゲート電極１８８とコンタクトを介して電気的に接続されている。
第３層間絶縁膜７７上には、セカンドメタルとして、第２ソース電極、第２ドレイン電極、及び第２ゲート電極が形成されている（いずれも図示略）。第２ソース電極は、第１ソース電極１９０と電気的に接続され、第２ドレイン電極は、第１ドレイン電極１９１と電気的に接続され、第２ゲート電極は、第１ゲート電極１９２と電気的に接続されている。これら電極は、例えばファーストメタルを形成する電極（第１ソース電極１９０等）と同じ材料により形成されている。
図１７に示すＮＰＮトランジスタは、バイポーラトランジスタを形成するトランジスタ領域２００を有する。基板５０のエピタキシャル層６２には、トランジスタ領域２００を他の領域から区画する素子分離構造としてのＤＴＩ構造２０１が形成されている。ＤＴＩ構造２０１は、低電圧ＣＭＯＳＦＥＴのＤＴＩ構造１０１（図１２参照）と同一の構造であり、トレンチ２０１ａに絶縁体２０１ｂが埋め込まれた構造である。絶縁体２０１ｂの一例は、ポリシリコンである。なお、絶縁体２０１ｂは、酸化シリコンであってもよい。なお、本実施形態では、素子分離構造としてＤＴＩ構造２０１が形成された例について説明したが、素子分離構造はトランジスタ領域２００を区画する環状のｐ型拡散領域を含むｐｎ接続分離方式を利用したものであってもよい。
トランジスタ領域２００には、ＤＴＩ構造２０１から間隔をあけてｐ型の低電圧ウェル領域である第１Ｐウェル領域２０２が形成されている。ＤＴＩ構造２０１と第１Ｐウェル領域２０２との間隔を確保するため、エピタキシャル層６２の表層部には、ｐ型の低電圧ウェル領域である第２Ｐウェル領域２０３が形成されている。第２Ｐウェル領域２０３は、ＤＴＩ構造２０１と隣り合うように略環状に形成されている。なお、ＤＴＩ構造２０１が略環状に代えてストライプ状に形成されている場合、第２Ｐウェル領域２０３は、各ＤＴＩ構造２０１に隣り合うようにストライプ状に形成される。第２Ｐウェル領域２０３の不純物濃度は、第１Ｐウェル領域２０２の不純物濃度よりも高い。第２Ｐウェル領域２０３の表層部には、環状のｐ型のコンタクト領域２０４が形成されている。コンタクト領域２０４の不純物濃度は、第２Ｐウェル領域２０３の不純物濃度よりも高い。
トランジスタ領域２００内においてエピタキシャル層６２の表層部には、ｎ型のウェル領域であるＮウェル領域２０５が形成されている。Ｎウェル領域２０５は、第１Ｐウェル領域２０２内に形成されている。Ｎウェル領域２０５の厚さは、第１Ｐウェル領域２０２の厚さよりも薄い。Ｎウェル領域２０５の不純物濃度は、第１Ｐウェル領域２０２の不純物濃度よりも高い。
Ｎウェル領域２０５内においてエピタキシャル層６２の表層部には、ｐ型のベース領域２０６が形成されている。Ｎウェル領域２０５は、ベース領域２０６を取り囲むように形成されている。ベース領域２０６の厚さは、Ｎウェル領域２０５の厚さよりも薄い。ベース領域２０６の表層部には、ｐ型のベースコンタクト領域２０７及びｎ型のエミッタ領域２０８が形成されている。ベースコンタクト領域２０７及びエミッタ領域２０８は、互いに間隔をあけて形成されている。ベースコンタクト領域２０７及びエミッタ領域２０８の不純物濃度はそれぞれ、Ｎウェル領域２０５の不純物濃度よりも高い。またＮウェル領域２０５においてベース領域２０６の外部には、環状のｎ型のコレクタ領域２０９が形成されている。コレクタ領域２０９の不純物濃度は、Ｎウェル領域２０５の不純物濃度よりも高い。
トランジスタ領域２００内におけるエピタキシャル層６２の表面及びＤＴＩ構造２０１のトレンチ２０１ａと絶縁体２０１ｂとの間には、絶縁膜２１０が形成されている。絶縁膜２１０の一例は、シリコン酸化膜である。
トランジスタ領域２００内におけるエピタキシャル層６２上には、ＭＩＳＦＥＴ２３ａと同様に、層間絶縁膜７４と、パッシベーション膜８４とがこの順に積層されている。第１層間絶縁膜７５上には、ファーストメタルとして、第１エミッタ電極２１１、第１コレクタ電極２１２、第１ベース電極２１３、及びグランド電極２１４が形成されている。これら電極は、例えばアルミニウム、銅、チタン、タングステン、及びタンタルを含む群から選択される１又は複数の金属種を含む電極膜である。
第１エミッタ電極２１１は、エミッタ領域２０８にコンタクトを介して電気的に接続され、第１コレクタ電極２１２は、コレクタ領域２０９にコンタクトを介して電気的に接続され、第１ベース電極２１３は、ベースコンタクト領域２０７にコンタクトを介して電気的に接続されている。また、グランド電極２１４は、第２Ｐウェル領域２０３のコンタクト領域２０４にコンタクトを介して電気的に接続されている。グランド電極２１４は、複数のコンタクトを介してＤＴＩ構造２０１の絶縁体２０１ｂに電気的に接続されている。このように、ＤＴＩ構造２０１、第２Ｐウェル領域２０３、及び第１Ｐウェル領域２０２は、グランド電位になる。
第３層間絶縁膜７７上には、セカンドメタルとして、第２エミッタ電極、第２コレクタ電極、及び第２ベース電極が形成されている（いずれも図示略）。第２エミッタ電極は、第１エミッタ電極２１１に電気的に接続され、第２コレクタ電極は、第１コレクタ電極２１２に電気的に接続され、第２ベース電極は、第１ベース電極２１３に電気的に接続されている。これら電極は、例えばファーストメタルを形成する電極（第１エミッタ電極２１１等）と同じ材料にて形成されている。
〔半導体装置の製造方法〕
図１８～図１９Ｆを参照して、半導体装置１の製造方法について説明する。
図１８に示すように、半導体装置１の製造方法は、素子実装工程（ステップＳ１）、第１ワイヤ接続工程（ステップＳ２）、第２ワイヤ接続工程（ステップＳ３）、モールド工程（ステップＳ４）、フレーム分離工程（ステップＳ５）、及び端子折曲工程（ステップＳ６）を含む。
図１９Ａに示す素子実装工程では、まずリードフレーム１０を含むフレームＦＬが用意される。フレームＦＬは、第１リードフレーム１１、第２リードフレーム１２、及び第３リードフレーム１３がそれぞれ外枠部ＦＬ１に連結されて構成されている。また第１リードフレーム１１の第１端子部１１ｂは、連結部ＦＬ２（ダイバー）によって第２リードフレーム１２の第２端子部１２ｂ及び第３リードフレーム１３の第３端子部１３ｂのそれぞれと連結されている。フレームＦＬにおいて、第１端子部１１ｂは第１屈曲部１１ｇ、傾斜部１１ｈ、第２屈曲部１１ｉ、及び先端部１１ｊが既に形成された状態である。またフレームＦＬにおいて、第２端子部１２ｂ及び第３端子部１３ｂが第１端子部１１ｂの先端部１１ｊと同じ位置となるように設けられている。またフレームＦＬは、ニッケルメッキ処理が予め施されている。
次に、フレームＦＬの各第１アイランド部１１ａに半田ＳＤ（図１９Ａでは図示略、図３参照）が塗布される。そして各半田ＳＤ上に半導体素子２０が実装される。一例では、ダイボンダ装置（図示略）によって、半導体素子２０がピックアップされ、第１アイランド部１１ａの半田ＳＤ上に半導体素子２０が固着される。
図１９Ｂに示す第１ワイヤ接続工程では、ウェッジボンディングにより第１ワイヤ４１を半導体素子２０のソースパッド２１及び第３リードフレーム１３の第３アイランド部１３ａに接続する。詳述すると、ウェッジボンディングを実行するウェッジボンディング装置（図示略）は、第１ワイヤ４１を、まずソースパッド２１に接続し（ファーストボンディング）、次に、第３アイランド部１３ａに接続する（セカンドボンディング）。
ここで、図７及び図８を用いて説明したとおり、第１ワイヤ４１におけるソースパッド２１の接続部分４１ａは、半導体素子２０のアクティブ領域２９の重心位置ＧＣを含む。このとき、接続部分４１ａは、ウェッジボンディング装置によって、第３リードフレーム１３の第３アイランド部１３ａに向けて延びるように形成されている。
図１９Ｃに示す第２ワイヤ接続工程では、ウェッジボンディングにより第２ワイヤ４２を半導体素子２０のゲートパッド２２及び第２リードフレーム１２の第２アイランド部１２ａに接続する。
図１９Ｄに示すモールド工程では、例えばモールド成形装置によって封止樹脂３０を成形する。一例では、モールド成形装置の金型のキャビティ内に、第２ワイヤ接続工程により製造された組立体が載せられた状態で、溶融したエポキシ樹脂が金型のキャビティに流し込まれる。これにより、半導体素子２０、第１ワイヤ４１、及び第２ワイヤ４２（ともに図１９Ｃ参照）を封止する封止樹脂３０が形成される。
図１９Ｅに示すフレーム分離工程では、例えばプレス成形装置によってフレームＦＬ（図１９Ｄ参照）からリードフレーム１０が分離される。詳述すると、第１リードフレーム１１、第２リードフレーム１２、及び第３リードフレーム１３が外枠部ＦＬ１（図１９Ｄ参照）からカットされ、第１リードフレーム１１の第１端子部１１ｂと、第２リードフレーム１２の第２端子部１２ｂ及び第３リードフレーム１３の第３端子部１３ｂとを繋ぐ連結部ＦＬ２（図１９Ｄ参照）がカットされる。
図１９Ｆに示す端子折曲工程では、例えばプレス成形装置によって第２リードフレーム１２の第２端子部１２ｂ及び第３リードフレーム１３の第３端子部１３ｂのうちの封止樹脂３０から突出した部分が折り曲げられる。以上の工程を経て、図１に示す半導体装置１を得ることができる。
本実施形態によれば、以下の効果が得られる。
（１－１）第１ワイヤ４１がソースパッド２１に接続されている領域、すなわち第１ワイヤ４１の接続部分４１ａは、トランジスタ形成領域であるアクティブ領域２９の重心位置ＧＣを含む。この構成によれば、第１ワイヤ４１の接続部分４１ａがソースパッド２１においてアクティブ領域２９の重心位置ＧＣとは異なる箇所に接続される場合と比較して、アクティブクランプ耐量Ｅａｃを向上させることができる。
（１－２）第１ワイヤ４１の接続部分４１ａは、第２リードフレーム１２の第２アイランド部１２ａに向けて延びている。このため、半導体素子２０と第２アイランド部１２ａとを接続する第１ワイヤ４１の中間部分が折り曲げられるが、その折り曲げ度合を小さくすることができる。したがって、半導体装置１の信頼性を高めることができる。
（１－３）第１リードフレーム１１の第１アイランド部１１ａの表面にはメッキ層１４が形成されている。この構成によれば、第１アイランド部１１ａに半田ＳＤが塗布されたときに半田ＳＤの濡れ性が低下するため、半田ＳＤが第１アイランド部１１ａの表面に広がり難くなる。このため、半田ＳＤの厚さが過度に薄くなることが抑制されるため、半導体素子２０と第１アイランド部１１ａとを適切に接続することができる。
（１－４）第１ワイヤ４１はアルミニウムを含んで構成され、第２リードフレーム１２は銅を含んで構成されている。第１ワイヤ４１が接続される第２リードフレーム１２の第２アイランド部１２ａの表面にはメッキ層１４が形成されている。この構成によれば、第１ワイヤ４１と第２アイランド部１２ａとの接続部分の腐食を抑制することができる。
（１－５）第２ワイヤ４２はアルミニウムを含んで構成され、第３リードフレーム１３は銅を含んで構成されている。第２ワイヤ４２が接続される第３リードフレーム１３の第３アイランド部１３ａの表面にはメッキ層１４が形成されている。この構成によれば、第２ワイヤ４２と第３アイランド部１３ａとの接続部分の腐食を抑制することができる。
（１－６）温度センサ２７は、半導体装置１が駆動した場合にアクティブ領域２９におけるソースパッド２１の外部の領域のうち最も熱が集中する箇所に配置されている。これにより、半導体装置１の温度を高精度に検出することができる。
（１－７）一般的に、電力用トランジスタを含まないＬＳＩを封止する封止樹脂（以下、比較封止樹脂）の線膨張係数は８ｐｐｍ／Ｋ～１０ｐｐｍ／Ｋである。そして本願発明者は、比較封止樹脂を用いた半導体装置を例えば温度サイクル試験を実施した。温度サイクル試験は、温度条件として－６５℃～１５０℃を約１０００サイクルにわたり変化させた。その結果、半導体素子のソースパッドと第３リードフレームの第３アイランド部とに接続される第１ワイヤに孔食が発生することが分かった。なお、第１ワイヤは、半導体装置１の第１ワイヤ４１と同様のものが用いられている。
このことから、第１ワイヤの表面は自然酸化膜により保護されているが、温度サイクル試験によって第１ワイヤの線膨張係数と封止樹脂の線膨張係数との差に基づいて第１ワイヤに負荷が加えられることにより、自然酸化膜が破れて封止樹脂の塩素イオンが第１ワイヤと結合した結果、第１ワイヤに孔食が発生したと考えられる。
その点、本実施形態では、封止樹脂３０として線膨張係数が１０ｐｐｍ／Ｋよりも大きい材料を用いた。より詳細には、線膨張係数が１２ｐｐｍ／Ｋの封止樹脂３０を用いた。これにより、第１ワイヤ４１の線膨張係数と封止樹脂３０の線膨張係数との差が小さくなるため、温度サイクル試験による第１ワイヤ４１への負荷が小さくなる。これにより、第１ワイヤ４１の自然酸化膜が破れることが抑制されるため、第１ワイヤ４１の孔食の発生を抑制することができる。
一方、本実施形態では、封止樹脂３０の線膨張係数を大きくするため、フィラーの配合率を高くしている。しかし、フィラーの配合率を過度に高くすると、封止樹脂３０の成形性が過度に低下してしまう。具体的には、封止樹脂３０の線膨張係数が１５ｐｐｍ／Ｋ以上の場合、封止樹脂３０の成形性が過度に低下してしまう。
その点、本実施形態の封止樹脂３０は、１５ｐｐｍ／Ｋよりも小さい線膨張係数の封止樹脂３０を用いているため、封止樹脂３０の成形性の低下を抑制することができる。このように、本実施形態では、第１ワイヤ４１の孔食の発生を抑制するとともに封止樹脂３０の成形性の低下を抑制することができる。
（１－８）ＭＩＳＦＥＴ２３ａでは、単位面積当たりに占めるチャネル形成領域７２の面積の割合が１００％未満である。本実施形態のＭＩＳＦＥＴ２３ａにおける単位面積当たりに占めるチャネル形成領域７２の面積の割合は、５０％程度である。このため、上記割合が１００％の場合と比較して、アクティブ領域２９の熱の発生を抑制することができる。したがって、アクティブクランプ耐量Ｅａｃを向上させることができる。
（１－９）ＭＩＳＦＥＴ２３ａのソースパッド２１の表面は、凹凸形状により形成されている。この構成によれば、ソースパッド２１と封止樹脂３０との密着性を向上させることができる。
（第２実施形態）
図２０～図２２を参照して、第２実施形態の半導体装置１について説明する。本実施形態の半導体装置１は、第１実施形態の半導体装置１と比較して、ソースパッド２１に対する第１ワイヤ４１の接続構造が異なる。以下の説明において、第１実施形態の半導体装置１と共通の構成要素については同一符号を付し、その説明を省略する。図２０及び図２１は、基板５０の一部を示す拡大平面図である。図２０では、アクティブ領域２９を実線で示し、ソースパッド２１を二点鎖線で示している。図２１では、アクティブ領域２９を破線で示し、ソースパッド２１を実線で示している。
本願発明者は、半導体装置１のアクティブクランプ耐量Ｅａｃの向上に対して半導体素子２０に接続される第１ワイヤ４１の半導体素子２０のアクティブ領域２９に対するソースパッド２１の接続位置に着目した。そして本願発明者は、第１ワイヤ４１がソースパッド２１の２箇所で接続される場合、アクティブ領域２９を互いに等しい面積に分割された２つの分割領域それぞれの重心位置に対応するソースパッド２１の位置に第１ワイヤ４１が接続されると、アクティブクランプ耐量Ｅａｃが向上する知見を得た。この点に鑑みて、図２１に示すように、本実施形態では、第１ワイヤ４１は、ソースパッド２１に２箇所の接続箇所で接続されている。この２箇所の接続箇所は、アクティブ領域２９の面積を２等分した場合の分割されたアクティブ領域２９のそれぞれの重心位置ＧＢ１，ＧＢ２である。
ここで、アクティブ領域２９の重心位置ＧＢ１，ＧＢ２は次のように求められる。
図２０に示すように、まず、ソースパッド２１を互いに等しい面積となる２つの分割領域（第１領域ＲＢ１及び第２領域ＲＢ２）に分割する。図２０に示すとおり、第１領域ＲＢ１及び第２領域ＲＢ２の少なくとも一方は、矩形状とは異なる領域となってもよい。図２０に示す第１領域ＲＢ１は、矩形状の凸部を有する領域となる。一方、第２領域ＲＢ２は、矩形状の領域となる。
次に、第１領域ＲＢ１の重心位置ＧＢ１及び第２領域ＲＢ２の重心位置ＧＢ２を求める。図２０に示すとおり、第２領域ＲＢ２は矩形状であるため、第２領域ＲＢ２の重心位置ＧＢ２は第２領域ＲＢ２の対角線の交点となる。一方、第１領域ＲＢ１は矩形状ではないため、第１領域ＲＢ１をさらに第１分割領域ＲＢ１１及び第２分割領域ＲＢ１２に分割する。詳述すると、第１領域ＲＢ１のうちの矩形状の凸部となる領域を第１分割領域ＲＢ１１とし、第１領域ＲＢ１の残りの領域（矩形状の領域）を第２分割領域ＲＢ１２とする。そして第１分割領域ＲＢ１１の重心位置ＧＢ１１及び第２分割領域ＲＢ１２の重心位置ＧＢ１２を求める。第１分割領域ＲＢ１１の重心位置ＧＢ１１は、第１分割領域ＲＢ１１の対角線の交点となる。第２分割領域ＲＢ１２の重心位置ＧＢ１２は、第２分割領域ＲＢ１２の対角線の交点となる。次に、第１分割領域ＲＢ１１の面積ＳＢ１及び第２分割領域ＲＢ１２の面積ＳＢ２をそれぞれ求める。次に、重心位置ＧＢ１１と重心位置ＧＢ１２とを結ぶ線分ＬＢにおいて、重心位置ＧＢ１１と重心位置ＧＢ１との間の距離ＤＢ１、及び重心位置ＧＢ１２と重心位置ＧＢ１との間の距離ＤＢ２と、第１分割領域ＲＢ１１の面積ＳＢ１及び第２分割領域ＲＢ１２の面積ＳＢ２との関係に基づいて第１領域ＲＢ１の重心位置ＧＢ１を求める。詳述すると、距離ＤＢ１に対する距離ＤＢ２の比（ＤＢ２／ＤＢ１）と、第１分割領域ＲＢ１１の面積ＳＢ１に対する第２分割領域ＲＢ１２の面積ＳＢ２の比の逆比（ＳＢ１／ＳＢ２）とが等しい（ＤＢ２／ＤＢ１＝ＳＢ１／ＳＢ２）。これにより、各距離ＤＢ１，ＤＢ２の少なくとも一方を求めることにより、第１領域ＲＢ１の重心位置ＧＢ１を求める。また、図２０に示すとおり、ソースパッド２１は、分割されたアクティブ領域２９のそれぞれの重心位置ＧＢ１，ＧＢ２（第１領域ＲＢ１の重心位置ＧＢ１及び第２領域ＲＢ２の重心位置ＧＢ２）を覆うように設けられている。
図２０に示される２つの一点鎖線の領域ＲＹは、ウェッジボンディング装置（図示略）において第１ワイヤ４１をソースパッド２１に超音波接合するためのツールヘッド（以下、ウェッジＲＹという）を示している。ウェッジボンディング装置は、ウェッジＲＹがアクティブ領域２９の第１領域ＲＢ１の重心位置ＧＢ１上に位置するようにウェッジＲＹを移動させて、ソースパッド２１に第１ワイヤ４１の端部を接続する。これにより、ウェッジＲＹに通された第１ワイヤ４１の端部は、図２１に示すとおり、第１領域ＲＢ１の重心位置ＧＢ１に重なるように接続されている。すなわち、第１ワイヤ４１のソースパッド２１への第１接続部分４１ｂ（接続領域）は、第１領域ＲＢ１の重心位置ＧＢ１を含んでいる。本実施形態では、第１接続部分４１ｂの中心位置と第１領域ＲＢ１の重心位置ＧＢ１とが一致している。次に、ウェッジボンディング装置は、ウェッジＲＹをソースパッド２１から離間させることにより第１ワイヤ４１がソースパッド２１から離れるようになる（図２２参照）。そしてウェッジボンディング装置は、ウェッジＲＹがアクティブ領域２９の第２領域ＲＢ２の重心位置ＧＢ２上に位置するようにウェッジＲＹを移動させて、ソースパッド２１に第１ワイヤ４１を接続する（図２２参照）。これにより、ウェッジＲＹに通された第１ワイヤ４１は、図２１に示すとおり、第２領域ＲＢ２の重心位置ＧＢ２に重なるように接続されている。すなわち、第１ワイヤ４１のソースパッド２１への第２接続部分４１ｃ（接続領域）は、第２領域ＲＢ２の重心位置ＧＢ２を含んでいる。本実施形態では、第２接続部分４１ｃの中心位置と第２領域ＲＢ２の重心位置ＧＢ２とが一致している。また図２２に示すとおり、第１ワイヤ４１において第１接続部分４１ｂと第２接続部分４１ｃとの間の部分は、ソースパッド２１から上方に離間している。
また、図２１に示すように、第１ワイヤ４１においてソースパッド２１に接続された第１接続部分４１ｂ及び第２接続部分４１ｃはそれぞれ、半導体装置１の平面視において横方向Ｘ及び縦方向Ｙとは異なる方向に延びている。詳述すると、第１接続部分４１ｂ及び第２接続部分４１ｃはそれぞれ、半導体素子２０から第２アイランド部１２ａ（図２参照）に向けて延びている。なお、第１接続部分４１ｂが延びる方向及び第２接続部分４１ｃが延びる方向はそれぞれ任意に変更可能である。一例では、第１接続部分４１ｂが延びる方向と第２接続部分４１ｃが延びる方向とは互いに異なってもよい。
図２１に示すように、第１ワイヤ４１の第１接続部分４１ｂ及び第２接続部分４１ｃを取り囲む二点鎖線の領域ＲＳは、第１ワイヤ４１の線径のばらつき、ウェッジボンディング装置による第１ワイヤ４１のソースパッド２１への接続位置のばらつきを考慮したマージンとなる。すなわち、第１ワイヤ４１の第１接続部分４１ｂ及び第２接続部分４１ｃは、領域ＲＳ内に必ず位置する。本実施形態では、領域ＲＳは、アクティブ領域２９の第５辺２９ｅと第６辺２９ｆとの交点付近を含む。本実施形態では、温度センサ２７は、半導体装置１の平面視において領域ＲＳに隣接するように設けられている。
本実施形態によれば、第１実施形態の効果に加え、以下の効果が得られる。
（２－１）アクティブ領域２９を互いに等しい面積に分割された２つの分割領域である第１領域ＲＢ１及び第２領域ＲＢ２のそれぞれの重心位置ＧＢ１，ＧＢ２に第１ワイヤ４１がそれぞれ接続される。これにより、半導体装置１の駆動時におけるアクティブ領域２９における熱の集中が低減されるため、アクティブクランプ耐量Ｅａｃを向上させることができる。
（第３実施形態）
図２３を参照して、第３実施形態の半導体装置１について説明する。本実施形態の半導体装置１は、第１実施形態の半導体装置１と比較して、ＭＩＳＦＥＴ２３ａの構造の一部が異なる。以下の説明において、第１実施形態の半導体装置１と共通の構成要素については同一符号を付し、その説明を省略する。また以下では第１実施形態のＭＩＳＦＥＴ２３ａと異なる点を詳細に説明する。
図２３に示すように、第１メタル層としての第１ソース電極８０において少なくともソースパッド２１と対向する部分には、１又は複数の第１スリット２２０が設けられている。第１スリット２２０は、第１ソース電極８０を貫通するものであり、トレンチゲート構造６５が延びる方向（紙面奥行き方向）に延びている。本実施形態の第１スリット２２０は、トレンチゲート構造６５と対向している。
第２メタル層としての第２ソース電極８２において少なくともソースパッド２１と対向する部分には、１又は複数の第２スリット２２１が設けられている。第２スリット２２１は、第２ソース電極８２を貫通するものであり、トレンチゲート構造６５が延びる方向に延びている。
第２スリット２２１は、少なくとも一部が第１スリット２２０と対向するように設けられている。第２スリット２２１の幅寸法ＤＳ２及び第１スリット２２０の幅寸法ＤＳ１はそれぞれ任意に変更可能である。本実施形態では、第２スリット２２１の幅寸法ＤＳ２及び第１スリット２２０の幅寸法ＤＳ１は互いに等しい。また本実施形態では、第２スリット２２１の全体が第１スリット２２０と対向している。
第１スリット２２０には、第２層間絶縁膜７６が埋め込まれている。第２スリット２２１には、第４層間絶縁膜７８が埋め込まれている。第４層間絶縁膜７８は、第２スリット２２１を乗り越えて第２ソース電極８２の第２スリット２２１周縁を覆っている。このように、半導体素子２０において第１スリット２２０及び第２スリット２２１が設けられている部分には、第１層間絶縁膜７５～第４層間絶縁膜７８からなる支持柱２２２が設けられる。支持柱２２２は、第１層間絶縁膜７５、第２層間絶縁膜７６、第３層間絶縁膜７７、及び第４層間絶縁膜７８が順に積層されて構成されている。支持柱２２２の上端部は、ソースパッド２１により覆われている。これにより、支持柱２２２は、ソースパッド２１を支持している。
このような第１スリット２２０及び第２スリット２２１を含む構成は、少なくともソースパッド２１の周縁に設けられることが好ましい。本実施形態では、第１スリット２２０及び第２スリット２２１を含む構成は、ソースパッド２１の全体的に設けられている。詳述すると、ＭＩＳＦＥＴ２３ａは、第１スリット２２０及び第２スリット２２１を含む構成が多数組み合せられることにより形成されている。第１スリット２２０及び第２スリット２２１を含む構成の一例は、３個のトレンチゲート構造６５と３個のトレンチゲート構造６５のうちの１つのトレンチゲート構造６５に対応する位置に第１スリット２２０及び第２スリット２２１が設けられた構成である。ＭＩＳＦＥＴ２３ａは、複数の第１スリット２２０及び第２スリット２２１を含む構成を組み合せることにより構成されている。
本実施形態のソースパッド２１は、銅（Ｃｕ）からなる。ソースパッド２１の厚さは、約４μｍ以上であることが好ましい。またソースパッド２１の厚さは、約２０μｍ以下であることが好ましい。本実施形態のソースパッド２１の厚さは、約８μｍである。ソースパッド２１は、銅のメッキ成長により形成することができる。ソースパッド２１を構成する銅の表面には、ニッケル（Ｎｉ）メッキを含む接続層２１ａが形成されている。本実施形態の接続層２１ａは、ニッケルパラジウム（ＮｉＰｄ）メッキにより形成されている。なお、ソースパッド２１は、アルミニウム合金（例えばＡｌＣｕ）であってもよい。
（作用）
本実施形態の作用について説明する。
例えば半導体装置が誘導性負荷に接続され、半導体装置のスイッチング素子（ＭＩＳＦＥＴ）のターンオフ時に誘導性負荷から放出されるエネルギーを吸収する機能が要求される場合、誘導性負荷に蓄積されたエネルギーをどれだけ吸収できるかの指標としてアクティブクランプ耐量Ｅａｃが知られている。
ところで、半導体装置に与えられるエネルギーが所定値を超えると、半導体装置は温度上昇によって故障するおそれがある。このように、アクティブクランプ耐量Ｅａｃは、熱による半導体装置の故障で主に決められている。このため、例えば半導体装置にエネルギーが与えられるときに基板において過渡的及び局所的に高温になる部分が生じる結果、その部分で故障が発生し易く、エネルギーを吸収できなくなるおそれがある。これにより、アクティブクランプ耐量Ｅａｃを向上させることが困難となる。
このような問題に対して、半導体装置の過渡的なエネルギーを吸収するため、半導体装置の電力用電極パッド（ソースパッド）を放熱性に優れた銅に変更し、かつソースパッドの厚さを厚くすることが考えられる。これにより、アクティブクランプ耐量Ｅａｃを向上させることができる。
しかし、半導体装置の製造時においてソースパッドに熱が加えられた場合、銅からなるソースパッドは、アルミニウムからなるソースパッドと比較して延び易い。これにより、特にソースパッドの外周縁がソースパッド内に形成された層間絶縁膜をエピタキシャル層に向けて押し付けてしまう。その結果、ソースパッドの外部領域において、例えばファーストメタルがパッシベーション膜から飛び出てしまう、パッシベーションクラックが発生する場合がある。
このような実情に鑑みて、本実施形態では、第１ソース電極８０に第１スリット２２０が形成され、第２ソース電極８２に第２スリット２２１が形成されている。これにより、第１ソース電極８０が変形してもその変形が第１スリット２２０で途切れ、第２ソース電極８２が変形してもその変形が第２スリット２２１で途切れるため、第１ソース電極８０及び第２ソース電極８２のそれぞれの変形量を低減することができる。
加えて、第１スリット２２０及び第２スリット２２１を繋ぐようにソースパッド２１を支持する支持柱２２２が形成されているため、ソースパッド２１の熱による変形に対して支持柱２２２が支持するため、第１ソース電極８０及び第２ソース電極８２の変形を抑制することができる。したがって、パッシベーションクラックの発生を抑制することができる。
本実施形態によれば、上記の作用及び効果に加え、以下の効果が得られる。
（３－１）例えばソースパッド２１がアルミニウムからなる場合、ソースパッド２１はスパッタリングにより形成されるため、ソースパッド２１を十分に厚くすることが困難である。このため、ソースパッド２１の熱容量を大きくすることが困難であり、半導体装置に熱が瞬間的に与えられる場合に十分に放熱することができないおそれがある。このため、アクティブクランプ耐量Ｅａｃを十分に向上させることに対して改善の余地がある。
その点、本実施形態では、ソースパッド２１は、メッキ成長させた銅からなる。これにより、ソースパッド２１の厚さを、アルミニウムからなるソースパッド２１よりも厚くすることができる。したがって、ソースパッド２１の熱容量を大きくすることができるため、アクティブクランプ耐量Ｅａｃを向上させることができる。加えて、ソースパッド２１を厚くすることができることにより、第１ワイヤ４１がソースパッド２１に接続されるとき、その衝撃が層間絶縁膜７４に伝わることを抑制することができる。
（３－２）ソースパッド２１の銅の表面にはニッケルメッキが形成されている。第１ワイヤ４１はアルミニウムからなる。これにより、ソースパッド２１と第１ワイヤ４１との接続部分が腐食することを抑制することができる。
（第４実施形態）
図２４～図２７Ｋを参照して、第４実施形態の半導体装置１について説明する。本実施形態の半導体装置１は、第１実施形態の半導体装置１と比較して、ＭＩＳＦＥＴ２３ａの構造が異なる。以下の説明において、第１実施形態の半導体装置１と共通の構成要素については同一符号を付し、その説明を省略する。なお、本実施形態のＭＩＳＦＥＴ２３ａでは、チャネル形成領域７２が異なるため、説明の便宜上、図２７Ｊ及び図２７Ｋでは、層間絶縁膜７４、第１ソース電極８０、第２ソース電極８２、及びソースパッド２１を簡略化して示している。本実施形態では、第１ソース電極８０、第２ソース電極８２、及びソースパッド２１を含む構成をソースメタル２３０と規定する。
本実施形態のＭＩＳＦＥＴ２３ａは、単位面積当たりに占めるチャネル形成領域７２の面積の割合が異なる複数の機能素子形成領域２３１を有する。本実施形態では、ＭＩＳＦＥＴ２３ａのアクティブ領域２９が複数の機能素子形成領域２３１から構成されている。複数の機能素子形成領域２３１は、単位面積当たりに占めるチャネル形成領域７２の面積の割合が相対的に小さい第１機能素子形成領域２３２と、単位面積当たりに占めるチャネル形成領域７２の面積の割合が相対的に高い第２機能素子形成領域２３３とを含む。また本実施形態の複数の機能素子形成領域２３１は、単位面積当たりに占めるチャネル形成領域７２の面積の割合が、第１機能素子形成領域２３２よりも大きく、かつ第２機能素子形成領域２３３よりも小さい第３機能素子形成領域２３４を含む。
第１機能素子形成領域２３２は、単位面積当たりに占めるチャネル形成領域７２の面積の割合が、第２機能素子形成領域２３３及び第３機能素子形成領域２３４よりも小さいため、その発熱量も比較的小さい。一方、第１機能素子形成領域２３２は、比較的小さいチャネル形成領域７２によってオン抵抗が、第２機能素子形成領域２３３及び第３機能素子形成領域２３４よりも大きくなる。
これとは反対に、第２機能素子形成領域２３３及び第３機能素子形成領域２３４は、単位面積当たりに占めるチャネル形成領域７２の面積の割合が、第１機能素子形成領域２３２よりも大きいため、その発熱量も比較的大きい。一方、第２機能素子形成領域２３３及び第３機能素子形成領域２３４は、比較的大きい面積のチャネル形成領域７２によってオン抵抗が、第１機能素子形成領域２３２よりも小さくなる。
第１～第３機能素子形成領域２３２～２３４の各発熱量の大小関係は、第１機能素子形成領域２３２の発熱量＜第３機能素子形成領域２３４の発熱量＜第２機能素子形成領域２３３の発熱量となる。第１～第３機能素子形成領域２３２～２３４の各オン抵抗の大小関係は、第２機能素子形成領域２３３のオン抵抗＜第３機能素子形成領域２３４のオン抵抗＜第１機能素子形成領域２３２のオン抵抗となる。また第１～第３機能素子形成領域２３２～２３４の各アクティブクランプ耐量Ｅａｃの大小関係は、第２機能素子形成領域２３３のアクティブクランプ耐量Ｅａｃ＜第３機能素子形成領域２３４のアクティブクランプ耐量Ｅａｃ＜第１機能素子形成領域２３２のアクティブクランプ耐量Ｅａｃとなる。
本実施形態の半導体装置１（ＭＩＳＦＥＴ２３ａ）では、第１機能素子形成領域２３２、第２機能素子形成領域２３３、及び第３機能素子形成領域２３４の配列パターンを工夫することにより、半導体装置１（半導体素子２０）全体における温度上昇を抑えながらも、優れたアクティブクランプ耐量Ｅａｃ及びオン抵抗の両立を可能とする半導体装置１を提供しようとするものである。半導体装置１は、特に、ソースパッド２１において温度上昇し易い部分に第１機能素子形成領域２３２を配置し、それ以外の部分に第２機能素子形成領域２３３及び第３機能素子形成領域２３４を配置することにより、上記目的を達成しようとするものである。
例えば、ソースパッド２１において温度上昇し易く、温度上昇を抑制すべき領域としては、ソースパッド２１の周縁から内方に向かって所定距離だけ間隔を隔てた内方領域や、複数のチャネル形成領域７２（複数の機能素子形成領域２３１）によりその周囲が取り囲まれている領域や、平面視において第１ワイヤ４１が接続していない領域や、これらの領域が選択的に組み合わされた領域を例示できる。これらの領域では、熱が放散され難く、熱がこもり易い傾向にある。特に、ソースパッド２１の内方領域は、温度が上昇し易く、他の部分に比べ比較的高温になる傾向にある。
そこで、本実施形態では、アクティブ領域２９の内方領域に第１機能素子形成領域２３２が配置され、アクティブ領域２９の外方領域に第２機能素子形成領域２３３及び第３機能素子形成領域２３４が配置されている。これにより、アクティブ領域２９の内方から外方に向けて、単位面積当たりに占めるチャネル形成領域７２の面積の割合が徐々に増加する構成となる。
また、アクティブ領域２９において第１ワイヤ４１がソースパッド２１に接続される箇所は、ソースパッド２１を通じて第１ワイヤ４１に放熱されるため、アクティブ領域２９の温度が低下し易い。この点を鑑みて、第１ワイヤ４１がソースパッド２１に接続される箇所は、発熱量が最も多い第２機能素子形成領域２３３が配置される。
以下、複数の機能素子形成領域２３１の配列について詳細に説明する。図２４及び図２５は、複数の機能素子形成領域２３１の配置態様の一例であり、アクティブ領域２９を区分する領域の大きさや数は任意に変更可能である。
図２４及び図２５に示すように、複数の機能素子形成領域２３１は、複数（本実施形態では４つ）の第１機能素子形成領域２３２を含む第１機能素子形成領域ユニットＵ１と、複数（本実施形態では４つ）の第２機能素子形成領域２３３を含む第２機能素子形成領域ユニットＵ２と、複数（本実施形態では４つ）の第３機能素子形成領域２３４を含む第３機能素子形成領域ユニットＵ３とを含む。
本実施形態では、第１～第３機能素子形成領域ユニットＵ１～Ｕ３は、概ね同一面積の平面視矩形状を成しており、予め定められたレイアウトでアクティブ領域２９をマトリクス状（縦方向及び横方向に規則正しい格子状）に敷き詰めるように配置されている。言い換えると、第１～第３機能素子形成領域ユニットＵ１～Ｕ３は、アクティブ領域２９をマトリクス状に区画する複数の矩形状の領域内に予め定められたレイアウトで配置されている。
詳述すると、第１～第３機能素子形成領域ユニットＵ１～Ｕ３は、半導体装置１が駆動した場合のアクティブ領域２９の各領域の発熱を例えばシミュレーションにより求め、求められた各領域の発熱量に応じて配置される。例えば、発熱量が第１閾値以下となる領域には第２機能素子形成領域ユニットＵ２が配置され、発熱量が第１閾値よりも大きい第２閾値以上となる領域には第１機能素子形成領域ユニットＵ１が配置され、発熱量が第１閾値よりも大きく第２閾値よりも小さい領域には第３機能素子形成領域ユニットＵ３が配置される。
図２４では、第１ワイヤ４１がソースパッド２１に１箇所で接続された場合のアクティブ領域２９における第１～第３機能素子形成領域ユニットＵ１～Ｕ３の配置態様を示している。
図２４に示すように、第１機能素子形成領域ユニットＵ１は、熱の発生を抑制すべき領域に設けられている。第１機能素子形成領域ユニットＵ１は、アクティブ領域２９の内方領域に配置されている。第３機能素子形成領域ユニットＵ３は、第１機能素子形成領域ユニットＵ１と隣接する領域に設けられている。第２機能素子形成領域ユニットＵ２は、第３機能素子形成領域ユニットＵ３と隣接する領域のうち第１機能素子形成領域ユニットＵ１とは反対側に隣接する領域に設けられている。
またアクティブ領域２９において第１ワイヤ４１がソースパッド２１に接続される領域（一点鎖線の領域）を含む領域では、第２機能素子形成領域ユニットＵ２が設けられている。これら第２機能素子形成領域ユニットＵ２の周囲の領域には、第１機能素子形成領域ユニットＵ１が設けられている。これら第１機能素子形成領域ユニットＵ１の周囲の領域には、第３機能素子形成領域ユニットＵ３が設けられている。
図２５では、第１ワイヤ４１がソースパッド２１に２箇所で接続された場合のアクティブ領域２９における第１～第３機能素子形成領域ユニットＵ１～Ｕ３の配置態様を示している。
図２５に示すように、第１機能素子形成領域ユニットＵ１は、熱の発生を抑制すべき領域に設けられている。第１機能素子形成領域ユニットＵ１は、アクティブ領域２９の内方領域に配置されている。一例では、第１機能素子形成領域ユニットＵ１は、アクティブ領域２９において第１ワイヤ４１がソースパッド２１に接続される２箇所の領域（一点鎖線の領域）の間の内方領域に設けられている。第３機能素子形成領域ユニットＵ３は、第１機能素子形成領域ユニットＵ１と隣接する領域に設けられている。
またアクティブ領域２９において第１ワイヤ４１がソースパッド２１に接続される２箇所の領域を含む領域（ウェッジＲＹが配置されている領域）では、第２機能素子形成領域ユニットＵ２が設けられている。これら第２機能素子形成領域ユニットＵ２の周囲の領域には、第１機能素子形成領域ユニットＵ１が設けられている。これら第２機能素子形成領域ユニットＵ２の周囲の領域には、第１機能素子形成領域ユニットＵ１が設けられている。これら第１機能素子形成領域ユニットＵ１の周囲の領域には、第３機能素子形成領域ユニットＵ３が設けられている。
なお、アクティブ領域２９における外方領域は、図２４及び図２５に示す第２機能素子形成領域ユニットＵ２及び第３機能素子形成領域ユニットＵ３の配置態様に限られず、第２機能素子形成領域ユニットＵ２及び第３機能素子形成領域ユニットＵ３のいずれか一方が配置されていればよい。
次に、図２６Ａ～図２６Ｃを参照して、第１～第３機能素子形成領域ユニットＵ１～Ｕ３の平面構造について説明する。
図２６Ａ～図２６Ｃに示すように、第１～第３機能素子形成領域ユニットＵ１～Ｕ３は、単位面積当たりに占めるチャネル形成領域７２の面積の割合が調整されて、第１～第３機能素子形成領域２３２～２３４のレイアウトが変更されている。
図２６Ａに示す第１機能素子形成領域ユニットＵ１は、単位面積当たりに占めるチャネル形成領域７２の面積の割合が２５％程度とされた複数の機能素子形成領域２３１を含む。図２６Ｂに示す第２機能素子形成領域ユニットＵ２は、単位面積当たりに占めるチャネル形成領域７２の面積の割合が７５％程度とされた複数の機能素子形成領域２３１を含む。図２６Ｃに示す第３機能素子形成領域ユニットＵ３は、単位面積当たりに占めるチャネル形成領域７２の面積の割合が５０％程度とされた複数の機能素子形成領域２３１を含む。
図２６Ａ～図２６Ｃに示すとおり、本実施形態では、複数のチャネル形成領域７２が、千鳥状又は葛折状を基調としたレイアウトで第１～第３機能素子形成領域２３２～２３４に形成されている。
図２６Ａに示すとおり、第１機能素子形成領域ユニットＵ１の各第１機能素子形成領域２３２において、複数のチャネル形成領域７２は、トレンチゲート構造６５の長さ方向に沿って千鳥状に配列されている。各トレンチゲート構造６５においては、複数のチャネル形成領域７２は、トレンチゲート構造６５の長さ方向に沿って、各トレンチゲート構造６５の一方の側面側及び他方の側面側に交互に間隔を空けて配列されている。複数のチャネル形成領域７２は、トレンチゲート構造６５と交差する横方向の一方の側面側又は他方の側面側のみに配置されている。このような構成により、第１機能素子形成領域ユニットＵ１では、単位面積当たりに占めるチャネル形成領域７２の面積の割合が２５％程度とされている。第１機能素子形成領域ユニットＵ１では、トレンチゲート構造６５の一方の側面側又は他方の側面側に他のチャネル形成領域７２から間隔を空けてチャネル形成領域７２が配置されているため、熱の発生源を効果的に分散させることができる。
また、一方の側面側に配置されたチャネル形成領域７２が、トレンチゲート構造６５を挟んで他方の側面側に配置されたチャネル形成領域７２に対向しない。したがって、トレンチゲート構造６５と交差する横方向において、複数の熱の発生源がトレンチゲート構造６５を挟んで対向することがない。これにより、一つのチャネル形成領域７２で発生した熱が他のチャネル形成領域７２に伝わるのを抑制することができるため、熱干渉の発生を効果的に抑制することができる。このように、第１機能素子形成領域ユニットＵ１は、温度上昇を効果的に抑制することができる構成となっている。
図２６Ｂに示すように、第２機能素子形成領域ユニットＵ２の各第２機能素子形成領域２３３は、図２６Ａに示す構成において、ソース領域７０とボディコンタクト領域７３を入れ替えた構成である。詳述すると、チャネル形成領域７２は、トレンチゲート構造６５の長さ方向に沿って延長している。トレンチゲート構造６５と交差する横方向において、一方のトレンチゲート構造６５側に形成されたチャネル形成領域７２と他方のトレンチゲート構造６５側に形成されたチャネル形成領域７２とが一体的に形成されている。これにより、葛折状のチャネル形成領域７２が各第２機能素子形成領域２３３内に形成されている。このような構成により、第２機能素子形成領域ユニットＵ２では、単位面積当たりに占めるチャネル形成領域７２の面積の割合が７５％程度とされている。
図２６Ｃに示すように、第３機能素子形成領域ユニットＵ３の各第３機能素子形成領域２３４は、図２６Ａに示す構成において、トレンチゲート構造６５の長さ方向において、チャネル形成領域７２の長さを２倍程にわたり延長したものである。このような構成により、第３機能素子形成領域ユニットＵ３では、単位面積当たりに占めるチャネル形成領域７２の面積の割合が５０％程度とされている。本実施形態における第１～第３機能素子形成領域ユニットＵ３の断面構造は、図９に示すＭＩＳＦＥＴ２３ａの断面構造と概ね同じ構造である。
（ＭＩＳＦＥＴの製造方法）
図２７Ａ～図２７Ｋを参照して、ＭＩＳＦＥＴ２３ａの製造方法の一例について説明する。図２７Ａ～図２７Ｋは、図２６Ａの２７－２７線に対応する部分の縦断面図である。
まず、図２７Ａに示すように、半導体基板６１と、半導体基板６１上に形成されたエピタキシャル層６２とを含むウェハ状の基板５０が準備される。
次に、図２７Ｂに示すように、トレンチ６６を形成すべき領域に選択的に開口２４１を有するハードマスク２４０がエピタキシャル層６２上に形成される。そして、ハードマスク２４０を介するエッチングにより、エピタキシャル層６２の表層部が選択的に除去される。これにより、複数のトレンチ６６が形成される。トレンチ６６が形成された後、ハードマスク２４０が除去される。
次に、図２７Ｃに示すように、例えば熱酸化法により、トレンチ６６の内壁面に酸化シリコンからなる熱酸化膜２４２が形成される。
次に、図２７Ｄに示すように、エピタキシャル層６２上に、導電体としてのポリシリコン膜２４４が堆積される。ポリシリコン膜２４４は、トレンチ６６を埋めてエピタキシャル層６２の表面を覆う。この後、ポリシリコン膜２４４に、ｎ型不純物を注入し、熱処理によって拡散させる（ドライブイン）。ｎ型不純物としては、例えば、燐（Ｐ）、砒素（Ａｓ）等が挙げられる。
次に、図２７Ｅに示すように、ポリシリコン膜２４４がエッチングされる。ポリシリコン膜２４４のエッチングは、エッチング面がトレンチ６６の各深さ方向の途中に達するまで継続される。これにより、トレンチ６６には、残ったポリシリコン膜２４４からなる埋め込み電極６９が形成される。
次に、図２７Ｆに示すように、トレンチ６６の開口と埋め込み電極６９の上端部６９ａとの間に位置する厚いゲート絶縁膜６７がエッチングされる。厚いゲート絶縁膜６７は、トレンチ６６の各内壁面に一部が残存するように除去される。このとき、埋め込み電極６９の上端部６９ａの一部は、厚いゲート絶縁膜６７から露出する。この場合、実施されるエッチングは、ウェットエッチングであってもよい。
次に、図２７Ｇに示すように、基板５０が熱酸化処理されることによって、トレンチ６６の露出側面及び基板５０の表面に熱酸化膜２４２が形成される。この際、埋め込み電極６９の露出した上端部６９ａの一部も酸化されて熱酸化膜２４２が形成される。埋め込み電極６９の上端部６９ａでは、不純物が導入されたポリシリコンにより、トレンチ６６の露出面側よりも酸化が進む結果、比較的厚い熱酸化膜２４２が形成される。この工程では、埋め込み電極６９の上端部６９ａとトレンチ６６の側面との間に、ゲート絶縁膜６７の厚膜部６７ａ及び薄膜部６７ｂにより凹部２４５が形成される。
次に、図２７Ｈに示すように、基板５０上に、導電体としてのポリシリコン膜２４６が堆積される。ポリシリコン膜２４６は、トレンチ６６を埋めて、基板５０の表面を覆う。ポリシリコン膜２４６は、トレンチ６６内の凹部２４５に入り込み、トレンチ６６の埋め込み電極６９の上端部６９ａとの間で、それらの間を下方に向かって延びる突起部を形成することにより、埋め込み電極６９に向けて開口する凹部６８ａが形成される。この後、ポリシリコン膜２４６に不純物を注入し、熱処理によって拡散させる（ドライブイン）。次に、ポリシリコン膜２４６がエッチングされる。
ポリシリコン膜２４６のエッチングは、エッチング面が基板５０の表面よりもややトレンチ６６内に入った位置になるまで続けられる。これにより、トレンチ６６にはそれぞれ、残ったポリシリコン膜２４６からなるゲート電極６８が形成される。またゲート電極６８の上には、凹部２４７が形成される。
次に、図２７Ｉに示すように、ボディ領域７１を形成すべき領域に選択的に開口するイオン注入マスク（図示略）が基板５０上に形成される。そして、イオン注入マスクを介してｐ型不純物がエピタキシャル層６２の表層部に注入される。これにより、エピタキシャル層６２の表層部にボディ領域７１が形成される。ボディ領域７１が形成された後、イオン注入マスクが除去される。次に、基板５０に、ｎ型不純物及びｐ型不純物が順に注入される。その後、注入された不純物イオンを、熱処理によって拡散させる（ドライブイン）。これにより、ｎ＋型のソース領域７０及びｐ＋型のボディコンタクト領域７３が形成される。次に、図２７Ｊに示すように、例えばＣＶＤ法によって、窒化シリコン膜及び酸化シリコン膜が順に堆積される。これにより、層間絶縁膜７４が形成される。
ここで、ソース領域７０は、ソース領域７０を形成すべき領域に選択的に開口を有するイオン注入マスクを介してｎ型不純物の注入によって形成される。これにより、平面視において、単位面積当たりに占める面積の割合が相対的に小さくされたソース領域７０と、平面視において、単位面積当たりに占める面積の割合が相対的に大きくされたソース領域７０とが選択的に形成される。つまり、第１機能素子形成領域２３２（第１機能素子形成領域ユニットＵ１）と、第２機能素子形成領域２３３（第２機能素子形成領域ユニットＵ２）と、第３機能素子形成領域２３４（第３機能素子形成領域ユニットＵ３）とが形成される。
またボディコンタクト領域７３は、ボディコンタクト領域７３を形成すべき領域に選択的に開口を有するイオン注入マスクを介するｐ型不純物の注入によって形成される。
次に、反応性イオンエッチング（Reactive Ion Etching：RIE）によって、層間絶縁膜７４が選択的にエッチングされて、コンタクトホール２４８が形成される。そして図２７Ｋに示すように、コンタクトホール２４８にコンタクト８１，８３（図２７Ｋでは図示略）が埋設された後、基板５０上の領域を覆うように電極膜（図示略）が形成される。この電極膜がパターニングされることにより、ソースパッド２１（ソースメタル２３０）及びゲートパッド２２（図５参照）が形成される。また基板５０の半導体基板６１を覆うように電極膜（図示略）が形成される。この電極膜がパターニングされることにより、ドレイン電極６４が形成される。以上の工程を経て、半導体装置１（ＭＩＳＦＥＴ２３ａ）が得られる。
本実施形態によれば、以下の効果が得られる。
（４－１）アクティブ領域２９において熱の発生を抑制すべき領域に、発熱量が少なくかつアクティブクランプ耐量Ｅａｃが大きい構成の第１機能素子形成領域ユニットＵ１が配置されている。これにより、アクティブ領域２９の温度上昇を抑制することができ、アクティブ領域２９における熱の発生を抑制すべき領域が過渡的かつ局所的に高温になることを抑制することができる。またアクティブ領域２９に第１機能素子形成領域ユニットＵ１が配置されるため、例えばアクティブ領域２９が第２機能素子形成領域ユニットＵ２及び第３機能素子形成領域ユニットＵ３からなる構成と比較して、アクティブクランプ耐量Ｅａｃを向上させやすくなる。
（４－２）アクティブ領域２９において熱の発生を抑制すべき領域以外の領域、例えばアクティブ領域２９の外方領域に、単位面積当たりに占めるチャネル形成領域７２の面積の割合が第１機能素子形成領域ユニットＵ１よりも大きい第２機能素子形成領域ユニットＵ２又は第３機能素子形成領域ユニットＵ３が配置されている。これにより、第１機能素子形成領域ユニットＵ１よりもチャネル形成領域７２の面積が大きく、面積の大きい電流経路を確保することができるため、第１機能素子形成領域ユニットＵ１を併せて用いても、電流経路がアクティブ領域２９の全体から見て減少することを抑制することができる。これにより、アクティブ領域２９において熱の発生を抑制すべき領域以外の領域を利用して、半導体素子２０のオン抵抗の増加を抑制することができる。
（４－３）アクティブ領域２９において、第１ワイヤ４１がソースパッド２１に接続される箇所に対応する領域に、発熱量が多くかつアクティブクランプ耐量Ｅａｃが小さい構成の第２機能素子形成領域ユニットＵ２が配置されている。この構成によれば、アクティブ領域２９の熱がソースパッド２１を通じて第１ワイヤ４１に移動するため、アクティブ領域２９における第１ワイヤ４１がソースパッド２１に接続される箇所に対応する領域では温度が上昇し難い。このため、発熱量が多い第２機能素子形成領域ユニットＵ２を用いることにより、半導体素子２０のオン抵抗の増加の抑制に寄与することができる。
（４－４）アクティブ領域２９は、第１機能素子形成領域ユニットＵ１、第２機能素子形成領域ユニットＵ２、及び第３機能素子形成領域ユニットＵ３により構成されている。これにより、アクティブ領域２９が例えば２種類の機能素子形成領域ユニットから構成される場合と比較して、半導体素子２０のオン抵抗及びアクティブクランプ耐量Ｅａｃを調整し易くなる。
また、アクティブ領域２９の一部では、第１機能素子形成領域ユニットＵ１と第２機能素子形成領域ユニットＵ２との間に第３機能素子形成領域ユニットＵ３が配置されている。これにより、オン抵抗やアクティブクランプ耐量Ｅａｃが急激に変化することを抑制することができる。
（変形例）
上記各実施形態に関する説明は、本発明の半導体装置が取り得る形態の例示であり、その形態を制限することを意図していない。本発明の半導体装置は、例えば以下に示される上記各実施形態の変形例、及び相互に矛盾しない少なくとも２つの変形例が組み合わせられた形態を取り得る。
〔実施形態の組み合わせ〕
・上記第２実施形態と上記第３実施形態とを組み合わせてもよい。すなわち、上記第２実施形態の半導体装置１のソースパッド２１直下の層間絶縁膜７４、第１ソース電極８０、及び第２ソース電極８２の構造を上記第３実施形態の層間絶縁膜７４、第１ソース電極８０、及び第２ソース電極８２の構造に置き換えてもよい。
・上記第３実施形態と上記第４実施形態とを組み合わせてもよい。すなわち、上記第３実施形態の半導体装置１のアクティブ領域２９を上記第４実施形態のような単位面積当たりに占めるチャネル形成領域７２の面積の割合が異なる複数の機能素子形成領域２３１を有する構造に置き換えてもよい。
〔放熱部材の追加〕
・アクティブクランプ耐量Ｅａｃを向上させるためには、半導体装置１の放熱性を向上させる必要がある。そこで、上記各実施形態において、ソースパッド２１に放熱部材２５０を接続することにより、半導体装置１の放熱性を向上させることができる。一例として、図２８Ａ及び図２８Ｂに示すように、ソースパッド２１に複数の放熱部材２５０が接続される。図２８Ａは、第１ワイヤ４１のソースパッド２１への接続箇所が１箇所の場合の放熱部材２５０の配置態様を示し、図２８Ｂは、第１ワイヤ４１のソースパッド２１への接続箇所が２箇所の場合の放熱部材２５０の配置態様を示している。
図２８Ａ及び図２８Ｂに示すように、複数の放熱部材２５０は、アクティブ領域２９において、熱の発生を抑制すべき領域に対応するソースパッド２１の領域に接続されている。詳述すると、図２８Ａでは、複数の放熱部材２５０は、アクティブ領域２９の内方領域に対応するソースパッド２１の領域に接続されている。具体的には、複数の放熱部材２５０は、第１ワイヤ４１の接続部分４１ａ（一点鎖線）の一部を取り囲むように配置されている。なお、第１ワイヤ４１との干渉を避けるため、第１ワイヤ４１が延びる方向には放熱部材２５０が配置されていない。
図２８Ｂでは、第１ワイヤ４１の端部となる第１接続部分４１ｂ及び第２接続部分４１ｃ（ともに一点鎖線）の一部を取り囲むように配置されている。なお、第１ワイヤ４１との干渉を避けるため、第１ワイヤ４１が延びる方向には放熱部材２５０が配置されていない。また複数の放熱部材２５０は、アクティブ領域２９の内方領域、すなわちアクティブ領域２９において第１ワイヤ４１の第１接続部分４１ｂと第２接続部分４１ｃとの間の領域であって、第１ワイヤ４１と縦方向Ｙに隣り合う領域に対応するソースパッド２１の領域に接続されている。
このような放熱部材２５０は、ウェッジボンディング又はボールボンディングによってワイヤがソースパッド２１に接続されることにより形成される。すなわち放熱部材２５０の形状は、ワイヤが接続されるときの接続部分の形状と同一形状である。放熱部材２５０は、例えば銅またはアルミニウムからなる。また例えば、放熱部材２５０は、第１ワイヤ４１がソースパッド２１に接続されることにより形成されてもよい。
図２９は、放熱部材２５０の一例を示している。図２９に示す放熱部材２５０は、ボールボンディングによってワイヤがソースパッド２１に接続された場合のものである。
また図２８Ａ及び図２８Ｂの複数の放熱部材２５０の配置態様は一例であり、その配置態様は任意に変更可能である。例えば、複数の放熱部材２５０は、図２８Ａ及び図２８Ｂに示すアクティブ領域２９における複数の第３機能素子形成領域ユニットＵ３が配置される領域に対応するソースパッド２１の領域の少なくとも１つに接続されてもよい。
・上記第１～第３実施形態において、１又は複数の放熱部材２５０がソースパッド２１上に接続されてもよい。この構成によれば、ソースパッド２１を介して半導体装置１の放熱性が向上するため、アクティブクランプ耐量Ｅａｃを向上させることができる。
〔接続部材の接続位置〕
・上記第１実施形態において、図７に示すように、接続部材としての第１ワイヤ４１とソースパッド２１とは、第１領域ＲＡ１の重心位置ＧＡ１と第２領域ＲＡ２の重心位置ＧＡ２とを結ぶ線分ＬＡ上の位置において互いに接続される。第１ワイヤ４１とソースパッド２１とは、第１領域ＲＡ１の重心位置ＧＡ１と第２領域ＲＡ２の重心位置ＧＡ２との２箇所において互いに接続されてもよい。
〔アクティブ領域の形状と重心位置〕
・上記各実施形態において、アクティブ領域２９の形状は任意に変更可能である。アクティブ領域２９は、次の（Ａ）～（Ｃ）のように変更することができる。これら（Ａ）～（Ｃ）のアクティブ領域２９の重心位置についても併せて説明する。
（Ａ）図３０Ａ及び図３０Ｂに示すように、アクティブ領域２９の形状は凹形状である。図３０Ａでは、第１ワイヤ４１がソースパッド２１に１箇所で接続される場合を示している。図３０Ａに示すように、アクティブ領域２９を凹部２９ｘを埋めた長方形状の第１領域ＲＤ１と、矩形状の凹部２９ｘに対応する第２領域ＲＤ２とに分割する。次に、第１領域ＲＤ１の重心位置ＧＤ１及び第２領域ＲＤ２の重心位置ＧＤ２を求める。図３０Ａに示すとおり、第１領域ＲＤ１及び第２領域ＲＤ２はそれぞれ矩形状であるため、第１領域ＲＤ１の重心位置ＧＤ１は第１領域ＲＤ１の対角線の交点であり、第２領域ＲＤ２の重心位置ＧＤ２は第２領域ＲＤ２の対角線の交点である。次に、第１領域ＲＤ１の面積ＳＤ１及び第２領域ＲＤ２の面積ＳＤ２をそれぞれ求める。次に、重心位置ＧＤ１と重心位置ＧＤ２とを結ぶ線分ＬＤにおいて、重心位置ＧＤ１とアクティブ領域２９の重心位置ＧＤとの間の距離ＤＤ１、及び重心位置ＧＤ２とアクティブ領域２９の重心位置ＧＤとの間の距離ＤＤ２と、第１領域ＲＤ１の面積ＳＤ１及び第２領域ＲＤ２の面積ＳＤ２との関係に基づいてアクティブ領域２９の重心位置ＧＤを求める。詳述すると、距離ＤＤ１に対する距離ＤＤ２の比（ＤＤ２／ＤＤ１）と、第１領域ＲＤ１の面積ＳＤ１に対する第２領域ＲＤ２の面積ＳＤ２の比の逆比（ＳＤ１／ＳＤ２）とが等しい（ＤＤ２／ＤＤ１＝ＳＤ１／ＳＤ２）。これにより、各距離ＤＤ１，ＤＤ２の少なくとも一方を求めることにより、アクティブ領域２９の重心位置ＧＤが求められる。また、図３０Ａに示すとおり、ソースパッド２１は、アクティブ領域２９の重心位置ＧＤを覆うように設けられている。
図３０Ａに示される一点鎖線の領域ＲＸは、ウェッジボンディング装置（図示略）において第１ワイヤ４１をソースパッド２１に超音波接合するためのツールヘッドを示している（以下、ウェッジＲＸという）。ウェッジボンディング装置は、ウェッジＲＸがアクティブ領域２９の重心位置ＧＤ上に位置するようにウェッジＲＸを移動させる。ウェッジＲＸに通された第１ワイヤ４１の端部は、アクティブ領域２９の重心位置ＧＤに重なるように接続されている。すなわち、第１ワイヤ４１のソースパッド２１への接触領域は、アクティブ領域２９の重心位置ＧＤを含んでいる。図３０Ａでは、第１ワイヤ４１のソースパッド２１への接触領域（ウェッジＲＸ）の中心位置がアクティブ領域２９の重心位置ＧＤと一致している。なお、この変形例において、第１ワイヤ４１のソースパッド２１への接触領域（ウェッジＲＸ）はアクティブ領域２９の重心位置ＧＤを含んでいればよく、第１ワイヤ４１のソースパッド２１への接触領域（ウェッジＲＸ）の中心位置がアクティブ領域２９の重心位置ＧＤと異なる位置であってもよい。
図３１Ａは、図３０Ａのアクティブ領域２９及び第１ワイヤ４１のソースパッド２１への接触領域（ウェッジＲＸ）を用いた半導体装置１の一例を示している。図３１Ａに示すように、図３０Ａのアクティブ領域２９と比較してゲートパッド２２の形成のためにアクティブ領域２９の一部が切り欠かれているが、第１ワイヤ４１のソースパッド２１への接触領域（ウェッジＲＸ）の中心位置がアクティブ領域２９の重心位置ＧＤと一致している点は変わらない。また図３１Ａに示すとおり、アクティブ領域２９の凹部２９ｘは、横方向Ｘに凹むように形成されている。制御回路領域２９ＬＧは、アクティブ領域２９のうちのゲートパッド２２が形成される切欠部２９ｗと凹部２９ｘとにわたって形成されている。また、温度センサ２７は、凹部２９ｘにおける縦方向Ｙの中央かつ横方向Ｘにおける凹部２９ｘの底面２９ｘａと隣接した箇所に設けられる。図３１Ａに示すとおり、温度センサ２７は、平面視において第１ワイヤ４１と重ならない位置、すなわち第１ワイヤ４１よりも横方向Ｘにおけるゲートパッド２２側の位置に設けられている。
図３０Ｂでは、第１ワイヤ４１がソースパッド２１に２箇所で接続される場合を示している。図３０Ｂに示すように、アクティブ領域２９を等面積となるような２つの領域（第１領域ＲＥ１及び第２領域ＲＥ２）に分割する。図３０Ｂに示すとおり、第１領域ＲＥ１及び第２領域ＲＥ２は、略Ｌ字状に形成される。次に、第１領域ＲＥ１の重心位置ＧＥ１及び第２領域ＲＥ２の重心位置ＧＥ２を求める。第１領域ＲＥ１を、２つの矩形状の領域である第１分割領域ＲＥ１１及び第２分割領域ＲＥ１２に分割する。そして第１分割領域ＲＥ１１の重心位置ＧＥ１１及び第２分割領域ＲＥ１２の重心位置ＧＥ１２を求める。第１分割領域ＲＥ１１は矩形状であるため、第１分割領域ＲＥ１１の対角線の交点が第１分割領域ＲＥ１１の重心位置ＧＥ１１である。第２分割領域ＲＥ１２は矩形状であるため、第２分割領域ＲＥ１２の対角線の交点が分割領域ＲＥ１２の第２重心位置ＧＥ１２である。次に、第１分割領域ＲＥ１１の面積ＳＥ１及び第２分割領域ＲＥ１２の面積ＳＥ２をそれぞれ求める。次に、重心位置ＧＥ１１と重心位置ＧＥ１２とを結ぶ線分ＬＥ１において、重心位置ＧＥ１１と重心位置ＧＥ１との間の距離ＤＥ１、及び重心位置ＧＥ１２と重心位置ＧＥ１との間の距離ＤＥ２と、第１分割領域ＲＥ１１の面積ＳＥ１及び第２分割領域ＲＥ１２の面積ＳＥ２との関係に基づいて第１領域ＲＥ１の重心位置ＧＥ１を求める。詳述すると、距離ＤＥ１に対する距離ＤＥ２の比（ＤＥ２／ＤＥ１）と、第１分割領域ＲＥ１１の面積ＳＥ１に対する第２分割領域ＲＥ１２の面積ＳＥ２の比の逆比（ＳＥ１／ＳＥ２）とが等しい（ＤＥ２／ＤＥ１＝ＳＥ１／ＳＥ２）。これにより、各距離ＤＥ１，ＤＥ２の少なくとも一方を求めることにより、第１領域ＲＥ１の重心位置ＧＥ１を求める。また第２領域ＲＥ２についても第１領域ＲＥ１の重心位置ＧＥ１の求め方と同様に、第１分割領域ＲＥ２１の重心位置ＧＥ２１及び第２分割領域ＲＥ２２の重心位置ＧＥ２２を結ぶ線分ＬＥ２において、第１分割領域ＲＥ２１の面積ＳＥ２１及び第２分割領域ＲＥ２２の面積ＳＥ２２に基づいて重心位置ＧＥ２を求める。また、図３０Ｂに示すとおり、ソースパッド２１は、分割されたアクティブ領域２９のそれぞれの重心位置ＧＥ１，ＧＥ２（第１領域ＲＥ１の重心位置ＧＥ１及び第２領域ＲＥ２の重心位置ＧＥ２）を覆うように設けられている。
図３０Ｂに示される２つの一点鎖線の領域ＲＹは、ウェッジボンディング装置（図示略）において第１ワイヤ４１をソースパッド２１に超音波接合するためのツールヘッド（以下、ウェッジＲＹという）を示している。ウェッジボンディング装置は、ウェッジＲＹがアクティブ領域２９の第１領域ＲＥ１の重心位置ＧＥ１上に位置するようにウェッジＲＹを移動させて、ソースパッド２１に第１ワイヤ４１の端部を接続する。これにより、ウェッジＲＹに通された第１ワイヤ４１の端部は、第１領域ＲＢ１の重心位置ＧＢ１に重なるように接続されている。すなわち、第１ワイヤ４１のソースパッド２１への第１接続部分４１ｂは、第１領域ＲＥ１の重心位置ＧＥ１を含んでいる。図３０Ｂでは、第１接続部分４１ｂの中心位置が第１領域ＲＥ１の重心位置ＧＥ１と一致している。次に、ウェッジボンディング装置は、ウェッジＲＹをソースパッド２１から離間させることにより第１ワイヤ４１がソースパッド２１から離れるようになる。そしてウェッジボンディング装置は、ウェッジＲＹがアクティブ領域２９の第２領域ＲＢ２の重心位置ＧＢ２上に位置するようにウェッジＲＹを移動させて、ソースパッド２１に第１ワイヤ４１を接続する。これにより、ウェッジＲＹに通された第１ワイヤ４１は、第２領域ＲＥ２の重心位置ＧＥ２に重なるように接続されている。すなわち、第１ワイヤ４１のソースパッド２１への第２接続部分４１ｃは、第２領域ＲＥ２の重心位置ＧＥ２を含んでいる。図３０Ｂでは、第２接続部分４１ｃの中心位置が第２領域ＲＥ２の重心位置ＧＥ２と一致している。なお、この変形例において、第１接続部分４１ｂは第１領域ＲＥ１の重心位置ＧＥ１を含んでいればよく、第１接続部分４１ｂの中心位置が第１領域ＲＥ１の重心位置ＧＥ１と異なる位置であってもよい。また第２接続部分４１ｃは第２領域ＲＥ２の重心位置ＧＥ２を含んでいればよく、第２接続部分４１ｃの中心位置が第２領域ＲＥ２の重心位置ＧＥ２と異なる位置であってもよい。
図３１Ｂは、図３０Ｂのアクティブ領域２９及び第１ワイヤ４１のソースパッド２１への接触領域（ウェッジＲＸ）を用いた半導体装置１の一例を示している。アクティブ領域２９の形状や制御回路領域２９ＬＧの形状、及び温度センサ２７の位置は、図３１Ａと同様である。図３１Ｂに示すとおり、温度センサ２７は、平面視において第１ワイヤ４１と重ならない位置、すなわち第１ワイヤ４１よりも横方向Ｘにおけるゲートパッド２２側の位置に設けられている。
また、温度センサ２７の位置は、図３１Ａ及び図３１Ｂに示す位置に限定されず、任意に変更可能である。一例では、図３１Ｃに示すように、温度センサ２７は、半導体素子２０の駆動時においてアクティブ領域２９のうちの最も温度が高くなる領域に接近するように設けられてもよい。詳述すると、図３１Ｃに示すアクティブ領域２９は、凹部２９ｘの底面２９ｘａの縦方向Ｙの中央部から横方向Ｘに向けて凹む第２凹部２９ｖを有する。制御回路領域２９ＬＧは、第２凹部２９ｖに入り込む凸部２９ｕを有する。温度センサ２７は、凸部２９ｕの先端部に設けられている。図３１Ｃに示すとおり、温度センサ２７は、平面視において第１ワイヤ４１と重ならない位置、すなわち第１ワイヤ４１よりも横方向Ｘにおけるゲートパッド２２側の位置に設けられている。
（Ｂ）図３２Ａ及び図３２Ｂに示すように、アクティブ領域２９の形状は凸形状である。図３２Ａでは、第１ワイヤ４１がソースパッド２１に１箇所で接続される場合を示している。図３２Ａに示すように、アクティブ領域２９を凸部２９ｙを除く長方形状の第１領域ＲＦ１と、矩形状の凸部２９ｙに対応する第２領域ＲＦ２とに分割する。次に、第１領域ＲＦ１の重心位置ＧＦ１及び第２領域ＲＦ２の重心位置ＧＦ２を求める。図３２Ａに示すとおり、第１領域ＲＦ１及び第２領域ＲＦ２はそれぞれ矩形状であるため、第１領域ＲＦ１の重心位置ＧＦ１は第１領域ＲＦ１の対角線の交点であり、第２領域ＲＦ２の重心位置ＧＦ２は第２領域ＲＦ２の対角線の交点である。次に、第１領域ＲＦ１の面積ＳＦ１及び第２領域ＲＦ２の面積ＳＦ２をそれぞれ求める。次に、重心位置ＧＦ１と重心位置ＧＦ２とを結ぶ線分ＬＦにおいて、重心位置ＧＦ１とアクティブ領域２９の重心位置ＧＦとの間の距離ＤＦ１、及び重心位置ＧＦ２とアクティブ領域２９の重心位置ＧＦとの間の距離ＤＦ２と、第１領域ＲＦ１の面積ＳＦ１及び第２領域ＲＦ２の面積ＳＦ２との関係に基づいてアクティブ領域２９の重心位置ＧＦを求める。詳述すると、距離ＤＦ１に対する距離ＤＦ２の比（ＤＦ２／ＤＦ１）と、第１領域ＲＦ１の面積ＳＦ１に対する第２領域ＲＦ２の面積ＳＦ２の比の逆比（ＳＦ１／ＳＦ２）とが等しい（ＤＦ２／ＤＦ１＝ＳＦ１／ＳＦ２）。これにより、各距離ＤＦ１，ＤＦ２の少なくとも一方を求めることにより、アクティブ領域２９の重心位置ＧＦが求められる。また、図３２Ａに示すとおり、ソースパッド２１は、アクティブ領域２９の重心位置ＧＦを覆うように設けられている。
図３２Ａの一点鎖線にて示される領域ＲＸは、ウェッジボンディング装置（図示略）において第１ワイヤ４１をソースパッド２１に超音波接合するためのツールヘッドを示している（以下、ウェッジＲＸという）。ウェッジボンディング装置は、ウェッジＲＸがアクティブ領域２９の重心位置ＧＦ上に位置するようにウェッジＲＸを移動させる。ウェッジＲＸに通された第１ワイヤ４１の端部は、アクティブ領域２９の重心位置ＧＦに重なるように接続されている。すなわち、第１ワイヤ４１のソースパッド２１への接触領域は、アクティブ領域２９の重心位置ＧＦを含んでいる。図３２Ａでは、第１ワイヤ４１のソースパッド２１への接触領域（ウェッジＲＸ）の中心位置がアクティブ領域２９の重心位置ＧＦと一致している。なお、この変形例において、第１ワイヤ４１のソースパッド２１への接触領域（ウェッジＲＸ）はアクティブ領域２９の重心位置ＧＦを含んでいればよく、第１ワイヤ４１のソースパッド２１への接触領域（ウェッジＲＸ）の中心位置がアクティブ領域２９の重心位置ＧＦと異なる位置であってもよい。
図３３Ａは、図３２Ａのアクティブ領域２９及び第１ワイヤ４１のソースパッド２１への接触領域（ウェッジＲＸ）を用いた半導体装置１の一例を示している。図３３Ａでは、アクティブ領域２９の凸部２９ｙが縦方向Ｙにおいて第２リードフレーム１２及び第３リードフレーム１３側となるように半導体素子２０が設けられている。図３３Ａに示すように、図３２Ａのアクティブ領域２９と比較して温度センサ２７の配置のためにアクティブ領域２９の一部が切り欠かれているが、第１ワイヤ４１のソースパッド２１への接触領域（ウェッジＲＸ）の中心位置がアクティブ領域２９の重心位置ＧＤと一致している点は変わらない。また図３３Ａに示すとおり、アクティブ領域２９における凸部２９ｙに対してゲートパッド２２側と反対側に隣り合う領域には、縦方向Ｙに凹むように形成された凹部２９ｔを有する。制御回路領域２９ＬＧは、縦方向Ｙにおいてアクティブ領域２９と並べられ、アクティブ領域２９の凸部２９ｙを横方向Ｘ及び縦方向Ｙから取り囲むように形成されている。制御回路領域２９ＬＧは、アクティブ領域２９の凹部２９ｔに入り込む凸部２９ｓを有する。温度センサ２７は、凸部２９ｓの先端部に設けられる。図３３Ａに示すとおり、温度センサ２７は、平面視において第１ワイヤ４１と重ならない位置、すなわち第１ワイヤ４１よりも横方向Ｘにおけるゲートパッド２２側とは反対側の位置に設けられている。
図３２Ｂでは、第１ワイヤ４１がソースパッド２１に２箇所で接続される場合を示している。図３２Ｂに示すように、アクティブ領域２９を等面積となるような２つの領域（第１領域ＲＧ１及び第２領域ＲＧ２）に分割する。図３２Ｂに示すとおり、第１領域ＲＧ１及び第２領域ＲＧ２は、略Ｌ字状に形成される。次に、第１領域ＲＧ１の重心位置ＧＧ１及び第２領域ＲＧ２の重心位置ＧＧ２を求める。第１領域ＲＧ１を、２つの矩形状の領域である第１分割領域ＲＧ１１及び第２分割領域ＲＧ１２に分割する。そして第１分割領域ＲＧ１１の重心位置ＧＧ１１及び第２分割領域ＲＧ１２の重心位置ＧＧ１２を求める。第１分割領域ＲＧ１１は矩形状であるため、第１分割領域ＲＧ１１の対角線の交点が第１分割領域ＲＧ１１の重心位置ＧＧ１１である。第２分割領域ＲＧ１２は矩形状であるため、第２分割領域ＲＧ１２の対角線の交点が分割領域ＲＧ１２の第２重心位置ＧＧ１２である。次に、第１分割領域ＲＧ１１の面積ＳＧ１及び第２分割領域ＲＧ１２の面積ＳＧ２をそれぞれ求める。次に、重心位置ＧＧ１１と重心位置ＧＧ１２とを結ぶ線分ＬＧ１において、重心位置ＧＧ１１と重心位置ＧＧ１との間の距離ＤＧ１、及び重心位置ＧＧ１２と重心位置ＧＧ１との間の距離ＤＧ２と、第１分割領域ＲＧ１１の面積ＳＧ１及び第２分割領域ＲＧ１２の面積ＳＧ２との関係に基づいて第１領域ＲＧ１の重心位置ＧＧ１を求める。詳述すると、距離ＤＧ１に対する距離ＤＧ２の比（ＤＧ２／ＤＧ１）と、第１分割領域ＲＧ１１の面積ＳＧ１に対する第２分割領域ＲＧ１２の面積ＳＧ２の比の逆比（ＳＧ１／ＳＧ２）とが等しい（ＤＧ２／ＤＧ１＝ＳＧ１／ＳＧ２）。これにより、各距離ＤＧ１，ＤＧ２の少なくとも一方を求めることにより、第１領域ＲＧ１の重心位置ＧＧ１を求める。また第２領域ＲＧ２についても第１領域ＲＧ１の重心位置ＧＧ１の求め方と同様に、第１分割領域ＲＧ２１の重心位置ＧＧ２１及び第２分割領域ＲＧ２２の重心位置ＧＧ２２を結ぶ線分ＬＧ２において、第１分割領域ＲＧ２１の面積ＳＧ２１及び第２分割領域ＲＧ２２の面積ＳＧ２２に基づいて重心位置ＧＧ２を求める。また、図３２Ｂに示すとおり、ソースパッド２１は、分割されたアクティブ領域２９のそれぞれの重心位置ＧＧ１，ＧＧ２（第１領域ＲＧ１の重心位置ＧＧ１及び第２領域ＲＧ２の重心位置ＧＧ２）を覆うように設けられている。
図３２Ｂに示される２つの二点鎖線の領域ＲＹは、ウェッジボンディング装置（図示略）において第１ワイヤ４１をソースパッド２１に超音波接続するためのツールヘッド（以下、ウェッジＲＹという）を示している。ウェッジボンディング装置は、ウェッジＲＹがアクティブ領域２９の第１領域ＲＧ１の重心位置ＧＧ１上に位置するようにウェッジＲＹを移動させて、ソースパッド２１に第１ワイヤ４１の端部を接続する。これにより、ウェッジＲＹに通された第１ワイヤ４１の端部は、第１領域ＲＧ１の重心位置ＧＧ１に重なるように接続されている。すなわち、第１ワイヤ４１のソースパッド２１への第１接続部分４１ｂは、第１領域ＲＧ１の重心位置ＧＧ１を含んでいる。図３２Ｂでは、第１接続部分４１ｂの中心位置が第１領域ＲＧ１の重心位置ＧＧ１と一致している。次に、ウェッジボンディング装置は、ウェッジＲＹをソースパッド２１から離間させることにより第１ワイヤ４１がソースパッド２１から離れるようになる。そしてウェッジボンディング装置は、ウェッジＲＹがアクティブ領域２９の第２領域ＲＧ２の重心位置ＧＧ２上に位置するようにウェッジＲＹを移動させて、ソースパッド２１に第１ワイヤ４１を接続する。これにより、ウェッジＲＹに通された第１ワイヤ４１は、第２領域ＲＧ２の重心位置ＧＧ２に重なるように接続されている。すなわち、第１ワイヤ４１のソースパッド２１への第２接続部分４１ｃは、第２領域ＲＧ２の重心位置ＧＧ２を含んでいる。図３２Ｂでは、第２接続部分４１ｃの中心位置が第２領域ＲＧ２の重心位置ＧＧ２と一致している。なお、この変形例において、第１接続部分４１ｂは第１領域ＲＧ１の重心位置ＧＧ１を含んでいればよく、第１接続部分４１ｂの中心位置が第１領域ＲＧ１の重心位置ＧＧ１と異なる位置であってもよい。また第２接続部分４１ｃは第２領域ＲＧ２の重心位置ＧＧ２を含んでいればよく、第２接続部分４１ｃの中心位置が第２領域ＲＧ２の重心位置ＧＧ２と異なる位置であってもよい。
図３３Ｂは、図３２Ｂのアクティブ領域２９及び第１ワイヤ４１のソースパッド２１への接触領域（ウェッジＲＸ）を用いた半導体装置１の一例を示している。図３３Ｂでは、アクティブ領域２９の凸部２９ｙが横方向Ｘに延び、横方向Ｘにおいて凸部２９ｙが第２リードフレーム１２側となるように半導体素子２０が設けられている。図３３Ｂに示すように、図３２Ｂのアクティブ領域２９と比較して温度センサ２７の配置のためにアクティブ領域２９の一部が切り欠かれているが、第１ワイヤ４１のソースパッド２１への接触領域（ウェッジＲＸ）の中心位置がアクティブ領域２９の重心位置ＧＤと一致している点は変わらない。また図３３Ｂに示すとおり、アクティブ領域２９における凸部２９ｙに対してゲートパッド２２側と反対側に隣り合う領域には、縦方向Ｙに凹むように形成された凹部２９ｒを有する。凹部２９ｒは、第３リードフレーム１３に向けて斜めに凹むように形成されている。制御回路領域２９ＬＧは、横方向Ｘにおいてアクティブ領域２９と並べられ、アクティブ領域２９の凸部２９ｙを横方向Ｘ及び縦方向Ｙから取り囲むように形成されている。ゲートパッド２２は、縦方向Ｙにおいてアクティブ領域２９の凸部２９ｙよりも第２リードフレーム１２側であって、横方向Ｘにおいて制御回路領域２９ＬＧとアクティブ領域２９との間に形成されている。制御回路領域２９ＬＧは、アクティブ領域２９の凹部２９ｒに入り込む凸部２９ｑを有する。温度センサ２７は、凸部２９ｑの先端部に設けられる。図３３Ｂに示すとおり、温度センサ２７は、平面視において第１ワイヤ４１と重ならない位置、すなわち横方向Ｘにおいて第１ワイヤ４１とゲートパッド２２との間の位置に設けられている。
（Ｃ）図３４Ａ及び図３４Ｂに示すように、アクティブ領域２９の形状は、複数の矩形状が組み合わせられた形状である。図３４Ａでは、第１ワイヤ４１がソースパッド２１に１箇所で接続される場合を示している。図３４Ａに示すように、アクティブ領域２９を矩形状の第１領域ＲＨ１と、凸形状の第２領域ＲＨ２とに分割する。次に、第１領域ＲＨ１の重心位置ＧＨ１及び第２領域ＲＨ２の重心位置ＧＨ２を求める。図３４Ａに示すとおり、第１領域ＲＨ１は矩形状であるため、第１領域ＲＨ１の重心位置ＧＨ１は第１領域ＲＨ１の対角線の交点である。第２領域ＲＨ２は凸形状であるため、図３３Ａのアクティブ領域２９と同様に、第２領域ＲＨ２を２つの矩形状の領域である第１分割領域ＲＨ２１及び第２分割領域ＲＨ２２に分割する。そして第１分割領域ＲＨ２１の重心位置ＧＨ２１及び第２分割領域ＲＨ２２の重心位置ＧＨ２２を求める。第１分割領域ＲＨ２１は矩形状であるため、第１分割領域ＲＨ２１の対角線の交点が第１分割領域ＲＨ２１の重心位置ＧＨ２１である。第２分割領域ＲＨ２２は矩形状であるため、第２分割領域ＲＨ２２の対角線の交点が第２分割領域ＲＨ２２の第２重心位置ＧＨ２２である。次に、第１分割領域ＲＨ２１の面積ＳＨ２１及び第２分割領域ＲＨ２２の面積ＳＨ２２をそれぞれ求める。次に、重心位置ＧＨ２１と重心位置ＧＨ２２とを結ぶ線分ＬＨ１において、重心位置ＧＨ２１と重心位置ＧＨ２との間の距離ＤＨ２１、及び重心位置ＧＨ２２と重心位置ＧＨ２との間の距離ＤＨ２２と、第１分割領域ＲＨ２１の面積ＳＨ２１及び第２分割領域ＲＨ２２の面積ＳＨ２２との関係に基づいて第２領域ＲＨ２の重心位置ＧＨ２を求める。詳述すると、距離ＤＨ２１に対する距離ＤＨ２２の比（ＤＨ２２／ＤＨ２１）と、第１分割領域ＲＨ２１の面積ＳＨ２１に対する第２分割領域ＲＨ２２の面積ＳＨ２２の比の逆比（ＳＨ２１／ＳＨ２２）とが等しい（ＤＨ２２／ＤＨ２１＝ＳＨ２１／ＳＨ２２）。これにより、各距離ＤＨ２１，ＤＨ２２の少なくとも一方を求めることにより、第２領域ＲＨ２の重心位置ＧＨ２を求める。
次に、第１領域ＲＨ１の重心位置ＧＨ１と第２領域ＲＨ２の重心位置ＧＨ２とを結ぶ線分ＬＨ２において、重心位置ＧＨ１とアクティブ領域２９の重心位置ＧＨとの間の距離ＤＨ１、及び重心位置ＧＨ２とアクティブ領域２９の重心位置ＧＨとの間の距離ＤＨ２と、第１領域ＲＨ１の面積ＳＨ１及び第２領域ＲＨ２の面積ＳＨ２との関係に基づいてアクティブ領域２９の重心位置ＧＨを求める。詳述すると、距離ＤＨ１に対する距離ＤＨ２の比（ＤＨ１／ＤＨ２）と、第１領域ＲＨ１の面積ＳＨ１に対しる第２領域ＲＨ２の面積ＳＨ２の比の逆比（ＳＨ１／ＳＨ２）とが等しい（ＤＨ２／ＤＨ１＝ＳＨ１／ＳＨ２）。これにより、各距離ＤＨ１，ＤＨ２の少なくとも一方を求めることにより、アクティブ領域２９の重心位置ＧＨを求める。
図３４Ａの一点鎖線により示す領域ＲＸは、ウェッジボンディング装置（図示略）において第１ワイヤ４１をソースパッド２１に超音波接合するためのツールヘッドを示している（以下、ウェッジＲＸという）。ウェッジボンディング装置は、ウェッジＲＸがアクティブ領域２９の重心位置ＧＤ上に位置するようにウェッジＲＸを移動させる。ウェッジＲＸに通された第１ワイヤ４１の端部は、アクティブ領域２９の重心位置ＧＨに重なるように接続されている。すなわち、第１ワイヤ４１のソースパッド２１への接触領域は、アクティブ領域２９の重心位置ＧＨを含んでいる。図３４Ａでは、第１ワイヤ４１のソースパッド２１への接触領域（ウェッジＲＸ）の中心位置がアクティブ領域２９の重心位置ＧＨと一致している。なお、この変形例において、第１ワイヤ４１のソースパッド２１への接触領域（ウェッジＲＸ）はアクティブ領域２９の重心位置ＧＨを含んでいればよく、第１ワイヤ４１のソースパッド２１への接触領域（ウェッジＲＸ）の中心位置がアクティブ領域２９の重心位置ＧＨと異なる位置であってもよい。
図３５Ａは、図３４Ａのアクティブ領域２９及び第１ワイヤ４１のソースパッド２１への接触領域（ウェッジＲＸ）を用いた半導体装置１の一例を示している。図３５Ａでは、アクティブ領域２９における第１領域ＲＨ１及び第２領域ＲＨ２が横方向Ｘに並べられ、かつ第２領域ＲＨ２の第２分割領域ＲＨ２２が第２リードフレーム１２側となるように半導体素子２０が設けられている。図３５Ａに示すとおり、ゲートパッド２２は、第２分割領域ＲＨ２２に対して第１領域ＲＨ１とは反対側に第２分割領域ＲＨ２２と隣り合うように形成されている。また制御回路領域２９ＬＧは、縦方向Ｙにおいてアクティブ領域２９と並べられ、アクティブ領域２９の第２分割領域ＲＨ２２と第１領域ＲＨ１との横方向Ｘの間に入り込む凸部２９ｐを有する。温度センサ２７は、凸部２９ｐの先端部に設けられる。図３５Ａに示すとおり、温度センサ２７は、平面視において第１ワイヤ４１と重ならない位置、すなわち第１ワイヤ４１よりも縦方向Ｙにおける第２リードフレーム１２側の位置に設けられている。
図３４Ｂでは、第１ワイヤ４１がソースパッド２１に２箇所で接続される場合を示している。図３４Ｂに示すように、アクティブ領域２９を等面積となるような２つの領域（第１領域ＲＪ１及び第２領域ＲＪ２）に分割する。図３４Ｂに示すとおり、第１領域ＲＪ１は略Ｌ字状に形成され、第２領域ＲＪ２は凸形状に形成される。次に、第１領域ＲＪ１の重心位置ＧＪ１及び第２領域ＲＪ２の重心位置ＧＪ２を求める。第１領域ＲＪ１を、２つの矩形状の領域である第１分割領域ＲＪ１１及び第２分割領域ＲＪ１２に分割する。そして第１分割領域ＲＪ１１の重心位置ＧＪ１１及び第２分割領域ＲＪ１２の重心位置ＧＪ１２を求める。第１分割領域ＲＪ１１は矩形状であるため、第１分割領域ＲＪ１１の対角線の交点が第１分割領域ＲＪ１１の重心位置ＧＪ１１である。第２分割領域ＲＪ１２は矩形状であるため、第２分割領域ＲＪ１２の対角線の交点が分割領域ＲＪ１２の重心位置ＧＪ１２である。次に、第１分割領域ＲＪ１１の面積ＳＪ１１及び第２分割領域ＲＪ１２の面積ＳＪ１２をそれぞれ求める。次に、重心位置ＧＪ１１と重心位置ＧＪ１２とを結ぶ線分ＬＪ１において、重心位置ＧＪ１１と重心位置ＧＪ１との間の距離ＤＪ１１、及び重心位置ＧＪ１２と重心位置ＧＪ１との間の距離ＤＪ１２と、第１分割領域ＲＪ１１の面積ＳＪ１１及び第２分割領域ＲＪ１２の面積ＳＪ１２との関係に基づいて第１領域ＲＪ１の重心位置ＧＪ１を求める。詳述すると、距離ＤＪ１１に対する距離ＤＪ１２の比（ＤＪ１２／ＤＪ１１）と、第１分割領域ＲＪ１１の面積ＳＪ１１に対する第２分割領域ＲＪ１２の面積ＳＪ１２の比の逆比（ＳＪ１１／ＳＪ１２）とが等しい（ＤＪ１２／ＤＪ１１＝ＳＪ１１／ＳＪ１２）。これにより、各距離ＤＪ１１，ＤＪ１２の少なくとも一方を求めることにより、第１領域ＲＪ１の重心位置ＧＪ１を求める。
また、第２領域ＲＪ２を、２つの矩形状の領域である第１分割領域ＲＪ２１及び第２分割領域ＲＪ２２に分割する。そして第１分割領域ＲＪ２１の重心位置ＧＪ２１及び第２分割領域ＲＪ２２の重心位置ＧＪ２２を求める。第１分割領域ＲＪ２１は矩形状であるため、第１分割領域ＲＪ２１の対角線の交点が第１分割領域ＲＪ２１の重心位置ＧＪ２１である。第２分割領域ＲＪ２２は矩形状であるため、第２分割領域ＲＪ２２の対角線の交点が分割領域ＲＪ２２の第２重心位置ＧＪ２２である。次に、第１分割領域ＲＪ２１の面積ＳＪ２１及び第２分割領域ＲＪ２２の面積ＳＪ２２をそれぞれ求める。次に、重心位置ＧＪ２１と重心位置ＧＪ２２とを結ぶ線分ＬＪ２において、重心位置ＧＪ２１と重心位置ＧＪ２との間の距離ＤＪ２１、及び重心位置ＧＪ２２と重心位置ＧＪ２との間の距離ＤＪ２２と、第１分割領域ＲＪ２１の面積ＳＪ２１及び第２分割領域ＲＪ２２の面積ＳＪ２２との関係に基づいて第２領域ＲＪ２の重心位置ＧＪ２を求める。詳述すると、距離ＤＪ２１に対する距離ＤＪ２２の比（ＤＪ２２／ＤＪ２１）と、第１分割領域ＲＪ２１の面積ＳＪ２１に対する第２分割領域ＲＪ２２の面積ＳＪ２２の比の逆比（ＳＪ２１／ＳＪ２２）とが等しい（ＤＪ２２／ＤＪ２１＝ＳＪ２１／ＳＪ２２）。これにより、各距離ＤＪ２１，ＤＪ２２の少なくとも一方を求めることにより、第２領域ＲＪ２の重心位置ＧＪ２を求める。
図３４Ｂに示される２つの一点鎖線の領域ＲＹは、ウェッジボンディング装置（図示略）において第１ワイヤ４１をソースパッド２１に超音波接続するためのツールヘッド（以下、ウェッジＲＹという）を示している。ウェッジボンディング装置は、ウェッジＲＹがアクティブ領域２９の第１領域ＲＪ１の重心位置ＧＪ１上に位置するようにウェッジＲＹを移動させて、ソースパッド２１に第１ワイヤ４１の端部を接続する。これにより、ウェッジＲＹに通された第１ワイヤ４１の端部は、第１領域ＲＪ１の重心位置ＧＪ１に重なるように接続されている。すなわち、第１ワイヤ４１のソースパッド２１への第１接続部分４１ｂは、第１領域ＲＪ１の重心位置ＧＪ１を含んでいる。図３４Ｂでは、第１接続部分４１ｂの中心位置が第１領域ＲＪ１の重心位置ＧＪ１と一致している。次に、ウェッジボンディング装置は、ウェッジＲＹをソースパッド２１から離間させることにより第１ワイヤ４１がソースパッド２１から離れるようになる。そしてウェッジボンディング装置は、ウェッジＲＹがアクティブ領域２９の第２領域ＲＪ２の重心位置ＧＪ２上に位置するようにウェッジＲＹを移動させて、ソースパッド２１に第１ワイヤ４１を接続する。これにより、ウェッジＲＹに通された第１ワイヤ４１は、第２領域ＲＪ２の重心位置ＧＪ２に重なるように接続されている。すなわち、第１ワイヤ４１のソースパッド２１への第２接続部分４１ｃは、第２領域ＲＪ２の重心位置ＧＪ２を含んでいる。図３４Ｂでは、第２接続部分４１ｃの中心位置が第２領域ＲＪ２の重心位置ＧＪ２と一致している。なお、この変形例において、第１接続部分４１ｂは第１領域ＲＪ１の重心位置ＧＪ１を含んでいればよく、第１接続部分４１ｂの中心位置が第１領域ＲＪ１の重心位置ＧＪ１と異なる位置であってもよい。また第２接続部分４１ｃは第２領域ＲＪ２の重心位置ＧＪ２を含んでいればよく、第２接続部分４１ｃの中心位置が第２領域ＲＪ２の重心位置ＧＪ２と異なる位置であってもよい。
図３５Ｂは、図３４Ｂのアクティブ領域２９及び第１ワイヤ４１のソースパッド２１への接触領域（ウェッジＲＸ）を用いた半導体装置１の一例を示している。図３５Ｂのアクティブ領域２９及び制御回路領域２９ＬＧの形状、並びに温度センサ２７の位置は、図３５Ａと同じである。図３５Ｂに示すとおり、温度センサ２７は、平面視において第１ワイヤ４１と重ならない位置、すなわち第１ワイヤ４１よりも縦方向Ｙにおける第２リードフレーム１２側の位置に設けられている。
〔複数本の第１ワイヤ〕
・上記第２実施形態では、第１ワイヤ４１が１本であったが、第１ワイヤ４１の本数はこれに限定されない。例えば、図３６に示すように、２本の第１ワイヤ４１Ａ，４１Ｂによって半導体素子２０と第３リードフレーム１３とを接続してもよい。この場合、図３７に示すように、アクティブ領域２９を上記第２実施形態と同様に等面積の第１領域ＲＢ１及び第２領域ＲＢ２に分割した場合に、第１領域ＲＢ１及び第２領域ＲＢ２が縦方向Ｙに並べられ、かつ第２領域ＲＢ２が第３リードフレーム１３側となるように半導体素子２０が設けられている。またゲートパッド２２は、第２領域ＲＢ２のうちの縦方向Ｙの第３リードフレーム１３側の端部と横方向Ｘに隣り合うように形成されている。ゲートパッド２２は、第２領域ＲＢ２よりも第２リードフレーム１２側に形成されている。また温度センサ２７のアクティブ領域２９に対する位置は、上記第２実施形態と同様である。
また、図３７では、アクティブ領域２９を上記第２実施形態と同様に等面積の第１領域ＲＢ１及び第２領域ＲＢ２に分割し、第１領域ＲＢ１の重心位置ＧＢ１及び第２領域ＲＢ２の重心位置ＧＢ２を求める。図３７に示すように、第１ワイヤ４１Ａは、第１領域ＲＢ１の重心位置ＧＢ１に対応するソースパッド２１の領域に接続され、第１ワイヤ４１Ｂは、第２領域ＲＢ２の重心位置ＧＢ２に対応するソースパッド２１の領域に接続されている。なお、図３６に示すように、温度センサ２７は、平面視において２本の第１ワイヤ４１Ａ，４１Ｂと重ならないような位置に設けられている。すなわち、温度センサ２７は、第１ワイヤ４１Ａよりも横方向Ｘの第２リードフレーム１２側に位置し、第１ワイヤ４１Ｂよりも縦方向Ｙのゲートパッド２２側とは反対側に位置する。
〔第１接続部材の変形例〕
・上記各実施形態において、第１接続部材として第１ワイヤ４１が用いられているが、これに限られない。第１接続部材として第１ワイヤ４１に代えて、例えば図３８に示す接続板（以下、「クリップ４５」）が用いられてもよい。クリップ４５は、半導体素子２０に接続される素子接続部４６と、第３リードフレーム１３の第３アイランド部１３ａに接続されるリード接続部４７と、素子接続部４６とリード接続部４７とを連結する連結部４８とを有する。
素子接続部４６は、半導体素子２０のソースパッド２１に例えば半田により接続されている。素子接続部４６は、平面視において帯状に形成されている。素子接続部４６には、第１突起４６ａ及び第２突起４６ｂが形成されている。第１突起４６ａ及び第２突起４６ｂは、素子接続部４６の他の部分よりもソースパッド２１に接近するように設けられている。第１突起４６ａは、第１領域ＲＢ１の重心位置ＧＢ１を含むウェッジＲＹを含む位置に配置され、第２突起４６ｂは、第２領域ＲＢ２の重心位置ＧＢ２を含むウェッジＲＹを含む位置に配置されている。
リード接続部４７は、矩形平板状に形成されている。リード接続部４７は、半田によって第３リードフレーム１３の第３アイランド部１３ａに接続されている。
連結部４８は、縦方向Ｙに沿って延びている。図３８では、連結部４８の横方向Ｘの大きさは、縦方向Ｙにおいてリード接続部４７から素子接続部４６に向かうにつれて大きくなるように形成されている。連結部４８は、素子接続部４６及びリード接続部４７のそれぞれから折り曲げられることにより、厚さ方向Ｚにおいて素子接続部４６及びリード接続部４７よりも半導体素子２０から離間する位置に配置されている。
クリップ４５の材料としては、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、銅合金、アルミニウム合金等を用いることができる。クリップ４５の表面の略全面にわたり、めっき層により覆われている。めっき層の材料としては、例えば、銀（Ａｇ）、ニッケル（Ｎｉ）、錫（Ｓｎ）、それらを含む合金等を用いることができる。なお、複数のめっき層を用いることもできる。また、クリップ４５の形状は、図３８に示すクリップ４５の形状に限られず、任意に変更可能である。
〔ＭＩＳＦＥＴの構造〕
・上記各実施形態において、ＭＩＳＦＥＴ２３ａの構造は任意に変更可能である。一例では、図３９に示すＭＩＳＦＥＴ２３ａの構造であってもよい。図３９のＭＩＳＦＥＴ２３ａは、上記各実施形態のＭＩＳＦＥＴ２３ａと比較して、ゲート電極の構造及びソースパッド２１の構造が異なる。
図３９に示すとおり、トレンチ６６にはゲート電極２６０のみが埋め込まれている。すなわち、図３９のＭＩＳＦＥＴ２３ａは、上記各実施形態のＭＩＳＦＥＴ２３ａから埋め込み電極６９が省略された構造となる。この構成に応じて、ゲート電極２６０には、凹部６８ａは形成されていない。またトレンチ６６の深さは任意に変更可能である。例えば図３９に示すＭＩＳＦＥＴ２３ａのトレンチ６６は、上記各実施形態のＭＩＳＦＥＴ２３ａのトレンチ６６の深さよりも浅く形成されてもよい。なお、図３９に示すように、ボディコンタクト領域７３の厚さがソース領域７０の厚さよりも厚くてもよい。
図３９に示すように、ソースパッド２７０は、複数の積層構造からなる。詳述すると、ソースパッド２７０は、エピタキシャル層６２上及び層間絶縁膜７４上を覆う第１保護層２７１と、第１保護層２７１を覆う第１電極層２７２と、第１電極層２７２を覆う第２保護層２７３と、第２保護層２７３を覆う第２電極層２７４とを含んで構成されている。また第２電極層２７４上には、第１ワイヤ４１が接続するための接続層２７５が形成されている。接続層２７５は、ニッケルパラジウム（ＮｉＰｄ）合金メッキにより形成されている。
第１保護層２７１及び第２保護層２７３は、例えば窒化チタン（ＴｉＮ）からなる。第１保護層２７１及び第２保護層２７３のそれぞれの厚さは、第１電極層２７２及び第２電極層２７４のそれぞれの厚さよりも薄い。第１電極層２７２及び第２電極層２７４は、例えばアルミニウム又はアルミニウム合金からなる。一例では、第１電極層２７２は、ＡｌＳｉＣｕからなる。第２電極層２７４は、ＡｌＣｕからなる。なお、第１電極層２７２及び第２電極層２７４は、銅からなる構成であってもよい。また、第１保護層２７１及び第２保護層２７３のそれぞれのビッカーズ硬さは、第１電極層２７２及び第２電極層２７４のそれぞれのビッカーズ硬さよりも大きい。これにより、第１電極層２７２及び第２電極層２７４に比べ、第１保護層２７１及び第２保護層２７３が変形し難くなる。
このようなソースパッド２７０の構成によれば、例えばウェッジボンディングにより第１ワイヤ４１がソースパッド２７０に接続されるときにソースパッド２７０に加えられる力や振動によってゲート絶縁膜６７にかかる応力を低減することができる。したがって、ゲート絶縁膜６７にクラックが発生することを抑制することができる。
また、ソースパッド２７０の厚さＴｓｐは、１６０００Å以上であり、２００００Å以上であることが好ましい。
図４０は、ソースパッド２７０の厚さＴｓｐと、第１ワイヤ４１をソースパッド２７０に接続するときのゲート絶縁膜６７にかかる応力（最大主応力）との関係を示すグラフである。図４０のグラフから分かるとおり、ソースパッド２７０の厚さＴｓｐを厚くするにつれてゲート絶縁膜６７にかかる応力が低減される。特に、厚さＴｓｐが２００００Åよりも薄い場合、厚さＴｓｐが薄くなるにつれてゲート絶縁膜６７にかかる応力の増加度合が大きい。一方、厚さＴｓｐが２００００Åよりも厚い場合、厚さＴｓｐが薄くなってもゲート絶縁膜６７にかかる応力の増加度合が小さい。
図４１は、ソースパッド２７０の厚さＴｓｐと、ＴＤＤＢ故障時間との関係を示すグラフである。ここで、ＴＤＤＢ故障時間とは、例えば、ＴＤＤＢ（Time Dependent Dielectric Breakdown：経時的絶縁破壊）試験によって累積故障が０．１％となるまでの時間である。
図４１から分かるとおり、ソースパッド２７０の厚さＴｓｐが８０００Å以上かつ１６０００Å未満の場合には、第１ワイヤ４１をソースパッド２７０に接続するときにゲート絶縁膜６７にかかる応力が大きくなり、ゲート絶縁膜６７にダメージが発生してしまうため、短時間で半導体素子２０が故障してしまう。一方、ソースパッド２１の厚さＴｓｐが１６０００Å以上の場合、特に厚さＴｓｐが１６０００Å以上かつ２００００Å以下の範囲において、厚さＴｓｐが厚くなるにつれてＴＤＤＢ故障時間が急激に長くなる。すなわち、厚さＴｓｐが１６０００Å以上かつ２００００Å以下の範囲で厚くなるにつれて半導体素子２０が急激に故障し難くなる。このように、ソースパッド２７０の厚さＴｓｐが１６０００Å以上、特に２００００Å以上であることにより、半導体素子２０が故障し難くなる。
〔封止樹脂〕
・上記各実施形態において、封止樹脂３０に、アルミニウム（Ａｌ）及びマグネシウム（Ｍｇ）が含有されたイオントラップ材料が添加されてもよい。この構成によれば、封止樹脂３０の塩化物イオン（Ｃｌ－）をイオントラップ材料が捕捉することにより、塩化物イオンが第１ワイヤ４１と結合して孔食を発生させることを抑制することができる。
〔リードフレーム〕
・上記各実施形態において、リードフレーム１０におけるメッキ層１４が形成される箇所は任意に変更可能である。例えば、リードフレーム１０において部分的にメッキ層１４が形成されてもよい。一例では、第１リードフレーム１１の第１アイランド部１１ａ、第２リードフレーム１２の第２アイランド部１２ａ、及び第３リードフレーム１３の第３アイランド部１３ａのそれぞれにメッキ層１４が形成される。第１リードフレーム１１の第１端子部１１ｂ、第２リードフレーム１２の第２端子部１２ｂ、及び第３リードフレーム１３の第３端子部１３ｂの少なくとも１つにはメッキ層１４が形成されない。
〔機能素子形成領域〕
・上記第１～第３実施形態において、単位面積当たりに占めるチャネル形成領域７２の面積の割合は、５０％に限られず、任意に変更可能である。例えば、単位面積当たりに占めるチャネル形成領域７２の面積の割合は、２５％又は７５％であってもよい。単位面積当たりに占めるチャネル形成領域７２の面積の割合は、アクティブクランプ耐量Ｅａｃとオン抵抗との兼ね合いに基づいて設定される。なお、単位面積当たりに占めるチャネル形成領域７２の面積の割合は、例えば２０％以上かつ８０％以下であることが好ましい。
・上記第４実施形態において、アクティブ領域２９において温度センサ２７と隣り合う領域に、発熱量の多い第２機能素子形成領域ユニットＵ２を配置してもよい。これにより、温度センサ２７付近がアクティブ領域２９において温度が最も高くなるように調整することができる。
・上記第４実施形態において、複数の機能素子形成領域２３１が第１～第３機能素子形成領域２３２～２３４から構成されているが、複数の機能素子形成領域２３１の種類はこれに限定されない。機能素子形成領域２３１の種類数は任意に変更可能である。例えば、機能素子形成領域２３１の種類は、２種類の機能素子形成領域から構成されてもよいし、４種類以上の機能素子形成領域から構成されてもよい。また、上記第４実施形態における単位面積当たりに占めるチャネル形成領域７２の面積の割合は、２５％、５０％、７５％であったが、これに限られず、他の数値（例えば、３０％、６０％、８０％等）であってもよい。
〔半導体装置１の適用例〕
図４２～図４６を参照して、半導体装置１を適用する回路を例示して説明する。
（第１適用例）
図４２に示すように、半導体装置１は、非同期整流型のスイッチング電源回路２８０を構成することができる。スイッチング電源回路２８０は、１個の半導体装置１と、インダクタ２８１と、平滑用のコンデンサ２８２とを有する。スイッチング電源回路２８０は、半導体装置１を駆動して入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔを生成する。
（第２適用例）
図４３に示すように、半導体装置１は、同期整流型のスイッチング電源回路２９０を構成することができる。スイッチング電源回路２９０は、インバータ部２９１と、インダクタ２９２と、平滑用のコンデンサ２９３とを有する。インバータ部２９１は、上側スイッチング素子２９４Ｕ及び下側スイッチング素子２９４Ｌを有する。上側スイッチング素子２９４Ｕのソース端子と下側スイッチング素子２９４Ｌのドレイン端子とは電気的に接続されている。上側スイッチング素子２９４Ｕのゲート端子及び下側スイッチング素子２９４Ｌのゲート端子は、ゲート駆動回路２９５に接続されている。スイッチング電源回路２９０は、上側スイッチング素子２９４Ｕ及び下側スイッチング素子２９４Ｌを相補的（排他的）に駆動して入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔを生成する。半導体装置１は、上側スイッチング素子２９４Ｕ及び下側スイッチング素子２９４Ｌの少なくとも一方に適用することができる。例えば半導体装置１が下側スイッチング素子２９４Ｌに適用された場合、インバータ部２９１のうち下側スイッチング素子２９４Ｌとゲート駆動回路２９５のうちの下側スイッチング素子２９４Ｌを駆動させるゲート駆動回路とが半導体装置１に置き換えられる。
（第３適用例）
半導体装置１は、Ｈブリッジ型コンバータに適用することができる。図４４は、Ｈブリッジ型コンバータの一例であるＨブリッジ型昇降圧コンバータ回路（以下、単に「コンバータ回路３００」）の回路構成を示している。
コンバータ回路３００は、第１インバータ部３０１、第２インバータ部３０２、入力キャパシタ３０３、出力キャパシタ３０４、インダクタンス３０５、及びゲート駆動回路３０６を備え、入力電圧Ｖｉを出力電圧Ｖｏに昇降圧する。
第１インバータ部３０１は、上側スイッチング素子３０１Ｕ及び下側スイッチング素子３０１Ｌを有する。上側スイッチング素子３０１Ｕのソース端子と下側スイッチング素子３０１Ｌのドレイン端子とは電気的に接続されている。第１インバータ部３０１は、入力キャパシタ３０３と並列に接続されている。詳述すると、上側スイッチング素子３０１Ｕのドレイン端子は入力キャパシタ３０３の第１端子に電気的に接続され、下側スイッチング素子３０１Ｌのソース端子は入力キャパシタ３０３の第２端子に電気的に接続されている。
第２インバータ部３０２は、上側スイッチング素子３０２Ｕ及び下側スイッチング素子３０２Ｌを有する。上側スイッチング素子３０２Ｕのソース端子と下側スイッチング素子３０２Ｌのドレイン端子とは電気的に接続されている。第２インバータ部３０２は、出力キャパシタ３０４と並列に接続されている。詳述すると、上側スイッチング素子３０２Ｕのドレイン端子は出力キャパシタ３０４の第１端子に電気的に接続され、下側スイッチング素子３０２Ｌのソース端子は出力キャパシタ３０４の第２端子に電気的に接続されている。
インダクタンス３０５は、第１インバータ部３０１及び第２インバータ部３０２に接続されている。詳述すると、インダクタンス３０５の第１端子は第１インバータ部３０１における上側スイッチング素子３０１Ｕのソース端子と下側スイッチング素子３０１Ｌのドレイン端子との接続点に接続されている。インダクタンス３０５の第２端子は第２インバータ部３０２における上側スイッチング素子３０２Ｕのソース端子と下側スイッチング素子３０２Ｌのドレイン端子との接続点に接続されている。
ゲート駆動回路３０６は、各スイッチング素子３０１Ｕ，３０１Ｌ，３０２Ｕ，３０２Ｌのゲート端子にそれぞれ電気的に接続されている。ゲート駆動回路３０６は、各スイッチング素子３０１Ｕ，３０１Ｌ，３０２Ｕ，３０２Ｌのオンオフを制御する。
半導体装置１は、各スイッチング素子３０１Ｕ，３０１Ｌ，３０２Ｕ，３０２Ｌのうちの少なくとも一つに適用することができる。例えば、半導体装置１が第１インバータ部３０１の下側スイッチング素子３０１Ｌに適用された場合、第１インバータ部３０１のうち下側スイッチング素子３０１Ｌとゲート駆動回路３０６のうちの下側スイッチング素子３０１Ｌを駆動させるゲート駆動回路とが半導体装置１に置き換えられる。
（第４適用例）
半導体装置１は、図４５に示すフルブリッジ型インバータ回路（以下、単に「インバータ回路３１０」）に適用することができる。インバータ回路３１０は、第１インバータ部３１１、第２インバータ部３１２、入力キャパシタ３１３、及びゲート駆動回路３１４を備え、入力電圧Ｖｉを、第１インバータ部３１１と第２インバータ部３１２との間の出力電圧Ｖｏに変換する。
第１インバータ部３１１は、上側スイッチング素子３１１Ｕ及び下側スイッチング素子３１１Ｌを有する。上側スイッチング素子３１１Ｕのソース端子と下側スイッチング素子３１１Ｌのドレイン端子とは電気的に接続されている。第１インバータ部３１１は、入力キャパシタ３１３と並列に接続されている。詳述すると、上側スイッチング素子３１１Ｕのドレイン端子は入力キャパシタ３１３の第１端子に電気的に接続され、下側スイッチング素子３１１Ｌのソース端子は入力キャパシタ３１３の第２端子に電気的に接続されている。
第２インバータ部３１２は、上側スイッチング素子３１２Ｕ及び下側スイッチング素子３１２Ｌを有する。上側スイッチング素子３１２Ｕのソース端子と下側スイッチング素子３１２Ｌのドレイン端子とは電気的に接続されている。第２インバータ部３１２は、第１インバータ部３１１と並列に接続されている。詳述すると、上側スイッチング素子３１２Ｕのドレイン端子は上側スイッチング素子３１１Ｕのドレイン端子に電気的に接続され、下側スイッチング素子３１２Ｌのソース端子は下側スイッチング素子３１１Ｌのソース端子に電気的に接続されている。出力電圧Ｖｏは、上側スイッチング素子３１１Ｕのソース端子と下側スイッチング素子３１１Ｌのドレイン端子との接続点と、上側スイッチング素子３１２Ｕのソース端子と下側スイッチング素子３１２Ｌのドレイン端子との接続点との間から得られる電圧で規定されている。
ゲート駆動回路３１４は、各スイッチング素子３１１Ｕ，３１１Ｌ，３１２Ｕ，３１２Ｌのゲート端子にそれぞれ電気的に接続されている。ゲート駆動回路３１４は、各スイッチング素子３１１Ｕ，３１１Ｌ，３１２Ｕ，３１２Ｌのオンオフを制御する。
半導体装置１は、各スイッチング素子３１１Ｕ，３１１Ｌ，３１２Ｕ，３１２Ｌのうちの少なくとも一つに適用することができる。例えば、半導体装置１が第１インバータ部３１１の下側スイッチング素子３１１Ｌに適用された場合、第１インバータ部３１１のうち下側スイッチング素子３１１Ｌと、ゲート駆動回路３１４のうちの下側スイッチング素子３１１Ｌを駆動させるゲート駆動回路とが半導体装置１に置き換えられる。
（第５適用例）
半導体装置１は、図４６に示す３相交流インバータ回路（以下、単に「３相インバータ回路３２０」）に適用することができる。
３相インバータ回路３２０は、３相交流モータ（以下、単に「モータ３２７」）のＵ相、Ｖ相、及びＷ相のコイルに電気的に接続されたパワー駆動部３２１、パワー駆動部３２１を制御するゲート駆動回路３２５、及びパワー駆動部３２１と電源ＥＳとに接続されたコンバータ部３２６を備える。コンバータ部３２６は、正側電力端子ＥＰ及び負側電力端子ＥＮを有する。
パワー駆動部３２１は、モータ３２７のＵ相、Ｖ相、及びＷ相のコイルに供給する電力を制御する。パワー駆動部３２１は、Ｕ相インバータ部３２２、Ｖ相インバータ部３２３、及びＷ相インバータ部３２４を有する。Ｕ相インバータ部３２２、Ｖ相インバータ部３２３、及びＷ相インバータ部３２４は、正側電力端子ＥＰと負側電力端子ＥＮとの間において互いに並列に接続されている。
Ｕ相インバータ部３２２は、上側スイッチング素子３２２Ｕ及び下側スイッチング素子３２２Ｌを有する。上側スイッチング素子３２２Ｕのドレイン端子は正側電力端子ＥＰに電気的に接続されている。上側スイッチング素子３２２Ｕのソース端子と下側スイッチング素子３２２Ｌのドレイン端子とは電気的に接続されている。下側スイッチング素子３２２Ｌのソース端子は負側電力端子ＥＮに接続されている。上側スイッチング素子３２２Ｕにはスナバダイオード３２２Ａが逆並列に接続され、下側スイッチング素子３２２Ｌにはスナバダイオード３２２Ｂが逆並列に接続されている。詳述すると、スナバダイオード３２２Ａのアノードが上側スイッチング素子３２２Ｕのソース端子に電気的に接続され、スナバダイオード３２２Ａのカソードが上側スイッチング素子３２２Ｕのドレイン端子に電気的に接続されている。スナバダイオード３２２Ｂのアノードが下側スイッチング素子３２２Ｌのソース端子に電気的に接続され、スナバダイオード３２２Ｂのカソードが下側スイッチング素子３２２Ｌのドレイン端子に電気的に接続されている。
Ｖ相インバータ部３２３は、上側スイッチング素子３２３Ｕ及び下側スイッチング素子３２３Ｌを有する。上側スイッチング素子３２３Ｕのドレイン端子は正側電力端子ＥＰに電気的に接続されている。上側スイッチング素子３２３Ｕのソース端子と下側スイッチング素子３２３Ｌのドレイン端子とは電気的に接続されている。下側スイッチング素子３２３Ｌのソース端子は負側電力端子ＥＮに接続されている。上側スイッチング素子３２３Ｕにはスナバダイオード３２３Ａが逆並列に接続され、下側スイッチング素子３２３Ｌにはスナバダイオード３２３Ｂが逆並列に接続されている。詳述すると、スナバダイオード３２３Ａのアノードが上側スイッチング素子３２３Ｕのソース端子に電気的に接続され、スナバダイオード３２３Ａのカソードが上側スイッチング素子３２３Ｕのドレイン端子に電気的に接続されている。スナバダイオード３２３Ｂのアノードが下側スイッチング素子３２３Ｌのソース端子に電気的に接続され、スナバダイオード３２３Ｂのカソードが下側スイッチング素子３２３Ｌのドレイン端子に電気的に接続されている。
Ｗ相インバータ部３２４は、上側スイッチング素子３２４Ｕ及び下側スイッチング素子３２４Ｌを有する。上側スイッチング素子３２４Ｕのドレイン端子は正側電力端子ＥＰに電気的に接続されている。上側スイッチング素子３２４Ｕのソース端子と下側スイッチング素子３２４Ｌのドレイン端子とは電気的に接続されている。下側スイッチング素子３２４Ｌのソース端子は負側電力端子ＥＮに接続されている。上側スイッチング素子３２４Ｕにはスナバダイオード３２４Ａが逆並列に接続され、下側スイッチング素子３２４Ｌにはスナバダイオード３２４Ｂが逆並列に接続されている。詳述すると、スナバダイオード３２４Ａのアノードが上側スイッチング素子３２４Ｕのソース端子に電気的に接続され、スナバダイオード３２４Ａのカソードが上側スイッチング素子３２４Ｕのドレイン端子に電気的に接続されている。スナバダイオード３２４Ｂのアノードが下側スイッチング素子３２４Ｌのソース端子に電気的に接続され、スナバダイオード３２４Ｂのカソードが下側スイッチング素子３２４Ｌのドレイン端子に電気的に接続されている。
ゲート駆動回路３２５は、各スイッチング素子３２２Ｕ，３２２Ｌ，３２３Ｕ，３２３Ｌ，３２４Ｕ，３２４Ｌのゲート端子にそれぞれ電気的に接続されている。ゲート駆動回路３２５は、各スイッチング素子３２２Ｕ，３２２Ｌ，３２３Ｕ，３２３Ｌ，３２４Ｕ，３２４Ｌのオンオフを制御する。
半導体装置１は、各スイッチング素子３２２Ｕ，３２２Ｌ，３２３Ｕ，３２３Ｌ，３２４Ｕ，３２４Ｌのうちの少なくとも一つに適用することができる。例えば、半導体装置１がＵ相インバータ部３２２の下側スイッチング素子３２２Ｌに適用された場合、Ｕ相インバータ部３２２のうち下側スイッチング素子３２２Ｌと、ゲート駆動回路３２５のうちの下側スイッチング素子３２２Ｌを駆動させるゲート駆動回路とが半導体装置１に置き換えられる。
〔付記〕
上記実施形態及び上記変形例から把握できる技術的思想について以下に記載する。
（付記１－１）
アクティブ領域は、小さい四角形状の第１領域と大きい四角形状の第２領域とを合わせた略Ｌ字形状であり、接続部材としての第１ワイヤとソースパッドとは、前記第１領域の重心位置と前記第２領域の重心位置とを結ぶ線分上の位置において互いに接続される、半導体装置。
（付記１－２）
半導体素子はトランジスタを含み、前記半導体装置は、トランジスタのオン、オフを制御するための第２リードフレームと、前記第１ワイヤに接続される第３リードフレームとを備えており、前記第２リードフレームは前記第１領域側に配置され、前記第３リードフレームは前記第２領域側に配置される、付記１－１に記載の半導体装置。
（付記１－３）
前記半導体素子は前記第２リードフレームに接続されるゲートパッドを備えており、前記ゲートパッドは、前記第１領域ＲＡ１の辺（第１辺）の延長線と前記第２領域の辺（第４辺）の延長線とによって囲まれた領域のうち、前記トランジスタが位置しない四角形状の領域に配置されている、付記１－２に記載の半導体装置。
（付記１－４）
ソースパッドも略Ｌ字形状であり、前記ソースパッドは、前記アクティブ領域に含まれる前記第１領域と前記第２領域とに渡って形成されており、前記ソースパッドは、該ソースパッドにおいて前記第２領域から最も離間している第１辺が横方向において前記ゲートパッドが設けられた位置と一致するように構成されている、付記１－３に記載の半導体装置。
（付記１－５）
温度センサは前記ゲートパッドと前記ソースパッドとの間に配置させている、付記１－３に記載の半導体装置。
（付記１－６）
前記第１ワイヤと前記ソースパッドとは、前記第１領域の重心位置と前記第２領域の重心位置との２箇所において互いに接続されている、付記１－１に記載の半導体装置。
（付記２－１）
トランジスタが形成されたトランジスタ形成領域を含む基板と、前記トランジスタ形成領域上の電極パッドとを有する半導体素子と、前記電極パッドに１箇所で接続されている第１接続部材と、を有し、前記トランジスタ形成領域は、その平面視において、四角形の縦方向の中央に凹む１つの凹部又は横方向の中央に凹む１つの凹部を有する凹形状に形成され、前記電極パッドは、前記平面視において前記トランジスタ形成領域の重心を覆うように設けられ、前記平面視において、前記第１接続部材が前記電極パッドに接続された接続領域は、前記トランジスタ形成領域の重心位置を含む、半導体装置。
（付記２－２）
前記接続領域の中心位置は、前記トランジスタ形成領域の重心位置と一致している、付記２－１に記載の半導体装置。
（付記２－３）
トランジスタが形成されたトランジスタ形成領域を含む基板と、前記トランジスタ形成領域上の電極パッドとを有する半導体素子と、前記電極パッドに複数箇所で接続されている第１接続部材と、を有し、前記トランジスタ形成領域は、その平面視において、四角形の縦方向の中央に凹む１つの凹部又は横方向の中央に凹む１つの凹部を有する凹形状に形成され、かつ、前記第１接続部材の接続箇所の数に応じて互いに等しい面積の複数の分割領域に分割され、前記電極パッドは、前記平面視において前記複数の分割領域それぞれの重心を覆うように設けられ、前記平面視において、前記第１接続部材が前記電極パッドに接続された接続領域は、前記複数の分割領域それぞれの重心位置を含む、半導体装置。
（付記２－４）
トランジスタが形成されたトランジスタ形成領域を含む基板と、前記トランジスタ形成領域上の電極パッドとを有する半導体素子と、前記電極パッドに接続されている複数の第１接続部材と、を有し、前記トランジスタ形成領域は、その平面視において、四角形の縦方向の中央に凹む１つの凹部又は横方向の中央に凹む１つの凹部を有する凹形状に形成され、かつ、前記第１接続部材の数に応じて互いに等しい面積の複数の分割領域に分割され、前記電極パッドは、前記平面視において前記複数の分割領域それぞれの重心を覆うように設けられ、前記平面視において前記複数の第１接続部材が前記電極パッドにそれぞれ接続された接続領域は、前記複数の分割領域それぞれの重心位置を含む、半導体装置。
（付記２－５）
前記第１接続部材の数は、２つであり、前記トランジスタ形成領域は、前記凹部が前記縦方向の中央に設けられる場合、前記縦方向の中央において前記横方向に延びる仮想線によって２つの前記分割領域に分割され、前記凹部が前記横方向の中央に設けられる場合、前記横方向の中央において前記縦方向に延びる仮想線によって２つの前記分割領域に分割される、付記４に記載の半導体装置。
（付記２－６）
前記半導体素子のうちの前記トランジスタ形成領域とは異なる領域に形成され、前記半導体装置に流れる電流を制御する制御回路領域をさらに有する、付記２－１～２－５のいずれか１つに記載の半導体装置。
（付記２－７）
前記制御回路領域の少なくとも一部は、前記トランジスタ形成領域の凹部内に配置されている、付記２－６に記載の半導体装置。
（付記２－８）
前記制御回路領域には、温度センサが設けられている、付記２－６又は２－７に記載の半導体装置。
（付記２－９）
前記温度センサは、前記平面視において、前記制御回路領域のうちの前記第１接続部材と重ならない部分に配置されている、付記２－８に記載の半導体装置。
（付記２－１０）
前記温度センサは、前記凹部内に配置された前記制御回路領域のうちの前記凹部の底面と隣接した箇所に設けられている、付記２－８又は２－９に記載の半導体装置。
（付記２－１１）
前記トランジスタ形成領域は、前記凹部として第１凹部及び第２凹部を有し、前記第２凹部は、前記第１凹部の底面から凹んでおり、前記制御回路領域の少なくとも一部は、前記第２凹部内に位置しており、前記温度センサは、前記制御回路領域のうちの前記第２凹部内に位置する箇所に設けられている、付記２－８又は２－９に記載の半導体装置。
（付記２－１２）
前記半導体素子は、電力用トランジスタと、前記電力用トランジスタの制御端子に接続された制御電極パッドとを有し、前記制御電極パッドは、前記トランジスタ形成領域のうちの前記凹部とは異なる箇所において切り欠かれた領域に配置されている、付記２－１～２－１１のいずれか１つに記載の半導体装置。
（付記３－１）
トランジスタが形成された四角形以外の形状のトランジスタ形成領域を含む基板と、前記トランジスタ形成領域上の電極パッドとを有する半導体素子と、
前記電極パッドに１箇所で接続されている第１接続部材と、
を有し、
前記電極パッドは、その平面視において前記トランジスタ形成領域の重心を覆うように設けられ、
前記平面視において、前記第１接続部材が前記電極パッドに接続された接続領域は、前記トランジスタ形成領域の重心位置を含む
半導体装置。
（付記３－２）
前記接続領域の中心位置は、前記トランジスタ形成領域の重心位置と一致している
付記３－１に記載の半導体装置。
１…半導体装置１１…第１リードフレーム１１ａ…第１アイランド部１２…第２リードフレーム１２ａ…第２アイランド部１３…第３リードフレーム１３ａ…第３アイランド部１４…メッキ層２０…半導体素子２１…ソースパッド（電極パッド）２１ａ…接続層２２…ゲートパッド（制御電極パッド）２３ａ…ＭＩＳＦＥＴ（電力用トランジスタ）２７…温度センサ２９…アクティブ領域（トランジスタ形成領域）３０…封止樹脂４１…第１ワイヤ（第１接続部材）４１ａ…接続部分４１ｂ…第１接続部分４１ｃ…第２接続部分４２…第２ワイヤ（第２接続部材）５０…基板６６…トレンチ７２…チャネル形成領域７４…層間絶縁膜８０…第１ソース電極（第１メタル層、メタル層）８１…コンタクト８２…第２ソース電極（第２メタル層、メタル層）８３…コンタクト２２０…第１スリット２２１…第２スリット２３１…機能素子形成領域２３２…第１機能素子形成領域２３３…第２機能素子形成領域２７０…ソースパッド（電極パッド）２７１…第１保護層２７２…第１電極層２７３…第２保護層２７４…第２電極層２７５…接続層ＧＣ，ＧＤ，ＧＦ，ＧＨ…重心位置ＧＢ１，ＧＥ１，ＧＧ１，ＧＪ１…トランジスタ形成領域を互いに等しい面積に分割した領域の重心位置ＧＢ２，ＧＥ２，ＧＧ２，ＧＪ２…トランジスタ形成領域を互いに等しい面積に分割した領域の重心位置ＲＸ，ＲＹ…ウェッジ（接続領域）

Claims (35)

  1. トランジスタが形成された四角形以外の形状のトランジスタ形成領域を含む基板と、前記トランジスタ形成領域上の電極パッドとを有する半導体素子と、
    前記電極パッドに複数箇所で接続されている第１接続部材と、
    を有し、
    前記トランジスタ形成領域は、前記第１接続部材の接続箇所の数に応じて互いに等しい面積の複数の分割領域に分割され、
    前記電極パッドは、その平面視において前記複数の分割領域それぞれの重心を覆うように設けられ、
    前記平面視において、前記第１接続部材が前記電極パッドに接続された接続領域は、前記複数の分割領域それぞれの重心位置を含む
    半導体装置。
  2. トランジスタが形成された四角形以外の形状のトランジスタ形成領域を含む基板と、前記トランジスタ形成領域上の電極パッドとを有する半導体素子と、
    前記電極パッドに接続されている複数の第１接続部材と、
    を有し、
    前記トランジスタ形成領域は、前記第１接続部材の数に応じて互いに等しい面積の複数の分割領域に分割され、
    前記電極パッドは、その平面視において前記複数の分割領域それぞれの重心を覆うように設けられ、
    前記平面視において前記複数の第１接続部材が前記電極パッドにそれぞれ接続された接続領域は、前記複数の分割領域それぞれの重心位置を含む
    半導体装置。
  3. 前記複数の分割領域は、正方形に近づくように等分割される
    請求項１又は２に記載の半導体装置。
  4. 前記接続領域の中心位置は、前記分割領域それぞれの重心位置と一致している
    請求項１～３のいずれか一項に記載の半導体装置。
  5. 前記半導体素子は、電力用トランジスタと、前記電力用トランジスタの制御端子に接続された制御電極パッドとを有し、
    前記半導体素子が実装された第１リードフレームと、
    前記制御電極パッドに一端が接続された第２接続部材の他端が接続される第２リードフレームと、
    前記半導体素子に一端が接続された前記第１接続部材の他端が接続された第３リードフレームと、
    を有する
    請求項１～４のいずれか一項に記載の半導体装置。
  6. 前記第１リードフレーム及び前記第３リードフレームは、銅を含んで構成され、
    前記第１接続部材は、アルミニウムを含んで構成され、
    前記第１リードフレーム及び前記第３リードフレームの少なくとも一方の表面は、メッキ層を有する
    請求項５に記載の半導体装置。
  7. 前記第１リードフレームは、前記半導体素子が実装される第１アイランド部を有し、
    前記第１アイランド部のうち前記半導体素子が実装される表面に、メッキ層を有する
    請求項６に記載の半導体装置。
  8. 前記第３リードフレームは、前記第１接続部材が接続される第３アイランド部を有し、
    前記第３アイランド部のうち前記第１接続部材が接続される表面に、メッキ層を有する
    請求項６又は７に記載の半導体装置。
  9. 銅を含んで構成される前記第２リードフレームは、前記第２接続部材が接続される第２アイランド部を有し、
    前記第２接続部材は、アルミニウムを含んで構成され、
    前記第２アイランド部のうち前記第２接続部材が接続される表面に、メッキ層を有する
    請求項５～８のいずれか一項に記載の半導体装置。
  10. 前記第１接続部材は、ウェッジボンディングによって前記電極パッドに接続されるものであり、前記電極パッドに接続された接続部分を有し、
    平面視において、前記接続部分は、前記半導体素子から前記第３アイランド部に向けて延びている
    請求項８に記載の半導体装置。
  11. 前記基板において前記電極パッドの外部に設けられた温度センサを有し、
    前記温度センサは、前記半導体装置が駆動する場合に前記電極パッ
    ドの外部の領域のうち最も熱が集中する箇所に配置されている
    請求項１～１０のいずれか一項に記載の半導体装置。
  12. 前記基板には、複数のトレンチと、前記複数のトレンチそれぞれに沿って配列され、電流経路となるチャネル形成領域を含む複数の機能素子形成領域とが形成され、
    前記複数の機能素子形成領域は、単位面積当たりに占める前記チャネル形成領域の面積が相対的に小さい第１機能素子形成領域と、単位面積当たりに占める前記チャネル形成領域の面積が相対的に大きい第２機能素子形成領域とを含み、
    前記第１機能素子形成領域は、前記複数の機能素子形成領域のうち熱の発生を抑制すべき領域に設けられている
    請求項１～１１のいずれか一項に記載の半導体装置。
  13. 前記第１接続部材は、前記複数の機能素子形成領域に電気的に接続され、
    前記第１機能素子形成領域は、前記複数の機能素子形成領域のうち前記第１接続部材が電気的に接続された領域に設けられている
    請求項１２に記載の半導体装置。
  14. 前記第１接続部材は、前記電極パッドに複数箇所で接続されており、
    前記第２機能素子形成領域は、前記第１接続部材が前記複数の機能素子形成領域に接続された前記第１機能素子形成領域のうちの隣り合う前記第１機能素子形成領域の間の領域に設けられている
    請求項１３に記載の半導体装置。
  15. 前記機能素子形成領域と前記電極パッドとの間には、前記機能素子形成領域と前記電極パッドとを電気的に接続するメタル層が形成されており、
    前記メタル層において少なくとも前記電極パッドと対向する部分には、１又は複数のスリットが設けられている
    請求項１２～１４のいずれか一項に記載の半導体装置。
  16. 前記メタル層は、第１メタル層と、前記第１メタル層と電気的に接続されるコンタクトを通じて前記第１メタル層と積層するように設けられた第２メタル層とを有し、
    前記第１メタル層及び前記第２メタル層において少なくとも前記電極パッドと対向する部分にはそれぞれ、１又は複数のスリットが設けられ、
    前記第１メタル層のスリットと、前記第２メタル層のスリットとは前記第１メタル層及び前記第２メタル層の積層方向において対向している
    請求項１５に記載の半導体装置。
  17. 前記機能素子形成領域上に形成され、前記第１メタル層及び前記第２メタル層を覆う層間絶縁膜を有し、
    前記層間絶縁膜は、前記第１メタル層のスリットと前記第２メタル層のスリットとに埋め込まれている
    請求項１６に記載の半導体装置。
  18. 前記電極パッドは、銅を含んで構成されている
    請求項１～１７のいずれか一項に記載の半導体装置。
  19. 前記電極パッドの表面には、前記第１接続部材を接続する接続層が設けられている
    請求項１～１８のいずれか一項に記載の半導体装置。
  20. 前記電極パッドの厚さは、１６０００Å以上である
    請求項１～１９のいずれか一項に記載の半導体装置。
  21. 前記電極パッドの厚さは、２００００Å以上である
    請求項２０に記載の半導体装置。
  22. 前記第１接続部材は、アルミニウムであり、
    少なくとも前記半導体素子及び前記第１接続部材を封止する封止樹脂を有し、
    前記封止樹脂の線膨張係数は、１０ｐｐｍ／Ｋよりも大きくかつ１５ｐｐｍ／Ｋよりも小さい
    請求項１～２１のいずれか一項に記載の半導体装置。
  23. 前記封止樹脂の線膨張係数は、１２ｐｐｍ／Ｋである
    請求項２２に記載の半導体装置。
  24. 前記封止樹脂は、アルミニウム及びマグネシウムが含有されたイオントラップ材料が添加されている
    請求項２２又は２３に記載の半導体装置。
  25. 前記電極パッドは、
    層間絶縁膜上を覆う第１保護層と、
    前記第１保護層上を覆う第１電極層と、
    前記第１電極層上を覆う第２保護層と、
    前記第２保護層上を覆う第２電極層と、
    を有し、
    前記第１保護層及び前記第２保護層のそれぞれのビッカーズ硬さは、前記第１電極層及び前記第２電極層のそれぞれのビッカーズ硬さよりも大きい
    請求項１～２４のいずれか一項に記載の半導体装置。
  26. 前記第１電極層及び前記第２電極層は、アルミニウム、又はアルミニウム合金からなり、
    前記第１保護層及び前記第２保護層は、窒化チタンからなる
    請求項２５に記載の半導体装置。
  27. 前記第１接続部材は、前記電極パッドにウェッジボンディングされているアルミワイヤである
    請求項１～２６のいずれか一項に記載の半導体装置。
  28. 前記アルミワイヤの線径は、３００μｍ以上かつ４００μｍ以下である
    請求項２７に記載の半導体装置。
  29. 前記第１接続部材は、前記電極パッドにウェッジボンディングされている銅ワイヤである
    請求項１～２８のいずれか一項に記載の半導体装置。
  30. 前記半導体素子は、電力用トランジスタと、前記電力用トランジスタを制御する制御回路とを有する
    請求項１～２９のいずれか一項に記載の半導体装置。
  31. 当該半導体装置のオン抵抗が３０ｍΩ以下である
    請求項１～３０のいずれか一項に記載の半導体装置。
  32. トランジスタが形成された四角形以外の形状のトランジスタ形成領域を含む基板と、前記トランジスタ形成領域上の電極パッドとを有する半導体素子と、
    前記電極パッドに１箇所で接続されている第１接続部材と、
    を有し、
    前記電極パッドは、その平面視において前記トランジスタ形成領域の重心を覆うように設けられ、
    前記平面視において、前記第１接続部材が前記電極パッドに接続された接続領域は、前記トランジスタ形成領域の重心位置を含み、
    前記基板には、複数のトレンチと、前記複数のトレンチそれぞれに沿って配列され、電流経路となるチャネル形成領域を含む複数の機能素子形成領域とが形成され、
    前記複数の機能素子形成領域は、単位面積当たりに占める前記チャネル形成領域の面積が相対的に小さい第１機能素子形成領域と、単位面積当たりに占める前記チャネル形成領域の面積が相対的に大きい第２機能素子形成領域とを含み、
    前記第１機能素子形成領域は、前記複数の機能素子形成領域のうち熱の発生を抑制すべき領域に設けられており、
    前記機能素子形成領域と前記電極パッドとの間には、前記機能素子形成領域と前記電極パッドとを電気的に接続するメタル層が形成されており、
    前記メタル層において少なくとも前記電極パッドと対向する部分には、１又は複数のスリットが設けられている
    半導体装置。
  33. トランジスタが形成された四角形以外の形状のトランジスタ形成領域を含む基板と、前記トランジスタ形成領域上の電極パッドとを有する半導体素子と、
    前記電極パッドに１箇所で接続されている第１接続部材と、
    を有し、
    前記電極パッドは、その平面視において前記トランジスタ形成領域の重心を覆うように設けられ、
    前記平面視において、前記第１接続部材が前記電極パッドに接続された接続領域は、前記トランジスタ形成領域の重心位置を含み、
    前記電極パッドは、
    層間絶縁膜上を覆う第１保護層と、
    前記第１保護層上を覆う第１電極層と、
    前記第１電極層上を覆う第２保護層と、
    前記第２保護層上を覆う第２電極層と、
    を有し、
    前記第１保護層及び前記第２保護層のそれぞれのビッカーズ硬さは、前記第１電極層及び前記第２電極層のそれぞれのビッカーズ硬さよりも大きい
    半導体装置。
  34. トランジスタが形成された四角形以外の形状のトランジスタ形成領域を含む基板と、前記トランジスタ形成領域上の電極パッドとを有する半導体素子と、
    前記電極パッドに１箇所で接続されている第１接続部材と、
    を有し、
    前記電極パッドは、その平面視において前記トランジスタ形成領域の重心を覆うように設けられ、
    前記平面視において、前記第１接続部材が前記電極パッドに接続された接続領域は、前記トランジスタ形成領域の重心位置を含み、
    前記第１接続部材は、前記電極パッドにウェッジボンディングされているアルミワイヤである
    半導体装置。
  35. トランジスタが形成された四角形以外の形状のトランジスタ形成領域を含む基板と、前記トランジスタ形成領域上の電極パッドとを有する半導体素子と、
    前記電極パッドに１箇所で接続されている第１接続部材と、
    を有し、
    前記電極パッドは、その平面視において前記トランジスタ形成領域の重心を覆うように設けられ、
    前記平面視において、前記第１接続部材が前記電極パッドに接続された接続領域は、前記トランジスタ形成領域の重心位置を含み、
    前記第１接続部材は、前記電極パッドにウェッジボンディングされている銅ワイヤである
    半導体装置。
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