JP2017059637A - 半導体装置、および当該半導体装置を備えるインバータ装置 - Google Patents

半導体装置、および当該半導体装置を備えるインバータ装置 Download PDF

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Abstract

【課題】インバータ回路のスイッチング素子がセルフターンオンすることを防止または抑制する。
【解決手段】本開示の半導体装置１００は、第１導電型ドレイン層１０と、ドレイン層１０上の第１導電型ドリフト層２０と、ドリフト層２０の上面に位置する複数の第２導電型ベース領域２２と、各ベース領域２２の内側においてベース領域２２の周縁から間隔を空けて配置され、周縁との間にチャネル領域２２０を形成する第１導電型ソース領域３０と、ドリフト層２０内において複数のベース領域２２からそれぞれドレイン層１０に向かって延びる複数の第２導電型コラム領域２４とを備える。ドレイン−ソース電圧をＶDS、ゲート−ソース容量をＣgs、ゲート−ドレイン容量をＣgdとするとき、ＶDSが５ボルトにおける（Ｃgs＋Ｃgd）／Ｃgdが４以上３０以下である。
【選択図】図８

Description

本開示は、半導体装置、および当該半導体装置を備えるインバータ装置に関する。また、本開示は、半導体装置を含む半導体パッケージ、およびインバータ装置を備える電気機器にも関する。
従来、モータ駆動のためのインバータ回路では、スイッチング素子として、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）が広く用いられてきた。ＩＧＢＴには、注入された電子および正孔の伝導度変調によってオン抵抗が低下するという特性があり、高電圧・高電流動作時の損失が少ないという利点があった。しかし、ＩＧＢＴには、電子および正孔の両方が伝導に寄与しているため、スイッチング素子のターンオフ時にテール電流が発生して高速スイッチングに不向きであるという課題と、低電圧・低電流動作時の損失が大きいという課題とがあった。
近年、モータを負荷とする空気調和機などの機器では、通年エネルギ消費効率（ＡＰＦ：Ａｎｎｕａｌ Ｐｅｒｆｏｒｍａｎｃｅ Ｆａｃｔｏｒ）を高めるため、起動時などの高電力負荷動作時だけではなく、定常運転で生じる低電力負荷動作時の損失を低減することが強く求められるようになってきた。このため、ＩＧＢＴに比べ、低電圧・低電流での損失が少ないＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）をスイッチング素子として使用することが検討された。特に、スーパージャンクション構造を備えるＭＯＳＦＥＴ（以下、「ＳＪ−ＭＯＳＦＥＴ」と称する場合がある）は、後に説明するように、従来のＭＯＳＦＥＴよりも低いオン抵抗で高い耐圧（例えばドレイン−ソース間の電圧が５００ボルト以上）を実現できる。また、ユニポーラデバイスであることから高周波スイッチングに適している。このため、ＳＪ−ＭＯＳＦＥＴは、インバータ装置におけるＩＧＢＴの一部を置き換えることが期待されている。
しかしながら、従来のＳＪ−ＭＯＳＦＥＴには、内部の寄生ダイオード（ボディダイオード）で発生する逆回復電流（以下、「Ｉrr」と表記する）が大きく、逆回復時間（以下、「Ｔrr」と表記する）が長いという課題があった。この課題のため、従来のＳＪ−ＭＯＳＦＥＴは、現実には、空気調和機などのモータを駆動するインバータ回路に用いられることが少なかった。その理由は、このようなモータ用インバータ装置では、例えばブリッジ回路の各レッグ（ハーフブリッジ）を構成する下アーム側スイッチング素子の還流ダイオードが還流モードで順方向に電流を流しているとき、上アーム側スイッチング素子がオフ状態からオン状態にスイッチングするタイミングがあり、そのとき、還流ダイオードで逆回復電流Ｉrrが発生し、上下アームを短絡電流が流れてしまうからである。逆回復電流Ｉrrが大きいと、このような短絡電流に起因するスイッチング損失が過大になってしまう。このため、従来のＳＪ−ＭＯＳＦＥＴでは、逆回復電流Ｉrrが大きなボディダイオードを還流ダイオードとして用いることはできず、還流ダイオードとして機能するファストリカバリダイオード（ＦＲＤ）素子をドレイン−ソース間に並列に接続する必要があった。
このような課題を解決するため、半導体内に局所的なトラップレベルを形成し、少数キャリアのライフタイムを制御することによってボディダイオードの逆回復電流Ｉrrを大幅に低減したＳＪ−ＭＯＳＦＥＴが開発された（特許文献１）。逆回復電流Ｉrrが低減されたＳＪ−ＭＯＳＦＥＴは、モータ駆動のためのインバータ回路に好適に用いられることが期待されている。
国際公開第２０１０／０２４４３３号
しかしながら、このようなＳＪ−ＭＯＳＦＥＴをモータ用インバータ装置に用いた場合、ＳＪ−ＭＯＳＦＥＴが微細化されたデバイス構造を備えていると、本来はオフ状態にあるべきＳＪ−ＭＯＳＦＥＴが意図せず導通する「セルフターンオン」、すなわち「シューティングスルー（ｓｈｏｏｔｉｎｇ−ｔｈｒｏｕｇｈ）」が生じ得ることがわかった。
本開示の実施形態は、モータなどの誘導性負荷を駆動するインバータ装置に使用されてもセルフターンオンが生じにくい半導体装置、および当該半導体装置を備えるインバータ装置を提供することができる。
本開示による半導体装置は、第１導電型ドレイン層と、前記ドレイン層上の第１導電型ドリフト層と、前記ドリフト層の上面に位置する複数の第２導電型ベース領域と、前記複数のベース領域のそれぞれの内側において前記ベース領域の周縁から間隔を空けて配置され、前記周縁との間にチャネル領域を形成する第１導電型ソース領域と、前記チャネル領域を覆うゲート絶縁層と、前記ゲート絶縁層上に位置し、前記チャネル領域に対向するゲート電極と、前記ドリフト層内において前記複数のベース領域からそれぞれ前記ドレイン層に向かって延びる複数の第２導電型コラム領域と、前記ドリフト層内のトラップレベル形成領域と、前記ドレイン層に電気的に接続されたドレイン電極と、前記ソース領域に電気的に接続されたソース電極とを備え、ドレイン−ソース電圧をＶDS、ゲート−ソース容量をＣgs、ゲート−ドレイン容量をＣgdとするとき、ＶDSが５ボルトにおける（Ｃgs＋Ｃgd）／Ｃgdが４以上３０以下である。
ある実施形態において、前記ドリフト層の前記上面に位置する第１導電型不純物追加ドープ層を更に備える。
ある実施形態において、前記不純物追加ドープ層における前記第１導電型不純物イオンの注入ドーズ量は、１．０×１０12／ｃｍ2以上２．０×１０12／ｃｍ2以下である。
ある実施形態において、前記ゲート電極の最小寸法は、８μｍ以上１０μｍ以下である。
ある実施形態において、前記ドリフト層の前記上面において隣接する２つのベース領域の間隔は、１μｍ以上２μｍ以下である。
ある実施形態において、ＶDSが５ボルトにおける（Ｃｇｓ＋Ｃｇｄ）／Ｃｇｄが５以上３０以下である。
ある実施形態において、ホディダイオードの逆回復時間ｔｒｒは、１５０ナノ秒以下である。
ある実施形態において、前記複数のベース領域および前記複数のコラム領域は、それぞれ、ストライプ状に配列されている。
ある実施形態において、前記ゲート電極と前記ソース電極とを絶縁分離する層間絶縁膜であって前記ソース電極を前記複数のソース領域のそれぞれに接触させる開口部を有する層間絶縁膜と、前記層間絶縁膜上の第１パッド電極であって前記ゲート電極に電気的に接続された第１パッド電極と、前記ソース電極に電気的に接続された第２パッド電極とを更に備える。
本開示による半導体パッケージは、１個または複数個の半導体チップと、前記半導体チップを内部に含む樹脂成形体とを備える半導体パッケージであって、前記１個または複数個の半導体チップの少なくとも１個は、上記の半導体装置であり、前記第１パッド電極に電気的に接続された第１リードと、前記第２バッド電極に電気的に接続された第２リードと、前記ドレイン電極に電気的に接続されダイボンディングパッドであって、一端から第３リードが延びているダイボンディングパッドとを更に備え、前記第１、第２、および第３リードのそれぞれの一部は、前記樹脂成形体から外部に突出している。
ある実施形態において、前記第１パッド電極および第２パッド電極は、それぞれ、ワイヤボンディングによって前記第１リードおよび第２リードに接続されており、前記ドレイン電極は、導電性接着層によって前記ダイボンディングパッドに接続されている。
本開示によるインバータ装置は、それぞれがボディダイオードを内蔵する複数のスイッチング素子が形成するブリッジ回路と、前記複数のスイッチング素子を駆動するゲート駆動回路と、を備えるインバータ装置であって、前記複数のスイッチング素子のそれぞれは、上記のいずれかの半導体装置である。
ある実施形態において、前記半導体装置の前記ソース電極および前記ドレイン電極の一方が誘導性負荷に接続される。
本開示による電気機器は、それぞれがボディダイオードを内蔵する複数のスイッチング素子が形成するブリッジ回路を備えるインバータ装置と、前記インバータ装置に接続されたモータとを備え、前記複数のスイッチング素子の少なくともひとつは、上記いずれかの半導体装置である。
本開示による半導体装置では、ゲート−ドレイン容量Ｃgdの値を単に小さく設定するのではなく、ドレイン−ソース電圧が特定範囲にあるときのゲート−ソース容量Ｃgsおよびゲート−ドレイン容量Ｃgdの値を適切な関係に調整している。このため、デバイスの構造上、モータなどの誘導性負荷を駆動するインバータ装置に使用されてもセルフターンオンが生じにくい特性が実現される。本開示の半導体装置は、ＩＧＢＴを用いた場合に比べて低電圧・低電流での損失が少ないインバータ装置を提供でき、空調機などの電気機器のエネルギ利用効率を高めることが可能になる。
Ｎチャネルのエンハンスメント型ＭＯＳＦＥＴと、そのボディダイオード（順方向電圧印加状態）とを示す回路図である。 Ｎチャネルのエンハンスメント型ＭＯＳＦＥＴと、そのボディダイオード（逆方向電圧印加状態）とを示す回路図である。 順方向電流ＩFが流れているボディダイオードに逆方向の電圧を印加した場合にボディダイオードを流れる電流の時間変化の一例を模式的に示すグラフである。 単相インバータ装置の一例を示す回路図である。 図３のインバータ装置におけるブリッジ回路を形成する２つのレッグ（ハーフブリッジ）の一方を流れる電流の経路を示す回路図である。 図３のインバータ装置におけるブリッジ回路を形成する２つのレッグ（ハーフブリッジ）の一方を流れる電流の他の経路を示す回路図である。 ハイサイドスイッチング素子ＨＳ1およびローサイドスイッチング素子ＬＳ1の各ゲート電極に与えられる信号の一例を示す波形図である。 ホディダイードの逆回復電流Ｉrrがスイッチング素子ＨＳ1およびＬＳ1を貫通して流れる様子を示す図である。 ＳＪ−ＭＯＳＦＥＴの寄生容量を示す等価回路図である。 本実施形態に係る半導体装置１００の一部分を模式的に示す斜視図である。 半導体結晶２００の上面２００ａの一部を、その法線（Ｚ軸）方向から見たときの平面図である。 図９ＡのＢ−Ｂ線断面図である。 本実施形態における半導体装置１００に含まれる１個のＭＯＳ構造とその周辺部を模式的に示す断面図である。 本実施形態における半導体装置１００の製造方法の工程断面図である。 本実施形態における半導体装置１００の製造方法の工程断面図である。 本実施形態における半導体装置１００の製造方法の工程断面図である。 本実施形態における半導体装置１００の製造方法の工程断面図である。 本実施形態における半導体装置１００の製造方法の工程断面図である。 本実施形態における半導体装置１００の製造方法の工程断面図である。 本実施形態における半導体装置１００の製造方法の工程断面図である。 本実施形態における半導体装置１００の製造方法の工程断面図である。る。 本実施形態における半導体装置１００の製造方法の工程断面図である。 半導体装置１００の寄生容量を測定する装置の構成を示す図である。 容量Ｃrssの測定結果の一部を示すグラフである。 ｐ型コラム領域２４がＺ軸方向に延びる柱状形状を有する実施形態の一部分を示す斜視図である。 図１４に示される例における半導体結晶２００の上面２００ａ（ＸＹ面に平行な面）の一部を、その法線（Ｚ軸）方向から見たときの平面図である。 図１５ＡのＢ−Ｂ線断面図である。 本開示の変形例におけるゲート電極４２の平面レイアウトの一例を示す図である。 図１６ＡのＢ−Ｂ線断面図である。 ｐ型ベース領域２２およびｎ+型ソース領域３０の形状および配置の他の例を示す平面図である。 ｐ型ベース領域２２およびｎ+型ソース領域３０の形状および配置の更に他の例を示す平面図である。 本開示の実施形態に係る半導体パッケージ５００の全体の概略形状を示す上面図である。 半導体パッケージ５００の側面図である。 半導体パッケージ５００から樹脂成形体２６０を取り除いた残りの構成を示す上面図である。 図２０ＡのＢ−Ｂ線断面図である。 本開示の半導体装置１００が使用され得るインバータ装置の実施形態を示すブロック図である。
本開示の実施形態を説明する前に、インバータ装置に用いられるＭＯＳＦＥＴが備えるべき特性と、セルフターンオンの動作例を説明する。なお、本明細書において、「インバータ装置」とは、インバータ回路を備える装置を意味し、インバータ回路の前段として他の回路、例えばＡＣ−ＤＣコンバータおよび／またはＤＣ−ＤＣコンバータなどの回路を含み得る。
まず、図１Ａおよび図１Ｂを参照する。これらの図は、Ｎチャネルのエンハンスメント型ＭＯＳＦＥＴと、そのボディダイオード（寄生ダイオード）とを示している。ＭＯＳＦＥＴのゲート端子Ｇには、ＭＯＳＦＥＴをオフ状態（ＯＦＦ）に保持する電位、すなわちＭＯＳＦＥＴの閾値ＶGS（ｔｈ）未満の電位が与えられている。
図１Ａに示されるように、ＭＯＳＦＥＴのドレイン端子Ｄの電位がソース端子Ｓの電位に対して負（−）のとき、すなわちドレイン−ソース電圧ＶDSが負（−）のとき、ホディダイオードにとって順方向に電圧が印加されている。このとき、黒い矢印で示すように、ソース端子Ｓからドレイン端子Ｄに向かってボディダイオード内を順方向電流ＩFが流れる。
図１Ｂに示されるように、ドレイン−ソース電圧ＶDSが正（＋）のときは、ホディダイオードにとって逆方向の電圧（逆バイアス電圧）が印加されている。このとき、定常的には、ボディダイオード内を電流は流れない。すなわち、白抜き破線の矢印で示される逆方向電流ＩRは、理想的にはゼロである。
しかし、図１Ａの電圧印加状態から図１Ｂの電圧印加状態に遷移したタイミングでは、その直後の短時間だけ、逆方向電流ＩRが流れる。これは、図１Ａの電圧印加状態でボディダイオード内を順方向に電流が流れているとき、ボディダイオード内にキャリア（電子および正孔）が蓄積されており、図１Ｂの電圧印加状態に遷移したとき、この蓄積されたキャリアが一時的に逆方向電流ＩRを形成するためである。特にｎ型半導体領域の少数キャリアである正孔は、電子に比べて移動度が低く、逆方向電流ＩRが流れる時間を増加させる原因となる。
図２は、順方向電流ＩFが流れているボディダイオードに逆方向の電圧を印加した場合にボディダイオードを流れる電流の時間変化の一例を示すグラフである。横軸は時間、縦軸は電流である。時刻ゼロにおいて、電流の流れる方向が反転している。ボディダイオードを流れる電流は、ソース端子Ｓからドレイン端子Ｄに流れるときに「正」、ドレイン端子Ｄからソース端子Ｓに流れるときに「負」の値を持つと定義する。このため、逆方向電流ＩRは、負の値を持つ。
図２の破線は、少数キャリアのライフタイム制御が行われていない一般のＳＪ−ＭＯＳＦＥＴのボディダイオードを流れる電流の波形例を示している。逆方向に電圧を印加すると、順方向電流ＩFはｄＩF／ｄｔの勾配で減少し、時刻ゼロにおいて、順方向電流ＩFは０となって逆方向電流ＩRが流れ出す。逆方向電流ＩRの絶対値が最大値に達した後、逆方向電流ＩRの絶対値は急激に減少し、ゼロに収束する。逆方向電流ＩRの絶対値の最大値は「逆回復電流Ｉrr」と定義される。また、逆方向電流ＩRが流れ出してから逆方向電流ＩRの絶対値が「逆回復電流Ｉrr」の１０％の大きさに減少するまでの時間は「逆回復時間ｔrr」と定義される。一般のＳＪ−ＭＯＳＦＥＴでは、後述するように、スーパージャンクション構造によってｐｎ接合面の面積が増大しているため、逆回復時間ｔrrが相対的に長い。
図２の実線は、少数キャリアのライフタイム制御が行われたＳＪ−ＭＯＳＦＥＴのボディダイオードを流れる電流の波形例を示している。このＳＪ−ＭＯＳＦＥＴでは、ライフタイムを制御するトラップレベル（ライフタイムキラー）が半導体結晶内の適切な部位に形成されているため、順方向電流ＩFが流れているときに蓄積されたキャリアが、逆方向電圧の印加後に短時間で消失し、逆回復時間ｔrrが短縮されている。
次に、図３から図６を参照する。図３は、単相インバータ装置の一例を示す回路図である。図４Ａ、図４Ｂおよび図６は、いずれも、図３のインバータ装置におけるブリッジ回路を形成する２つのレッグ（上下アームから構成されるハーフブリッジ）の一方を示す回路図である。図４Ａ、図４Ｂおよび図６の相違点は、電流の流れにある。図５は、駆動信号の一例を示す波形図である。
図３の単相インバータ装置は、限定的ではない例示的なインバータ装置の一例であり、直流電源の正極側に接続された直流母線ＰＬと直流電源の負極側に接続された直流母線ＮＬとの間に２つのレッグを有している。第１のレッグは、ハイサイドスイッチング素子ＨＳ1とローサイドスイッチング素子ＬＳ1とを有し、第２のレッグは、ハイサイドスイッチング素子ＨＳ2とローサイドスイッチング素子ＬＳ2とを有している。これらのスイッチング素子は、いずれも、少数キャリアのライフタイム制御が行われたＳＪ−ＭＯＳＦＥＴであり、ボディダイオードを内蔵している。このため、ハイサイドスイッチング素子を「ハイサイドＭＯＳＦＥＴ」と称し、ローサイドスイッチング素子を「ローサイドＭＯＳＦＥＴ」と称してもよい。「ハイサイド」は「上アーム」、「ローサイド」は「下アーム」とも称され得る。
図３に例示されるインバータ装置では、４個のスイッチング素子がブリッジ回路を構成して直流電力を単相の交流電力に変換する。ブリッジ回路の接続点（ノード）Ｎ１および接続点Ｎ２は、モータなど誘導性を示す負荷ＬＤに接続され得る。本開示による半導体装置が適用され得るインバータ装置は、このような単相インバータ装置に限定されず、直流電力を３相またはそれ以上の相の交流電力に変換するものであり得る。また、直流電力を生成する直流電源は、交流電力を直流電力に変換するＡＣ−ＤＣコンバータ、および／または、直流電力を電圧が異なる直流電力に変換するＤＣ−ＤＣコンバータを含んでいても良い。
図３の例では、スイッチング素子ＨＳ1、ＨＳ2、ＬＳ1、ＬＳ2のゲート端子に、それぞれ、ゲート駆動回路ＧＤ11、ＧＤ12、ＧＤ21、ＧＤ22が接続されている。これらのゲート駆動回路ＧＤ11、ＧＤ12、ＧＤ21、ＧＤ22は、ゲートドライバとして機能する１個の集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）チップ上に集積されていても良い。ゲート駆動回路ＧＤ11、ＧＤ12、ＧＤ21、ＧＤ22には、マイクロコンピュータなどの制御回路（不図示）から制御信号が与えられる。この制御信号は、典型的にはパルス幅変調（ＰＷＭ）信号であり得る。ゲート駆動回路ＧＤ11、ＧＤ12、ＧＤ21、ＧＤ22は、制御信号に応じて、対応するスイッチング素子ＨＳ1、ＨＳ2、ＬＳ1、ＬＳ2のゲート端子の電位を変化させる。これにより、スイッチング素子ＨＳ1、ＨＳ2、ＬＳ1、ＬＳ2は、ターンオンまたはターンオフのスイッチング動作を実行する。
次に、図４Ａおよび図４Ｂを参照して、１本のレッグ（ハーフブリッジ）を構成するハイサイドスイッチング素子ＨＳ1とローサイドスイッチング素子ＬＳ1を流れる電流を説明する。
ハイサイドスイッチング素子ＨＳ1およびローサイドスイッチング素子ＬＳ1の各ゲート電極には、例えば、図５に示すような信号（ゲート駆動信号）が与えられる。その結果、ハイサイドスイッチング素子ＨＳ1およびローサイドスイッチング素子ＬＳ1は、交互にターンオンする。スイッチング素子ＨＳ1およびＬＳ1のターンオンおよびターンオフは、必ずしも瞬時に行われるわけではなく、寄生容量の充放電に伴う遅延時間をもって進行する。スイッチング素子ＨＳ1およびＬＳ1が同時にオン状態になる期間が発生すると、過大な電流が１本のレッグを貫通して流れてしまう。このような貫通電流の発生を防止するため、各スイッチング素子ＨＳ1、ＬＳ1のオン状態の間にはデッドタイム期間ｔ１〜ｔ２、およびｔ３〜ｔ４が設けられ、スイッチング素子ＨＳ1およびＬＳ1が同時にオン状態にならないようにする。デッドタイム期間の間、ハイサイドスイッチング素子ＨＳ1およびローサイドスイッチング素子ＬＳ1の両方がオフ状態にある。他のレッグのスイッチング素子ＨＳ2、ＬＳ2についても同様の動作が実行される。このことは、単相インバータ回路に限定されず、３相インバータ回路でも同様である。
図４Ａは、スイッチング素子ＨＳ1およびＬＳ1の両方がともにオフ状態にあることを示している。これは、例えば図５に示されるデッドタイム期間ｔ１〜ｔ２の状態に対応する。このとき、図３に示す負荷ＬＤが有する大きなインダクタンスに起因して、ローサイドのスイッチング素子ＬＳ1では、ホディダイオードが導通しているとする。モータ駆動に用いられるインバータ装置では、このような動作モードが発生し得る。この状態において、図５の時刻ｔ２においてスイッチング素子ＨＳ1がターンオンすると、接続点Ｎ１の電位が上昇するため、ローサイドのスイッチング素子ＬＳ1におけるボディダイオードに逆バイアス電圧が印加される。その結果、図６に示すように、ホディダイードの逆回復電流Ｉrrがスイッチング素子ＨＳ1およびＬＳ1を貫通して流れる。このような貫通電流の発生は、インバータ装置の効率を低下させるだけではなく、スイッチング素子ＨＳ1の破壊を招来する可能性もある。このため、貫通電流は、できるだけ抑制または防止することが望まれる。前述したように、一般のＳＪ−ＭＯＳＦＥＴでは、逆回復電流Ｉrrが大きく、逆回復時間ｔrrが相対的に長いが、ライフタイムを制御するトラップレベル（ライフタイムキラー）を半導体結晶内の適切な部位に形成することにより、このような問題は解決され得る。
しかしながら、本発明者らの検討によると、半導体結晶中のトラップレベルによって逆回復電流Ｉrrを低減したＳＪ−ＭＯＳＦＥＴを用いてインバータ装置を構成した場合でも、セルフターンオン現象によって同一レッグ（ハーフブリッジ）内のスイッチング素子を電流が貫通して流れること（シューティングスルー）が生じ得ることがわかった。本発明者らは、このようなセルフターンオン現象を抑制または防止するためのデバイス構造について鋭意検討を行った結果、特定の条件で測定される指標に基づいてＳＪ−ＭＯＳＦＥＴを設計すれば上記の課題を解決し得ることを見出し、本発明を完成するに至った。本開示によれば、半導体装置が持つデバイス構造に基づいて上記の課題が解決されるため、セルフターンオン防止のための特別の回路が必要なく、半導体装置の周辺回路についての設計自由度が制限されない利点がある。
次に、セルフターンオン現象とＳＪ−ＭＯＳＦＥＴにおける寄生容量との関係を説明する。
まず、図７を参照して、ＳＪ−ＭＯＳＦＥＴにおける寄生容量を説明する。図７は、ＳＪ−ＭＯＳＦＥＴの代表的な寄生容量を示す等価回路図である。
ＳＪ−ＭＯＳＦＥＴのゲート電極（Ｇ）とソース電極（Ｓ）との間にはゲート−ソース容量が形成され、ゲート電極（Ｇ）とドレイン電極（Ｄ）との間にはゲート−ドレイン容量が形成される。本明細書において、ゲート−ソース容量をＣgs、ゲート−ドレイン容量をＣgdとする。後述するように、これらの容量Ｃgs、Ｃgdは、ソース電極（Ｓ）の電位に対するドレイン電極（Ｄ）の電位であるドレイン−ソース電圧ＶDSに依存して変化する。より詳細には、ＣgsのＶDSに対する依存性は小さく、ＣgdのＶDSに対する依存性が大きい。Ｃgs＋Ｃgdは「入力容量」と呼ばれ、Ｃissで表現される。また、Ｃgdは「帰還容量」と呼ばれ、Ｃrssで表現される場合がある。なお、図７には、参考のため、ドレイン電極（Ｄ）とソース電極（Ｓ）との間に形成されるドレイン−ソース容量Ｃdsも記載されている。
一般に、ドレイン電極（Ｄ）の電位が急峻に変化すると、ゲート−ドレイン容量Ｃgdを介してゲート電極（Ｇ）に変位電流が流れるため、ゲート電極（Ｇ）の電位が一時的に上昇する場合がある。このようにしてゲート電極（Ｇ）の電位が上昇し、ＭＯＳＦＥＴの閾値ＶGS（ｔｈ）を超えてしまうと、セルフターンオンが発生し、トランジスタが導通する。
本開示の半導体装置の実施形態では、セルフターンオンを抑制または防止するために、ＶDSが特定の値にあるときの帰還容量Ｃrssに対する入力容量Ｃissの比率、すなわちＣiss／Ｃrss ＝ （Ｃgs＋Ｃgd）／Ｃgdを所定範囲内に調整している。
セルフターンオンのメカニズムを考慮すると帰還容量Ｃrss、すなわちゲート−ドレイン容量Ｃgdは小さいほど好ましく、その結果としてＣiss／Ｃrssは大きいほど望ましい。しかし、素子の性能が向上されたＭＯＳＦＥＴ、特にオン抵抗を低減し、スイッチングスピードが改善されたＳＪ−ＭＯＳＦＥＴでは、Ｃiss／Ｃrssが小さくなってしまう傾向にあり、セルフターンオンを防止することが困難であった。本発明者らは、ホディダイオードの逆回復電流Ｉrrが低減されたＳＪ−ＭＯＳＦＥＴにおいては、ＶDSがＭＯＳＦＥＴの閾値電圧（例えばＶGS（ｔｈ）＝４ボルト）に近い値を示すときのＣiss／Ｃrssがセルフターンオンに重要な影響を及ぼすことを見出し、本発明を完成した。
本開示の実施形態に係る半導体装置では、ＶDSが５ボルトにあるときのＣiss／Ｃrssが４以上３０以下の範囲であるようにＳＪ−ＭＯＳＦＥＴを設計している。特に、Ｃiss／Ｃrssは５以上であることが好ましい。このように構成することにより、オン抵抗を低減し、スイッチングスピードを犠牲にすることなく、セルフターンオン動作を好適に防止することができる。
以下、本開示による半導体装置の限定的ではない例示的な実施形態を説明する。ただし、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。なお、発明者は、当業者が本開示を十分に理解するために添付図面および以下の説明を提供するのであって、これらによって特許請求の範囲に記載の主題を限定することを意図するものではない。本願の図面に示される構造物の向きは、説明のわかりやすさを考慮して設定されており、本開示の実施形態が現実に実施されるときの向きをなんら制限するものではない。図面に示されている構造物の全体または一部分の形状、大きさ、および比率も、現実の形状、大きさ、および比率を制限するものではない。
（実施形態）
＜ＳＪ−ＭＯＳＦＥＴの概略構成＞
まず、図８を参照して、本実施形態における半導体装置の基本構成の一例を説明する。図８は、本実施形態に係る半導体装置１００の一部分を模式的に示す斜視図である。図８には、参考のため、互いに直交するＸ軸、Ｙ軸、およびＺ軸を持つＸＹＺ座標が示されている。図８に示される構造は、Ｘ軸方向およびＹ軸方向に沿って広がる半導体装置１００の一部分のみを切り出した構造であり、半導体装置１００の全体を示すものではない。
図示される半導体装置１００は、スーパージャンクション構造を有するｎチャンネル型ＭＯＳＦＥＴ（ＳＪ−ＭＯＳＦＥＴ）である。この半導体装置１００は、ｎ+型ドレイン層１０と、ｎ+型ドレイン層１０上のｎ-型ドリフト層２０と、ｎ-型ドリフト層２０の上面（ＸＹ面に平行な表面のうち法線がＺ軸の正方向を向く表面）に位置する複数のｐ型ベース領域２２と、複数のｐ型ベース領域２２のそれぞれの内側においてｐ型ベース領域２２の周縁から間隔を空けて配置されたｎ+型ソース領域３０とを備えている。図８に示される例において、ｐ型ベース領域２２およびｎ+型ソース領域３０は、いずれも、Ｙ軸方向に沿ってストライプ状に延びている。ｐ型ベース領域２２の周縁とｎ+型ソース領域３０との間には、チャネル領域２２０が形成される。前述したように、半導体装置１００の向きは、使用時において任意であり、「上面」の用語は、現実の上下関係を規定するものではない。
本明細書において、半導体の「ｎ型」とは、多数キャリアが自由電子である半導体の極性を意味する。半導体が例えば４価のシリコンから形成されている場合、ｎ型半導体には、例えば５価元素であるＰ（リン）、Ａｓ（ヒ素）、および／またはＳｂ（アンチモン）が不純物としてドープされている。これらの不純物はドナーイオンとして機能する。ｎ型不純物の濃度（ドーピングレベル）が相対的に高いとき、「ｎ+型」の表記を使用し、ｎ型不純物の濃度が相対的に低いとき、「ｎ-型」の表記を使用する場合がある。また、半導体の「ｐ型」とは、多数キャリアが正孔である半導体の極性を意味する。半導体が例えば４価のシリコンから形成されている場合、ｐ型半導体には、例えば３価元素であるＢ（ホウ素）、Ａｌ（アルミニウム）、および／またはＧａ（ガリウム）が不純物としてドープされている。これらの不純物はアクセプタイオンとして機能する。ｐ型不純物の濃度が相対的に高いとき、「ｐ+型」の表記を使用し、ｐ型不純物の濃度が相対的に低いとき、「ｐ-型」の表記を使用する場合がある。
半導体の同一領域内にｎ型不純物およびｐ型不純物の両方がドープされていてもよい。ｎ型不純物およびｐ型不純物のうちで活性化された不純物濃度の高い方の不純物によって当該領域の極性、すなわちｎ型かｐ型かが決まる。ｎ型およびｐ型の一方を「第１導電型」と呼ぶとき、他方を「第２導電型」と称する。すなわち、「第１導電型」および「第２導電型」の用語は、それぞれ、「ｎ型」および「ｐ型」を意味することもあるし、反対に「第１導電型」および「第２導電型」の用語が、それぞれ、「ｐ型」および「ｎ型」を意味することもある。
本明細書において、「層（ｌａｙｅｒ）」の用語は、連続した一枚の膜（ｆｉｌｍ）を意味するものに限定されず、一枚の膜からパターニングされた複数の分離した構造物のそれぞれを「層」と呼ぶ場合がある。また、「層」の厚さの範囲に特段の制限もない。「基板（ｓｕｂｓｔｒａｔｅ）」のように他の層を支持するために使用される十分な剛性および厚さを有する構造物を「層」と呼んでもよい。また、ひとつの「層」が更に薄い複数の層の積層構造体であってもよい。
本実施形態におけるｎ+型ドレイン層１０は、ｎ+型の半導体基板（例えば単結晶シリコン基板）であってもよいし、他の基板（半導体または絶縁物から形成され得る）に支持された半導体層であってもよい。ｎ+型半導体基板の典型例は、結晶成長中にｎ型不純物がドープされた単結晶半導体である。半導体基板は、製造途中ではウェハの状態にあるが、最終的には一枚のウェハから複数のチップに分割され得る。半導体基板が研磨工程などによって製造工程の途中で薄くされてもよい。
ｎ-型ドリフト層２０は、ｎ型不純物がドープされた半導体層であり、典型的には、ｎ型不純物をドープしながらエピタキシャル成長を行うことによって形成されるｎ型エピタキシャル層である。上記のｐ型ベース領域２２およびｎ+型ソース領域３０は、ｎ-型ドリフト層２０の内部に形成された不純物ドープ領域である。これらの不純物ドープ領域は、ｎ-型ドリフト層２０の機能とは異なる機能を実現するが、もともとｎ-型ドリフト層２０が含んでいたｎ型不純物を含んでいる。
半導体装置１００は、上記の構成に加え、ｎ-型ドリフト層２０の上面（ｎ型領域の表面）の全体、チャネル領域２２０、およびｎ+型ソース領域３０の一部を覆うように広がるゲート絶縁層４０と、ゲート絶縁層４０上に位置するゲート電極４２とを備えている。ゲート電極４２は、プレーナ構造を有しており、チャネル領域２２０の全体を覆っている。ゲート電極４２の上面および側面は層間絶縁膜５０で覆われている。
半導体装置１００は、ｎ+型ドレイン層１０に電気的に接続されたドレイン電極１２と、ｎ+型ソース領域３０に電気的に接続されたソース電極３２とを備えている。ソース電極３２とゲート電極４２とは、層間絶縁膜５０によって絶縁されている。層間絶縁膜５０にはコンタクトホール６０が設けられており、コンタクトホール６０を介してソース電極３２はｐ型ベース領域２２およびｎ+型ソース領域３０に接触している。
更に、本実施形態における半導体装置１００は、ｎ-型ドリフト層２０内において複数のベース領域２２からそれぞれドレイン層１０に向かって図中の縦方向（Ｚ軸方向）に延びる複数のｐ型コラム領域２４と、ｎ-型ドリフト層２０内に設けられたトラップレベル形成領域２８とを備えている。ｐ型コラム領域２４は、スーパージャンクション構造を形成する構成要素であり、「ピラー」と呼ばれることもある。後述するように、ｐ型コラム領域２４の構成は図８に例示される構成に限定されない。
トラップレベル形成領域２８は、例えば、ｎ+型ドレイン層１０の裏面側から重粒子を照射することによって形成され得る。照射に使用され得る粒子種は、例えば、プロトン、３Ｈｅ++、４Ｈｅ++のいずれかであり得る。このように電子に比べて質量の大きな粒子（重粒子）で半導体を照射すると、半導体結晶に局所的な損傷が与えられ、深い準位（ディープレベル）が形成される。これにより、キャリアのライフタイムが調整されるため、スーパージャンクション構造を採用しているにもかかわらず、逆回復時間が短縮されている。
本明細書では、ｎ+型ドレイン層１０、ｎ-型ドリフト層２０、および、ｎ-型ドリフト層２０内に形成された種々の不純物ドープ領域（ｐ型ベース領域２２、ｐ型コラム領域２４、ｎ+型ソース領域３０など）を全体として「半導体結晶」と称する場合がある。図８に示される半導体結晶２００の上面（ＸＹ面に平行な面）２００ａには、ｎ-型ドリフト層２０の上面、ｐ型ベース領域２２の上面、ｎ+型ソース領域３０の上面が位置している。厳密には、ｎ-型ドリフト層２０のｎ型領域は、ｐ型ベース領域２２の外側に位置しており、ｎ-型ドリフト層２０の上面は、半導体結晶２００の上面２００ａの一部を占めているに過ぎない。しかし、本願では、簡単のため、半導体結晶２００の上面２００ａを「ｎ-型ドリフト層２０の上面」と呼ぶことを許容する。このため、ｐ型ベース領域２２およびｎ+型ソース領域３０がｎ-型ドリフト層２０の上面に形成されていると表現してもよい。また、同様の理由から、ｎ-型ドリフト層２０内においてｐ型ベース領域２２からｐ型コラム領域２４が延びているなどの表現も許容する。
＜ＳＪ−ＭＯＳＦＥＴの詳細な構成＞
次に、図９Ａ、図９Ｂおよび図１０を参照しながら、本実施形態の構成例を更に詳細に説明する。図９Ａは、半導体結晶２００の上面２００ａの一部を、その法線（Ｚ軸）方向から見たときの平面図である。図９Ｂは、図９ＡのＢ−Ｂ線断面図である。簡単のため、図９Ａおよび図９Ｂでは、半導体結晶２００の上半分のみが記載されており、半導体結晶２００の上半分以外の部分（ｎ+型ドレイン層１０、ドレイン電極１２、ソース電極３２、ゲート電極４２など）の記載は省略されている。図１０は、本実施形態における半導体装置１００に含まれる１個のＭＯＳ構造とその周辺部を模式的に示す断面図である。現実の半導体装置１００は、同一のＭＯＳ構造が周期的に配列された構成を備えている。
図９Ａからわかるように、半導体結晶２００の上面２００ａにおいて、複数のｐ型ベース領域２２が離散的に配列されている。この例における複数のｐ型ベース領域２２は、互いに平行にＹ軸方向に沿って延びるストライプ形状を有している。隣接する２つのｐ型ベース領域２２の間隔（Ｘ軸方向における間隔）は、図９Ａにおいて符号「Ｓ」で示されている。間隔Ｓは、隣接するｐ型ベース領域２２の周縁２２ａによって規定され、この部分にｎ-型ドリフト層２０の上面が位置している。個々のｐ型ベース領域２２の幅（Ｘ軸方向サイズ）は、例えば３μｍ〜１０μｍに設定され得る。この例における半導体装置１００は、ストライプ状に配列された複数のセル（周期構造の単位）を備えており、複数のセルのそれぞれが１個のｐ型ベース領域２２を含んでいる。図９Ａに示される符号「Ｐ１」は、１個のセルの幅（Ｘ軸方向サイズ）を規定しており、この幅Ｐ１は、セルの配列ピッチ（セルピッチ）に相当している。図９Ａには５個のセルが示されているが、現実の半導体装置１００は、例えば数千個を超えるセルを備えることができる。
複数のｐ型コラム領域２４は、それぞれ、対応するｐ型ベース領域２２の中央部からｎ+型ドレイン層１７に向かって縦（Ｚ軸）方向に延び、ストライプ状に配列されている。ｐ型コラム領域２４のＺ軸方向サイズは、例えば１５μｍ〜５０μｍであり得る。図９Ｂには表されていないが、ｐ型コラム領域２４の底部からｎ+型ドレイン層１０までの距離は、例えば５μｍ以上に設定され得る。ストライプ状に配列されているｐ型コラム領域２４のピッチは、５μｍ〜２０μｍである。本実施形態では、ｐ型コラム領域２４の配列ピッチは、セルの配列ピッチ（Ｐ1）に等しい。ｐ型コラム領域２４は、ｐ型ベース領域２２とともに連続したｐ型半導体領域を規定し、ｎ-型ドリフト層２０との間でスーパージャンクション構造を形成している。
ｎ+型ソース領域３０は、図９Ａの平面図において、ｐ型ベース領域２２の内部における選択された領域に位置している。このｎ+型ソース領域３０も、Ｙ軸方向に沿ってストライプ状に形成されている。ｎ+型ソース領域３０は、例えばｎ型不純物のイオンをｐ型ベース領域２２の選択された領域に注入することによって形成され得る。より具体的には、ｎ+型ソース領域３０は、ｐ型ベース領域２２の周縁２２ａから所定の距離だけ内側に位置している。この所定の距離は、図９Ａに示されるように、Ｘ軸方向のサイズＬに相当し、チャネル領域２２０の長さ（チャネル長）を規定する。図９Ａの構成例において、チャネル長はチャネル領域のＸ軸方向サイズ（Ｌ）によって決まり、１個のセルあたりのチャネル幅は、各セルのＹ軸方向サイズを２倍した値に相当する。
図１０に示されるように、本実施形態では、半導体結晶２００の上面２００ａにおいて、隣接する２つのｐ型ベース領域２２の間（間隔Ｓで示される幅を持つ領域）に、ｎ型不純物の追加ドープ層２５０が形成されている。追加ドープ層２５０は、ｎ-型ドリフト層２０の一部であるが、追加ドープ層２５０におけるｎ型不純物濃度は、ｎ-型ドリフト層２０の他の部分におけるｎ型不純物濃度よりも高められている。追加ドープ層２５０のｎ型不純物濃度は、縦方向（Ｚ軸方向）に沿って連続的に変化しているため、ｎ-型ドリフト層２０の内部において追加ドープ層２５０と他の部分（ｎ-型領域）との間に明確な境界は無い。しかし、追加ドープ層２５０の厚さを、ｎ-型ドリフト層２０の他の部分（ｎ-型領域）のｎ型不純物濃度よりも高い濃度を持つ表面領域の厚さとして定義することができる。本実施形態における追加ドープ層２５０の厚さは、例えば１μｍ以上５μｍ以下の範囲に設定され得る。
図１０に示されるように、ｐ型コラム領域２４およびｐ型ベース領域２２（ｐ型半導体領域）とｎ-型ドリフト層２０との界面にはｐｎ接合面２５が形成され、これによって寄生ダイオード（ボディダイオード）が構成されている。正のドレイン−ソース電圧ＶDSが印加されると、ボディダイオードには逆バイアス電圧が印加されることになる。このとき、ｐｎ接合面２５からｐｎ接合面２５に垂直な方向に空乏層が拡大する。なお、ｐ型コラム領域２４とｎ-型ドリフト層２０との間に形成されるｐｎ接合面２５は、図１０において平坦な形状を持つように記載されているが、現実のｐｎ接合面２５の形状は、ｐ型コラム領域２４の製造工程に依存して変化し得る。後述する製造方法の実施形態では、「マルチエピタキシャル法」によってｐ型コラム領域２４を形成するため、ｐｎ接合面２５には周期的な凹凸が形成され得る。
ｐ型コラム領域２４におけるｐ型不純物濃度とｎ-型ドリフト層２０におけるｎ型不純物濃度とが等しく設定されている場合、ｐｎ接合面２５からｐ型コラム領域２４内に拡がる空乏層の厚さ（Ｘ軸サイズ）とｎ-型ドリフト層２０内に拡がる空乏層の厚さ（Ｘ軸サイズ）とは等しくなる。耐圧を高めるという観点から、ｐ型コラム領域２４におけるｐ型不純物濃度とｎ-型ドリフト層２０におけるｎ型不純物濃度とは同程度の値に設定され得る。
正のドレイン−ソース電圧ＶDSが印加され、ドレイン−ソース電圧ＶDSが上昇すると、追加ドープ層２５０とｐ型ベース領域２２との間のｐｎ接合面２５における空乏層も厚くなる。しかし、追加ドープ層２５０におけるｎ型不純物濃度がｎ-型ドリフト層２０の他の部分におけるｎ型不純物濃度よりも高いため、追加ドープ層２５０内に形成される空乏層の厚さは相対的に小さく抑えられる。ゲート絶縁層４０に接する部分に形成される空乏層の厚さも小さく抑えられる。このように、追加ドープ層２５０の存在により、ゲート電極４２の中央部の直下における空乏層の拡大が抑制される。一般には、ゲート電極４２の中央部の直下に位置する空乏層が拡大するとともに、ゲート−ドレイン容量Ｃgdは低下する。しかし、ｎ-型ドリフト層２０の上部に追加ドープ層２５０を設けることにより、ゲート−ドレイン容量Ｃgdの低下は抑制されることになる。
従来、スイッチング時間（ターンオンおよびターンオフの時間）を短くする観点から、ゲート−ドレイン容量Ｃgdは低いことが好ましいとされてきた。しかし、本発明者らの検討の結果、ＶDSが閾値付近におけるゲート−ドレイン容量Ｃgd（=帰還容量Ｃrss）を適切な大きさに調整し、（Ｃgs＋Ｃgd）／Ｃgd、すなわちＣiss／Ｃrssを所定範囲内に設定することがセルフターンオンの防止または抑制に寄与するという予想外の知見に到達した。また、追加ドープ層２５０を設けることにより、ＶDSが閾値付近におけるゲート−ドレイン容量Ｃgd（=帰還容量Ｃrss）を効果的に調整しながら、オン抵抗を好適に低下させることができる。
半導体結晶２００の上面２００ａにおいて、ｐ型ベース領域２２の周縁からｎ+型ソース領域３０までの領域、すなわち、ｎ-型ドリフト層２０（追加ドープ層２５０）とｎ+型ソース領域３０との間には、ｐ型ベース領域２２の上面（Ｘ軸方向サイズが「Ｌ」のｐ型半導体領域）が位置している。図１０に示されるように、このｐ型半導体領域はゲート電極４２によって完全に覆われており、チャネル領域２２０を形成している。
図１０に示されるように、ゲート電極４２は、ゲート絶縁層４０を介してチャネル領域２２０に対向している。ゲート電極４２は、例えば不純物がドープされたポリシリコンから形成され得る。ゲート絶縁層４０は、例えばシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミナ膜、タンタル酸化膜から形成され得る。ゲート絶縁層４０およびゲート電極４２は、ほぼ同一の平面パターンを有しており、ｎ+型ソース領域３０の一部、チャネル領域２２０の全体、およびｎ-型ドリフト層２０の表面（追加ドープ層２５０）を覆っている。ゲート電極４２は、複数のセルを共通に制御するように形成されている。
層間絶縁膜５０は、例えばシリコン酸化膜、シリコン窒化膜、ＴＥＯＳ（テトラエトキシシラン）などの誘電体材料から形成され得る。層間絶縁膜５０は、ゲート電極４２の上面および側面を覆っているが、各セルのｐ型ベース領域２２の中央領域およびこの領域に連なるｎ+型ソース領域３０の一部に達するコンタクトホール６０を有している。
再び図８を参照する。
ソース電極３２は、アルミニウムなどの金属から形成され得る。ソース電極３２は、層間絶縁膜５０の表面を覆い、各セルのコンタクトホール６０を介してｎ+型ソース領域３０およびｐ型ベース領域２２に接触している。この接触により、それぞれ、オーミックコンタクトが形成されている。ソース電極３２は、複数のセルに並列に接続されている。ドレイン電極１２は、アルミニウムなどの金属から形成され得る。ドレイン電極１２は、ｎ+型ドレイン層１０の裏面に接している。ドレイン電極１２は、複数のセルに並列に接続されている。
ドレイン電極１２およびソース電極３２には、複数のセルを流れる全電流が流れる。ドレイン電極１２を高電位側、ソース電極３２を低電位側に設定すると、ホディダイオードには逆バイアスが印加される。このとき、ゲート電極４２に所定の閾値電圧よりも低い制御電圧を与えると、ドレイン−ソース間にはいずれの電流経路も形成さず、半導体装置１００は、オフ状態にある。ゲート電極４２に閾値電圧以上の制御電圧を与えると、チャネル領域２２０の表面に反転層（チャネル）が形成され、ｎ+型ソース領域３０とｎ-型ドリフト層２０との間が導通する。このため、ソース電極３２から、ｎ+型ソース領域３０、チャネル領域２２０の反転層、ｎ-型ドリフト層２０を通ってドレイン電極１２に至る電流経路が形成され、半導体装置１００は、オン状態となる。本実施形態の半導体装置１００では、トランジスタの閾値は例えば４ボルト程度の大きさに設定され得る。
本開示の実施形態における半導体装置１００は、半導体装置のセルフターンオンを抑制または防止するため、ドレイン−ソース電圧ＶDSが５ボルトにおける（Ｃgs＋Ｃgd）／Ｃgdが４以上（好ましくは５以上）３０以下に設定されている。更に、ｎ-型ドリフト層２０の表面にはｎ型不純物の追加ドープ層２５０を設けている（図１０）。このため、例えば図３に示されるインバータ装置のスイッチング素子として好適に用いられる。
＜ＳＪ−ＭＯＳＦＥＴの製造方法＞
図１１Ａ〜図１１Ｉを参照しながら、本実施形態における半導体装置１００の製造方法の一例を説明する。本実施形態に係る半導体装置１００は、この製造方法の例に限定されず、他の方法によっても製造され得る。
まず、図１１Ａに示されるように、ｎ+型ドレイン層１０上にエピタキシャル成長によって初期成長層１４を形成する。初期成長層１４の比抵抗は、例えば１Ω・ｃｍ〜１０Ω・ｃｍであり、厚さは例えば５μｍ〜２０μｍである。
次に、図１１Ｂに示すように、初期成長層１４の選択された領域１８にｐ型不純物をドープする。図１１Ｂに示す例では、まず、フォトリソグラフィ工程により、注入マスク１５が初期成長層１４上に形成される。領域１８の形状および位置は、ｐ型コラム領域２４の平面レイアウトに応じた形状および位置に対応している。注入マスク１５は、初期成長層１４の領域１８以外の部分をマスクする平面パターンを有している。次に、イオン注入工程により、初期成長層１４のｐ型コラム領域２４を形成すべき部分（領域１８）にｐ型不純物が注入される。例えばドーズ量５．３×１０13ｃｍ-2のホウ素イオンが５０ｋｅＶの加速エネルギで注入される。注入マスク１５は、イオン注入工程後に除去される。
図１１Ｃに示すように、初期成長層１４上にｎ型半導体層１６ａをエピタキシャル成長させる。ｎ型半導体層１６ａの厚さは、例えば２μｍ〜１０μｍであり、比抵抗は１Ω・ｃｍ〜１０Ω・ｃｍに設定され得る。
この後、図１１Ｂを参照して説明した工程と同様の工程を行うことにより、図１１Ｄに示すように、ｎ型半導体層１６ａの選択された領域１８にｐ型不純物を注入する。領域１８の形状および位置を規定するマスク（不図示）は、図１１Ｂの工程で用いたマスクと同じであってよい。このようなｎ型半導体層のエピタキシャル成長とｐ型不純物の選択的イオン注入とを繰り返して行うことにより、図１１Ｅに示すように、ｐ型不純物が局所的に導入されたｎ型ドリフト層２０を形成することができる。ｎ-型ドリフト層２０は、積層されたｎ型半導体層１６ａ、１６ｂ、１６ｃ、１６ｄ、１６ｅ、１６ｆ、１６ｇを含んでいる。ｎ型半導体層１６ａ〜１６ｇのそれぞれについて、エピタキシャル成長条件およびｐ型不純物のイオン注入条件は同一であり得る。このような工程は、「マルチエピタキシャル成長」と呼ばれ、スーパージャンクション構造を形成するための公知の方法である。本実施形態では、初期成長層１４と７層のｎ型半導体層１６ａ〜１６ｇを積層してｎ-型ドリフト層２０を形成しているが、このような例に限定されない。
例えば１０００℃〜１２００℃の温度で熱処理を行うことにより、各ｎ型半導体層１６ａ〜１６ｇのｐ型不純物を拡散させ、図１１Ｆに示すように、ｐ型コラム領域２４を形成する。各ｎ型半導体層１６ａ〜１６ｇにおいてｐ型不純物が注入される位置を整合させることにより、縦方向に連続して延びるｐ型コラム領域２４を形成することができる。
この後、図１１Ｇに示すように、半導体結晶２００の上面２００ａにｎ型不純物をドープすることによってｎ型不純物追加ドープ層２５０を形成する。例えば、１．０×１０12〜２．０×１０12ｃｍ-2のリンイオンを１５０ｋｅＶの加速エネルギで注入する。注入角度は７度に設定され得る。この工程により、ｎ-型ドリフト層２０の上面におけるｎ型不純物濃度が局所的に上昇する。また、ｐ型コラム領域２４の一部（最上部）もｎ型化され得る。ｎ型不純物追加ドープ層２５０は、ｎ-型ドリフト層２０の一部に含まれる。ｎ型不純物追加ドープ層２５０を形成するためのイオン注入の加速エネルギは、例えば１００〜２００ｋｅＶの範囲に設定され得る。
この後、半導体結晶２００の上面２００ａを覆うようにゲート絶縁層４０が形成される。ゲート絶縁層４０は、半導体結晶２００の上面２００ａを熱酸化することによって形成され得る。ゲート絶縁層４０上にゲート電極４２が形成される。ゲート電極４２は、例えば不純物が添加されたポリシリコン膜でゲート絶縁層４０を覆った後、ポリシリコン膜をパターニングすることによって形成され得る。ポリシリコン膜をパターニングするとき、ゲート絶縁層４０もパターニングされ得るが、本実施形態では、ゲート絶縁層４０のパターニングは後に行う。ポリシリコン膜のパターニングは、ゲート電極４２の形状および位置を規定するエッチングマスク（不図示）をフォトリソグラフィによってポリシリコン膜上に形成した後、異方的なドライエッチングを行うことにより実行され得る、エッチングマスクは、ポリシリコン膜のパターニング後に除去される。
図１１Ｈには、ゲート電極４２のサイズＡと、ゲート電極４２のスペースのサイズＢとが示されている。このサイズＡは、上述したｎ型不純物追加ドープ層２５０におけるｎ型不純物ドーズ量とともに、ＶDSが５ボルトにあるときのＣiss／Ｃrssを制御するためのパラメータとして機能する。本実施形態では、サイズＡ＋サイズＢが１２μｍに設定され、かつ、サイズＡが８以上１０μｍ以下の範囲内に設定され得る。本実施形態では、Ａ／（Ａ＋Ｂ）の値は、０．５以上０．８以下の範囲に調整されている。なお、サイズＡ＋サイズＢは、例えば図９Ａに示されるセルピッチＰ１に相当する。
次に、図１１Ｉに示すように、半導体結晶２００の上面２００ａのうち、ゲート電極４２に覆われていない領域にｐ型不純物をドープしてｐ型ベース領域２２を形成する。例えば、５．０×１０15ｃｍ-2のホウ素イオンを５０ｋｅＶの加速エネルギで注入する。注入角度は７度に設定され得る。ホウ素イオンは、ゲート電極４２によって覆われていない領域に位置するゲート絶縁層４０を通過して半導体結晶中に注入される。ゲート電極４２によってマスクされている領域にホウ素イオンは注入されない。このため、ｐ型ベース領域２２はゲート電極４２に対して自己整合的に形成される。
この後に実行される不純物活性化などの熱処理工程を経て、ｐ型ベース領域２２を形成するために注入されたｐ型不純物は縦方向のみならず横方向にも拡散する。このため、ｐ型ベース領域２２は、例えば図８に示されるように、ゲート電極４２に覆われている領域の中央部に向かって横方向にも拡大する。
ｎ型不純物追加ドープ層２５０のうち、ｐ型ベース領域２２を形成するためのｐ型不純物がドープされた部分では、ｎ型不純物の濃度よりもｐ型不純物の濃度が高くなるため、ｎ型半導体領域がｐ型半導体領域に変化する。このため、ｎ-型ドリフト層２０の上面のうち、ｐ型ベース領域２２が存在しない領域のみに、ｎ型不純物追加ドープ層２５０が部分的に残存することになる。ｎ型不純物追加ドープ層２５０を形成するためのｎ型不純物のドープを全く行わなかった場合に比べると、隣接する２つのｐ型ベース領域２２の間隔（ｎ型不純物追加ドープ層２５０の幅、図１０の符号「Ｓ」で示される長さ）が拡大する。これは、追加ドープ層２５０におけるｎ型不純物の濃度よりもｐ型不純物の濃度が低い領域では、ｎ型半導体領域がｐ型半導体領域に変化せず、その領域はｐ型ベース領域２２として機能しないためである。追加ドープ層２５０の存在により、チャネル長は短縮され得る。
この後の工程については、図８を参照しながら説明する。
ｐ型ベース領域２２を形成した後、ｐ型ベース領域２２の外周縁から所定距離だけ内部に後退した位置に外縁部を有する所定幅の領域にｎ型不純物を選択的にドープし、図８に示されるようなｎ+型ソース領域３０を形成する。例えば、ドーズ量２．０×１０15ｃｍ-2のリン（Ｐ）イオンを１３０ｋｅＶの加速エネルギで注入する。注入角度は７度に設定され得る。ｎ+型ソース領域３０を形成するためのイオン注入は、ｎ+型ソース領域３０の形状および位置を規定する開口部を有する注入マスクをフォトリソグラフィによって形成した後、実行される。注入マスクは、このイオン注入後に除去される。
この後、例えば厚さ１０００ｎｍの層間絶縁膜５０がゲート電極４２を覆うように堆積される。層間絶縁膜５０およびゲート絶縁層４０をパターニングすることにより、コンタクトホール６０を形成してｐ型ベース領域２２の表面を露出させる。層間絶縁膜５０のパターニングは、コンタクトホール６０の形状および位置を規定する開口部を持つマスクをフォトリソグラフィによって層間絶縁膜５０上に形成した後、異方的なエッチングを行うことにより実行され得る。マスクは、層間絶縁膜５０のパターニング後に除去される。
層間絶縁膜５０上にソース電極３２が形成される。ソース電極３２を形成する工程は、例えばＴｉ／ＴｉＮ（例えば厚さ２５／１３０ｎｍ）のバリア層を形成する工程と、バリア層上にＡｌＣｕ膜（例えば厚さ４．２μｍ）を堆積する工程とを含み得る。
本実施形態では、この後、ｎ+型ドレイン層１０の裏面側から半導体結晶２００に重粒子を照射する。粒子種は、例えば、プロトン、３Ｈｅ++、４Ｈｅ++のいずれかであり得る。重粒子照射のドーズ量は、例えば、５×１０10〜５×１０12ｃｍ-2の範囲内に設定され得る。注入の加速エネルギは、重粒子照射の減衰ピーク位置がｐ型コラム領域２４の底面とｎ+型ドレイン層１０の上面との間に含まれるように調整され得る。このような重粒子照射により、蓄積キャリアに対するトラップレベルを局所的に形成することができ、ボディダイオードの逆回復時間ｔｒｒを短くできる。例えば、逆回復時間ｔｒｒは、１５０ナノ秒以下に設定される。このように逆回復時間ｔｒｒが充分に短縮されることにより、インバータ装置に好適に用いられ得る。
次に、厚さが例えば１．６μｍの保護膜（不図示）が堆積され得る。その後、ソース電極３２の一部を露出させるパッド開口部が保護膜に形成される。
ｎ+型ドレイン層１０の裏面にはドレイン電極１２が形成される。ドレイン電極１２は、例えはスパッタリング法により、Ｔｉ、Ｎｉ、ＡｕおよびＡｇをこの順に堆積して形成され得る。この後、ソース電極８およびドレイン電極１１のそれぞれと半導体表面との接触界面に合金化によるオーミック接合を形成するための熱処理が行われ得る。
本実施形態において、ｐ型コラム領域２４は、マルチエピタキシャル成長によって形成されているが、本発明の製造方法は、この例に限定されない。例えばｎ-型ドリフト層２０にディープトレンチを形成し、ディープトレンチをｐ型半導体で埋め込むことによってもｐ型コラム領域２４を形成することができる。
図８に示す構成を有する半導体装置１００ａ、１００ｂを前述した製造方法の例に従って作製し、図１２に示される測定システムを用いてセルフターンオン発生に関する特性評価を行った。
図１２の測定システムは、直列に接続された２つの半導体装置１００ａ、１００ｂにおけるハイサイドの半導体装置１００ａのドレイン電極に電圧を印加する電圧源（電圧：１００ボルト）１２０と、これらの半導体装置１００ａ、１００ｂを流れる電流を測定する電流計１２２とを備えている。半導体装置１００ａと半導体装置１００ｂとは同一の構造を有し、同一のトランジスタ特性を示す。
この測定システムは、図１２に示されるように、ローサイドの半導体装置１００ｂのゲート電極に接続されたＩＧＢＴゲート駆動回路１２４を備え、ＩＧＢＴゲート駆動回路１２４は、パルスジェネレータ１３０に接続されている。パルスジェネレータ１３０からの信号に応じてＩＧＢＴゲート駆動回路１２４は、ローサイドの半導体装置１００ｂにスイッチング動作（ターンオンまたはターンオフ）を実行させる。
ハイサイドの半導体装置１００ａでは、１００オーム（Ω）の抵抗１２５を介してゲート電極がソース電極に短絡されている。また、ハイサイドの半導体装置１００ａのドレイン電極とソース電極とは、抵抗１２６およびインダクタ（１００マイクロヘンリー）１２７によって接続されている。ローサイドの半導体装置１００ｂのゲート電極とＩＧＢＴゲート駆動回路１２４との間には、ショットキーダイオード１２８および１００Ωの抵抗１２９が接続されている。
ハイサイドの半導体装置１００ａのゲート電極がソース電極に短絡されているため、ハイサイドの半導体装置１００ａは、本来的には、常にオフ状態に設定されている。このため、ローサイドの半導体装置１００ａがオン状態にあるとき、抵抗１２６およびインダクタ１２７を介してローサイドの半導体装置１００ａに電流が流れるはずである。
しかしながら、半導体装置１００ａ、１００ｂとして、ゲート電極のサイズＡおよびｎ-型ドリフト層２０の上面領域におけるｎ型不純物濃度を種々の値に変化させた実施例および比較例を作製し、上記の測定システムによって評価したところ、以下の（ｉ）〜（ｖ）の事実がわかった。
（ｉ）Ｃiss／Ｃrssは、ＶDSの値によって大きく変化する。このため、例えばＶDSが５０ボルトのときにおけるＣiss／Ｃrssが１００を超える大きな値を示す半導体装置（ＳＪ−ＭＯＳＦＥＴ）でも、ＶDSが５ボルトのときにおけるＣiss／Ｃrssは５を下回る小さな値を示すことがある。また、ＶDSが５０ボルトのときにおけるＣiss／Ｃrssは１００を超える大きな値を示す場合でも、セルフターンオンは生じてしまうことがある。発明者らの検討によると、ＶDSがトランジスタ閾値（実施例では約４ボルト）の付近、すなわち、ＶDSが５ボルトにおけるＣiss／Ｃrssが、ＳＪ−ＭＯＳＦＥＴにおけるセルフターンオンの発生のしやすさを決定づけることがわかった。
図１３は、半導体装置の実施例および比較例に関する帰還容量Ｃrss、すなわちゲート−ドレイン容量Ｃgd容量のＶDS依存性の例を示すグラフである。容量の測定は、温度Ｔａ＝２５、周波数ｆ＝１メガヘルツの条件で行った。実施例および比較例、すなわちサンプル（ａ）から（ｅ）の構成の差異については後述する。
図１３からわかるように、ＶDSが０．１ボルト以下のときのＣrssは１〜２ナノファラッド（ｎＦ）程度であるが、ＶDSが１００ボルトのときのＣrssは０．００１ｎＦ未満であり、二けたのオーダで大きさの変化が生じている。ＶDSが大きくなるほど、Ｃrssが低下する理由は、ＶDSが大きくなるほど、ゲート電極直下における空乏層が厚くなるためである。
図１３に示される例において、ＶDSが３０ボルトにおけるサンプル（ｂ）および（ｃ）のＣrssは、それぞれ、約０．０３ｎＦおよび約０．０４ｎＦであり、サンプル（ｂ）のＣrssが相対的に小さい。しかしながら、ＶDSが５ボルトにおけるサンプル（ｂ）および（ｃ）のＣrssは、それぞれ、約０．３５ｎＦおよび約０．２５ｎＦであり、サンプル（ｂ）のＣrssが相対的に高くなっている。このように、ＣrssのＶDS依存性は、半導体装置の構造によって大きく異なり、ＶDSによってＣiss／Ｃrssの値は大きく変化する。セルフターンオン現象を防止または抑制するために、Ｃiss／Ｃrssの値を指標としようとしても、ＶDSの値をどの範囲に設定するかによってＣiss／Ｃrssの値は技術的意義を失う。なお、入力容量Ｃiss＝Ｃgd＋Ｃgsの大部分は、Ｃgsによって占められる。このため、入力容量ＣissのＶDS依存性は極めて小さい。図１３には、参考のため、入力容量Ｃissも記載されている。
（ｉｉ）本発明者の検討（図１３に例示されていないサンプルに関する実験を含む）によると、ＶDSがトランジスタ閾値（実施例では約４ボルト）の付近、すなわち、ＶDSが５ボルトにおけるＣiss／Ｃrssが４以上３０以下のサンプルでは、セルフターンオンは生じなかった。この場合、ローサイドの半導体装置１００ｂがオフ状態からターンオンすると、ハイサイドの半導体装置１００ａはターンオンせずにオフ状態に維持し、電流は、半導体装置１００ａに並列に接続された抵抗１２６およびインダクタ１２７を流れた。電流計１２２によって測定された電流の値は、インダクタ１２７の逆起電力に起因して徐々に増加することが確認された。また、ハイサイドの半導体装置１００ａのゲート電極の電位は、閾値４ボルトを下回っていた。
（ｉｉｉ）ＶDSが５ボルトにおけるＣiss／Ｃrssが４以上３０以下の範囲から外れているサンプル（図１３に例示されているサンプル以外のサンプルを含む）では、ローサイドの半導体装置１００ｂがオフ状態からターンオンすると、ハイサイドの半導体装置１００ａもターンオンし、半導体装置１００ａを電流（貫通電流）が流れた。電流計１２２によって測定される電流の値は、急峻に増加したため、この電流はインダクタ１２７ではなく半導体装置１００ａの内部を流れたことが確認された。また、ハイサイドの半導体装置１００ａのゲート電極の電位は、閾値４ボルトを超えていた。
（ｉｖ）ＶDSがトランジスタ閾値（実施例では約４ボルト）の付近、すなわち、ＶDSが５ボルトにおけるＣiss／Ｃrssを４以上３０以下の範囲に制御するためには、ｎ型不純物追加ドープ層をゲート電極の直下に形成することが非常に効果的であることがわかった。特に、追加ドープ層を形成するための不純物イオンの注入ドーズ量は、１．０×１０12／ｃｍ2以上２．０×１０12／ｃｍ2以下であることが好ましいこともわかった。ドリフト層の表面において隣接する２つのベース領域の間隔は、１μｍ以上２以下μｍであるときに、追加ドープ層の効果が充分に発揮される。また、ゲート電極のサイズＡのＡ＋Ｂに対す比率を調整することによってもＶDSがトランジスタ閾値（実施例では約４ボルト）の付近におけるＣiss／Ｃrssを調整することができた。
（ｖ）ＶDSが５ボルトにおけるＣiss／Ｃrssが５以上３０以下の範囲にあるとき、セルフターンオン防止について特に顕著な効果が発揮された。
以下、図１３のグラフに示されているデータを取得した半導体装置の特徴を説明する。
図１３に示されるサンプル（ａ）から（ｅ）の間にある差異は以下の通りである。
（ａ）ゲートサイズＡ＝１０μｍ、追加ドープ層あり（ドーズ量は２．０×１０12ｃｍ-2）
（ｂ）ゲートサイズＡ＝８μｍ、追加ドープ層あり（ドーズ量は１．０×１０12ｃｍ-2）
（ｃ）ゲートサイズＡ＝１０μｍ、追加ドープ層なし
（ｄ）ゲートサイズＡ＝９μｍ、追加ドープ層なし
（ｅ）ゲートサイズＡ＝８μｍ、追加ドープ層なし
他の構成要素については、共通しており、Ａ＋Ｂの値は１２μｍに等しく設定されている。
サンプル（ａ）から（ｅ）について、ＶDSが５ボルトにおけるＣiss、Ｃrss、Ｃiss／Ｃrss、および図１２の測定システムによって評価したセルフターンオンの有無は、以下の表１に示す通りである。なお、寄生容量の値は測定温度にほとんど依存しない。
Figure 2017059637
＜変形例＞
図８の例において、ｐ型コラム領域２４はストライプ状に延びているが、ｐ型コラム領域２４の形状はストライプ形状に限定されない。ｐ型コラム領域２４は、文字通り、柱状に縦方向（Ｚ軸方向）に延びていてもよい。図１４は、ｐ型コラム領域２４がＺ軸方向に延びる柱状形状を有する実施形態の一部分を示す斜視図である。図１４において、図８の構成要素に対応する構成要素には同一の参照符号を付している。
図１５Ａは、図１４に示される例における半導体結晶２００の上面２００ａ（ＸＹ面に平行な面）の一部を、その法線（Ｚ軸）方向から見たときの平面図である。図１５Ｂは、図１５ＡのＢ−Ｂ線断面図である。簡単のため、図１５Ａおよび図１５Ｂでは、半導体結晶２００の一部のみが記載されている。
図１５Ａの例では、平面視において矩形の形状をするｐ型ベース領域２２およびｐ型コラム領域２４が、Ｘ軸およびＹ軸方向に沿って周期的に配列されている。この変形例において、Ｘ軸方向のセルピッチＰ１とＹ軸方向のセルピッチＰ２とは必ずしも一致している必要はないが、典型的には、一致するように設定され得る。図１６Ａは、この変形例におけるゲート電極４２の平面レイアウトの一例を示す図であり、図１６Ｂは、図１６ＡのＢ−Ｂ線断面図である。ゲート電極４２は、Ｘ軸およびＹ軸方向に延びる格子形状を有している。
図１７および図１８は、それぞれ、ｐ型ベース領域２２およびｎ+型ソース領域３０の形状および配置の他の例を示す平面図である。これらの例において、ｐ型コラム領域２４は、ｐ型ベース領域２２の中央部からＺ軸方向（紙面に垂直な方向）に延びている。ｐ型コラム領域２４の形状および配置に特に制限はなく、公知の構成を任意に採用し得る。本開示の多様な実施形態に係る半導体装置１００において、ｐ型コラム領域２４とｎ-型ドリフト層２０との間に存在するｐｎ接合面の大部分が縦方向に広がっており、スーパージャンクション構造が形成されている。このため、高い耐圧と低いオン抵抗の両立が実現している。
＜パッケージ＞
まず、図１９Ａおよび図１９Ｂを参照して本開示の半導体パッケージの概略形状を説明する。図１９Ａは、本開示の実施形態に係る半導体パッケージ５００の全体の外形を示す上面図である。図１９Ｂは、この半導体パッケージ５００の側面図である。図１９Ａには、直交するＸ軸およびＹ軸を含むＸＹ座標が記載され、図１９Ｂには、直交するＹ軸およびＺ軸を含むＹＺ座標が記載されている。
図示されている半導体パッケージ５００は、本開示の実施形態に係る半導体装置（図１９Ａおよび図１９Ｂにおいて不図示）をチップまたはダイとして内部に含む樹脂成形体２６０と、樹脂成形体２６０から突出する金属製のリード２６４、２６６、２６８とを備えている。樹脂成型体２６０には、ネジ穴２６２が設けられている。ネジ穴２６２には、半導体パッケージ５００を不図示の放熱板などに固定するためのネジが挿通される。このようなネジ穴２６２は、本開示の半導体パッケージに不可欠の構成要素ではない。
次に、図２０Ａおよび図２０Ｂを参照して、半導体パッケージ５００の内部構成の例を説明する。図２０Ａは、半導体パッケージ５００から樹脂成形体２６０を取り除いた残りの構成を示す上面図である。本開示の半導体パッケージ５００における樹脂成形体２６０の内部には、１個または複数のダイ（半導体チップ）が含まれ得る。本実施形態では、半導体チップとして１個の半導体装置１００が樹脂成形体２６０の内部に含まれている。図２０Ｂは図２０ＡのＢ−Ｂ線断面図である。樹脂成形体２６０の外形を、図２０Ａでは破線で示し、図２０Ｂでは実線で示している。図２０Ａおよび図２０Ｂにも、それぞれ、ＸＹ座標およびＹＺ座標が記載されている。
図２０Ａおよび図２０Ｂからわかるように、本実施形態における半導体パッケージ５００は、上述のいずれか任意の実施形態に係る半導体装置１００が搭載されたダイボンディングパッド（ダイパッド）２７０を備えている。本実施形態におけるダイボンディングパッド２７０は、金属材料から形成され、ＸＹ面に沿って広がる平板形状を有している。ダイボンディングパッド２７０の一端からＹ軸の負の方向にリード２６６が延びている。図示される例において、リード２６６は、屈曲部２７０ａを介してダイボンディングパッド２７０に連結している。ダイボンディングパッド２７０およびリード２６６は、後述のリード２６４、２６８とともにリードフレームを構成している。リードフレームは、銅合金または鉄合金系の材料から形成され得る。リードフレームは、機械的強度、電気伝導度、熱伝導度、耐食性に優れた材料のプレートをプレスまたはエッチングによって加工することによって作製され得る。
半導体装置１００の裏面は、ハンダ層または導電性接着層を介してダイボンディングパッド２７０の上面に接続されている。半導体装置１００の下面（Ｚ軸の負方向を向く面）には、例えば図８に示されるドレイン電極１２が存在している。このため、ダイボンディングパッド２７０は、半導体装置１００のドレイン電極と電気的に接触している。ダイボンディングパッド２７０から延びるリード２６６は、ドレイン端子として機能する。
半導体装置１００の上面（Ｚ軸の正方向を向く面）には、第１パッド電極１３２と、第２パッド電極１４２とが形成されている。第１パッド電極１３２は、例えば図８に示される半導体装置１００のゲート電極４２に電気的に接続されている。第２パッド電極１４２は、例えば図８に示される半導体装置１００のソース電極３２に接続されている。ソース電極３２は、半導体装置１００において多数のセルが配列された活性領域を覆うように広がっている。第２パッド電極１４２は、ソース電極３２そのものであってもよいし、ソース電極３２上に配置された１個または複数個の金属パッドであってもよい。
図示されている例において、第１パッド電極１３２は、ワイヤ２７２により、リード２６４の一端に位置するボンディングパッド部２６４ａに接続されている。また、第２パッド電極１４２は、ワイヤ２７４により、リード２６８の一端に位置するボンディングパッド部２６８ａに接続されている。ワイヤ２７２、２７４は、例えばアルミニウム（Ａｌ）などの金属線から形成され得る。ワイヤ２７２、２７４と、パッド電極１３２、１４２およびボンディングパッド部２６４ａ、２６８ａとは、例えば超音波溶接によって接合され得る。半導体装置１００の上面側にある電極（ゲート電極およびソース電極）とリード２６４、２６８との間の電気的接続は、金属のワイヤの代わりに金属のリボンまたはクリップによって行われてもよい。
ダイボンディングパッド２７０およびリード２６４、２６６、２６８は、典型的には、１枚の金属板を加工して形成され得る。本実施形態におけるダイボンディングパッド２７０の下面（背面側）には、放熱部材２８０が配置されている。ダイボンディングパッド２７０と放熱部材２８０とは、例えば超音波溶接によって接合され得る。放熱部材２８０は、半導体装置１００で発生した熱を半導体パッケージ５００の外部に速やかに散逸させるように、熱伝導性に優れた材料から形成されることが好ましい。放熱部材２８０は、樹脂成形体２６０の熱伝導率よりも高い熱伝導率を有する材料から形成され、例えば、アルミニウム、銅、または鉄などの金属から形成され得る。放熱部材２８０は、ダイボンディングパッド２７０の熱伝導率よりも高い熱伝導率を有する金属材料から形成され得る。
樹脂成形体２６０の形成は、ダイボンディングパッド２７０上に半導体装置１００を接着し、ワイヤ２７２、２７４のボンディング工程を完了した後に行われ得る。樹脂成形体２６０は、例えばエポキシ樹脂などの合成樹脂（プラスティック）から形成される。樹脂成形体２６０は、半導体装置１００を搭載したダイボンディングパッド２７０およびワイヤ２７２、２７４の全体を周囲から封止している。樹脂成形体２６０は、リード２６４、２６６、２６８のうち、ダイボンディングパッド２７０に近接する部分（ボンディングパッド部２６４ａ、２６８ａ）を被覆している。リード２６４、２６６、２６８は、樹脂成形体２６０から突出し、互いに平行に延びている。リード２６４、２６６、２６８の表面は、典型的には、メッキ層によって覆われている。
図２０Ｂに示される例において、放熱部材２８０の全体が樹脂成形体２６０の内部に埋まっているが、放熱部材２８０が絶縁材料から形成されている場合は、放熱部材２８０の一部または全体が樹脂成形体２６０の外側に露出していてもよい。放熱部材２８０は、アルミナ、ジルコニア、窒化アルミニウムなどの絶縁材料からも形成され得る。
本実施形態における半導体パッケージ５００は、本開示の半導体パッケージの限定的ではない例示的な実施形態のひとつに過ぎない。１個の樹脂成形体２６０の内部に複数個の半導体チップが搭載されていてもよい。例えば、インバータ回路におけるハーフブリッジのハイサイドＭＯＳＦＥＴおよびローサイドＭＯＳＦＥＴの両方が１個の半導体パッケージに搭載されていてもよい。また本開示の半導体パッケージは、本開示の半導体装置以外の半導体素子または回路（例えば保護回路）を含んでいてもよい。
また、リードの本数も半導体パッケージ内の半導体装置の個数に依存して異なり得るし、リードの形状も直線状に限定されず、屈曲していてもよい。
＜インバータ装置＞
図２１は、本開示の半導体装置１００が使用され得るインバータ装置の実施形態を示すブロック図である。
図２１のインバータ装置１０００は、直流電源３００と、三相同期モータ３２０の駆動制御を行う三相インバータ回路４００と、電流センサ３４０と、モータ制御回路３６０と、ＰＷＭ回路３７０とを備えている。
直流電源３００は、例えば商用の系統に接続され、交流電圧を直流電圧に変換するコンバータ回路（不図示）を含み得る。インバータ回路４００は、直流電力を交流電力に変換し、変換された交流電力でモータ３２０を駆動する。インバータ回路４００は、ＰＷＭ回路３７０から出力されるＰＷＭ信号に基づいて、直流電源３００から供給される直流電力を、Ｕ相・Ｖ相・Ｗ相の擬似正弦波である三相交流電力に変換し、この変換された三相交流電力で三相同期モータ３２０を駆動する。
インバータ回路４００は、前述した本開示の実施形態に係る半導体装置１００によって実現されたスイッチング素子ＨＳ1、ＨＳ2、ＨＳ3、ＬＳ1、ＬＳ2、ＬＳ3を備える。これらのスイッチング素子ＨＳ1、ＨＳ2、ＨＳ3、ＬＳ1、ＬＳ2、ＬＳ3は、３相のブリッジ回路を構成し、それぞれのゲート電極は、ゲート駆動回路ＧＤ11、ＧＤ12、ＧＤ13、ＧＤ21、ＧＤ22、ＧＤ23に接続されている。より詳細には、スイッチング素子ＨＳ1およびＬＳ1は、直流電源３００の正極側に接続された直流母線ＰＬと、負極側に接続された直流母線ＮＬとの間で第１の接続点Ｎ１を介して直列に接続されている。第１の接続点Ｎ１は、モータ３２０のＵ相動力線に接続されている。スイッチング素子ＨＳ2およびＬＳ2は、直流母線ＰＬと直流母線ＮＬとの間で第２の接続点Ｎ２を介して直列に接続されている。第２の接続点Ｎ２は、モータ３２０のＶ相動力線に接続されている。スイッチング素子ＨＳ3およびＬＳ3は、直流母線ＰＬと直流母線ＮＬとの間で第３の接続点Ｎ３を介して直列に接続されている。第３の接続点Ｎ３は、モータ３２０のＷ相動力線に接続されている。
電流センサ３４０は、例えばＵ、Ｖ、Ｗ相動力線を流れる電流を検出し、この検出された電流値をモータ制御回路３６０に与える。
モータ制御回路３６０は、電流センサ３４０が検出した各相の電流値に基づいて、モータトルクを推定し、必要なモータトルクを実現するように決定した三相交流電圧指令値をＰＷＭ回路３７０に入力する。モータ制御回路３６０は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を備え、これらがバスに接続された一般的な構成を有し得る。ＣＰＵは、ＲＯＭに記憶されたプログラムを読み出してＲＡＭに展開し、ＣＰＵがモータ制御回路３６０の演算を実行する。
ＰＷＭ回路３７０は、モータ制御回路３６０からの信号を受け取り、ＰＷＭ信号を生成する。より詳細には、ＰＷＭ回路３７０は、モータ制御回路３６０から得た三相交流電圧指令値と予め定められた正弦波電圧の振幅値に従ってＰＷＭ信号を生成し、インバータ回路４００の各ゲート駆動回路ＧＤ11、ＧＤ12、ＧＤ13、ＧＤ21、ＧＤ22、ＧＤ23に入力する。
ゲート駆動回路ＧＤ11、ＧＤ12、ＧＤ13、ＧＤ21、ＧＤ22、ＧＤ23は、ＰＷＭ回路３７０からのＰＷＭ信号に応じて、対応するスイッチング素子ＨＳ1、ＨＳ2、ＨＳ3、ＬＳ1、ＬＳ2、ＬＳ3のターンオンおよびターンオフのスイッチングを実行させる。ゲート駆動回路ＧＤ11、ＧＤ12、ＧＤ13、ＧＤ21、ＧＤ22、ＧＤ23は、ゲートドライバとして機能する１個または複数の集積回路チップ上に集積されていても良い。典型的には、ハイサイドとローサイドで異なるゲートドライバが使用され得る。また、このような集積回路チップは、モータ制御回路３６０およびＰＷＭ回路３７０を実現する１個または複数個の集積回路チップとともに、または、これらとは別に１個のパッケージ内または基板上に実装されていても良い。
本実施形態におけるインバータ装置によれば、モータを駆動しているとき、ＳＪ−ＭＯＳＦＥＴのセルフターンオンが生じにくいため、エネルギ効率および信頼性に優れた電気機器を実現することができる。特に、モータを負荷とする空気調和機などの機器に使用された場合、起動時などの高電力負荷動作時だけではなく、定常運転で生じる低電力負荷動作時の損失を低減できるため、通年エネルギ消費効率（ＡＰＦ）の上昇に寄与する。
本開示のインバータ装置は、上記の構成を有するものに限定されず、他の構成を任意に採用することができる。
以上のように、本開示における技術の例示として実施形態を詳細に説明した。図面および詳細な説明に記載された構成要素の中には課題解決のために必須な構成要素だけでなく、本開示の技術を例示するために課題解決のためには必須でない構成要素も含まれ得る。それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることを根拠として、必須ではない構成要素が必須であるとの認定をするべきではない。上述の実施形態については、特許請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
本発明の半導体装置は、モータなどの誘導性負荷を駆動するインバータ装置に利用され得る。また、本発明のインバータ装置は、空調機などの各種の電気機器に利用され得る。
ＨＳ1、ＨＳ2、ＨＳ3、ＬＳ1、ＬＳ2、ＬＳ3 スイッチング素子（パワーＭＯＳＦＥＴ）
ＧＤ11、ＧＤ12、ＧＤ13、ＧＤ21、ＧＤ22、ＧＤ23 ゲート駆動回路
１０ ｎ+型ドレイン層
１２ ドレイン電極
１４ 初期成長層
１８ ｐ型不純物が選択的にドープされる領域
１６ａ〜１６ｇ ｎ-型ドリフト層を構成する半導体層（エピタキシャル層）
２０ ｎ-型ドリフト層
２２ ｐ型ベース領域
２４ ｐ型コラム領域
３０ ｎ+型ソース領域
３２ ソース電極
４０ ゲート絶縁層
４２ ゲート電極
５０ 層間絶縁膜
６０ コンタクトホール
１００、１００ａ、１００ｂ 半導体装置
１２０ 電圧源
１２２ 電流計
１２４ ＩＧＢＴゲート駆動回路
１２５ 抵抗
１２６ 抵抗
１２７ インダクタ（コイル）
１２８ ショットキーダイオード
１２９ 抵抗
１３０ パルスジェネレータ
１３２ 第１パッド電極
１４２ 第２パッド電極
２００ 半導体結晶
２００ａ 半導体結晶の上面
２２０ チャネル領域
２５０ ｎ型不純物の追加ドープ層
２６４、２６６，２６８ リード
２６４ａ、２６８ａ ボンディングパッド部
２７０ ダイボンディングパッド（ダイパッド）
２７０ａ リード２６６の屈曲部
２７２、２７４ ワイヤ
３００ 直流電源
３２０ 三相同期モータ
３４０ 電流センサ
３６０ モータ制御回路
３７０ ＰＷＭ回路
４００ インバータ回路
５００ 半導体パッケージ
１０００ インバータ装置

Claims (14)

  1. 第１導電型ドレイン層と、
    前記ドレイン層上の第１導電型ドリフト層と、
    前記ドリフト層の上面に位置する複数の第２導電型ベース領域と、
    前記複数のベース領域のそれぞれの内側において前記ベース領域の周縁から間隔を空けて配置され、前記周縁との間にチャネル領域を形成する第１導電型ソース領域と、
    前記チャネル領域を覆うゲート絶縁層と、
    前記ゲート絶縁層上に位置し、前記チャネル領域に対向するゲート電極と、
    前記ドリフト層内において前記複数のベース領域からそれぞれ前記ドレイン層に向かって延びる複数の第２導電型コラム領域と、
    前記ドリフト層内のトラップレベル形成領域と、
    前記ドレイン層に電気的に接続されたドレイン電極と、
    前記ソース領域に電気的に接続されたソース電極と、
    を備え、
    ドレイン−ソース電圧をＶDS、ゲート−ソース容量をＣgs、ゲート−ドレイン容量をＣgdとするとき、ＶDSが５ボルトにおける（Ｃgs＋Ｃgd）／Ｃgdが４以上３０以下である、半導体装置。
  2. 前記ドリフト層の前記上面に位置する第１導電型不純物追加ドープ層を更に備える、請求項１に記載の半導体装置。
  3. 前記不純物追加ドープ層における前記第１導電型不純物イオンの注入ドーズ量は、１．０×１０12／ｃｍ2以上２．０×１０12／ｃｍ2以下である、請求項２に記載の半導体装置。
  4. 前記ゲート電極の最小寸法は、８μｍ以上１０μｍ以下である、請求項１から３のいずれかに記載の半導体装置。
  5. 前記ドリフト層の前記上面において隣接する２つのベース領域の間隔は、１μｍ以上２μｍ以下である、請求項４に記載の半導体装置。
  6. ＶDSが５ボルトにおける（Ｃｇｓ＋Ｃｇｄ）／Ｃｇｄが５以上３０以下である、請求項５に記載の半導体装置。
  7. ホディダイオードの逆回復時間ｔｒｒは、１５０ナノ秒以下である、請求項１から６のいずれかに記載の半導体装置。
  8. 前記複数のベース領域および前記複数のコラム領域は、それぞれ、ストライプ状に配列されている、請求項１から７のいずれかに記載の半導体装置。
  9. 前記ゲート電極と前記ソース電極とを絶縁分離する層間絶縁膜であって、前記ソース電極を前記複数のソース領域のそれぞれに接触させる開口部を有する層間絶縁膜と、
    前記層間絶縁膜上の第１パッド電極であって、前記ゲート電極に電気的に接続された第１パッド電極と、
    前記ソース電極に電気的に接続された第２パッド電極と、
    を更に備える請求項１から８のいずれかに記載の半導体装置。
  10. １個または複数個の半導体チップと、
    前記半導体チップを内部に含む樹脂成形体と、
    を備える半導体パッケージであって、
    前記１個または複数個の半導体チップの少なくとも１個は、請求項９に記載の半導体装置であり、
    前記第１パッド電極に電気的に接続された第１リードと、
    前記第２バッド電極に電気的に接続された第２リードと、
    前記ドレイン電極に電気的に接続されたダイボンディングパッドであって、一端から第３リードが延びているダイボンディングパッドと、
    を更に備え、
    前記第１、第２、および第３リードのそれぞれの一部は、前記樹脂成形体から外部に突出している、半導体パッケージ。
  11. 前記第１パッド電極および第２パッド電極は、それぞれ、ワイヤボンディングによって前記第１リードおよび第２リードに接続されており、
    前記ドレイン電極は、導電性接着層によって前記ダイボンディングパッドに接続されている、請求項１０に記載の半導体パッケージ。
  12. それぞれがボディダイオードを内蔵する複数のスイッチング素子が形成するブリッジ回路と、
    前記複数のスイッチング素子を駆動するゲート駆動回路と、
    を備えるインバータ装置であって、
    前記複数のスイッチング素子のそれぞれは、請求項１から９のいずれかに記載の半導体装置である、インバータ装置。
  13. 前記半導体装置の前記ソース電極および前記ドレイン電極の一方が誘導性負荷に接続される、請求項１２に記載のインバータ装置。
  14. それぞれがボディダイオードを内蔵する複数のスイッチング素子が形成するブリッジ回路を備えるインバータ装置と、
    前記インバータ装置に接続されたモータと、
    を備え、
    前記複数のスイッチング素子の少なくとも１個は、請求項１から９のいずれかに記載の半導体装置である、電気機器。
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