JP2020161712A - 半導体装置 - Google Patents
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Abstract
Description
本発明の目的は、ソフトリカバリ特性を発揮することができる半導体装置を提供することである。
まず、本発明の実施形態を列記して説明する。
本発明の一実施形態に係る半導体装置は、第1面および第2面を有する半導体層と、前記半導体層の前記第1面側に形成された第1導電型の第1領域と、前記第1領域に接する第2導電型の第2領域と、前記第2領域に接し、かつ前記半導体層の前記第1面側から露出する第1導電型の第3領域と、ゲート絶縁膜を介して前記第2領域に対向するゲート電極と、前記ゲート電極とは物理的に離れており、絶縁膜を介して前記第2領域および前記第3領域に対向する第1電極と、前記半導体層上に形成され、前記第1領域、前記第2領域および前記第1電極に電気的に接続された第2電極と、前記第3領域に電気的に接続された第3電極とを含む。
本発明の一実施形態に係る半導体装置では、前記ゲート絶縁膜および前記絶縁膜の厚さは、300Å〜700Åであってもよい。
本発明の一実施形態に係る半導体装置は、前記第2領域に対して前記半導体層の前記第2面側に形成され、前記半導体層の厚さ方向に延びる第2導電型のピラー部を含んでいてもよい。
本発明の一実施形態に係る半導体装置では、1つの前記第2領域は、前記ゲート電極に対向する第1部分と、前記第1電極に対向する第2部分とを含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記第2領域は、前記半導体層上に行列状に複数配列されており、前記第3領域は、前記行列状の前記第2領域の間の格子状の領域として、前記半導体層の前記第1面から露出しており、前記第1電極は、隣り合う前記第2領域に跨り、当該隣り合う前記第2領域の間の前記第3領域を覆っており、前記ゲート電極は、前記第1電極を取り囲み、かつ前記第3領域を覆う格子状の部分を含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記ゲート電極および前記第1電極は、前記半導体層の前記第1面に沿って形成されたプレーナゲート構造を有していてもよい。
本発明の一実施形態に係る半導体装置では、エミッタ領域としての前記第1領域と、ベース領域としての前記第2領域と、前記第3領域に接する第2導電型のコレクタ領域とを有するIGBTを含んでいてもよい。
<本発明の実施形態の詳細な説明>
次に、本発明の実施形態を、添付図面を参照して詳細に説明する。
半導体装置1は、平面視において四角形状を有している。半導体装置1には、たとえばMISFET(Metal Insulator Semiconductor Field Effect Transistor)2が形成されている。半導体装置1の表面には、電極膜3が形成されている。電極膜3は、半導体装置1の表面のほぼ全体を覆っている。電極膜3は、この実施形態では、ソース電極膜4と、ゲート電極膜5とを含む。
ゲート電極膜5は、平面視においてソース電極膜4の凹部6内に形成されたパッド部7と、このパッド部7から半導体装置1の辺に沿って延びるフィンガー部8とを一体的に含む。フィンガー部8は、この実施形態では、ソース電極膜4を取り囲む閉環状に形成されている。むろん、フィンガー部8は、閉環状である必要はない。たとえば、フィンガー部8は、半導体装置1の互いに対向する2辺(たとえば、図1における上下の辺)に沿って平行に延び、半導体装置1の角部に終端を有していてもよい。
図2は、半導体装置1の単位セルの配列パターンを示す図である。図3は、図2のIII−III断面を示す断面図である。
半導体基板14は、この実施形態では、n+型の半導体基板(たとえばシリコン基板)からなっていてもよい。その他、SiC基板、GaN基板等、一般的にトランジスタに採用される基板であってもよい。n+型の半導体基板14は、n型不純物をドープしながら結晶成長させた半導体基板であってもよい。n型不純物としては、P(リン)、As(ヒ素)、SB(アンチモン)等を適用できる。また、n+型の半導体基板14の不純物濃度は、たとえば、1.0×1018cm−3〜5.0×1020cm−3程度であってもよい。
MISFET2は、n+型ドレイン層19と、本発明の第3領域の一例としてのn−型ドリフト層20と、本発明の第2領域の一例としてのp型チャネル領域21と、p型ピラー層22と、本発明の第1領域の一例としてのn+型ソース領域23と、p+型チャネルコンタクト領域24と、ゲート電極25と、本発明の第1電極の一例としてのダミーゲート電極26と、本発明のゲート絶縁膜の一例としての第1ゲート絶縁膜27と、本発明の絶縁膜の一例としての第2ゲート絶縁膜28と、本発明の第2絶縁膜の一例としての層間絶縁膜29とを含む。
p型チャネル領域21は、p型不純物が注入された半導体層である。より具体的には、n−型ドリフト層20に対してp型不純物をイオン注入(インプラ)することによって形成された半導体層であってもよい。p型不純物としては、B(ホウ素)、Al(アルミニウム)、Ga(ガリウム)等を適用できる。また、p型チャネル領域21の不純物濃度は、たとえば、1.0×1015cm−3〜1.0×1019cm−3程度であってもよい。
p型ピラー層22は、各単位セル30のp型チャネル領域21の内方の領域に形成されている。より具体的には、p型ピラー層22は、p型チャネル領域21の幅方向中央に連なって形成され、p型チャネル領域21からn+型ドレイン層19に向かって延びている。このp型ピラー層22によって、MISFET2にスーパージャンクション構造が形成されている。
n+型ソース領域23は、各単位セル30のp型チャネル領域21の内方領域に形成されている。n+型ソース領域23は、当該内方領域において、p型チャネル領域21の表面部に選択的に形成されている。n+型ソース領域23は、p型チャネル領域21にn型不純物を選択的にイオン注入することによって形成されていてもよい。n型不純物の例は、前述のとおりである。また、n+型ソース領域23の不純物濃度は、n−型ドリフト層20よりも高く、たとえば、1.0×1018cm−3〜5.0×1020cm−3程度であってもよい。
図2を参照して、ゲート電極25およびダミーゲート電極26のパターンは、ハッチングが付された領域である。なお、図2では、図に示された行列状の単位セル30の周縁におけるゲート電極25の一部が省略され、p型チャネル領域21の一部がゲート電極25で覆われていない態様が示されている。
ゲート電極25およびダミーゲート電極26は、たとえば、不純物を注入して形成されたポリシリコンからなっていてもよい。
第1ゲート絶縁膜27は、少なくともp型チャネル領域21の表面を覆っている。この実施形態では、第1ゲート絶縁膜27は、n+型ソース領域23の表面の一部、チャネル形成部33およびn−型ドリフト層20の表面を覆っている。より端的には、第1ゲート絶縁膜27は、各単位セル30のp+型チャネルコンタクト領域24およびこのp+型チャネルコンタクト領域24に連なるn+型ソース領域23の一部に開口を有するパターンで形成されている。
第2ゲート絶縁膜28は、少なくともp型チャネル領域21A,21Bの表面(この実施形態では、第2部分35A,35Bの表面)を覆っている。この実施形態では、第2ゲート絶縁膜28は、n+型ソース領域23の表面の一部、チャネル形成部33およびn−型ドリフト層20の表面を覆っている。より端的には、第2ゲート絶縁膜28は、各単位セル30のp+型チャネルコンタクト領域24およびこのp+型チャネルコンタクト領域24に連なるn+型ソース領域23の一部に開口を有するパターンで形成されている。また、第2ゲート絶縁膜28は、第1ゲート絶縁膜27と同じ厚さを有していてもよい。たとえば、第2ゲート絶縁膜28は、300Å〜700Åの厚さを有していてもよい。
層間絶縁膜29には、MISFET2のp+型チャネルコンタクト領域24およびn+型ソース領域23を露出させる本発明の第1開口の一例としての第1コンタクト孔40、およびダミーゲート電極26を露出させる本発明の第2開口の一例としての第2コンタクト孔41が形成されている。第1コンタクト孔40は、層間絶縁膜29および第1ゲート絶縁膜27を貫通している。
ソース電極膜4は、図3を参照して、第1コンタクト孔40内でp+型チャネルコンタクト領域24およびn+型ソース領域23に接続されており、第2コンタクト孔41内でダミーゲート電極26に接続されている。つまり、ダミーゲート電極26は、エピタキシャル層15の厚さ方向において、エピタキシャル層15のn−型ドリフト層20とコンタクト電極としてのソース電極膜4との間に挟まれている。言い換えれば、ソース電極膜4のダミーゲート電極26に対するコンタクト部が、ダミーゲート電極26を介してn−型ドリフト層20に対向している。
半導体装置1を製造するには、まず、図4Aを参照して、半導体基板14(n+型ドレイン層19)上に、初期ベース層43が形成される。次に、初期ベース層43の上に、p型ピラー層22を形成すべき位置にp型不純物を選択的に注入しながらn型半導体層44を形成する工程を繰り返すマルチエピタキシャル成長によって、複数層のn型半導体層44を積層させる。これにより、複数枚のn型半導体層44と初期ベース層43とが一体化されて、エピタキシャル層15(n−型ドリフト層20)が形成される。
次に、図4Dを参照して、p型チャネル領域21の表面部に選択的にp型不純物が注入されることによって、p+型チャネルコンタクト領域24が形成される。
次に、図4Eを参照して、エピタキシャル層15上に、第1ゲート絶縁膜27および第2ゲート絶縁膜28が形成される。第1ゲート絶縁膜27および第2ゲート絶縁膜28は、半導体結晶表面の熱酸化によって酸化膜を成長させた後、当該酸化膜をパターニングすることによって形成されてもよい。
次に、図4Hを参照して、層間絶縁膜29に、フォトリソグラフィによって、第1コンタクト孔40および第2コンタクト孔41が形成される。
次に、図4Iを参照して、層間絶縁膜29上に、ソース電極膜4およびゲート電極膜5(図示せず)が形成される。次に、ソース電極膜4およびゲート電極膜5を覆うように、パッシベーション膜9(図示せず)が形成される。次に、パッシベーション膜9に、フォトリソグラフィによって、パッド開口10,11が形成される。
次に、MISFET2の動作について説明する。ドレイン電極42を高電位側、ソース電極膜4を低電位側として、ソース電極膜4およびドレイン電極42の間に直流電源を接続すると、p型チャネル領域21とn−型ドリフト層20との間のpn接合によって形成された寄生ダイオード31には逆バイアスが与えられる。このとき、ゲート電極25に所定の閾値電圧よりも低い制御電圧が与えられていると、ドレイン−ソース間にいずれの電流経路も形成されない。すなわち、MISFET2は、オフ状態(ノーマリオフ)となる。
次に、前述の半導体装置1の構造によるリカバリ特性の改善を、シミュレーションによって判断した。なお、図5、図6および図8において、「400Å」および「600Å」はゲート絶縁膜の厚さであり、「Ref(参考例)」はダミーゲート電極26を備えていない構造である。
以上、本発明の実施形態について説明したが、本発明は他の形態で実施することもできる。
また、図10に示すように、p型チャネル領域21は、ストライプ状に形成されていてもよい。この場合、ゲート電極25およびダミーゲート電極26は、それぞれ、p型チャネル領域21に沿って延びるライン状に形成されていてもよい。ライン状のゲート電極25およびダミーゲート電極26は、互いに平行に交互に形成され、全体としてストライプ状であってもよい。
また、前述の実施形態では、半導体装置1の素子構造の一例としてMISFET2をとりあげたが、たとえば図12に示すように、n+型の半導体基板14をp+型の半導体基板46(p+型コレクタ層47)に置き換えることによって、半導体装置1がIGBT(Insulated Gate Bipolar Transistor)16を備えていてもよい。このとき、ドレイン電極42はコレクタ電極と称し、ソース電極膜4はエミッタ電極膜と称してもよい。また、n+型ソース領域23はn+型エミッタ領域と称し、p型チャネル領域21はp型ベース領域と称してもよい。
また、前述の実施形態では、絶縁膜を介してn−型ドリフト層20に対向し、ソース電極膜4に接続された電極を「ダミーゲート電極26」と称したが、この電極は、他の名称で呼んでもよい。つまり、前述の実施形態では、ゲート電極25と同一工程(図4F)で形成される電極であり、p型チャネル領域21に対向しているにも関わらず、MISFET2のゲートとして機能しない電極であるから「ダミーゲート電極」と称したに過ぎない。これから、「第2ゲート絶縁膜28」についても同様に、他の名称で呼んでもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
2 MISFET
4 ソース電極膜
14 半導体基板
15 エピタキシャル層
16 IGBT
17 第1面
18 第2面
19 n+型ドレイン層
20 n−型ドリフト層
21 p型チャネル領域
22 p型ピラー層
23 n+型ソース領域
25 ゲート電極
26 ダミーゲート電極
27 第1ゲート絶縁膜
28 第2ゲート絶縁膜
29 層間絶縁膜
30 単位セル
31 寄生ダイオード
34 第1部分
35 第2部分
40 第1コンタクト孔
41 第2コンタクト孔
42 ドレイン電極
46 半導体基板
47 p+型コレクタ層
Claims (13)
- 第1面および第2面を有する半導体層と、
前記半導体層の前記第1面側に形成された第1導電型の第1領域と、
前記第1領域に接する第2導電型の第2領域と、
前記第2領域に接し、かつ前記半導体層の前記第1面側から露出する第1導電型の第3領域と、
ゲート絶縁膜を介して前記第2領域に対向するゲート電極と、
前記ゲート電極とは物理的に離れており、絶縁膜を介して前記第2領域および前記第3領域に対向する第1電極と、
前記半導体層上に形成され、前記第1領域、前記第2領域および前記第1電極に電気的に接続された第2電極と、
前記第3領域に電気的に接続された第3電極とを含む、半導体装置。 - 前記半導体層上に形成され、前記ゲート電極および前記第1電極を覆い、かつ前記第1領域および前記第2領域を露出させる第1開口ならびに前記第1電極を露出させる第2開口を有する第2絶縁膜を含み、
前記第2電極は、前記第2絶縁膜上に形成され、前記第1開口内で前記第1領域および前記第2領域に接続され、前記第2開口内で前記第1電極に接続されている、請求項1に記載の半導体装置。 - 前記絶縁膜は、前記ゲート絶縁膜と同じ厚さを有している、請求項1または2に記載の半導体装置。
- 前記ゲート絶縁膜および前記絶縁膜の厚さは、300Å〜700Åである、請求項3に記載の半導体装置。
- 前記第2領域に対して前記半導体層の前記第2面側に形成され、前記半導体層の厚さ方向に延びる第2導電型のピラー部を含む、請求項1〜4のいずれか一項に記載の半導体装置。
- 前記ピラー部は、前記第2領域に連なって形成されている、請求項5に記載の半導体装置。
- 1つの前記第2領域は、前記ゲート電極に対向する第1部分と、前記第1電極に対向する第2部分とを含む、請求項1〜6のいずれか一項に記載の半導体装置。
- 前記第2領域は、前記半導体層上に行列状に複数配列されており、
前記第3領域は、前記行列状の前記第2領域の間の格子状の領域として、前記半導体層の前記第1面から露出しており、
前記第1電極は、隣り合う前記第2領域に跨り、当該隣り合う前記第2領域の間の前記第3領域を覆っており、
前記ゲート電極は、前記第1電極を取り囲み、かつ前記第3領域を覆う格子状の部分を含む、請求項7に記載の半導体装置。 - 前記第2領域は、前記半導体層上に行列状に複数配列されており、
前記第3領域は、前記行列状の前記第2領域の間の格子状の領域として、前記半導体層の前記第1面から露出しており、
前記ゲート電極および前記第1電極は、それぞれ、前記第2領域の行方向または列方向に沿って延びるライン状に形成されており、
前記ライン状の前記ゲート電極および前記第1電極は、互いに平行に延びており、全体としてストライプ状である、請求項7に記載の半導体装置。 - 前記第2領域は、前記半導体層上にストライプ状に複数配列されており、
前記ゲート電極および前記第1電極は、それぞれ、前記第2領域に沿って延びるライン状に形成されており、
前記ライン状の前記ゲート電極および前記第1電極は、互いに平行に延びており、全体としてストライプ状である、請求項7に記載の半導体装置。 - 前記ゲート電極および前記第1電極は、前記半導体層の前記第1面に沿って形成されたプレーナゲート構造を有している、請求項1〜10のいずれか一項に記載の半導体装置。
- 前記半導体装置は、ソース領域としての前記第1領域と、チャネル領域としての前記第2領域とを有するMISFETを含む、請求項1〜11のいずれか一項に記載の半導体装置。
- 前記半導体装置は、エミッタ領域としての前記第1領域と、ベース領域としての前記第2領域と、前記第3領域に接する第2導電型のコレクタ領域とを有するIGBTを含む、請求項1〜11のいずれか一項に記載の半導体装置。
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