JP5652409B2 - 半導体素子 - Google Patents
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Description
図1は本発明の実施の形態1にかかる縦形MOSFET素子のチップを示す概略部分平面図、図2は図1中のA−A’線に沿って切断した状態を示す縦断面図、図3は図1中のB−B’線に沿って切断した状態を示す縦断面図である。実施の形態1の縦形MOSFETは、第3のp型領域34b,34ba,34bbの不純物濃度が第3のn型領域34a,34aa,34abの不純物濃度よりも高くなっていることを除いて、図23〜図25に示す従来の構成と同じである。
図7は本発明の実施の形態2にかかる縦形MOSFET素子のチップを示す概略部分平面図、図8は図7中のA−A’線に沿って切断した状態を示す縦断面図、図9は図7中のB−B’線に沿って切断した状態を示す縦断面図である。実施の形態2の縦形MOSFETは、実施の形態1の変形例であり、実施の形態1と異なる点は、以下の通りである。すなわち、第3のn型領域34aと第3のp型領域34bの不純物濃度が同じであり、かつ第3のp型領域34bの幅Wpが第3のn型領域34aの幅Wnよりも広い。例えば、第3のn型領域34aおよび第3のp型領域34bの不純物濃度は、4.8×1014cm-3であり、第3のp型領域34bの幅Wpは、第3のn型領域34aの幅Wnの120%以上である。
図10は本発明の実施の形態3にかかる縦形MOSFET素子のチップを示す概略部分平面図、図11は図10中のA−A’線に沿って切断した状態を示す縦断面図である。実施の形態3の縦形MOSFETは、実施の形態2の変形例であり、実施の形態2と異なる点は、以下の通りである。すなわち、第1〜第3の並列pn構造におけるp型領域22b’,30b’,34b’およびn型領域22a’,30a’,34a’は縦形層状ではあるが、平面的にはストライプ状ではなく、p型領域22b’,30b’,34b’が平面的に六方格子点状にあり、その残余部分がn型領域22a’,30a’,34a’となっている。逆に、n型領域が六方格子点状にあり、その残余部分がp型領域となっていてもよい。
図12は本発明の実施の形態4にかかる縦形MOSFET素子のチップを示す概略部分平面図、図13は図12中のA−A’線に沿って切断した状態を示す縦断面図である。実施の形態4の縦形MOSFETは、素子周縁部30の基板表面側の表層域に、第3の並列pn構造の代わりに、不純物濃度の低いp型領域34dが配置されている。このp型領域34dの一部は、実施の形態1と同様に、酸化膜33を介して、pベース領域13aに接続するフィールドプレート電極FPに覆われている。
図17は本発明の実施の形態5にかかる縦形MOSFET素子のチップを切断した状態を示す縦断面図である。この縦断面は、実施の形態5にかかる縦形MOSFET素子のチップを、例えば図1中のA−A’線に相当する切断線に沿って切断したときの切断面に相当する。
図21は本発明の実施の形態6にかかる縦形MOSFET素子のチップを切断した状態を示す縦断面図である。この縦断面は、実施の形態6にかかる縦形MOSFET素子のチップを、例えば図1中のA−A’線に相当する切断線に沿って切断したときの切断面に相当する。
図22は本発明の実施の形態7にかかる縦形MOSFET素子のチップを切断した状態を示す縦断面図である。この縦断面は、実施の形態7にかかる縦形MOSFET素子のチップを、例えば図1中のA−A’線に相当する切断線に沿って切断したときの切断面に相当する。
11 第1導電型の低抵抗層(n+ドレイン層)
13b 最外周pベース領域
22 縦形ドリフト部(ドレイン・ドリフト部)
22a,22a’ 第1の縦形第1導電型領域(第1のn型領域)
22b,22b’ 第1の縦形第2導電型領域(第1のp型領域)
30 素子周縁部
30a,30a’ 第2の縦形第1導電型領域(第2のn型領域)
30b,30b’ 第2の縦形第2導電型領域(第2のp型領域)
33 絶縁膜(酸化膜)
34a,34aa,34ab,34a’,34aa’ 第3の縦形第1導電型領域(第3のn型領域)
34b,34ba,34bb,34b’,34ba’ 第3の縦形第2導電型領域(第3のp型領域)
34d 第2導電型領域(p型領域)
50 n型チャネルストッパー領域
Claims (6)
- 基板の第1主面側に存在して能動または受動で電流を流す素子活性部と、前記基板の第2主面側に存在する第1導電型の低抵抗層と、前記素子活性部と前記低抵抗層との間に介在し、オン状態ではドリフト電流が縦方向に流れるとともにオフ状態では空乏化する縦形ドリフト部と、前記縦形ドリフト部の周りで前記第1主面と前記低抵抗層との間に介在し、オン状態では非電路領域であってオフ状態では空乏化する素子周縁部と、前記基板の第1主面側に設けられた複数の第2導電型ベース領域とを有し、前記縦形ドリフト部が、前記基板の厚み方向に配向する第1の縦形第1導電型領域と前記基板の厚み方向に配向する第1の縦形第2導電型領域とが交互に繰り返し接合してなる第1の並列pn構造をなし、前記素子周縁部が、前記基板の厚み方向に配向する第2の縦形第1導電型領域と前記基板の厚み方向に配向する第2の縦形第2導電型領域とが交互に繰り返し接合してなる第2の並列pn構造をなす半導体素子であって、
複数の前記第2導電型ベース領域のうちの最も外側に設けられた第2導電型ベース領域では、相対的に不純物濃度が低い第1の部分が、相対的に不純物濃度が高い第2の部分を覆うように設けられているとともに、前記第1の部分の、前記第2の部分よりも外側の部分が絶縁膜により覆われており、前記第1の部分の、前記第2の部分よりも外側で前記絶縁膜により覆われた部分の幅は、前記第1の並列pn構造の繰り返しピッチよりも広く、前記第1の部分よりも外側に前記第2の並列pn構造が延び、且つ前記第1の部分より外側の前記第2の並列pn構造は前記絶縁膜に接していることを特徴とする半導体素子。 - 最も外側に設けられた前記第2導電型ベース領域では、前記第1の部分の、前記第2の部分よりも外側で前記絶縁膜により覆われた部分の抵抗値が2Ω以上であることを特徴とする請求項1に記載の半導体素子。
- 前記第2の並列pn構造は、繰り返しピッチが前記縦形ドリフト部の前記第1の並列pn構造の繰り返しピッチよりも狭いことを特徴とする請求項1または2に記載の半導体素子。
- 前記第1の並列pn構造の一部の繰り返しピッチが前記第2の並列pn構造の繰り返しピッチと同じ繰り返しピッチを有し、
前記第1の並列pn構造の一部は、前記最も外側に設けられた前記第2導電型ベース領域の下側に配置されていることを特徴とする請求項3に記載の半導体素子。 - 前記第2の並列pn構造と同じ繰り返しピッチを有する領域と前記低抵抗層との間に、前記基板の厚み方向に配向する第3の縦形第1導電型領域と前記基板の厚み方向に配向する第3の縦形第2導電型領域とが、前記第1の並列pn構造の繰り返しピッチと同じ繰り返しピッチで交互に繰り返し接合してなる第3の並列pn構造が設けられていることを特徴とする請求項3または4に記載の半導体素子。
- 前記素子周縁部は、前記第1の部分の、前記第2の部分よりも外側の部分を覆う前記絶縁膜より厚さの厚い絶縁膜を備え、
前記厚い絶縁膜は前記素子周縁部の並列pn構造に接していることを特徴とする請求項3に記載の半導体素子。
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