JP4212552B2

JP4212552B2 - 半導体装置

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Publication number: JP4212552B2
Application number: JP2004371056A
Authority: JP
Inventors: 昇太郎小野; 雄介川口; 好広山口; 宏文松木; 清孝荒井
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Priority date: 2004-12-22
Filing date: 2004-12-22
Publication date: 2009-01-21
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Description

本発明は半導体装置に係り、特に縦型ＭＯＳ（Metal-Oxide-Semiconductor）ゲート構造を有する半導体装置に関する。

半導体上方にトレンチ（trench：溝）を形成し、これを利用したトレンチ・ゲート構造は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳ−ＦＥＴ（Metal Oxide Semiconductor - Field Effect Transistor）等の半導体素子に応用されており、特に電力用途等に有利な構造である。例えば、トレンチ・ゲート構造を有するＭＯＳＦＥＴはスイッチング速度が速く、また電流容量が大きく、数10V〜300V程度の耐圧が得られるため、携帯型端末やパーソナル・コンピュータ等のスイッチング電源等に利用されつつある。

このようなトレンチ・ゲート構造を有するパワー半導体装置について、ｎチャネル型トレンチＭＯＳＦＥＴを一例として説明する。トレンチＭＯＳＦＥＴにおいて、例えばｎ型ドリフト層とｐ型ベース層とが積層形成された半導体ウェーハに、ｐ型ベース層を貫通してｎ型ドリフト層に達するトレンチが形成される。トレンチ内にはゲート絶縁膜を介してゲート電極材が形成され、これらによりトレンチ・ゲートが構成される。ｎ型ドリフト層の裏面側にはｎ⁺型ドレイン領域を介してドレイン電極が形成される。

一方、ｐ型ベース層の上にはｎ⁺型ソース領域とこれに隣接して形成されたｐ⁺型領域とが設けられる。さらに、これらの上部にはソース電極が形成される。従来のＭＯＳＦＥＴにおいては、例えば図８に示すように、トレンチ・ゲート１に隣接させたn⁺型ソース領域２をそれぞれトレンチの形成方向（奥行き方向）に沿って形成し、さらにこれらｎ⁺型ソース領域２間にｐ⁺型領域３を形成した構造が一般的に採用されている（例えば特許文献１の図６参照）。しかし、このような構造ではトレンチ間隔がｎ⁺型ソース領域２とｐ⁺型領域３の幅に規制されることから、トレンチ間隔の狭小化に限界がある。

一方、微細化技術の進歩に伴って、トレンチ間距離Ｗは1μm以下とすることが可能になっている。そこで、例えば図９に示すように、トレンチ・ゲート１間にｎ⁺型ソース領域２とｐ⁺型領域３とをトレンチの形成方向に沿って交互に隣接配置した構造、言い換えるとトレンチ・ゲート１と、交互に配置したｎ⁺型ソース領域２およびｐ⁺型領域３とを直交させた構造が提案されている。例えば、特許文献２には上記したような素子上部構造を適用したＩＧＢＴが記載されている。また、特許文献３にはトレンチ・ゲートに沿ったソース領域からインジェクタ領域までの長さが、これらの間の最短距離より長くなるようにトレンチ・ゲートを配置した素子構造が記載されている。

上述したような素子上部構造（図９）を適用したパワーＭＯＳＦＥＴにおいては、ゲート電極材に所定の電圧を印加すると、ｐ型ベース層のうちのゲート絶縁膜に隣接した領域に反転層が形成され、ソース電極とドレイン電極との間でオン状態が形成される。このようなパワーＭＯＳＦＥＴではトレンチ間隔を微細化することによって、素子実効面積に占める電流通路（チャネル）の割合を増加させることができる。従って、パワーＭＯＳＦＥＴのオン状態での抵抗を低減することが可能となる。
特許第3329707号公報特許第2950688号公報特開平9-116139号公報

しかしながら、図９に示したｎ⁺型ソース領域２とｐ⁺型領域３の配置構造において、オン抵抗を低減するためにはトレンチ・ゲート１間の素子領域に対するｎ⁺型ソース領域２が占める割合を大きくする必要がある。このときの最も大きな問題点としてはアバランシェ破壊が挙げられる。これは、インダクタンス負荷駆動直後にパワーＭＯＳＦＥＴがオンからオフに移行する際に生じるブレイクダウン電流によって、任意のセルにおけるｐ型ベース層で大きく電圧降下が発生することに起因する。

すなわち、ｎ⁺型ソース領域／ｐ型ベース層／ｎ型ドリフト層からなる寄生ｎｐｎバイポーラトランジスタがオンすると大電流が流れる。この寄生バイポーラトランジスタが動作したセルは、動作しないセルと比較して耐圧が低下するため、電流はこのセルに集中して流れることになり、デバイス破壊に至る。図９に示した素子上部構造において、ｎ⁺型ソース領域２の幅を広くするということは、チャネル近傍でブレイクダウンが生じた際に、ｐ型ベース層を流れるホール電流がｐ⁺型領域３に流れ込むまでの道のりに高い抵抗が配置されていることに等しい。この抵抗が大きいと寄生ｎｐｎバイポーラトランジスタがオンしやすくなり、その結果としてアバランシェ破壊に至りやすい。

本発明はこのような課題に対処するためになされたものであって、縦型ＭＯＳゲート構造（トレンチ・ゲート構造）を有する半導体装置の素子上部構造に基づくオン抵抗の低減効果を阻害することなく、アバランシェ耐量を高めることを可能にした半導体装置を提供することを目的としている。

本発明の一態様に係る半導体装置は、第１導電型の第１の半導体層と、前記第１の半導体層上に設けられた第２導電型の第２の半導体層と、前記第２の半導体層を貫通して前記第１の半導体層に達するトレンチと、前記トレンチ内に絶縁膜を介して充填された導電材とを有するトレンチ・ゲートと、前記第２の半導体層上に前記トレンチ・ゲートの前記導電材と前記絶縁膜を介して隣接形成された第１導電型の第３の半導体領域と、前記第２の半導体層上に前記第３の半導体領域と前記トレンチ・ゲートに沿って交互に配置されるように隣接形成された第２導電型の第４の半導体領域とを具備し、前記第３の半導体領域および前記第４の半導体領域は、前記トレンチ・ゲートの長手方向に対して傾きを持って交差するように配置されていることを特徴している。

本発明の他の態様に係る半導体装置は、第１導電型の第１の半導体層と、前記第１の半導体層上に設けられた第２導電型の第２の半導体層と、前記第２の半導体層を貫通して前記第１の半導体層に達するトレンチと、前記トレンチ内に絶縁膜を介して充填された導電材とを有するトレンチ・ゲートと、前記第２の半導体層上に前記トレンチ・ゲートの前記導電材と前記絶縁膜を介して隣接形成された第１導電型の第３の半導体領域と、前記第２の半導体層上に前記第３の半導体領域と前記トレンチ・ゲートに沿って交互に配置されるように隣接形成された第２導電型の第４の半導体領域とを具備し、前記第４の半導体領域は、実効素子領域における前記第４の半導体領域の占める割合が、駆動電圧が印加されるゲート信号入力端子領域に近い領域より遠い領域の方が大きくなるように形成されていることを特徴としている。

本発明のさらに他の態様に係る半導体装置は、第１導電型の第１の半導体層と、前記第１の半導体層上に設けられた第２導電型の第２の半導体層と、前記第２の半導体層を貫通して前記第１の半導体層に達するトレンチと、前記トレンチ内に絶縁膜を介して充填された導電材とを有するトレンチ・ゲートと、前記第２の半導体層上に前記トレンチ・ゲートの前記導電材と前記絶縁膜を介して隣接形成された第１導電型の第３の半導体領域と、前記第２の半導体層上に前記第３の半導体領域と前記トレンチ・ゲートに沿って交互に配置されるように隣接形成された第２導電型の第４の半導体領域とを具備し、前記第３の半導体領域および前記第４の半導体領域は少なくとも一部が前記トレンチ・ゲートの長手方向に対して傾きを持って交差するように配置されており、かつ前記第４の半導体領域は実効素子領域における前記第４の半導体領域の占める割合が、駆動電圧が印加されるゲート信号入力端子領域に近い領域より遠い領域の方が大きくなるように形成されていることを特徴としている。

本発明の一態様に係る半導体装置は、第３の半導体領域および第４の半導体領域をトレンチ・ゲートの長手方向に対して傾きを持って交差させているため、ブレイクダウン電流に対する第３の半導体領域直下のもぐり抵抗を低減することができる。これによって、寄生ｎｐｎバイポーラトランジスタの駆動が抑制されることから、オン抵抗の低減効果を阻害することなく、アバランシェ耐量を高めることが可能となる。

本発明の他の態様に係る半導体装置は、実効素子領域における第４の半導体領域の占める割合をゲート信号入力端子領域に近い領域より遠い領域の方が大きくなるように設定しているため、オン抵抗の低減効果を損なうことなく、オフタイミングのずれ等により電流が集中しやすい領域（ゲート信号入力端子領域から遠い領域）のアバランシェ耐量を高めることが可能となる。

本発明のさらに他の態様に係る半導体装置によれば、寄生ｎｐｎバイポーラトランジスタの駆動を抑制すると共に、電流集中に対する耐性を高めることによって、オン抵抗の低減効果を損なうことなく、アバランシェ耐量を高めることが可能となる。

以下、本発明を実施するための形態について、図面を参照して説明する。なお、以下では本発明の実施形態を図面に基づいて述べるが、それらの図面は図解のみの目的のために提供されるものであり、本発明はそれらの図面に限定するものではない。

まず図１を参照して、本発明の実施形態による半導体装置の基本構造について述べる。図１は本発明の半導体装置を適用したｎチャネル型トレンチＭＯＳＦＥＴの要部基本構造を一部断面で示す斜視図である。なお、図１は半導体ウェーハ上に並列形成された複数の素子単位のうちの一部を抜き出して斜め上方から眺めた斜視図であって、ＭＯＳＦＥＴ表面の配置を理解しやすいようにソース電極の一部を取り除いた状態を示している。

図１において、１０はｎ型ドリフト層であり、このｎ型ドリフト層１０上にはｐ型ベース層１１が積層形成されている。ｎ型ドリフト層１０の下側にはｎ⁺型ドレイン領域１２が存在しており、その裏面側にはドレイン電極１３が形成されている。なお、これらの構造は、例えばｎ⁺型半導体ウェーハ（１２）上にｎ^-型層（ｎ型ドリフト層１０）とｐ型層（ｐ型ベース層１１）とを順に積層形成することにより作製される。

上記したｎ型ドリフト層１０やｐ型ベース層１１を有する半導体ウェーハの表面側には、ｐ型ベース層１１を貫通してｎ型ドリフト層１０に達するトレンチ１４が形成されている。トレンチ１４内には、その内壁面に形成されたゲート絶縁膜１５を介してゲート電極材１６が充填されており、これらによりトレンチ・ゲート１７が構成されている。ゲート電極材１７には、例えばポリシリコンのような導電材が用いられる。

一方、ｐ型ベース層１１上にはｎ⁺型ソース領域１８とｐ⁺型領域１９とが形成されている。これらｎ⁺型ソース領域１８とｐ⁺型領域１９は、トレンチ・ゲート１７間の素子領域内に形成されており、さらにトレンチ・ゲート１７の長手方向（トレンチ１４の形成方向／図中奥行き方向）に沿って交互に隣接して配置されている。ｎ⁺型ソース領域１８はトレンチ・ゲート１７のゲート電極材１６とゲート絶縁膜１５を介して隣接している。さらに、ｎ⁺型ソース領域１８およびｐ⁺型領域１９の上部には、これらと接続するソース電極２０が形成されている。

上述したトレンチ・ゲート１７は、例えば以下のようにして作製される。まず、素子上面に一方向のトレンチ１４を並行に形成する。トレンチ１４の内壁面にゲート絶縁膜１５を形成した後、ゲート電極材１６を充填し、さらにゲート電極材１６の上部もゲート絶縁膜１５で覆うことによって、トレンチ・ゲート１７を作製する。次いで、ｐ型ベース層１１上にトレンチ・ゲート１７と交差するように、ｎ⁺型ソース領域１８となる領域とｐ⁺型領域１９となる領域を、それぞれストライプ状に交互に隣接させて形成する。なお、各ストライプ領域はトレンチ・ゲート１７で分断されることで、トレンチ・ゲート１７間の素子領域に交互に隣接形成されたｎ⁺型ソース領域１８およびｐ⁺型領域１９となる。

このような素子構造を有するパワーＭＯＳＦＥＴにおいて、ゲート電極材１６に所定の電圧を印加すると、ｐ型ベース層１１のうちのゲート絶縁膜１５に隣接した領域に反転層が形成され、ソース電極２０とドレイン電極１３との間でオン状態が形成される。また、パワーＭＯＳＦＥＴのオンからオフへの移行時にチャネル近傍でブレイクダウンが生じた際に、ｐ型ベース層１１を流れるホール電流はｐ⁺型領域１９に流れ込む。

本発明の半導体装置を適用した第１の実施形態によるパワーＭＯＳＦＥＴは、上述した基本構造（図１に示したトレンチ・ゲート構造を有するＭＯＳＦＥＴの基本構造）を有し、かつ図２および図３に示すように、ｎ⁺型ソース領域１８とｐ⁺型領域１９とがトレンチ・ゲート１７の長手方向に対して傾きを持って交差するように配置されている。図２は第１の実施形態によるパワーＭＯＳＦＥＴ２１の素子上部構造（ソース電極２０を取り除いた部分の構造）を示す平面図であり、図３はパワーＭＯＳＦＥＴ２１のトレンチ・ゲート１７とｎ⁺型ソース領域１８およびｐ⁺型領域１９とが存在する部分を平面方向（横方向）に切断した要部拡大断面図である。

すなわち、トレンチ・ゲート１７はｎ⁺型ソース領域１８およびｐ⁺型領域１９の形成方向に対して角度αを持って交差するように配置されている。ｎ⁺型ソース領域１８およびｐ⁺型領域１９の形成方向とは、上述したようにトレンチ１４を形成する前の状態における各ストライプ領域の形成方向を示すものであり、このｎ⁺型ソース領域１８およびｐ⁺型領域１９の形成方向に対してトレンチ・ゲート１７の長手方向（トレンチ１４の形成方向）は角度αで示される傾きを持って交差している。言い換えると、ｎ⁺型ソース領域１８とｐ⁺型領域１９との界面は、トレンチ・ゲート１７の長手方向に対して角度αだけ傾いた状態で配置されている。

上記したように、ｎ⁺型ソース領域１８およびｐ⁺型領域１９をトレンチ・ゲート１７の長手方向に対して傾きを持って交差するように配置することによって、ｎ⁺型ソース領域１８の下部に位置するｐ型ベース層１１の各部からｐ⁺型領域１９までの距離を短縮することができる。このｐ型ベース層１１からｐ⁺型領域１９までの距離の短縮は、チャネル近傍で生じたブレイクダウン電流に対するｎ⁺型ソース領域１８直下のもぐり抵抗が低減されることを意味する。このように、ｎ⁺型ソース領域１８直下のもぐり抵抗を低減することで、前述した寄生ｎｐｎバイポーラトランジスタの駆動に基づく電流集中が低減されることから、寄生ｎｐｎバイポーラトランジスタの駆動に起因するアバランシェ破壊の発生を抑制することが可能となる。

このようなｎ⁺型ソース領域１８およびｐ⁺型領域１９の斜め配置に基づくアバランシェ耐量の向上効果は、図３に示すｎ⁺型ソース領域１８の基準長さ（トレンチ・ゲート１７と接する部分の長さ）Ｌ₁とｐ⁺型領域１９の基準長さ（トレンチ・ゲート１７と接する部分の長さ）Ｌ₂との比率を、従来の直交構造と同一とした上で実現される。従って、トレンチ間距離Ｗを一定とした場合、トレンチ・ゲート１７間の素子領域に対してｎ⁺型ソース領域１８が占める割合を維持してオン抵抗の低減を図った上で、アバランシェ耐量を高めることができる。これによって、トレンチ・ゲート構造を有するパワーＭＯＳＦＥＴ２１の実用性や信頼性等を向上させることが可能となる。なお、Ｌ₁とＬ₂との比率は任意に設定可能であり、例えばＬ₁：Ｌ₂＝2：1〜5：1の範囲とされる。

上述したｎ⁺型ソース領域１８およびｐ⁺型領域１９の形成方向とトレンチ・ゲート１７の長手方向とが成す角度αは、従来の直交構造に対してもぐり抵抗の低減効果が得られる範囲で任意に設定可能である。半導体製造技術におけるマスクアラインメントの精度は±1°以下であるため、このようなアラインメント精度を超える範囲で角度αを設定することができる。ただし、角度αが大きすぎると従来の直交構造と比較した場合のアバランシェ耐量の向上効果が不十分となるため、角度αは75°以下とすることが好ましい。一方、角度αが小さすぎると各領域１８、１９の形状が不安定になり、特性の低下等を招くおそれがあるため、角度αは10°以上とすることが好ましい。

次に、本発明の第２の実施形態による半導体装置について説明する。本発明の半導体装置を適用した第２の実施形態によるパワーＭＯＳＦＥＴは、上述した基本構造（図１に示したトレンチ・ゲート構造を有するＭＯＳＦＥＴの基本構造）を有し、かつ図４ないし図６に示すように、実効素子領域におけるｐ⁺型領域１９の占める割合に基づいて複数の領域Ａ₁、Ａ₂が設定されている。図４は第２の実施形態によるパワーＭＯＳＦＥＴ２２の平面図である。図４において、２３はゲート電極、２４は駆動電圧が印加されるゲート信号入力端子領域である。すなわち、ゲート電極２３には領域２４に接続された外部端子からゲート信号が入力され、パワーＭＯＳＦＥＴ２２のオン・オフ動作が制御される。

ここで、アバランシェ破壊に至る原因は、前述した寄生ｎｐｎバイポーラトランジスタの駆動に起因する場合に加えて、パワーＭＯＳＦＥＴのゲートが不均一にオフすることに起因する場合が考えられる。つまり、ゲートがオンしている状態ではチャネルに電流が流れているが、ゲート信号入力端子領域２４にオフの信号が入ったとき、ゲート信号入力端子領域２４に近いセルと遠いセルとではオフのタイミングにずれが生じる場合がある。これはメタル層とポリシリコン等の導電材からなるゲート電位のネットワークが、ゲート信号入力端子領域２４から遠い部分でゲート抵抗の増加により遅延が生じるためである。

インダクタンス負荷駆動直後のオンからオフへの過渡状態において、ゲート抵抗の増加に基づく遅延が生じると、オフしているセルとオンしているセルとが同時に存在することとなる。この場合、遅れてオフしたセルにブレイクダウン電流が集中し、アバランシェ破壊に至りやすい。このような理由でゲート信号入力端子領域２４から遠いセルでは電流集中が生じやすい。ゲート信号入力端子領域２４からの距離に基づくオフ時の電流集中を抑制してアバランシェ破壊を防ぐためには、ゲート電位のネットワークの抵抗を低減し、パワーＭＯＳＦＥＴ全体を均一にオン・オフさせることが考えられる。

そこで、第２の実施形態によるパワーＭＯＳＦＥＴ（トレンチ・ゲート構造を有するＭＯＳＦＥＴ）においては、ゲート信号入力端子領域２４からの距離に基づいて実効素子領域におけるｐ⁺型領域１９の占める割合を設定している。すなわち、実効素子領域におけるｐ⁺型領域１９の占める割合が、ゲート信号入力端子領域２４に近い領域Ａ₁より遠い領域Ａ₂の方が大きくなるように設定されている。このように、ｐ⁺型領域１９の占める割合を大きくすることによって、アバランシェ耐量を高めることができる。従って、ゲート信号入力端子領域２４から遠い領域Ａ₂、すなわちオフタイミングに遅れが生じやすい領域Ａ₂において、オフタイミングの遅れによるブレイクダウン電流の集中が生じたとしても、領域Ａ₂でのアバランシェ破壊を抑制することが可能となる。

トレンチ間距離Ｗを一定とした場合、ゲート信号入力端子領域２４に近い領域Ａ₁はオン抵抗の低減効果が得られるように、ｎ⁺型ソース領域１８の基準長さ（トレンチ・ゲート１７と接する部分の長さ）Ｌ₁とｐ⁺型領域１９-1の基準長さ（トレンチ・ゲート１７と接する部分の長さ）Ｌ₂₁との比率の設定されている。一方、ゲート信号入力端子領域２４から遠い領域Ａ₂はアバランシェ耐量を高めるように、ｎ⁺型ソース領域１８の基準長さＬ₁とｐ⁺型領域１９-2の基準長さＬ₂₂との比率の設定されている。

具体的には、ｎ⁺型ソース領域１８の基準長さＬ₁を一定とした場合、領域Ａ₂のｐ⁺型領域１９-2の基準長さＬ₂₂は領域Ａ₁のｐ⁺型領域１９-1の基準長さより長く設定されている。これによって、ゲート信号入力端子領域２４から遠い領域Ａ₂におけるｐ⁺型領域１９の占める割合を、ゲート信号入力端子領域２４に近い領域Ａ₁のそれより大きくすることができる。また、ｐ⁺型領域１９の基準長さＬ₂を一定とし、ｎ⁺型ソース領域１８の基準長さＬ₁を変化させることによっても同様な効果が得られる。

このように、領域Ａ₂におけるｐ⁺型領域１９の割合を領域Ａ₁のそれより大きくすることによって、オフタイミングのずれによる電流集中に対するアバランシェ耐量を高めることができる。また、素子領域全体の大半を占める領域Ａ₁はスイッチングが早く、かつｎ⁺型ソース領域１８が占める割合を大きくすることで、オン抵抗の低減を図ることができる。従って、オン抵抗の低減を図った上で、パワーＭＯＳＦＥＴ２２全体としてのアバランシェ耐量を高めることが可能となる。これはトレンチ・ゲート構造を有するパワーＭＯＳＦＥＴ２２の実用性や信頼性等の向上に大きく寄与するものである。

ここで、領域Ａ₂におけるｎ⁺型ソース領域１８の基準長さＬ₁とｐ⁺型領域１９-2の基準長さＬ₂₂との比率は、上記した条件を満足させることが可能な範囲内で、目的とするオン抵抗とアバランシェ耐量との兼合いに基づいて任意に設定可能である。例えば、領域Ａ₂におけるＬ₁とＬ₂₁との比率をＬ₁：Ｌ₂₁＝2：1〜5：1とした場合、領域Ａ₂におけるＬ₁とＬ₂₂との比率はＬ₁：Ｌ₂₂＝2：1〜1：2とすることが好ましい。また、領域Ａ₂の設定範囲についても同様であり、目的とするオン抵抗とアバランシェ耐量との兼合いに基づいて任意に設定可能である。これらオン抵抗とアバランシェ耐量のバランスを考慮すると、領域Ａ₂の面積は素子領域全体の5〜30％の範囲とすることが好ましい。

なお、実効素子領域におけるｐ⁺型領域１９の占める割合が異なる領域は、図４に示したように2箇所の領域（領域Ａ₁と領域Ａ₂）に限られるものではなく、例えば3箇所もしくはそれ以上の領域を設定することも可能である。この場合、ｐ⁺型領域１９の占める割合はゲート信号入力端子領域２４からの距離に基づいて徐々に増加させることが好ましい。さらに、ｐ⁺型領域１９の占める割合は、ゲート信号入力端子領域２４に近い部分から遠い部分に向けて連続的に変化させることも可能である。

次に、本発明の第３の実施形態による半導体装置について説明する。本発明の半導体装置を適用した第３の実施形態によるパワーＭＯＳＦＥＴは、前述した基本構造（図１に示したトレンチ・ゲート構造を有するＭＯＳＦＥＴの基本構造）を有し、かつ図７に示す素子上部構造を有している。図７は図２と同様に、第３の実施形態によるパワーＭＯＳＦＥＴ２５の素子上部構造（ソース電極２０を取り除いた部分の構造）を示す平面図である。

図７に示すパワーＭＯＳＦＥＴ２５の素子上部構造において、ｎ⁺型ソース領域１８およびｐ⁺型領域１９の形成方向は、実効素子領域におけるｐ⁺型領域１９の占める割合がゲート信号入力端子領域に近い領域（図中左側端部領域）より遠い領域（図中右端部領域）の方が大きくなるように、トレンチ・ゲート１７の長手方向（トレンチ１４の形成方向）に対して少なくとも一部が傾きを持っている。すなわち、ｎ⁺型ソース領域１８の基準長さＬ₁とｐ⁺型領域１９の基準長さＬ₂との比率（Ｌ₂／Ｌ₁）は、ゲート信号入力端子領域に近い領域（Ｌ_2A／Ｌ_1A）から遠い領域（Ｌ_2B／Ｌ_1B）に向けて連続的に増加している。これによって、第２の実施形態と同様にオフタイミングのずれによる電流集中に対するアバランシェ耐量を高めることができる。

さらに、ｎ⁺型ソース領域１８およびｐ⁺型領域１９の形成方向とトレンチ・ゲート１７の長手方向とが傾きを持って配置されていることから、ｎ⁺型ソース領域１８とｐ⁺型領域１９との界面の少なくとも一部はトレンチ・ゲート１７の長手方向に対して傾いた状態で配置されている。これによって、第１の実施形態と同様にチャネル近傍で生じたブレイクダウン電流に対するｎ⁺型ソース領域１８直下のもぐり抵抗が低減されることから、寄生ｎｐｎバイポーラトランジスタの駆動を抑制することができる。

このように、第３の実施形態によるパワーＭＯＳＦＥＴ２５においては、オフタイミングのずれによる電流集中に対するアバランシェ耐量の向上と寄生ｎｐｎバイポーラトランジスタの駆動に基づく電流集中の緩和を共に実現することができる。これによって、パワーＭＯＳＦＥＴ２５のオン抵抗の低減を図った上で、アバランシェ破壊の発生をより効果的に抑制することが可能となる。なお、パワーＭＯＳＦＥＴ２５におけるＬ₁とＬ₂との比率や各領域１８、１９の形成角度等の具体的な条件は、第１および第２の実施形態と同様とすることが好ましい。

本発明の実施形態によるパワーＭＯＳＦＥＴの要部基本構造を一部断面で示す斜視図である。本発明の第１の実施形態によるパワーＭＯＳＦＥＴの素子上部構造を示す平面図である。本発明の第１の実施形態によるパワーＭＯＳＦＥＴの要部を拡大して示す断面図である。本発明の第２の実施形態によるパワーＭＯＳＦＥＴの平面図である。図４に示すパワーＭＯＳＦＥＴのゲート信号入力端子領域に近い領域の素子上部構造を示す平面図である。図４に示すパワーＭＯＳＦＥＴのゲート信号入力端子領域から遠い領域の素子上部構造を示す平面図である。本発明の第３の実施形態によるパワーＭＯＳＦＥＴの素子上部構造を示す平面図である。従来のパワーＭＯＳＦＥＴの素子上部構造の一例を示す平面図である。従来のパワーＭＯＳＦＥＴの素子上部構造の他の例を示す平面図である。

符号の説明

１０…ｎ型ドリフト層、１１…ｐ型ベース層、１２…ｎ⁺型ドレイン領域、１３…ドレイン電極、１４…トレンチ、１５…ゲート絶縁膜、１６…ゲート電極材、１７…トレンチ・ゲート、１８…ｎ⁺型ソース領域、１９…ｐ⁺型領域、２０…ソース電極、２１、２２、２５…パワーＭＯＳＦＥＴ、２３…ゲート電極、２４…ゲート信号入力端子領域。

Claims

第１導電型の第１の半導体層と、
前記第１の半導体層上に設けられた第２導電型の第２の半導体層と、
前記第２の半導体層を貫通して前記第１の半導体層に達するトレンチと、前記トレンチ内に絶縁膜を介して充填された導電材とを有するトレンチ・ゲートと、
前記第２の半導体層上に前記トレンチ・ゲートの前記導電材と前記絶縁膜を介して隣接形成された第１導電型の第３の半導体領域と、
前記第２の半導体層上に前記第３の半導体領域と前記トレンチ・ゲートに沿って交互に配置されるように隣接形成された第２導電型の第４の半導体領域とを具備し、
前記第３の半導体領域および前記第４の半導体領域は、前記トレンチ・ゲートの長手方向に対して傾きを持って配置されていることを特徴とする半導体装置。
請求項１記載の半導体装置において、
前記第３の半導体領域と前記第４の半導体領域との界面と前記トレンチ・ゲートの長手方向とが成す角度をαとしたとき、前記第３の半導体領域と前記第４の半導体領域は前記角度αが10〜75°の範囲となるように配置されていることを特徴とする半導体装置。
第１導電型の第１の半導体層と、
前記第１の半導体層上に設けられた第２導電型の第２の半導体層と、
前記第２の半導体層を貫通して前記第１の半導体層に達するトレンチと、前記トレンチ内に絶縁膜を介して充填された導電材とを有するトレンチ・ゲートと、
前記第２の半導体層上に前記トレンチ・ゲートの前記導電材と前記絶縁膜を介して隣接形成された第１導電型の第３の半導体領域と、
前記第２の半導体層上に前記第３の半導体領域と前記トレンチ・ゲートに沿って交互に配置されるように隣接形成された第２導電型の第４の半導体領域とを具備し、
前記第４の半導体領域は、実効素子領域における前記第４の半導体領域の占める割合が、駆動電圧が印加されるゲート信号入力端子領域に近い領域より遠い領域の方が大きくなるように形成されていることを特徴とする半導体装置。
第１導電型の第１の半導体層と、
前記第１の半導体層上に設けられた第２導電型の第２の半導体層と、
前記第２の半導体層を貫通して前記第１の半導体層に達するトレンチと、前記トレンチ内に絶縁膜を介して充填された導電材とを有するトレンチ・ゲートと、
前記第２の半導体層上に前記トレンチ・ゲートの前記導電材と前記絶縁膜を介して隣接形成された第１導電型の第３の半導体領域と、
前記第２の半導体層上に前記第３の半導体領域と前記トレンチ・ゲートに沿って交互に配置されるように隣接形成された第２導電型の第４の半導体領域とを具備し、
前記第３の半導体領域および前記第４の半導体領域は少なくとも一部が前記トレンチ・ゲートの長手方向に対して傾きを持って配置されており、かつ前記第４の半導体領域は実効素子領域における前記第４の半導体領域の占める割合が、駆動電圧が印加されるゲート信号入力端子領域に近い領域より遠い領域の方が大きくなるように形成されていることを特徴とする半導体装置。
請求項３または請求項４記載の半導体装置において、
前記第３の半導体領域が前記トレンチ・ゲートと接する部分の長さをＬ1、前記第４の半導体領域が前記トレンチ・ゲートと接する部分の長さをＬ2、これらの長さ比をＬ2／Ｌ1としたとき、前記第４の半導体領域は前記入力端子領域に近い領域から前記入力端子領域から遠い領域に向けて、前記長さ比Ｌ2／Ｌ1が連続的に増加するように形成されていることを特徴とする半導体装置。