JP2004241768A - 半導体素子 - Google Patents

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Abstract

【課題】 超接合ウエハの作製に有利で、かつトレンチゲート構造の作製にも有利な面方位を備えた構成とすること。
【解決手段】 （１００）面を表面とするＮ型半導体基板１に、＜００１＞方向に伸び、かつ（０１０）面またはこれと等価な面を側面とする第１のトレンチ２を複数形成し、このトレンチ２をＰ型エピタキシャル層３で埋めることにより、超接合ウエハを作製する。この超接合ウエハに、＜００１＞方向に伸びる第２のトレンチ４を形成し、このトレンチ４をゲート絶縁膜５およびゲート電極６で埋めることにより、トレンチゲート構造を有する半導体素子を作製する。
【選択図】 図１

Description

本発明は、半導体素子および半導体素子の製造方法に関し、特に第１導電型の半導体領域と第２導電型の半導体領域とが交互に繰り返し配置された半導体層の表面にトレンチゲート構造を有するＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）等の半導体素子およびその製造方法に関する。
一般に、半導体素子は、電極が片面に形成された横型の素子と、両面に電極を有する縦型の素子に分類される。縦型半導体素子は、オン状態のときにドリフト電流が流れる方向と、オフ状態のときに逆バイアス電圧による空乏層が伸びる方向とが同じである。通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴでは、高抵のｎ-ドリフト層の部分は、オン状態のときに、縦方向にドリフト電流を流す領域として働く。したがって、このｎ-ドリフト層の電流経路を短くすれば、ドリフト抵抗が低くなるので、ＭＯＳＦＥＴの実質的なオン抵抗が下がるという効果が得られる。
その一方で、高抵抗のｎ-ドリフト層の部分は、オフ状態のときには空乏化して耐圧を高める。したがって、ｎ-ドリフト層が薄くなると、Ｐベース領域とドリフト領域との間のｐｎ接合から進行するドレイン−ベース間空乏層が広がる幅が狭くなり、シリコンの臨界電界強度に速く達するため、耐圧が低下してしまう。逆に、耐圧の高い半導体素子では、ｎ-ドリフト層が厚いため、オン抵抗が大きくなり、損失が増えてしまう。このように、オン抵抗と耐圧との間には、トレードオフ関係がある。
このトレードオフ関係は、ＩＧＢＴやバイポーラトランジスタやダイオード等の半導体素子においても同様に成立することが知られている。また、このトレードオフ関係は、オン状態のときにドリフト電流が流れる方向と、オフ状態のときの空乏層の伸びる方向とが異なる横型半導体素子にも共通である。
上述したトレードオフ関係による問題の解決法として、ドリフト層を、不純物濃度を高めたｎ型半導体領域よりなるドリフト領域とｐ型半導体領域よりなる仕切領域とを交互に繰り返し接合した構成の並列ｐｎ構造とした超接合半導体素子が公知である（たとえば、特許文献１、特許文献２、特許文献３、特許文献４参照。）。このような構造の半導体素子では、並列ｐｎ構造の不純物濃度が高くても、オフ状態のときに、空乏層が、並列ｐｎ構造の縦方向に伸びる各ｐｎ接合から横方向に広がり、ドリフト領域全体を空乏化するため、高耐圧化を図ることができる。
上述した超接合半導体素子の製造に用いられるシリコン超接合ウエハを低コストで量産性よく製造するためには、第１導電型のシリコン基板の表面層にトレンチを形成し、このトレンチ内に第２導電型のシリコン層をエピタキシャル成長させる方法が適している。一般に、エピタキシャル成長は、結晶面方位に強く依存する。すなわち、トレンチの埋め込みに有利な結晶面の方位と不利な方位とが存在する。成長温度や材料の供給圧などのエピタキシャル成長条件を変えることにより、この面方位による優劣の差を小さくすることは可能であるが、エピタキシャル成長における面方位依存性を完全に克服することは不可能である。
図１０は、超接合ウエハの要部の構成を示す断面斜視図である。図１０に示すように、Ｎ型半導体基板１に形成された複数のトレンチ２が、Ｐ型エピタキシャル層３により埋め込まれている。この場合、トレンチ２の開口部が先にＰ型エピタキシャル層３で塞がり、トレンチ２の内部にボイドが残ってしまうのを避ける必要がある。そのためには、トレンチ２の側壁、すなわちＮ型半導体基板１とＰ型エピタキシャル層３との境界面が、結晶成長においてファセット（安定化した平坦面）を形成しやすい低指数面であることが望ましい。なお、図１０において、符号１２はＮ+型ドレイン層である。
シリコン結晶においてファセットを形成しやすい低指数面は、たとえば（１００）面、（１１１）面、（３１１）面、（４１１）面、またはそれらにそれぞれ等価な面である。ここで、等価な面とは、たとえば（１１１）面に対しては、（１１−１）面、（１−１１）面、（−１１１）面、（１−１−１）面などである。これらの結晶面は、表記において指数の正負に違いがあるが、結晶自体の原子配置はまったく同等であり、化学的性質および物理的性質も同等である。
なお、本明細書では、“−１”の“−”は、本来、指数の上につくバーであり、結晶面の場合には、その面が単位格子の該当する主軸をマイナス方向で横切ったことを意味する。また、方向の場合には、該当する主軸についての座標がマイナスの値であることを意味する。
結晶の面方位を考慮した提案として、（１１０）面を表面とするシリコン半導体基板に、（１１１）面を側面とするトレンチを形成し、そのトレンチをエピタキシャル層で埋める方法が公知である（たとえば特許文献５参照。）。このような面方位とすることによって、たとえば特許文献５では、高アスペクトのトレンチ加工を行うとしている。
ところで、一般に、ＭＯＳＦＥＴのゲートは、界面準位密度の低い方位の面、たとえば（１００）面に形成されるのが望ましい。これは、ＭＯＳＦＥＴのＪ−ＦＥＴ抵抗を低減する構造として知られているトレンチゲート構造のＭＯＳＦＥＴにおいても同様である。
したがって、図１１に、従来のトレンチゲート型ＭＯＳＦＥＴの要部の構成を、一部を破断し、一部を省略して示すように、ゲート絶縁膜５を介してゲート電極６が埋め込まれるトレンチ４の側壁は、（１００）面またはこれに等価な面（たとえば、（０１０）面、（００１）面、（−１００）面、（０−１０）面、（００−１）面であるのが望ましい。その理由は、界面準位密度が低いので、電気特性が優れているからである。なお、図１１において、符号８はＮ+型ソース領域であり、符号９は高濃度のＰ型半導体領域である。符号１０は層間絶縁膜であり、符号１１および１３はそれぞれソース電極およびドレイン電極である。
ゲート電極が埋め込まれるトレンチの側壁の面方位を考慮した提案として、（１１０）面を表面とするシリコン半導体基板に、（１００）面と（１１０）面を側面とするトレンチを形成し、そのトレンチをゲートポリシリコンで埋める方法が公知である（たとえば特許文献６参照。）。たとえば特許文献６では、トレンチの（１００）面の側壁に沿ってチャネルが形成される。
欧州特許出願公開第００５３８５４号明細書 米国特許第５２１６２７５号明細書 米国特許第５４３８２１５号明細書 特開平９−２６６３１１号公報 特開２００２−１２４４７４号公報 特開２００２−２３１９４８号公報
しかしながら、超接合ウエハ上にトレンチゲート型ＭＯＳＦＥＴを作製するにあたって、超接合ウエハを作製するためにトレンチ埋め込みエピタキシャル成長において有利な面方位を選択すると、トレンチゲート構造を作製するためのトレンチの側壁が必ずしも（１００）面になるとは限らないという問題点がある。
本発明は、上記問題点に鑑みてなされたものであって、超接合ウエハの作製に有利で、かつトレンチゲート構造の作製にも有利な面方位を備えた半導体素子を提供することを目的とする。また、本発明の他の目的は、超接合ウエハの作製に有利で、かつトレンチゲート構造の作製にも有利な面方位を備えた半導体素子の製造方法を提供することである。
上記目的を達成するため、請求項１の発明にかかる半導体素子は、（１００）面またはこれと等価な面を表面とする第１導電型の半導体基板よりなる第１の半導体領域と、前記半導体基板の表面層にて＜００１＞方向に伸び、かつ（０１０）面またはこれと等価な面を側面とする複数の第１のトレンチ内に埋め込まれた第２導電型のエピタキシャル層よりなる第２の半導体領域と、前記第１の半導体領域の表面層にて＜００１＞方向に伸びる第２のトレンチと、前記第２のトレンチの内面に沿うゲート絶縁膜と、前記第２のトレンチ内の、前記ゲート絶縁膜の内側に埋め込まれたゲート電極と、を具備することを特徴とする。
請求項２の発明にかかる半導体素子は、請求項１の発明において、隣り合う前記第２のトレンチ間の表面層に第２導電型の半導体領域をさらに具備することを特徴とする。
請求項３の発明にかかる半導体素子は、（１００）面またはこれと等価な面を表面とする第１導電型の半導体基板よりなる第１の半導体領域と、前記半導体基板の表面層にて＜００１＞方向に伸び、かつ（０１０）面またはこれと等価な面を側面とする複数の第１のトレンチ内に埋め込まれた第２導電型のエピタキシャル層よりなる第２の半導体領域と、前記第２の半導体領域の表面層にて＜００１＞方向に伸びる第２のトレンチと、前記第２のトレンチの内面に沿うゲート絶縁膜と、前記第２のトレンチ内の、前記ゲート絶縁膜の内側に埋め込まれたゲート電極と、隣り合う前記第２のトレンチ間の表面層に設けられた第２導電型の半導体領域と、を具備することを特徴とする。
請求項４の発明にかかる半導体素子は、（１００）面またはこれと等価な面を表面とする第１導電型の半導体基板よりなる第１の半導体領域と、前記半導体基板の表面層にて＜００１＞方向に伸び、かつ（０１０）面またはこれと等価な面を側面とする複数の第１のトレンチ内に埋め込まれた第２導電型のエピタキシャル層よりなる第２の半導体領域と、前記第１の半導体領域および前記第２の半導体領域の表面層にて＜０１０＞方向に伸びる第２のトレンチと、前記第２のトレンチの内面に沿うゲート絶縁膜と、前記第２のトレンチ内の、前記ゲート絶縁膜の内側に埋め込まれたゲート電極と、隣り合う前記第２のトレンチ間の表面層に設けられた第２導電型の半導体領域と、を具備することを特徴とする。
請求項５の発明にかかる半導体素子は、請求項４の発明において、前記第１の半導体領域および前記第２の半導体領域にわたってその表面層に、高抵抗の第１導電型のバッファ層をさらに具備することを特徴とする。
請求項６の発明にかかる半導体素子は、（１１０）面またはこれと等価な面を表面とする第１導電型の半導体基板よりなる第１の半導体領域と、前記半導体基板の表面層にて＜１−１０＞方向に伸び、かつ（００１）面またはこれと等価な面を側面とする複数の第１のトレンチ内に埋め込まれた第２導電型のエピタキシャル層よりなる第２の半導体領域と、前記第１の半導体領域の表面層にて＜１−１０＞方向に伸びる第２のトレンチと、前記第２のトレンチの内面に沿うゲート絶縁膜と、前記第２のトレンチ内の、前記ゲート絶縁膜の内側に埋め込まれたゲート電極と、を具備することを特徴とする。
請求項７の発明にかかる半導体素子は、請求項６の発明において、隣り合う前記第２のトレンチ間の表面層に第２導電型の半導体領域をさらに具備することを特徴とする。
請求項８の発明にかかる半導体素子は、（１１０）面またはこれと等価な面を表面とする第１導電型の半導体基板よりなる第１の半導体領域と、前記半導体基板の表面層にて＜１−１０＞方向に伸び、かつ（００１）面またはこれと等価な面を側面とする複数の第１のトレンチ内に埋め込まれた第２導電型のエピタキシャル層よりなる第２の半導体領域と、前記第２の半導体領域の表面層にて＜１−１０＞方向に伸びる第２のトレンチと、前記第２のトレンチの内面に沿うゲート絶縁膜と、前記第２のトレンチ内の、前記ゲート絶縁膜の内側に埋め込まれたゲート電極と、隣り合う前記第２のトレンチ間の表面層に設けられた第２導電型の半導体領域と、を具備することを特徴とする。
請求項９の発明にかかる半導体素子は、請求項１〜８のいずれか一つに記載の発明において、隣り合う前記第２のトレンチ間の表面層に設けられた第１導電型のソース領域と、層間絶縁膜により前記ゲート電極から絶縁され、かつ前記ソース領域に接触するソース電極と、をさらに具備することを特徴とする。
請求項１０の発明にかかる半導体素子は、請求項１〜９のいずれか一つに記載の発明において、前記半導体基板の裏面に設けられた第１導電型のドレイン層と、前記ドレイン層に接触するドレイン電極と、をさらに具備することを特徴とする。
請求項１〜１０の発明によれば、いずれも、第１のトレンチの側面が、エピタキシャル成長においてファセットを形成しやすい低指数面の一つである（１００面に等価な面となり、かつ第２のトレンチの側面も、界面準位密度が低い（１００）面に等価な面となる。
また、請求項２〜４、７および８の発明によれば、いずれも、第２導電型半導体領域の不純物濃度と拡散深さを正確に決めることにより、たとえばＭＯＳＦＥＴのチャネル長やしきい値電圧を正確に制御することが可能となる。
また、請求項４の発明によれば、第２のトレンチの開口幅やピッチを、第１のトレンチのパターンから独立して決めることができる。
また、請求項５の発明によれば、高抵抗の第１導電型バッファ層があることにより、第２のトレンチに沿ってその外側の不純物濃度が一定となり、しきい値電圧等の電気特性が安定する。
請求項１１の発明によれば、（１００）面またはこれと等価な面を表面とする第１導電型の半導体基板よりなる第１の半導体領域と、前記半導体基板の表面層にて＜００１＞方向に伸び、かつ（０１０）面またはこれと等価な面を側面とする複数の第１のトレンチ内に埋め込まれた第２導電型のエピタキシャル層よりなる第２の半導体領域と、前記第１の半導体領域の表面層にて形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を具備することとする。
本発明によれば、第１のトレンチの側面が、エピタキシャル成長においてファセットを形成しやすい低指数面の一つである（１００）面に等価な面となり、かつ第２のトレンチの側面も、界面準位密度が低い（１００）面に等価な面となる。したがって、超接合ウエハの作製に有利で、かつトレンチゲート構造の作製にも有利な面方位を備えた半導体素子が得られる。
また、本発明によれば、第１のトレンチの側面を、エピタキシャル成長においてファセットを形成しやすい低指数面の一つである（１００）面に等価な面とし、かつ第２のトレンチの側面を、界面準位密度が低い（１００）面に等価な面とすることができる。したがって、超接合ウエハを低コストで量産性よく製造することができるとともに、電気特性に優れたトレンチゲート構造を有する絶縁ゲートデバイスを製造することができる。
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。以下の説明では、第１導電型をＮ型とし、第２導電型をＰ型とするが、その逆でも同様である。本発明の最良の形態としては、（１００）面またはこれと等価な面を表面とする第１導電型の半導体基板よりなる第１の半導体領域と、半導体基板の表面層にて＜００１＞方向に伸び、かつ（０１０）面またはこれと等価な面を側面とする複数の第１のトレンチ内に埋め込まれた第２導電型のエピタキシャル層よりなる第２の半導体領域を有することである。
実施の形態１．
図１は、実施の形態１のトレンチゲート型ＭＯＳＦＥＴの要部の構成を示す断面斜視図である。図１に示すように、シリコンよりなる高抵抗のＮ型半導体基板１の表面は（１００）面またはこれと等価な面である。このＮ型半導体基板１の表面層に、＜００１＞方向に伸びる第１のトレンチ２が所定のピッチで形成されている。
第１のトレンチ２の側面は、（０１０）面またはこれと等価な面となり、エピタキシャル成長時にファセットを形成しやすく、トレンチ内にボイドを残しにくい方位となっている。したがって、エピタキシャル成長をおこなうことによって、第１のトレンチ２内は、Ｐ型エピタキシャル層３で隙間なく埋め込まれる。超接合ウエハは、このようにＮ型半導体基板１よりなる第１の半導体領域と、Ｐ型エピタキシャル層３よりなる第２の半導体領域とが交互に繰り返し接合された構成となっている。超接合ウエハの裏面には、高濃度のＮ+型ドレイン層１２となる半導体層が設けられている。
＜００１＞方向に伸びる第２のトレンチ４は、少なくとも超接合ウエハの第１の半導体領域の表面層、すなわちＮ型半導体基板１の露出部分を除去するように形成されている。このとき、第２のトレンチ４の側面は、（０１０）面またはこれと等価な面となり、界面準位密度が低い方位となっている。そして、第２のトレンチ４の内面に沿って、ゲート絶縁膜５が形成され、さらにその内側部分がゲート電極６により埋め込まれている。ゲート電極６としては、たとえばリンドープされたポリシリコンなどが用いられる。
超接合ウエハの第２の半導体領域の表面層、すなわちＰ型エピタキシャル層３の表面層には、高濃度のＮ+型ソース領域８と高濃度のＰ型半導体領域９とが形成されている。これらＮ+型ソース領域８およびＰ型半導体領域９に接触し、かつゲート電極６に接触しないように、ソース電極１１が形成されている。ゲート電極６とソース電極１１との間には、層間絶縁膜１０が形成されている。Ｎ+型ドレイン層１２には、ドレイン電極１３が接触している。
上述した実施の形態１によれば、第１のトレンチ２の側面が、エピタキシャル成長においてファセットを形成しやすい低指数面の一つである（１００）面に等価な面となり、かつ第２のトレンチ４の側面も、界面準位密度が低い（１００）面に等価な面となる。したがって、超接合ウエハの作製に有利で、かつトレンチゲート構造の作製にも有利な面方位を備えたＭＯＳＦＥＴが得られる。また、超接合ウエハを低コストで量産性よく製造することができるとともに、電気特性に優れたＭＯＳＦＥＴを製造することができる。
実施の形態２．
図２は、実施の形態２のトレンチゲート型ＭＯＳＦＥＴの要部の構成を示す断面斜視図である。図２に示すように、実施の形態２が実施の形態１と異なるのは、第２のトレンチ４が、Ｎ型半導体基板１の露出部分ではなく、Ｐ型エピタキシャル層３の露出部分を除去するように形成されていることと、Ｎ型半導体基板１の表面層にＰ型半導体領域７が形成されており、そのＰ型半導体領域７の表面層に高濃度のＮ+型ソース領域８および高濃度のＰ型半導体領域９が形成されていることである。その他の構成は実施の形態１と同じである。実施の形態１と同じ構成については、実施の形態１と同一の符号を付して説明を省略する。
実施の形態２によれば、実施の形態１と同様の効果に加えて、Ｎ型半導体基板１の表面層に形成されたＰ型半導体領域７の不純物濃度と拡散深さを正確に決めることにより、ＭＯＳＦＥＴのチャネル長やしきい値電圧を正確に制御することができるという効果が得られる。
実施の形態３．
図３は、実施の形態３のトレンチゲート型ＭＯＳＦＥＴの要部の構成を示す断面斜視図である。図３に示すように、実施の形態３が実施の形態１と異なるのは、第２のトレンチ４が、Ｎ型半導体基板１の露出部分の幅よりも狭く形成されていることと、隣り合う第２のトレンチ４の間の表面層にＰ型半導体領域７が形成されており、そのＰ型半導体領域７の表面層に高濃度のＮ+型ソース領域８および高濃度のＰ型半導体領域９が形成されていることである。その他の構成は実施の形態１と同じである。実施の形態１と同じ構成については、実施の形態１と同一の符号を付して説明を省略する。
ここで、図３に示す構成のトレンチゲート型ＭＯＳＦＥＴにおいて、各部の基準的な寸法および不純物濃度等は以下のようになる。ただし、図４に示すように、第１のトレンチ２の開口幅、すなわちＰ型エピタキシャル層３の幅をＷｐとし、第１のトレンチ２のピッチ、すなわち超接合ウエハの超接合領域におけるＮ型半導体基板１の幅をＷｎとする。つまり、超接合ウエハは、幅がＷｐのＰ型領域と、幅がＷｎのＮ型領域とが交互に接合されているものとする。
また、第２のトレンチ４の開口幅をＷｔとする。この第２のトレンチ４の深さをｄｔとし、超接合ウエハの超接合領域の厚み、すなわち第２のトレンチ４の底から第１のトレンチ２の底までの深さをｄｓとする。
たとえば６００Ｖ耐圧のＭＯＳＦＥＴの場合、ＷｎとＷｐはほぼ等しく、８μｍまたはそれ以下であり、好ましくは５μｍ以下であるとよい。超接合領域におけるＮ型半導体基板１の不純物濃度とＰ型エピタキシャル層３の不純物濃度もほぼ等しく、ＷｎおよびＷｐが８μｍのときには２．５×１０16ｃｍ-3程度であり、ＷｎおよびＷｐが５μｍのときには４×１０16ｃｍ-3程度である。ｄｓはおおよそ４０〜５０μｍである。Ｗｔは２μｍ以下であり、好ましくは１μｍ以下であるとよい。ｄｔは５μｍ以下であり、好ましくは１〜３μｍ程度であるとよい。
また、たとえば１００Ｖ耐圧のＭＯＳＦＥＴの場合には、ＷｎとＷｐはほぼ等しく、２μｍまたはそれ以下であり、好ましくは１μｍ程度であるとよい。超接合領域におけるＮ型半導体基板１の不純物濃度とＰ型エピタキシャル層３の不純物濃度もほぼ等しく、ＷｎおよびＷｐが２μｍのときには１×１０17ｃｍ-3程度であり、ＷｎおよびＷｐが１μｍのときには２×１０17ｃｍ-3程度である。ｄｓはおおよそ８〜１０μｍである。ＷｔはＷｎよりも小さく、好ましくは１μｍ以下であるとよい。ｄｔは３μｍ以下であるとよい。
上述した実施の形態３によれば、実施の形態１と同様の効果に加えて、Ｎ型半導体基板１の表面層に形成されたＰ型半導体領域７の不純物濃度と拡散深さを正確に決めることにより、ＭＯＳＦＥＴのチャネル長やしきい値電圧を正確に制御することができるという効果が得られる。また、実施の形態１と比べて、第２のトレンチ４の幅が狭いことにより、ウエハの全表面積に占める第２のトレンチ４の開口面積の割合、すなわち開口率が小さくなるので、第２のトレンチ４を形成する際のプロセス条件を広くとることができるという効果が得られる。さらに、Ｐ型半導体領域７のうち、Ｐ型エピタキシャル層３と重なり合った領域１５では、不純物濃度が高くなるので、Ｐ型半導体領域７の表面層に形成された高濃度のＰ型半導体領域９とともに、ターンオフ時のラッチアップ耐量を高める効果があ
る。
実施の形態４．
図５は、実施の形態４のトレンチゲート型ＭＯＳＦＥＴの要部の構成を示す断面斜視図である。図５に示すように、実施の形態４が実施の形態１と異なるのは、Ｎ型半導体基板１の表面が（１１０）面またはこれと等価な面であることと、第１および第２のトレンチ２，４が＜１−１０＞方向に伸びており、これらのトレンチ２，４の側面が（００１）面またはこれと等価な面となることである。その他の構成は実施の形態１と同じである。実施の形態１と同じ構成については、実施の形態１と同一の符号を付して説明を省略する。実施の形態４によれば、実施の形態１と同様の効果が得られる。
実施の形態５．
図６は、実施の形態５のトレンチゲート型ＭＯＳＦＥＴの要部の構成を示す断面斜視図である。図６に示すように、実施の形態５は、実施の形態２において、Ｎ型半導体基板１の表面の面方位、並びに第１および第２のトレンチ２，４の方向を変えたものである。すなわち、実施の形態５では、Ｎ型半導体基板１の表面は（１１０）面またはこれと等価な面である。
第１および第２のトレンチ２，４は＜１−１０＞方向に伸びており、これらのトレンチ２，４の側面は（００１）面またはこれと等価な面である。その他の構成は実施の形態２と同じである。実施の形態２と同じ構成については、実施の形態２と同一の符号を付して説明を省略する。実施の形態５によれば、実施の形態２と同様の効果が得られる。
実施の形態６．
図７は、実施の形態６のトレンチゲート型ＭＯＳＦＥＴの要部の構成を示す断面斜視図である。図７に示すように、実施の形態６は、実施の形態３において、Ｎ型半導体基板１の表面の面方位、並びに第１および第２のトレンチ２，４の方向を変えたものである。すなわち、実施の形態６では、Ｎ型半導体基板１の表面は（１１０）面またはこれと等価な面である。
第１および第２のトレンチ２，４は＜１−１０＞方向に伸びており、これらのトレンチ２，４の側面は（００１）面またはこれと等価な面である。その他の構成は実施の形態３と同じである。実施の形態３と同じ構成については、実施の形態３と同一の符号を付して説明を省略する。実施の形態６によれば、実施の形態３と同様の効果が得られる。
実施の形態７．
図８は、実施の形態７のトレンチゲート型ＭＯＳＦＥＴの要部の構成を示す断面斜視図である。図８に示すように、実施の形態７が実施の形態１と異なるのは、第２のトレンチ４が、第１のトレンチ２の直交する方向、すなわち＜０１０＞方向に伸びていることと、隣り合う第２のトレンチ４の間の表面層にＰ型半導体領域７が形成されており、そのＰ型半導体領域７の表面層に高濃度のＮ+型ソース領域８および高濃度のＰ型半導体領域９が形成されていることである。
第２のトレンチ４の側面は、（００１）面またはこれと等価な面になる。その他の構成は実施の形態１と同じである。実施の形態１と同じ構成については、実施の形態１と同一の符号を付して説明を省略する。実施の形態７によれば、実施の形態１と同様の効果に加えて、第２のトレンチ４の開口幅やピッチを、第１のトレンチ２のパターンから独立して決めることができるという効果が得られる。
実施の形態８．
図９は、実施の形態８のトレンチゲート型ＭＯＳＦＥＴの要部の構成を示す断面斜視図である。図９に示すように、実施の形態８は、実施の形態７において、Ｎ型半導体基板１およびＰ型エピタキシャル層３にわたって、超接合ウエハの表面層に高抵抗のＮ型バッファ層１４が形成されたものである。第２のトレンチ４は、そのＮ型バッファ層１４を貫通して形成されている。また、高濃度のＮ+型ソース領域８および高濃度のＰ型半導体領域９は、Ｎ型バッファ層１４の表面層に形成されている。その他の構成は実施の形態３と同じである。実施の形態３と同じ構成については、実施の形態３と同一の符号を付して説明を省略する。
実施の形態８によれば、実施の形態７と同様の効果に加えて、Ｎ型バッファ層１４があることにより、第２のトレンチ４に沿ってその外側の不純物濃度が一定となるので、隣り合う第２のトレンチ４の間に設けられたＰ型半導体領域７がＰ型エピタキシャル層３と重なったり、重ならなかったりすることによる影響を受けずに済み、しきい値電圧等の電気特性が安定する。
以上において本発明は、実施の形態において例示したＮチャネルＭＯＳＦＥＴに限らず、超接合構造とトレンチゲート構造を備えた全ての半導体素子に適用可能である。たとえば、ＰチャネルＭＯＳＦＥＴや、トレンチ型のＭＯＳゲート構造を備えたＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などにも適用できる。
ここまでの実施の形態１〜８はゲート構造をトレンチゲート構造としたものである。一般にトレンチゲート構造を採用することで、電気特性の面で低オン抵抗化が図れるため、特性上有利である。しかし、現状の製造技術では、トレンチゲート構造の形成技術が十分確立しているとはいえず、トレンチゲート構造を採用した結果、逆に電気特性のばらつきが大きくなったり、良品率の低下につながることも考えられる。そこで、電気特性のばらつきを抑え良品率を高く維持するための実施の形態を次に示す。
実施の形態９．
図１２は、実施の形態９のプレーナゲート型ＭＯＳＦＥＴの要部の構成を示す断面斜視図である。図１２に示すように、実施の形態９は、シリコンよりなる高抵抗のＮ型半導体基板１の表面は（１００）面またはこれと等価な面である。そして、このＮ型半導体基板１の表面層に、＜００１＞方向に伸びる第１のトレンチ２が所定のピッチで形成されている。
第１のトレンチ２の側面は、（０１０）面またはこれと等価な面となり、エピタキシャル成長時にファセットを形成しやすく、トレンチ内にボイドを残しにくい方位となっている。したがって、エピタキシャル成長をおこなうことによって、第１のトレンチ２内は、Ｐ型エピタキシャル層３で隙間なく埋め込まれる。超接合ウエハは、このようにＮ型半導体基板１よりなる第１の半導体領域と、Ｐ型エピタキシャル層３よりなる第２の半導体領域とが交互に繰り返し接合された構成となっている。超接合ウエハの裏面には、高濃度のＮ+型ドレイン層１２となる半導体層が設けられている。
＜００１＞方向に伸びるＰ型半導体領域９は、Ｎ型半導体基板１のＰ型エピタキシャル層３上に形成されている。Ｐ型半導体領域９の表面に沿って、ゲート絶縁膜５がＮ型半導体基板１上に形成され、さらにその上側部分にゲート電極６が形成されている。ゲート電極６としては、たとえばリンドープされたポリシリコンなどが用いられる。
高濃度のＰ型半導体領域９の表面には高濃度のＮ+型ソース領域８が形成されている。これらＮ+型ソース領域８およびＰ型半導体領域９に接触し、かつゲート電極６に接触しないように、ソース電極１１が形成されている。ゲート電極６とソース電極１１との間には、層間絶縁膜１０が形成されている。Ｎ+型ドレイン層１２には、ドレイン電極１３が接触している。
上述した実施の形態８によれば、第１のトレンチ２の側面が、エピタキシャル成長においてファセットを形成しやすい低指数面の一つである（１００）面に等価な面となる。したがって、超接合ウエハの作製に有利な面方位を備えたＭＯＳＦＥＴが得られる。また、超接合ウエハを低コストで量産性よく製造することができるとともに、製造技術の確立したプレーナゲート構造を採用することで、電気特性のばらつきの少ない優れたＭＯＳＦＥＴを製造することができる。
実施の形態１０
図１３は、実施の形態１０のプレーナゲート型ＭＯＳＦＥＴの要部の構成を示す断面斜視図である。図１３に示すように、実施の形態１０は、Ｎ型半導体基板１の表面が（１００）面またはこれと等価な面であること、このＮ型半導体基板１の表面層に、＜００１＞方向に伸びる第１のトレンチ２が所定のピッチで形成されていること、第１のトレンチ２の側面は、（０１０）面またはこれと等価な面であることが実施の形態９と同じである。実施の形態９と異なるのは、Ｐ型半導体領域９の伸びる方向である。即ち、実施の形態９では、第１のトレンチ２の伸びる方向に対してＰ型半導体領域９の伸びる方向が同じ（平行）であったのに対し、実施の形態１０では、第１のトレンチ２の伸びる方向に対してＰ型半導体領域９の伸びる方向が異なる（直交）ことである。その他の構成は実施の形態９と同じであるので、実施の形態９と同じ構成については、実施の形態９と同一の符号を付して説明を省略する。第９の実施例では、電気特性のばらつきを少なくするために、隣接するＰ型エピタキシャル層３のピッチと隣接するＰ型半導体領域９のピッチを一致させるか逓倍とする必要がある（平行のため）が、実施の形態１０では隣接するＰ型エピタキシャル層３のピッチと隣接するＰ型半導体領域９のピッチを一致させるか逓倍とする必要がない（直交のため）。
以上において本発明は、実施の形態において例示したＮチャネルＭＯＳＦＥＴに限らず、超接合構造とトレンチゲート構造を備えた全ての半導体素子に適用可能である。たとえば、ＰチャネルＭＯＳＦＥＴや、トレンチ型のＭＯＳゲート構造を備えたＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などにも適用できる。
本発明の半導体素子は、低オン抵抗が実現できるので、スイッチング素子の低損失化が要求される回路に適用できる。
実施の形態１のトレンチゲート型ＭＯＳＦＥＴの要部の構成を示す断面斜視図である。 実施の形態２のトレンチゲート型ＭＯＳＦＥＴの要部の構成を示す断面斜視図である。 実施の形態３のトレンチゲート型ＭＯＳＦＥＴの要部の構成を示す断面斜視図である。 実施の形態３のトレンチゲート型ＭＯＳＦＥＴの寸法を説明するための図である。 実施の形態４のトレンチゲート型ＭＯＳＦＥＴの要部の構成を示す断面斜視図である。 実施の形態５のトレンチゲート型ＭＯＳＦＥＴの要部の構成を示す断面斜視図である。 実施の形態６のトレンチゲート型ＭＯＳＦＥＴの要部の構成を示す断面斜視図である。 実施の形態７のトレンチゲート型ＭＯＳＦＥＴの要部の構成を示す断面斜視図である。 実施の形態８のトレンチゲート型ＭＯＳＦＥＴの要部の構成を示す断面斜視図である。 超接合ウエハの要部の構成を示す断面斜視図である。 従来のトレンチゲート型ＭＯＳＦＥＴの要部の構成を示す断面斜視図である。 実施の形態９のプレーナゲート型ＭＯＳＦＥＴの要部の構成を示す断面斜視図である。 実施の形態１０のプレーナゲート型ＭＯＳＦＥＴの要部の構成を示す断面斜視図である。
符号の説明
１ Ｎ型半導体基板
２ 第１のトレンチ
３ Ｐ型エピタキシャル層
４ 第２のトレンチ
５ ゲート絶縁膜
６ ゲート電極
７ Ｐ型半導体領域
８ Ｎ+型ソース領域
９ 高濃度のＰ型半導体領域
１０ 層間絶縁膜
１１ ソース電極
１２ Ｎ+型ドレイン層
１３ ドレイン電極
１４ 高抵抗のＮ型バッファ層

Claims (11)

  1. （１００）面またはこれと等価な面を表面とする第１導電型の半導体基板よりなる第１の半導体領域と、
    前記半導体基板の表面層にて＜００１＞方向に伸び、かつ（０１０）面またはこれと等価な面を側面とする複数の第１のトレンチ内に埋め込まれた第２導電型のエピタキシャル層よりなる第２の半導体領域と、
    前記第１の半導体領域の表面層にて＜００１＞方向に伸びる第２のトレンチと、
    前記第２のトレンチの内面に沿うゲート絶縁膜と、
    前記第２のトレンチ内の、前記ゲート絶縁膜の内側に埋め込まれたゲート電極と、
    を具備することを特徴とする半導体素子。
  2. 隣り合う前記第２のトレンチ間の表面層に第２導電型の半導体領域をさらに具備することを特徴とする請求項１に記載の半導体素子。
  3. （１００）面またはこれと等価な面を表面とする第１導電型の半導体基板よりなる第１の半導体領域と、
    前記半導体基板の表面層にて＜００１＞方向に伸び、かつ（０１０）面またはこれと等価な面を側面とする複数の第１のトレンチ内に埋め込まれた第２導電型のエピタキシャル層よりなる第２の半導体領域と、
    前記第２の半導体領域の表面層にて＜００１＞方向に伸びる第２のトレンチと、
    前記第２のトレンチの内面に沿うゲート絶縁膜と、
    前記第２のトレンチ内の、前記ゲート絶縁膜の内側に埋め込まれたゲート電極と、
    隣り合う前記第２のトレンチ間の表面層に設けられた第２導電型の半導体領域と、
    を具備することを特徴とする半導体素子。
  4. （１００）面またはこれと等価な面を表面とする第１導電型の半導体基板よりなる第１の半導体領域と、
    前記半導体基板の表面層にて＜００１＞方向に伸び、かつ（０１０）面またはこれと等価な面を側面とする複数の第１のトレンチ内に埋め込まれた第２導電型のエピタキシャル層よりなる第２の半導体領域と、
    前記第１の半導体領域および前記第２の半導体領域の表面層にて＜０１０＞方向に伸びる第２のトレンチと、
    前記第２のトレンチの内面に沿うゲート絶縁膜と、
    前記第２のトレンチ内の、前記ゲート絶縁膜の内側に埋め込まれたゲート電極と、
    隣り合う前記第２のトレンチ間の表面層に設けられた第２導電型の半導体領域と、
    を具備することを特徴とする半導体素子。
  5. 前記第１の半導体領域および前記第２の半導体領域にわたってその表面層に、高抵抗の第１導電型のバッファ層をさらに具備することを特徴とする請求項４に記載の半導体素子。
  6. （１１０）面またはこれと等価な面を表面とする第１導電型の半導体基板よりなる第１の半導体領域と、
    前記半導体基板の表面層にて＜１−１０＞方向に伸び、かつ（００１）面またはこれと等価な面を側面とする複数の第１のトレンチ内に埋め込まれた第２導電型のエピタキシャル層よりなる第２の半導体領域と、
    前記第１の半導体領域の表面層にて＜１−１０＞方向に伸びる第２のトレンチと、
    前記第２のトレンチの内面に沿うゲート絶縁膜と、
    前記第２のトレンチ内の、前記ゲート絶縁膜の内側に埋め込まれたゲート電極と、
    を具備することを特徴とする半導体素子。
  7. 隣り合う前記第２のトレンチ間の表面層に第２導電型の半導体領域をさらに具備することを特徴とする請求項６に記載の半導体素子。
  8. （１１０）面またはこれと等価な面を表面とする第１導電型の半導体基板よりなる第１の半導体領域と、
    前記半導体基板の表面層にて＜１−１０＞方向に伸び、かつ（００１）面またはこれと等価な面を側面とする複数の第１のトレンチ内に埋め込まれた第２導電型のエピタキシャル層よりなる第２の半導体領域と、
    前記第２の半導体領域の表面層にて＜１−１０＞方向に伸びる第２のトレンチと、
    前記第２のトレンチの内面に沿うゲート絶縁膜と、
    前記第２のトレンチ内の、前記ゲート絶縁膜の内側に埋め込まれたゲート電極と、
    隣り合う前記第２のトレンチ間の表面層に設けられた第２導電型の半導体領域と、
    を具備することを特徴とする半導体素子。
  9. 隣り合う前記第２のトレンチ間の表面層に設けられた第１導電型のソース領域と、
    層間絶縁膜により前記ゲート電極から絶縁され、かつ前記ソース領域に接触するソース電極と、
    をさらに具備することを特徴とする請求項１〜８のいずれか一つに記載の半導体素子。
  10. 前記半導体基板の裏面に設けられた第１導電型のドレイン層と、
    前記ドレイン層に接触するドレイン電極と、
    をさらに具備することを特徴とする請求項１〜９のいずれか一つに記載の半導体素子。
  11. （１００）面またはこれと等価な面を表面とする第１導電型の半導体基板よりなる第１の半導体領域と、
    前記半導体基板の表面層にて＜００１＞方向に伸び、かつ（０１０）面またはこれと等価な面を側面とする複数の第１のトレンチ内に埋め込まれた第２導電型のエピタキシャル層よりなる第２の半導体領域と、
    前記第１の半導体領域の表面層にて形成されるゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    を具備することを特徴とする半導体素子。
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Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006024690A (ja) * 2004-07-07 2006-01-26 Toshiba Corp 電力用半導体装置
JP2006140277A (ja) * 2004-11-11 2006-06-01 Shindengen Electric Mfg Co Ltd 半導体素子の製造方法
JP2007311669A (ja) * 2006-05-22 2007-11-29 Toshiba Corp 半導体装置及びその製造方法
JP2010028018A (ja) * 2008-07-24 2010-02-04 Fuji Electric Device Technology Co Ltd 半導体ウエハおよび半導体装置と半導体装置の製造方法
WO2011135995A1 (ja) * 2010-04-26 2011-11-03 三菱電機株式会社 半導体装置
WO2013187017A1 (ja) 2012-06-13 2013-12-19 株式会社デンソー 炭化珪素半導体装置およびその製造方法
CN103489785A (zh) * 2013-09-03 2014-01-01 上海恺创电子有限公司 超级结半导体器件的元胞结构和工艺实现方法
KR20150059116A (ko) * 2013-11-21 2015-05-29 인피니언 테크놀로지스 아게 반도체 디바이스 및 반도체 디바이스를 제작하기 위한 방법
CN105529246A (zh) * 2015-12-03 2016-04-27 中国科学院半导体研究所 一种通过激光刻蚀碳化硅制备碳化硅超结结构的方法
JP6052394B2 (ja) * 2013-03-15 2016-12-27 トヨタ自動車株式会社 半導体装置およびその製造方法
CN108807506A (zh) * 2018-08-31 2018-11-13 无锡麟力科技有限公司 带沟槽栅结构的深槽超结mosfet器件及其加工工艺
CN109192781A (zh) * 2018-08-31 2019-01-11 无锡麟力科技有限公司 带侧墙栅结构的深槽超结mosfet器件及其加工工艺

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001332726A (ja) * 2000-05-22 2001-11-30 Hitachi Ltd 縦形電界効果半導体装置及びその製造方法
JP2004039655A (ja) * 2002-06-28 2004-02-05 Shindengen Electric Mfg Co Ltd 半導体装置
JP2004047967A (ja) * 2002-05-22 2004-02-12 Denso Corp 半導体装置及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001332726A (ja) * 2000-05-22 2001-11-30 Hitachi Ltd 縦形電界効果半導体装置及びその製造方法
JP2004047967A (ja) * 2002-05-22 2004-02-12 Denso Corp 半導体装置及びその製造方法
JP2004039655A (ja) * 2002-06-28 2004-02-05 Shindengen Electric Mfg Co Ltd 半導体装置

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006024690A (ja) * 2004-07-07 2006-01-26 Toshiba Corp 電力用半導体装置
JP2006140277A (ja) * 2004-11-11 2006-06-01 Shindengen Electric Mfg Co Ltd 半導体素子の製造方法
JP2007311669A (ja) * 2006-05-22 2007-11-29 Toshiba Corp 半導体装置及びその製造方法
JP2010028018A (ja) * 2008-07-24 2010-02-04 Fuji Electric Device Technology Co Ltd 半導体ウエハおよび半導体装置と半導体装置の製造方法
US8860039B2 (en) 2010-04-26 2014-10-14 Mitsubishi Electric Corporation Semiconductor device
WO2011135995A1 (ja) * 2010-04-26 2011-11-03 三菱電機株式会社 半導体装置
US10062758B2 (en) 2010-04-26 2018-08-28 Mitsubishi Electric Corporation Semiconductor device
US9543428B2 (en) 2012-06-13 2017-01-10 Denso Corporation Silicon carbide semiconductor device and method for producing the same
KR20150013284A (ko) 2012-06-13 2015-02-04 가부시키가이샤 덴소 탄화규소 반도체 장치 및 그 제조 방법
CN104380471A (zh) * 2012-06-13 2015-02-25 株式会社电装 碳化硅半导体装置及其制造方法
WO2013187017A1 (ja) 2012-06-13 2013-12-19 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US9818860B2 (en) 2012-06-13 2017-11-14 Denso Corporation Silicon carbide semiconductor device and method for producing the same
CN104380471B (zh) * 2012-06-13 2017-10-27 株式会社电装 碳化硅半导体装置及其制造方法
JP6052394B2 (ja) * 2013-03-15 2016-12-27 トヨタ自動車株式会社 半導体装置およびその製造方法
CN103489785A (zh) * 2013-09-03 2014-01-01 上海恺创电子有限公司 超级结半导体器件的元胞结构和工艺实现方法
US9450085B2 (en) 2013-11-21 2016-09-20 Infineon Technologies Ag Semiconductor device and method for producing a semiconductor device
KR101653456B1 (ko) * 2013-11-21 2016-09-01 인피니언 테크놀로지스 아게 반도체 디바이스 및 반도체 디바이스를 제작하기 위한 방법
KR20150059116A (ko) * 2013-11-21 2015-05-29 인피니언 테크놀로지스 아게 반도체 디바이스 및 반도체 디바이스를 제작하기 위한 방법
CN105529246A (zh) * 2015-12-03 2016-04-27 中国科学院半导体研究所 一种通过激光刻蚀碳化硅制备碳化硅超结结构的方法
CN108807506A (zh) * 2018-08-31 2018-11-13 无锡麟力科技有限公司 带沟槽栅结构的深槽超结mosfet器件及其加工工艺
CN109192781A (zh) * 2018-08-31 2019-01-11 无锡麟力科技有限公司 带侧墙栅结构的深槽超结mosfet器件及其加工工艺

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