KR20150059116A - 반도체 디바이스 및 반도체 디바이스를 제작하기 위한 방법 - Google Patents

반도체 디바이스 및 반도체 디바이스를 제작하기 위한 방법 Download PDF

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KR20150059116A
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Abstract

반도체 디바이스는 반도체 기판(150)을 포함하되, 상기 반도체 기판(150)은, 제 1 도전 유형의 제 1 영역들(120) 및 제 1 영역(120)과 인접하는 방식으로 배열되고 각각의 경우에 반도체 기판(150)의 제 1 면(110)에 대면하는 제 1 영역(120)의 측 상에서 제 1 영역과 중첩되는 제 1 도전 유형의 몸체 영역들(220), 그리고 제 1 영역들(120) 사이에 배열되고 제 1 도전 유형과 상이한 제 2 도전 유형의 반도체 재료(425)로 구성되는 다수의 드리프트 존 영역들(260)을 가진다. 제 1 영역들(120) 및 드리프트 존 영역들(260)은 교호하여 배열되고 초접합 구조를 형성한다. 반도체 디바이스는 반도체 기판 내의 트렌치에 형성되는 게이트 전극(215)을 더 포함한다.

Description

반도체 디바이스 및 반도체 디바이스를 제작하기 위한 방법{SEMICONDUCTOR DEVICE AND METHOD FOR PRODUCING A SEMICONDOCTUR DEVICE}
본 발명은 반도체 디바이스 및 반도체 디바이스를 제작하기 위한 방법에 관한 것이다.
전력 금속 산화물 반도체 전계 효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor; MOSFET)들은 전력 또는 에너지원들을 스위칭(switching)하기 위해 사용되는 반도체 디바이스들, 인버터 디바이스들 등의 예들이다. 예로서, 이러한 MOSFET들은 저 임피던스 부하들의 경우에 고전압들을 스위칭하도록 설계됨으로써, 전환 및 전도 손실이 매우 낮아지고 따라서 면적 특정 온 저항(area-specific on resistance)(Ron*A)이 낮아지는데, 여기서 A는 전력 MOSFET에 요구되는 면적이다. 동시에, 전력 MOSFET에서는 스위치-오프 상태일 때 높은 항복 전압(breakdown voltage)이 존재해야만 한다. 전압 클래스에 따라, 스위치 오프된 상태에 있는 전력 MOSFET는 수십 내지 수백 볼트들, 예를 들어 300 내지 800 볼트들의 드레인 소스 전압(drain-source voltage; VDS)에 견딘다. 더욱이, 전력 MOSFET들은 저 전압 강하 VDS 하의 약 10 내지 20V의 게이트 소스 전압에서 최대 수백 암페어일 수 있는 매우 높은 전압을 전도해야만 한다.
저 Ron*A 및 고 항복전압에 대한 증가하는 수요를 만족시키기 위해, 반도체 디바이스에 대한 새로운 개념들, 예를 들어, 수직형 반도체 디바이스(vertical semiconductor device)을 개발하는 것이 바람직하다. 그와 같은 반도체 디바이스들의 예들은 O. Haeberlen and M. Rueb에 의한 "Trench DMOS fur Kompensationsbauelemente"의 IP.COM-공보 제 IPCOM000010537D(2003년 1월 23일)에서 확인된다(http://ip.com/IPCOM/000010537).
그러므로, 본 발명의 목적은 각각의 경우에 상기 수요들을 만족시키는 반도체 디바이스를 제작하는 반도체 디바이스 및 방법을 구체화하는 것이다.
본 발명에 따르면, 상기 목적은 독립 청구항들의 특허 대상에 의해 달성된다. 유용한 부가적인 개발들은 종속 청구항들에 포함된다.
당업자는 다음의 상세한 설명을 판독하고 첨부 도면들을 고찰한 후에는 추가 특징들 및 장점들을 인식할 것이다.
첨부 도면들은 본 발명의 예시 실시예들의 심화 이해를 제공하기 위해 첨부되고 이 도면들은 명세서에 포함되고 이의 일부를 형성한다. 도면들은 본 발명의 예시적인 실시예들을 도시하며 설명과 함께 원리들을 명확히 하는 역할을 한다. 본 발명의 다른 예시 실시예들 및 의도되는 장점들의 상당수는 다음의 상세한 설명을 참조하여 더 양호하게 이해되므로 즉시 인정된다. 도면들에서의 요소들은 반드시 서로에 대한 축적 그대로인 것은 아니다. 동일한 참조 부호들은 대응하여 유사한 부분들을 표시한다.
도 1a 내지 도 1d는 하나의 실시예를 따른 반도체 디바이스의 여러 단면도들을 도시하는 도면들이다.
도 2a 내지 도 2d는 반도체 디바이스의 부가적인 구성의 단면도들을 도시하는 도면들이다.
도 3a 내지 도 3d는 반도체 디바이스의 부가적인 실시예의 단면도들을 도시하는 도면들이다.
도 4a 내지 도 4i는 하나의 예시 실시예에 따른 반도체 디바이스의 제작 동안 반도체 기판의 단면도들을 도시하는 도면들이다.
도 5는 하나의 실시예에 따라 반도체 디바이스를 제작하는 방법을 도시하는 흐름도이다.
다음의 상세한 설명에서, 본 명세서의 일부를 형성하고 설명의 목적을 위해 본 발명이 구현될 수 있는 특정한 예시 실시예들을 도시하는 첨부 도면들이 참조된다. 이 점에서, "상부에", "하부에", "전방에", "후방에, "선두", "후미" 등과 같은 방향 용어는 단지 기술되는 도면들의 방향에 관하여 사용된다. 본 발명의 예시 실시예들의 구성 부분들은 다수의 상이한 방위들로 위치될 수 있으므로, 방향 용어는 설명의 목적으로 사용되고 무엇이든지 임의의 방식으로 제한하지 않는다. 다른 예시 실시예들이 사용될 수 있고 본 발명의 범위를 벗어나지 않고 구조 또는 논리적인 변경들이 행해질 수 있음이 이해되어야 한다. 그러므로, 다음의 상세한 설명은 임의의 제한적인 의미로 해석되지 않아야 하고 본 발명 범위는 첨부된 특허 청구항들에 의해서 정의된다.
다음의 설명에서 사용되는 용어들 "기판" 또는 "반도체 기판"은 반도체에 기초하고 반도체 면을 가지는 임의의 구조를 포함한다. 기판 및 구조는 실리콘, 실리콘 온 인슐레이터(silicon on insulator; SOI), 실리콘 온 사파이어(silicon on sapphire; SOS), 도핑 및 비도핑 반도체들, 기본 또는 기저 반도체 층에 의해 지지되는 실리콘의 에피택셜(epitaxial) 층들 및 다른 반도체 구조들을 포함하는 것으로 이해되어야 한다. 예로서, "기판" 또는 "반도체 기판"은 단결정(monocrystalline) 재료일 수 있다. 반도체는 실리콘에 기반할 필요는 없다. 반도체는 마찬가지로 실리콘 카바이드(silicon carbide), 실리콘-게르마늄(silicon-germanium), 게르마늄, 갈륨 나이트라이드(gallium nitride) 또는 갈륨 비소(gallium arsenide)일 수 있다. 본 명세서의 문맥에서, 용어 반도체 기판은 특히 트렌치(trench)들이 단결정 반도체 층 내로 에칭되고 상기 트렌치들에 후속해서 반도체 재료들이 채워지는 경우 발생하는 구성을 포함한다.
본 명세서에서, 예를 들어, 제 1 또는 제 2 도전 유형의 도핑된 부분들과 같은, 도핑된 부분들에 대한 언급이 행해진다. 명확하게 이해되어야 하는 바와 같이, 용어 "제 1" 및 "제 2" 도전 유형은 n 또는 p 도핑된 반도체 부분 또는 그 반대에 관한 것일 수 있다. 이 부분들은 예를 들어, 실리콘 재료에 대한 n-형 도펀트로서의 As, P, S, Sb와 같은 도펀트들에 의해 일반적으로 공지되어 있는 도핑 방법들로 형성될 수 있다. 실리콘 재료에 대한 p-형 도펀트의 예들은 B, Al 또는 In을 포함한다.
본 설명에서, 일부 지점들에서 전류 경로가 기술된다. 상기 전류 경로는 전류 플로우가 실제의 전류 플로우의 방향과 관계 없이 발생할 수 있는 경로를 표시한다.
본원에서 사용되는 표현들 "결합되는" 및/또는 "전기적으로 결합되는"은 직접적인 결합을 요구하지 않고, 오히려 "결합된" 또는 "전기적으로 결합된" 요소들 사이에 요소들을 허용한다. 표현 전기적으로 접속된은 서로 전기적으로 접속되는 요소들 사이의 저 임피던스 전기 접속을 표시하도록 의도된다.
설명은 예를 들어, 개별 디바이스로서 동작될 수 있는 반도체 디바이스를 기술한다. 그러나, 반도체 디바이스는 집적 회로를 형성하기 위해 부가적인 구성 부분들, 예를 들어, 논리 구성 부분들과 통합될 수 있다.
도 1a는 하나의 실시예에 따른 반도체 디바이스의 단면도를 도시한다. 도 1a에 도시되는 단면도는 예를 들어 도 1b에서 도시되는 바와 같이 III 및 III' 사이에 설정된다. 도 1a에 도시되는 반도체 디바이스는 반도체 기판(150)을 포함한다. 반도체 기판(150)은 제 1 도전 유형의 제 1 영역들(120) 및 제 1 도전 유형의 몸체 영역들(220)을 포함한다. 이 경우, 몸체 영역(220)은 각각의 경우에 반도체 기판(150)의 제 1 면(110)에 대면하는 영역(120)의 한 측에 배열되고 영역(120)에 인접한다. 반도체 디바이스는 기판(150)의 제 1 면(110)에 배열되는 다수의 드리프트 존(drift zone) 영역(260)을 더 포함한다. 드리프트 존 영역들(260)은 제 1 면(110)에 수직인 성분을 가지는 제 1 방향으로 연장된다. 예로, 드리프트 존 영역들(260)은 제 1 면(110)에 수직으로 연장된다. 하나의 해석에 따르면, 반도체 기판(150)은 이에 따라 웹(web)들(125) 및 웹들 사이에 배열되는 다수의 드리프트 존 영역들(260)을 포함한다. 웹들(125)은 각각의 경우 제 1 도전 유형의 제 1 영역(120) 및 몸체 영역(220)을 포함한다.
몸체 영역들(220)은 제 1 영역들(120)과 중첩(overlay)된다. 즉, 몸체 영역들(220)이 수평 방향으로 위치됨으로써, 몸체 영역들(220) 및 제 1 영역은 하나가 다른 하나 위에 수직으로 놓이는데, 즉 기판면에 수직으로 지나는 선이 두 영역을 가로지른다. 하나의 구성에 따르면, 몸체 영역들(220) 및 제 1 영역들(120)은 자체의 계면들에서 완전히 중첩되거나 실질적으로 완전히 중첩될 수 있다. 영역들이 완전히 중첩되면, 몸체 영역(220)의 수평 범위의 99 이상 내지 100%가 계면에 있는 제 1 영역 위에 놓인다. 실질적으로 완전하게 중첩되는 경우에, 몸체 영역(220)은 계면에 있는 제 1 영역 위에 상기 몸체 영역의 수평 영역의 약 85 내지 99%에 걸쳐 놓이는, 즉 몸체 영역(220)은 제 1 영역에 대해 약 1 내지 15%만큼 수평으로 변위될 수 있다. 영역들은 계면으로부터 거리가 증가함에 따라 좁아지거나 넓어질 수 있다. 중첩되는 것에 대한 위의 정의는 각각의 경우에 계면에서 중첩되는 것에 관한 것이다. 본 설명의 상황에서 표현 "수평으로 오프셋(offset)"은 중첩하는 것이 최소, 예를 들어, 계면의 5% 미만이고 수평으로 중첩하는 것이 주로 제작 지시 변동들에 의해 발생되는 것을 의미한다.
드리프트 존 영역들(260)은 제 2 도전 유형의 단결정 또는 에피택셜 성장 반도체 재료(425)를 포함한다. 이 경우에, 제 2 도전 유형은 제 1 도전 유형과 상이하다. 예로서, 제 1 도전 유형은 p-도전성일 수 있고 제 2 도전 유형은 n-도전성일 수 있다. 반도체 재료(425)는 전력 MOSFET의 드리프트 존을 형성한다. 하나의 실시예에 따르면, 제 1 영역들(120) 및 제 1 영역들(120)과 중첩되는 몸체 영역들(220) 및 드리프트 존의 영역들은 반도체 기판에서 형성되는 드리프트 존 트렌치들(420) 및 상이하게 도핑되는 반도체 기판에 의해 형성될 수 있다. 예로서, 드리프트 존 영역들(260)은 드리프트 존 트렌치들(420) 내에 도입되는 단결정 반도체 재료(425)에 의해 형성될 수 있다. 드리프트 존 영역들(260)의 대응하는 제작에 있어서, 드리프트 존 트렌치들(420)은 예를 들어, 대략 직선으로 흐르는 측벽에 부합하는 단면을 가진다. 대안으로, 측벽은 또한 휘어질 수 있다. 측벽은 예를 들어, 에칭 공정에 의해 정의될 수 있는 측벽에 대응할 수 있다. 제 1 도전 유형의 제 1 영역들(120) 및 제 2 도전 유형의 반도체 재료로 구성되는 드리프트 존 영역들(260)은 서로에 대해 교호하여 배열되고 초접합(superjunction) 구조를 형성한다.
더욱이 반도체 디바이스는 몸체 영역(220)에 인접하게 배열되는 게이트 전극들 포함한다. 도 1a에 도시되는 바와 같이, 게이트 전극(215)은 게이트 유전체(210)에 의해 몸체 영역(220)으로부터 전기적으로 절연된다. 게이트 전극(215)은 반도체 기판(150)에 형성되는 트렌치 내에 배열된다. 하나의 실시예에 따르면, 게이트 전극(215)은 드리프트 존 영역들(260)에 대해 자가 정렬(self-align)되는 방식으로 형성될 수 있다. 예로서, 게이트 전극(215)은 드리프트 존 영역(260) 바로 위에 배열되도록 드리프트 존 영역(260)에 대하여 수평 방향으로 정렬될 수 있다. 예로서, 드리프트 존 영역들은 드리프트 존 트렌치들(420)를 형성함으로써 형성된다. 게이트 전극(215)은 각각의 경우에 드리프트 존 트렌치들(420)의 상위 영역에 배열되고, 제 2 도전성 유형의 반도체 재료(425)는 드리프트 존 트렌치들(420)의 하위 영역에 배열된다. 이 경우에, 드리프트 존 트렌치의 하위 영역에 있는 모든 위치들은 드리프트 존 트렌치(420)의 상위 영역 내의 임의의 위치보다 제 1 면(110)으로부터 더 먼 거리에 있다. 예로, 위의 드리프트 존 트렌치 영역은 몸체 영역(220)에 인접한 부분일 수 있다. 드리프트 존 트렌치의 하위 부분은 드레인 영역(250)에 인접한 부분에 대응한다.
반도체 디바이스는 더욱이 드리프트 존 트렌치들(420)에 있는 제 2 도전 유형의 반도체 재료(425)에 전기적으로 접속되는 드레인 영역(250)을 포함한다. 드리프트 존 영역들(260)은 드레인 영역(250)에 인접한다. 예로서, 드레인 영역(250)은 반도체 기판의 제 2 면(115)에 인접할 수 있다. 드레인 영역(250)은 예를 들어, 제 2 도전 유형으로 이루어질 수 있다.
도 1a에 도시되는 반도체 디바이스는 더욱이 반도체 기판(150)의 제 1 면(110)에 인접하는 방식으로 형성되는 소스 영역들(232)을 포함한다. 소스 영역들(232)은 예를 들어, 제 2 도전 유형으로 이루어진다. 소스 영역들(232)은 소스 컨택(source contact)들(235)을 통해 소스 전극(240)을 형성하는 금속화 층에 전기적으로 접속된다. 도 1a에 도시되는 바와 같이, 소스 컨택들(235)은 몸체 영역(220) 내로 바로 연장되는 그러한 방식으로 구성될 수 있다. 이 경우, 소스 컨택(source contact)들(235)은 추가적으로 몸체 영역(220) 및 소스 전극(240) 사이의 컨택을 보장하는데 이것은 그렇지 않을 경우 이 위치에서 형성될 수도 있었던 기생 바이폴라 트랜지스터(parasitic bipolar transistor)를 상당히 억제한다.
더욱이, 반도체 기판(150)의 제 2 면(115) 상에 후측 금속화가 제공되고, 상기 금속화는 드레인 전극(255)을 형성한다.
반도체 디바이스는 더욱이 제 1 도전 유형의 영역 내에 임베딩(embedding)되는 더 고도로 도핑된 영역(130)을 포함한다. 더 고도로 도핑된 영역(130)은 제 1 도전 유형으로 이루어지고 인접하는 영역(120)보다 더 높은 도펀트 농도를 가진다. 영역(130)은 예를 들어, 애벌런치 항복(avalanche breakdown)이 발생하는 경우 애벌런치 항복이 발생하는 일종의 "미리 결정된 파손 위치"를 형성할 수 있다. 영역(130)은 영역(120)에 비해 약 20% 내지 30%만큼 증가된 도펀트 농도를 가질 수 있다.
하나의 구성에 따르면, 영역(130)이 셀 어레이(cell array)의 내부 영역 내에만 존재하고 반면에 영역(130)이 에지(edge) 영역 내에는 제공되지 않는 그러한 방식으로 영역(130)이 임베딩될 수 있다.
도 1에 도시되는 반도체 디바이스가 인가되는 적절한 게이트 전압에 의해 스위치 온되면, 몸체 영역(220) 및 게이트 유전체(210) 사이의 계면에 도전성 반전 층(inversion layer)이 형성된다. 그에 따라 도전 채널이 채널 영역(217) 내에 형성되고, 이것은 게이트 유전체(210)와의 계면에서의 제 1 영역(120) 또는 몸체 영역의 일부에 대응한다. 채널 영역(217)은 더욱이 드리프트 존 트렌치들(420) 내의 도전성 재료(425)에 인접하게 배열된다. 채널 영역(217)은 제 1 영역(120)과 실질적으로 완전하게 중첩된다. 채널 영역(217)은 드리프트 존 트렌치들(420)에 대하여 수평으로 오프셋하여 배열된다.
대응하여, 트랜지스터는 드리프트 존 영역(260)을 통해 소스 영역(232)부터 드레인 영역(250)으로 도전하는 상태에 있다. 스위치 오프 시에, 반전 층이 형성되지 않고 따라서 게이트 유전체(210)와의 계면에는 도전 채널이 형성되지 않는다. 더욱이, 드리프트 존 영역(260) 내의 전하 캐리어(carrier)들은 웹들(125)로부터의 제 1 도전 유형의 전하 캐리어들에 의해 보상된다. 결과적으로, 드리프트 존 영역(260)에서는 전하 캐리어들이 고갈되고, 이는 고 항복 전압에서의 전류 플로우의 차단으로 이어진다. 이 경우, 드리프트 존 영역(260) 내의 반도체 재료(425)의 도핑은 드리프트 존 영역(260) 내의 전하 캐리어들이 보상되도록 제 1 영역(120)의 도핑 농도에 따라 규모가 정해진다. 그와 같이 기술되는 반도체 디바이스는 초접합 구성요소를 구성한다. 온 저항은 드리프트 존 영역(260) 내의 전하 캐리어들의 수에 역으로 직접적으로 좌우된다. 제 1 영역(120) 내에서 전하 캐리어들에 의해 계속해서 보상될 수 있는 값으로 도펀트 농도를 세팅함으로써 드리프트 존 영역(260) 내의 전하 캐리어들의 수를 증가시킴으로써, 이에 따라 반도체 디바이스의 항복 강도가 손상되지 않고, Ron*A의 감소를 획득하는 것이 가능하다.
도시된 기하구조의 경우, 드리프트 존 트렌치들(420)은 더 작은 간격으로 배열될 수 있다. 더욱이, 게이트 전극들의 고밀도는 도시된 기하구조로 달성될 수 있고, 이 결과로서, 반도체 디바이스의 더 낮은 저항이 실현된다.
제 1 도전 유형의 제 1 영역들(120) 사이에는 다수의 드리프트 존 영역들(260)이 형성된다. 드리프트 존 영역들(260)은 제 1 면(110)과 평행한 제 2 방향으로, 즉 도 1a에서의 도시된 단면의 방향에 수직인 방향으로 연장될 수 있다. 이것들은 스트립(strip)들 형태로 구현될 수 있다. 그러나, 대안으로, 이것들은 또한 홀(hole)들로서 또는 확장 홀들로서 구현될 수 있다. 예로서, 드리프트 존 영역들은 원형 또는 다각형상의 단면을 가질 수 있다. 홀들에 대한 임의의 배열들, 예를 들어, 홀들에 대한 육각 배열이 착상 가능하다.
도 1a에 도시되는 배열의 경우에, 다수의 베이스 트랜지스터들은 서로 병렬로 접속된다. 도 1a는 그러므로 병렬로 접속되는 다수의 트랜지스터들의 셀 어레이로부터 발췌된 것을 도시한다. 상술한 바와 같이, 더 고도로 도핑된 영역(130)은 셀 어레이의 내부 영역 내에 형성될 수 있고, 반면에 영역(130)은 셀 어레이의 에지 영역에 존재하지 않는다.
도 1b는 도 1a에 도시되는 바와 같은 위치 I-I'에서의 제 1 면(110)에 평행하게 설정되는 단면을 도시한다. 도 1b에 도시되는 도면에서, 게이트 전극들(215)은 스트립들의 형태로 나 있다. 소스 컨택들(235)은 마찬가지로 스트립들의 형태로 구현되고 게이트 전극들(215)과 평행하게 뻗는다. 제 1 면(110)에서, 소스 영역들(232) 및 몸체 영역들(220)의 스트립들은 서로에 대해 교호하여 배열된다. 이 경우, 소스 영역들(230) 및 몸체 영역들(220)의 스트립들 각각은 게이트 전극들(215)에 수직으로 연장된다.
도 1c에 도시되는 바와 같은 부가적인 구성에 따르면, 몸체 영역들(220)은 또한 제 1 면(110)에 인접하지 않도록 형성될 수 있다. 도 1a에 도시되는 바와 같이, 소스 컨택들(235)은 몸체 영역(220) 내로 바로 연장되어서, 심지어 몸체 영역들(220)이 제 1 면(110)으로, 따라서 소스 전극(240)으로 연장되지 않을지라도 기생 트랜지스터를 억제하는 것이 가능하게 된다.
도 1d는 도 1a에 도시되는 바와 같이 II 및 II' 사이에서 설정되는 단면도를 도시한다. 인식될 수 있는 바와 같이, 드리프트 존 영역들(260)은 반도체 웹들(125)에 대하여 교호하여 배열된다. 도 1d에 도시되는 배열에서, 드리프트 존 영역들(260)은 스트립형 방식으로 형성된다. 드리프트 존 영역들(260)은 제 2 도전 유형의 반도체 재료(425)에 의해 형성된다.
도 2a는 부가적인 실시예를 도시하고, 여기서 게이트 전극(215)이 배열되는 트렌치 영역(213)은 드리프트 존 영역(260)보다 더 큰 폭을 가진다. 이 실시예에 따르면, 게이트 저항은 게이트 전극(215)의 직경이 더 크므로 감소될 수 있다. 더욱이, 몸체 영역(220)의 폭은 트랜지스터의 스위치 온 상태에서, 몸체 영역(220) 및 게이트 전극 사이의 계면에 각각 형성하는 공핍 영역들이 서로 컨택하는 그러한 정도까지 감소될 수 있다. 결과적으로, 트랜지스터는 트랜지스터의 서브 문턱 기울기(subthreshold slope)가 최적화되는 소위 완전 공핍된 상태(fully depleted state)에서 동작되어, 결과적으로 유리한 효과들을 발생시킬 수 있다.
도 2b에 도시되는 구성에 따르면, 게이트 전극이 형성될 트렌치(영역)는 도전 충전재로 채우는 대신 도전 층을 포함하는 층 스택(layer stack)으로 채워질 수 있다. 게이트 전극이 형성될 트렌치(영역)는 예를 들어, 다수의 ㎛의 폭을 가질 수 있다. 이 경우에, 프로세스 엔지니어링의 관점에서 도전 충전재를 도입하여 이 충전재가 트렌치를 완전히 채우는 것은 어렵다. 도 2b에 도시되는 구성에 따르면, 게이트 유전체(210)가 인가된 후에, 트렌치 영역은 예를 들어, 적절한 층 두께를 가질 수 있는 정형 도핑된 폴리실리콘 층으로 그리고 그 후에 실리콘 옥사이드로 구성되는 절연 층(232)으로 채워진다.
도 2c에 도시되는 실시예에 따르면, 게이트 전극이 형성될 트렌치 영역(214)은 적어도 드리프트 존 영역(260)과의 계면의 위치에서 드리프트 존 영역(260)보다 더 작은 폭을 가질 수 있다. 더욱이, 트렌치 영역(214)은 드리프트 존 영역 내로 바로 돌출될 수 있다. 예로서, 게이트 전극이 형성될 트렌치 영역(214)은 드리프트 존 영역(260) 쪽으로 테이퍼링(taper)될 수 있다. 이것은 상기 트렌치 영역을 에칭하기 위해 파라미터들을 적절히 선택함으로써 달성될 수 있다. 도 2c에 도시되는 실시예들의 경우, 그러므로, 드리프트 존(260)의 일부는 몸체 영역(220)에 인접한다. 더욱이, 게이트 유전체(210)의 일부(210b)는 게이트 유전체(210)의 다른 부분들보다 더 큰 두께로 형성될 수 있다. 예로서, 게이트 전극을 위한 트렌치 영역(214)의 하부 영역에서의 게이트 유전체의 일부는 다른 부분들보다 더 두껍다. 이의 결과로서 그리고 드레인 영역의 측에서의 게이트 전극의 감소된 폭의 결과로서, 반도체 디바이스의 게이트-드레인 캐패시턴스가 더 감소될 수 있다.
도 2d는 반도체 디바이스의 부가적인 실시예를 도시하고, 여기서 게이트 전극(215)이 형성되는 트렌치 영역(219)은 기저의 드리프트 존 영역(260)보다 더 작은 폭을 가진다. 그와 같은 배열의 결과로서, 드레인 영역의 측에서의 게이트 전극의 폭이 감소되고, 이는 게이트-드레인 캐패시턴스의 감소로 이어진다.
도 1 및 도 2에 도시되는 실시예들의 경우, 게이트 전극(215)은 각각의 경우에 드리프트 존 영역들(260)에 대하여 자가 정렬 방식으로 배열되고 드리프트 존 영역들(260)과 정렬된다.
도 3에 도시되는 실시예들의 경우, 게이트 전극(215)은 드리프트 존 영역(260)에 수직으로 연장되는 게이트 트렌치들(312)에 배열된다. 도 3a에 도시되는 바와 같이, 몸체 영역들(320)은 드리프트 존 영역들(260) 위에 배열된다. 게이트 트렌치들(312)은 도시된 도면의 평면 전방 또는 후방에 배열된다. 제 1 면(110)과 인접하는 소스 영역들(330)은 소스 컨택들(본 단면도에서는 도시되지 않음)을 통해 소스 전극(340)에 접속된다. III 및 III' 사이의 단면도의 위치는 도 3b로부터 명백하다.
도 3b는 도 3a에 도시되는 예시의 단면도를 도시하고, 여기서 도 3b에 도시되는 단면도는 도 3a에서 식별되는 바와 같이 I 및 I' 사이에 설정된다. 도 3b에서 인식될 수 있는 바와 같이, 게이트 전극(315)은 드리프트 존 트렌치들(420)에 수직으로 연장된다. 소스 영역들(330) 및 몸체 영역들(320)은 각각의 경우에 스크립형 방식으로 배열될 수 있고, 여기서 스트립들은 게이트 전극(315)에 수직으로 연장된다.
그러나, 도 3c에 도시되는 구성에 따르면, 단지 소스 영역들(330)만이 제 1 면(310)에 인접하는 것 또한 가능하다. 도 3d는 또한 도 3a에서 도시되는 바와 같이, II 및 II' 사이의 구조의 단면도를 도시한다. 확인될 수 있는 바와 같이, 반도채 재료(425)가 있는 드리프트 존 영역들(260)은 웹들(125)에 대하여 교호하여 배열된다.
도 1에 도시되는 반도체 디바이스를 제조하는 방법이 아래에 기술될 것이다. 제 1 도전 유형의 단결정 반도체 층(120)은 제 2 도전 유형의 기판 기저 층(100) 위로 에피택셜 성장된다. 예로서, 기판 기저 층(100)은 다량으로 n+ 도핑된 반도체 웨이퍼일 수 있다. 선택적으로, 기판 기저 층(100)은 또한 n- 도핑된 반도체 웨이퍼일 수 있고, 여기서 더 고도로 도핑된 영역이 제 2 면(115)에 인접한다. 제 1 도전 유형, 예를 들어, p 도핑된 실리콘의 층은 기판 기저 층(100)의 제 1 면 상에서 에픽택셜 성장된다. 예로서, 성장된 층은 30 내지 60㎛의 층 두께, 예를 들어 40㎛의 층 두께를 가질 수 있다. 선택적으로, 상기 층(120) 내에 더 고도로 도핑된 층(130)이 제공될 수 있다. 예로서, 층(130)은 에피택셜 성장 동안 도펀트 농도를 증가시킴으로써 만들어질 수 있다. 그러나, 대안으로, 타깃팅(targeting)식 주입에 의해 층(130)을 만드는 것 또한 가능하다. 원하는 도펀트 농도를 세팅하기 위해 두 방법들을 결합하는 것 또한 착상 가능하다. 특히, 포토리소그래피식으로 제작되는 마스크를 사용하여, 매립 층(buried layer)(130)이 있는 영역이 셀 어레이의 내부 영역 내에만 존재하고 반면에 매립된 도핑 층(130)이 셀 어레이의 에지(edge)에 존재하지 않는 그러한 방식으로 주입 방법이 수행될 수 있다. 매립된 도핑 층(130)은 대략 애피텍셜 성장된 층(120)의 중앙 내에 존재할 수 있으나, 상향 또는 하향 편차 또한 가능하다. 결과적으로 제 1 면(110) 및 제 2 면(115)을 가지는 기판(150)이 존재한다. 제 1 도전 유형의 제 1 영역(120)은 제 1 면(110)에 인접하고 제 2 도전 유형의 영역은 제 2 면(115)에 인접한다.
도 4a는 반도체 기판의 하나의 예를 도시한다. 하드 마스크 층은 후속해서 제 1 면(110) 위에 형성된다. 하드 마스크(410)는 예를 들어, 실리콘 옥사이드 층 또는 실리콘 나이트라이드 층 또는 이 층들의 결합을 포함할 수 있다. 다른 하드 마스크 재료들 또한 사용될 수 있음은 말할 나위도 없다. 하드 마스크는 포토레지스트 층(420)이 인가된 후에 패터닝(patterning)된다. 예로서, 하드 마스크 층(410)은 스트립 패턴을 사용하여 패터닝될 수 있다. 이 경우에, 이 스트립들은 0.5㎛ 내지 10㎛의 그리드(grid) 폭을 가질 수 있다. 인접하는 하드 마스크 스트립들 사이의 개구들은 그리드 폭의 대략 절반의 폭을 가질 수 있다. 대응하여, 인접한 하드 마스크 스트립들 사이의 전형적인 개구 폭은 약 200 ㎚ 내지 5 ㎛이다.
도 4b는 그 결과에 따른 구조의 하나의 예에 대한 도면을 도시한다. 다음에, 드리프트 존 트렌치들(420)은 하드 마스크(410)를 에칭 마스크로서 사용하여 에칭된다. 예를 들어, 건식 에칭 방법, 예를 들어, 반응 이온 에칭(reactive ion etching)이 에칭 방법으로 사용될 수 있다. 에칭된 드리프트 존 트렌치들(420)은 약 40 내지 50㎛의 깊이를 가지며, 이는 예를 들어, 600V의 역전압(reverse voltage)에 대해 관례적이다. 드리프트 존 트렌치들(420)은 기본 층(100)으로 연장되도록 에칭되고 기본 층(100)에 접속된다. 에칭은 도 4c에 도시되는 방식으로, 드리프트 존 트렌치들의 하부가 둥글어지는 그러한 방식으로 수행될 수 있다. 이것은 예를 들어, 이 에칭 방법의 말기의 등방성 에칭에 의해, 표면 처리에 의해 또는 산화 층의 형성(예를 들어, 열 산화에 의해) 및 증착된 산화 층을 에칭하는 후속 단계에 의해 행해질 수 있다. 상술한 바와 같이, 드리프트 존 트렌치들은 임의의 기하구조, 예를 들어, 임의의 단면을 가지는 홀들, 도시된 단면도에 수직인 제 2 방향으로 특정한 길이에 걸쳐 연장되는 연장 홀들 또는 트렌치들로서 구현될 수 있다.
제 2 도전 유형의 반도체 재료는 후속해서 드리프트 존 트렌치들(420)에서 에피택셜 성장된다. 이 경우에, 반도체 재료는 또한 선택적 에피택시 방법에 의해 인가됨으로써 애피택셜 성장된 재료가 또한 하드 마스크 층(410) 상에서 성장하지 못하게 할 수 있다. 대안으로, 반도체 재료는 또한 비선택적으로 성장될 수 있다. 이 경우에, 하드 마스크 층(410) 위의 반도체 재료는 후속해서 예를 들어 CMP(chemical mechanical polishing) 방법에 의해 제거될 수 있다. 제 2 도전 유형의 반도체 재료는 성장 동안 원 위치에서 도핑된다. 이 경우에, 도펀트 농도는 기본 층(100)의 도펀트 농도보다 더 낮도록 세팅된다. 드리프트 존 트렌치들(420) 내의 층은 변하는 도펀트 농도로 성장될 수 있고, 여기서 도펀트 농도는 미리 결정된 도핑 프로파일을 발생시키도록 하는 타깃팅식 방식으로 세팅된다. 하나의 예에 따르면, 우선 더 고도로 도핑된 층이 등각으로 증착될 수 있고 그 후에 좀 더 경하게 도핑된 재료가 내부에 채워질 수 있다. 이 결과로서 수평으로 도펀트 농도가 변하게 된다. 수평으로 변하는 도펀트 프로파일은 또한, 예로서, 반도체 층의 등각 증착 이후에, 트렌치 벽 상의 도펀트 농도를 세팅하는 PLAD(plasma assisted doping)과 같은 등방성 도핑 방법이 예를 들어, 수행되고 그 후에 내부에 더 낮은 도펀트 농도를 가지는 재료가 채워지는 경우 발생한다. 부가적인 예에 따르면, 하위의 트렌치 영역에서, 또한 도펀트 농도는 상위의 트렌치 영역에서보다 더 높을 수 있다. 결과적으로, 예를 들어 에칭 방법의 결과로서 일어날 수 있는 트랜치 폭의 변화들을 보상하는 것이 가능하다. 전체적으로, 도펀트 농도는 인접하는 제 1 영역(120)의 반대 극성의 전하 캐리어들에 의한 드리프트 존(260)에서의 전하 캐리어들의 보상 후에, 남은 수의 드리프트 존(260) 내의 전하 캐리어들, 즉 공핍 전하는 전압 클래스에 대응하는 항복 전압을 일으키도록 크기가 정해져야만 한다.
도 4d는 그 결과에 따른 구조의 하나의 예의 단면도를 도시한다. 도시되는 바와 같이, 드리프트 존 트렌치들(420)은 이제 제 2 도전 유형의 반도체 재료(425)로 채워지고 드리프트 존 영역들(260)을 형성한다. 제 1 도전 유형의 반도체 재료로부터 형성되는 웹들(125)은 인접한 드리프트 존 트렌치들(420) 사이에 배열된다. 도 1에 도시되는 실시예에 따른 게이트 전극들을 형성하기 위해, 트렌치 충전재(425)의 상위 부분은 후속해서 에치백(etch back)된다. 이 경우, 패터닝된 하드 마스크(410)의 잔여물들이 여전히 반도체 기판(150)의 제 1 면(110) 상에 존재한다. 트렌치 개구(430)는 0.5 내지 2 ㎛의 깊이로 형성될 수 있다.
도 4e는 그 결과적인 구조의 하나의 예를 도시한다.
상기 방법의 부가적인 구성들에 따르면, 에치백 방법은 산화물을 에치백하는 것에 선행하는 등방성 에칭 단계 또는 열 산화 단계를 포함할 수 있다. 결과적으로, 팽창된 트렌치 영역(213)을 형성하기 위해 상위 트렌치 영역을 팽창시키는 것이 가능하다. 부가적인 실시예에 따르면, 에칭 파라미터들은 결과적인 트렌치 영역(214)이 드리프트 존 트렌치(420)에 컨택하는 위치에서, 드리프트 존 트렌치보다 더 작은 직경을 가지도록 설정될 수 있다. 예로서, 트렌치 영역(214)은 드리프트 존 트랜치 쪽으로 테이퍼링될 수 있다. 몸체 영역(220)을 형성하기 위한 후속 이온 주입 단계는 예를 들어, 도 2c에서 도시되는 바와 같이, 인접하는 웹(125) 내에서의 도핑 프로파일들을 보상한다.
부가적인 구성에 따르면, 도 2d에 도시되는 실시예를 제작하기 위해, 도 4로부터 진행하여, 적절한 재료, 예를 들어, 하드 마스크(410)의 재료에 대하여 선택적으로 에칭될 수 있는 재료로부터, 예를 들어, 이 재료의 등각 증착 및 후속하는 비등방성 에칭 단계에 의해 만들어지는 스페이서(spacer)를 형성하는 것이 가능하다. 그 결과에 따른 하드 마스크(410)에 의해 노출되는 개구들의 직경은 결과적으로 감소된다. 트렌치 개구(430)를 만들기 위한 에칭 단계는 후속해서 이 하드 마스크를 사용하여 수행된다. 몸체 영역들(220)을 정의하기 위한 이후의 도핑 단계는 결과적인 트렌치 개구와 인접하는 원하지 않는 도핑 프로파일들을 보상한다.
도 3에 도시되는 실시예를 제작하기 위하여, 대안으로, 하드 마스크(410)의 잔여물들이 제거되고 드리프트 존 트렌치들(420)에 수직으로 연장되는 트렌치들은 후속해서 리소그래피식으로 정의될 수 있다. 에칭은 후속해서 도 4e에 도시되는 에칭 방법과 유사하게 수행될 수 있다. 게이트 전극을 만드는 후속 단계는 이 경우에 동일하다.
게이트 유전체(210)는 후속해서, 예를 들어, 열 산화에 의해 형성된다. 게이트 유전체(210)의 층 두께는 10 내지 100 ㎚일 수 있다. 도전성 재료, 예를 들어, 도핑된 폴리실리콘이 후속해서 트렌치 개구(430) 내에 채워진다. 증착된 폴리실리콘을 패터닝하기 위해 리소그래피 단계가 후속해서 실행된다. 대안으로, 폴리실리콘은 또한 패터닝되지 않고 에치백될 수 있다.
도 4f는 결과적인 구조의 단면도를 도시한다. 도시되는 바와 같이, 게이트 전극들(215)은 이제 드리프트 존 트렌치들(420)의 상부 영역들에 배열된다.
몸체 영역들(220)을 형성하기 위한 이온 주입 방법이 후속해서 수행된다. 몸체 영역들(220)은 대안으로 또한 다른 프로세싱 단계들에서 형성될 수 있다. 예로서, 몸체 영역들은 드리프트 존 트렌치들(420) 내의 단결정 재료(425)의 에치 백 이전에 그렇지 않으면 드리프트 존 트렌치들의 에칭 전에 형성될 수 있다. 정확한 시점은 특정한 반도체 디바이스에 의해 부과되는 요건들에 따라 선택될 수 있다. 이 경우에, 이 영역들은 영역(120)에서보다 더 높은 도펀트 농도를 제공하기 위해 제 1 도전 유형의 도펀트들로 도핑된다. 대응하는 도핑 단계는 또한 도 3에 도시되는 구조를 제작하기 위해 수행된다. 몸체 영역(220, 320)의 도펀트 농도가 반도체 재료(425)의 도펀트 농도보다 현저하게 더 높으므로, 트렌치들(420) 내의 도핑은 몸체 영역(320)을 도핑함으로써 커버된다.
도 4g는 결과적인 구조의 단면도를 도시한다. 소스 영역(230)을 형성하기 위해 종래에 사용되는 프로세스 단계들이 후속해서 수행된다. 예로서, 이온 주입 방법은 제 1 면(110)에 소스 영역들(230)을 형성하기 위해 수행될 수 있다. 절연 층(232), 예를 들어, 실리콘 디옥사이드가 후속해서 증착될 수 있다. 소스 컨택들(235)이 관례의 방식으로 형성된 후에, 소스 전극(240)을 만들기 위하여 금속화 층(240)을 인가하는 것이 가능하다. 도 4h는 결과적인 구조의 단면도를 도시한다.
반도체 디바이스의 후측이 그 후에 더 프로세싱된다. 적절한 경우, 웨이퍼 박층화(wafer thinning)를 위한 단계들이 수행될 수 있다. 적절한 경우, 컨택을 개선하기 위하여 이온 주입 단계를 수행하는 것이 가능하다. 더욱이, 드레인 전극(255)을 형성하는 후측 금속화가 적용될 수 있다. 도 4i는 결과적인 구조의 단면도를 도시한다.
도 5는 하나의 실시예에 따른 방법의 흐름도를 도시한다.
반도체 디바이스를 제작하기 위한 방법은 제 1 도전 유형의 제 1 영역(120) 및 제 1 도전 유형의 몸체 영역(220)을 가지는 반도체 기판(150)의 제 1 면(110) 내에 다수의 드리프트 존 트렌치들(420)을 형성하는 단계(S10)를 포함하고, 여기서 드리프트 존 트렌치들(420)은 제 1 면(110)에 수직인 성분을 가지는 제 1 방향으로 연장되도록 형성되고, 상기 방법은 드리프트 존 트렌치들(420) 내에 제 2 도전 유형의 반도체 재료(425)를 도입시키는 단계(S20)를 포함하고, 여기서 제 2 도전 유형은 제 1 도전 유형과 상이하고, 상기 방법은 기판(150) 내의 트렌치 내에 배열되는 게이트 전극(215)을 형성하는 단계(S30)를 포함한다. 상기 방법은 드레인 영역(250)을 형성하고 드레인 영역(250)을 드리프트 존 트렌치들(420) 내의 제 2 도전 유형의 반도체 재료(425)에 전기적으로 접속시키는 단계(S40)를 더 포함한다.
전술한 바와 같이, 기술된 상기 방법은 반도체 디바이스, 특히 초접합 반도체 디바이스를 합리적인 프로세스 복잡도 및 저 프로세스 비용들로 실현하는 것을 가능하게 한다. 드리프트 존 및 게이트 전극이 하나의 실시예에 따라 공통 드리프트 존 트렌치에서 형성되는 사실로 인해, 상기 방법은 단순하고 비용 효율적인 방식으로 매우 강건하게 실현될 수 있다. 더욱이, 이 경우에 드리프트 존에 대한 자가 정렬 방식으로 게이트 전극을 형성하는 것이 가능하다.

Claims (21)

  1. 반도체 디바이스로서,
    반도체 기판(150)과,
    상기 반도체 기판 내의 트렌치(trench)에 형성되는 게이트 전극(215)을 포함하되,
    상기 반도체 기판은,
    제 1 도전 유형의 제 1 영역들(120) 및 상기 제 1 도전 유형의 몸체 영역들(220)을 가지고, 상기 몸체 영역들(220)은 상기 제 1 영역과 인접하는 방식으로 배열되고 각각의 경우에 상기 반도체 기판(150)의 제 1 면(110)에 대면하는 상기 제 1 영역(120)의 측 상에서 상기 제 1 영역과 중첩(overlap)되고,
    상기 제 1 영역들(120) 사이에 배열되고 상기 제 1 도전 유형과 상이한 제 2 도전 유형의 반도체 재료(425)로 구성되는 다수의 드리프트 존 영역(drift zone region)들(260)을 가지며, 상기 제 1 영역들(120) 및 상기 드리프트 존 영역들(260)은 교호하여 배열되고 초접합(superjunction) 구조를 형성하는
    반도체 디바이스.
  2. 제 1 항에 있어서,
    각각의 경우에 채널 영역(217)은 상기 몸체 영역(220) 내에 상기 게이트 전극(215)에 인접하게 배열되고, 상기 채널 영역(217)은 상기 게이트 전극(215)으로부터 전기적으로 절연되고 각각의 경우에 상기 드리프트 존 영역들(260) 내의 상기 제 2 도전 유형의 반도체 재료에 인접하게 배열되는
    반도체 디바이스.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 채널 영역(217)은 상기 제 1 영역(120)과 중첩되는
    반도체 디바이스.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 채널 영역(217)은 상기 드리프트 존 영역(260)에 대하여 수평으로 오프셋(offset)되는 방식으로 배열되는
    반도체 디바이스.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 드리프트 존 영역들(260)은 상기 반도체 기판(150) 내에 드리프트 존 트렌치들(420)을 형성하고 상기 드리프트 존 트렌치들(420)을 상기 제 2 유형의 반도체 재료(425)로 채움으로써 제작 가능한
    반도체 디바이스.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 드리프트 존 영역들(260)은 더욱이 상기 반도체 기판(150)의 제 1 면(110)에 평행한 제 2 방향으로 연장되는
    반도체 디바이스.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 게이트 전극(215)은 각각의 경우에 상기 드리프트 존 영역(260)에 대하여 자가 정렬되는 방식(a self-aligned manner)으로 트렌치 내에 배열되고 상기 드리프트 존 영역(260)은 각각의 경우에 상기 게이트 전극 아래에 배열되는
    반도체 디바이스.
  8. 제 6 항에 있어서,
    상기 게이트 전극(215)이 배열되는 트렌치 영역(213)은 상기 드리프트 존 영역(260)보다 더 큰 폭을 가지는
    반도체 디바이스.
  9. 제 6 항에 있어서,
    상기 게이트 전극(215)이 배열되는 트렌치 영역(213)은 상기 드리프트 존 영역(260)보다 더 작은 폭을 가지는
    반도체 디바이스.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 기판(150) 내에 형성되고 상기 게이트 전극(215)이 배열되는 게이트 트렌치들(312)을 더 포함하고, 상기 게이트 트렌치들(312)은 상기 드리프트 존 영역들(260)에 수직으로 연장되는
    반도체 디바이스.
  11. 제 1 항 또는 제 2 항에 있어서,
    각각의 경우에 상기 게이트 전극(215)은 트랜치 영역(214) 내에 배열되되, 상기 드리프트 존 영역(260)에 접속되고 상기 드리프트 존 영역(260) 쪽으로 테이퍼링(taper)되고 상기 드리프트 존 영역(260) 내로 바로 연장되는
    반도체 디바이스.
  12. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 영역(120) 내에 매립되고 상기 제 1 영역(120)보다 더 고도로 도핑되는 상기 제 1 도전 유형의 영역(130)을 더 포함하는
    반도체 디바이스.
  13. 제 1 항 또는 제 2 항에 따른 반도체 디바이스를 포함하는
    집적 회로.
  14. 반도체 디바이스를 제작하기 위한 방법으로서,
    제 1 도전 유형의 제 1 영역(120) 및 상기 제 1 도전 유형의 몸체 영역(220)을 가지는 반도체 기판(150)의 제 1 면(110) 내에 다수의 드리프트 존 트렌치들(420)을 형성하는 단계(S10) ― 상기 드리프트 존 트렌치들(420)은 상기 제 1 면(110)에 수직인 성분을 가지는 제 1 방향으로 연장되도록 형성됨 ― 와,
    드리프트 존 영역들(260)을 형성하기 위해 상기 제 1 도전 유형과 상이한 제 2 도전 유형의 반도체 재료(425)를 상기 드리프트 존 트렌치들(420) 내에 도입시키는 단계(S20)와,
    상기 반도체 기판(150) 내의 트렌치 내에 배열되는 게이트 전극들(215)을 각각의 경우에 형성하는 단계(S30)를 포함하는
    방법.
  15. 제 14 항에 있어서,
    상기 제 1 영역(120) 내에 매립되고 상기 제 1 영역(120)보다 더 높은 상기 제 1 도전 유형의 도펀트 농도를 가지는 매립 영역들(130)을 형성하는 단계를 더 포함하는
    방법.
  16. 제 14 항 또는 제 15 항에 있어서,
    상기 제 2 도전 유형의 상기 반도체 재료는 상기 드리프트 존 트렌치들(420)의 하위 부분 내로 충전되고 상기 게이트 전극(215)은 상기 드리프트 존 트렌치들(420)의 상위 부분에 형성되는
    방법.
  17. 제 14 항 또는 제 15 항에 있어서,
    상기 드리프트 존 트렌치들은 상기 제 1 면(110)에 인접하는 확장 트렌치 영역(213)으로 형성되고 상기 게이트 전극(215)은 각각의 경우 상기 확장 트렌치 영역 내에 형성되는
    방법.
  18. 제 14 항 또는 제 15 항에 있어서,
    각각의 경우에 상기 게이트 전극(215)은 트렌치 영역(214) 내에 형성되되, 상기 드리프트 존 트렌치(420)에 접속되고 상기 드리프트 존 트렌치(420) 쪽으로 테이퍼링되고 상기 드리프트 존 트렌치(420) 내로 바로 연장되는
    방법.
  19. 제 14 항 또는 제 15 항에 있어서,
    상기 드리프트 존 트렌치들은 상기 제 1 면(110)에 인접한 협소 트렌치 영역(219)으로 형성되고 상기 게이트 전극(215)은 각각의 경우에 상기 협소 트렌치 영역(219) 내에 형성되는
    방법.
  20. 제 14 항 또는 제 15 항에 있어서,
    상기 반도체 기판(150) 내에 게이트 트렌치들(312)을 형성하는 단계를 더 포함하고, 상기 게이트 전극은 상기 게이트 트렌치들 내에 형성되고, 상기 게이트 트렌치들(312)은 상기 드리프트 존 트렌치들(420)에 수직으로 연장되는
    방법.
  21. 제 14 항 또는 제 15 항에 있어서,
    상기 제 2 도전 유형의 도펀트 농도는 미리 정의된 도핑 프로파일(profile)을 달성하기 위해 상기 드리프트 존 트렌치들(420) 내에 타깃팅(targeting)식 방식으로 세팅되는
    방법.
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