DE102013112887A1 - Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung - Google Patents

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Abstract

Eine Halbleitervorrichtung umfasst ein Halbleitersubstrat (150) mit ersten Bereichen (120) eines ersten Leitfähigkeitstyps sowie Bodybereichen (220) des ersten Leitfähigkeitstyps, die jeweils auf einer Seite des ersten Bereichs (120), die einer ersten Oberfläche (110) des Halbleitersubstrats (150) zugewandt ist, angrenzend an den ersten Bereich (120) angeordnet sind und mit diesem überlappen, und mit einer Vielzahl von zwischen den ersten Bereich (120) angeordneten Driftzonengebieten (260) aus einem Halbleitermaterial (425) eines vom ersten Leitfähigkeitstyp verschiedenen zweiten Leitfähigkeitstyps. Die ersten Bereiche (120) und die Driftzonengebiete (260) sind alternierend angeordnet und bilden eine Superjunction-Struktur. Die Halbleitervorrichtung umfasst ferner eine in einem Graben im Halbleitersubstrat ausgebildete Gateelektrode (215).

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung und auf ein Verfahren zum Herstellen einer Halbleitervorrichtung.
  • HINTERGRUND
  • Leistungs-MOSFETs (Metall-Oxid-Halbleiter-Feldeffekttransistoren) sind Beispiele für Halbleitervorrichtungen, die zum Schalten von Leistungs- bzw. Energiequellen, Invertervorrichtungen oder dergleichen verwendet werden. Beispielsweise sind diese MOSFETs gestaltet, um hohe Spannungen bei niederohmigen Lasten zu schalten, so dass ein sehr kleiner Schalt- und Leitungsverlust und damit ein niedriger flächenspezifischer Ein-Widerstand Ron·A, wobei A die für den Leistungs-MOSFET benötigte Fläche bezeichnet, vorliegt. Gleichzeitig sollte in Leistungs-MOSFETs im ausgeschalteten Zustand eine hohe Durchbruchspannung vorliegen. Je nach Spannungsklasse hält ein Leistungs-MOSFET im ausgeschalteten Zustand eine Drain-Source-Spannung VDS von einigen zehn bis einigen hundert Volt, beispielsweise 300 bis 800 Volt aus. Weiterhin sollten Leistungs-MOSFETs einen sehr hohen Strom leiten, der bis zu einigen hundert Amperes bei einer Gate-Source-Spannung von etwa 10 bis 20 V unter einem niedrigen Spannungsabfall VDS betragen kann.
  • Um den zunehmenden Forderungen nach einem kleinen Ron·A und einer hohen Durchbruchspannung zu genügen, ist es wünschenswert, neue Konzepte einer Halbleitervorrichtung, beispielsweise eine Vertikal-Halbleitervorrichtung, zu entwickeln. Beispiele für derartige Halbleitervorrichtungen finden sich in der IP.COM-Veröffentlichung Nr. IPCOM000010537D (23. Januar 2003) „Trench DMOS für Kompensationsbauelemente" von O. Häberlen und M. Rüb (http://ip.com/IPCOM/000010537).
  • Es ist daher Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung und ein Verfahren zum Herstellen einer Halbleitervorrichtung anzugeben, welche jeweils obigen Forderungen genügen.
  • ZUSAMMENFASSUNG
  • Gemäß der vorliegenden Erfindung wird die Aufgabe durch den Gegenstand der unabhängigen Patentansprüche gelöst. Vorteilhafte Weiterentwicklungen sind in den abhängigen Patentansprüchen enthalten.
  • Der Fachmann wird zusätzliche Merkmale und Vorteile nach Lesen der folgenden detaillierten Beschreibung und Betrachten der begleitenden Zeichnungen erkennen.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Die begleitenden Zeichnungen sind beigefügt, um ein weiteres Verständnis von Ausführungsbeispielen der Erfindung zu liefern, und sie sind in der Offenbarung beinhaltet und bilden einen Teil von dieser. Die Zeichnungen veranschaulichen Ausführungsbeispiele der vorliegenden Erfindung und dienen zusammen mit der Beschreibung zur Erläuterung der Prinzipien. Andere Ausführungsbeispiele der Erfindung und zahlreiche der beabsichtigten Vorteile werden sofort gewürdigt, da sie unter Hinweis auf die folgende detaillierte Beschreibung besser zu verstehen sind. Die Elemente der Zeichnungen sind nicht notwendigerweise maßstabsgetreu relativ zueinander. Gleiche Bezugszeichen geben entsprechend ähnliche Teile an.
  • 1A bis 1D zeigen verschiedene Querschnittsansichten einer Halbleitervorrichtung gemäß einer Ausführungsform;
  • 2A bis 2D zeigen Querschnittsansichten einer weiteren Ausgestaltung einer Halbleitervorrichtung;
  • 3A bis 3D zeigen Querschnittsansichten einer weiteren Ausführungsform einer Halbleitervorrichtung;
  • 4A bis 4I zeigen Querschnittsansichten eines Halbleitersubstrats bei der Herstellung einer Halbleitervorrichtung gemäß einem Ausführungsbeispiel; und
  • 5 zeigt ein Flussdiagramm zur Veranschaulichung eines Verfahrens zur Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform.
  • DETAILLIERTE BESCHREIBUNG
  • In der folgenden detaillierten Beschreibung wird Bezug genommen auf die begleitenden Zeichnungen, die einen Teil der Offenbarung bilden und in denen für Veranschaulichungszwecke spezifische Ausführungsbeispiele gezeigt sind, in welchen die Erfindung ausgeführt werden kann. In dieser Hinsicht wird eine Richtungsterminologie wie "oben", "unten", "vorne", "hinten", "vorlaufend", "nachlaufend" usw. unter Hinweis auf die Orientierung der gerade beschriebenen Figuren verwendet. Da Komponenten von Ausführungsbeispielen der vorliegenden Erfindung in einer Anzahl von verschiedenen Orientierungen positioniert werden können, wird die Richtungsterminologie für Veranschaulichungszwecke und keineswegs begrenzend benutzt. Es ist zu verstehen, dass andere Ausführungsbeispiele herangezogen werden und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Bereich der vorliegenden Erfindung abzuweichen. Die folgende detaillierte Beschreibung ist daher nicht in einem einschränkenden Sinn aufzufassen, und der Bereich der vorliegenden Erfindung wird durch die beigefügten Patentansprüche festlegt.
  • Die Begriffe "Substrat" oder "Halbleitersubstrat", die in der folgenden Beschreibung verwendet werden, umfassen jegliche auf einem Halbleiter beruhende Struktur, die eine Halbleiteroberfläche hat. Substrat und Struktur sind so zu verstehen, dass sie Silizium, Silizium auf einem Isolator (SOI), Silizium auf einem Saphir (SOS), dotierte und undotierte Halbleiter, epitaktische Schichten von Silizium, die durch eine Grund- bzw. Basishalbleiterlage gelagert sind, und andere Halbleiterstrukturen umfassen. Beispielsweise kann das "Substrat" oder "Halbleitersubstrat" ein monokristallines Material sein. Der Halbleiter braucht nicht auf Silizium zu beruhen. Der Halbleiter kann ebenso Siliziumcarbid, Silizium-Germanium, Germanium, Galliumnitrid oder Galliumarsenid sein. Im Kontext der vorliegenden Offenbarung umfasst der Begriff „Halbleitersubstrat“ insbesondere einen Aufbau, der sich ergibt, wenn in eine einkristalline Halbleiterschicht Gräben geätzt werden, die nachfolgend mit Halbleitermaterial aufgefüllt werden.
  • In der vorliegenden Offenbarung wird Bezug genommen auf dotierte Teile, wie beispielsweise dotierte Teile eines ersten oder eines zweiten Leitfähigkeitstyps. Wie klar zu verstehen ist, können sich die Begriffe "erster" und "zweiter" Leitfähigkeitstyps auf n- oder p-dotierte Halbleiterteile oder umgekehrt beziehen. Diese Teile können durch allgemein bekannte Dotierverfahren mittels Dotierstoffen, wie beispielsweise As, P, S, Sb als ein n-Dotierstoff für Silizium-Material gebildet sein. Beispiele für einen p-Dotierstoff für Silizium-Material umfassen B, Al oder In.
  • In der vorliegenden Beschreibung wird an manchen Stellen ein Strompfad beschrieben. Dieser Strompfad gibt einen Weg an, entlang dem ein Stromfluss stattfinden kann, unabhängig von der tatsächlichen Richtung des Stromflusses.
  • Die hierin verwendeten Ausdrücke "gekoppelt" und/oder "elektrisch gekoppelt" erfordern keine direkte Kopplung, sondern lassen Elemente zwischen den "gekoppelten" oder "elektrisch gekoppelten" Elementen zu. Der Ausdruck "elektrisch verbunden" soll eine niederohmige elektrische Verbindung zwischen den elektrisch miteinander verbundenen Elementen angeben.
  • In der Beschreibung wird eine Halbleitervorrichtung beschrieben, die beispielsweise als Einzel-Vorrichtung betrieben werden kann. Sie kann aber auch mit weiteren Komponenten, beispielsweise Logikkomponenten zur Ausbildung einer Integrierten Schaltung integriert werden.
  • 1A zeigt eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer Ausführungsform. Die in 1A gezeigte Querschnittsansicht ist zwischen III und III' aufgenommen, wie beispielsweise in 1B veranschaulicht ist. Die in 1A gezeigte Halbleitervorrichtung umfasst ein Halbleitersubstrat 150. Das Halbleitersubstrat 150 enthält erste Bereiche 120 eines ersten Leitfähigkeitstyps und Bodybereiche 220 des ersten Leitfähigkeitstyps. Dabei ist der Bodybereich 220 jeweils auf einer Seite des Bereichs 120 angeordnet, der einer ersten Oberfläche 110 des Halbleitersubstrats 150 zugewandt ist und grenzt an den Bereich 120 an. Die Halbleitervorrichtung umfasst weiterhin eine Vielzahl von Driftzonengebieten 260, die in der ersten Oberfläche 110 des Substrats 150 angeordnet sind. Die Driftzonengebiete 260 erstrecken sich in einer ersten Richtung, die eine Komponente senkrecht zu der ersten Oberfläche 110 hat. Beispielsweise erstrecken sich die Driftzonengebiete 260 senkrecht zur ersten Oberfläche 110. Gemäß einer Interpretation enthält das Halbleitersubstrat 150 somit Stege 125 und eine Vielzahl von zwischen den Stegen angeordneten Driftzonengebieten 260. Die Stege 125 enthalten jeweils den ersten Bereich 120 des ersten Leitfähigkeitstyps und den Bodybereich 220.
  • Die Bodybereiche 220 überlappen mit den ersten Bereichen 120. Das heißt, dass die Bodybereiche 220 in horizontaler Richtung so positioniert sind, dass Bodybereich 220 und erster Bereich vertikal übereinander liegen, dass also eine Linie, die senkrecht zur Substratoberfläche verläuft, beide Bereiche schneidet. Gemäß einer Ausgestaltung können Bodybereiche 220 und erste Bereiche 120 an ihrer Grenzfläche vollständig überlappen oder weitgehend vollständig überlappen. Wenn die Bereiche vollständig überlappen, liegt der Bodybereich 220 zu mehr als 99 bis 100 % seiner horizontalen Ausdehnung an der Grenzfläche über dem ersten Bereich. In Fall des weitgehend vollständigen Überlappens liegt der Bodybereich 220 über ungefähr 85 bis 99 % seiner horizontalen Ausdehnung an der Grenzfläche über dem ersten Bereich, das heißt, der Bodybereich 220 kann um ungefähr 1 bis 15 % gegenüber dem ersten Bereich horizontal verschoben sein. Bereiche können sich mit zunehmendem Abstand von der Grenzfläche verjüngen oder erweitern. Die vorstehende Definition des Überlappens bezieht sich jeweils auf das Überlappen an der Grenzfläche. Der Begriff „horizontal versetzt“ bedeutet im Kontext der vorliegenden Beschreibung, dass das Überlappen minimal ist, etwa weniger als 5 % der Grenzfläche beträgt, und dass das horizontale Überlappen vorwiegend durch herstellungsbedingte Schwankungen verursacht wird.
  • Die Driftzonengebiete 260 enthalten einkristallines bzw. epitaktisch gewachsenes Halbleitermaterial 425 eines zweiten Leitfähigkeitstyps. Dabei ist der zweite Leitfähigkeitstyp vom ersten Leitfähigkeitstyp verschieden. Beispielsweise kann der erste Leitfähigkeitstyp p-leitend sein, und der zweite Leitfähigkeitstyp kann n-leitend sein. Das Halbleitermaterial 425 bildet die Driftzone des Leistungs-MOSFETs. Gemäß einer Ausführungsform können die ersten Bereiche 120 und die Bodybereiche 220, die mit den ersten Bereichen 120 überlappen sowie die Driftzonengebiete gebildet werden, indem Driftzonengräben 420 in einem Halbleitersubstrat gebildet werden und das Halbleitersubstrat unterschiedlich dotiert wird. Beispielsweise können die Driftzonengebiete 260 durch Einbringen von einkristallinem Halbleitermaterial 425 in den Driftzonengräben 420 gebildet werden. Bei entsprechender Herstellung der Driftzonengebiete 260 weisen diese einen entsprechenden Querschnitt mit beispielsweise ungefähr geradlinig verlaufender Seitenwand auf. Alternativ kann die Seitenwand auch gekrümmt sein. Die Seitenwand kann beispielsweise einer Seitenwand entsprechen, die durch einen Ätzvorgang definierbar ist. Die ersten Bereiche 120 des ersten Leitfähigkeitstyps und die Driftzonengebiete 260 aus Halbleitermaterial des zweiten Leitfähigkeitstyps sind alternierend zueinander angeordnet und bilden eine Superjunction-Struktur.
  • Die Halbleitervorrichtung enthält weiterhin eine Gateelektrode, die benachbart zum Bodybereich 220 angeordnet ist. Die Gateelektrode 215 ist, wie in 1A dargestellt, durch eine Gate-Dielektrikum 210 vom Bodybereich 220 elektrisch isoliert. Die Gateelelektrode 215 ist in einem in dem Halbleitersubstrat 150 gebildeten Graben angeordnet. Gemäß einer Ausführungsform kann die Gateelektrode 215 selbstjustiert zu den Driftzonengebieten 260 ausgebildet sein. Beispielsweise kann die Gateelektrode 215 in horizontaler Richtung zu dem Driftzonengebiet 260 ausgerichtet sein, so dass sie direkt oberhalb des Driftzonengebiets 260 angeordnet ist. Beispielsweise werden die Driftzonengebiete durch Ausbilden von Driftzonengräben 420 gebildet. Die Gateelektrode 215 ist jeweils im oberen Bereich der Driftzonengräben 420 angeordnet, und das Halbleitermaterial 425 vom zweiten Leitfähigkeitstyp ist in einem unteren Bereich der Driftzonengräben 420 angeordnet. Dabei hat jede Position im unteren Bereich des Driftzonengrabens einen größeren Abstand zur ersten Oberfläche 110 als eine beliebige Position im oberen Bereich des Driftzonengrabens 420. Beispielsweise kann ein oberer Driftzonengrabenbereich ein Teil sein, der an den Body-Bereich 220 angrenzt. Ein unterer Teil des Driftzonengrabens entspricht einen Teil benachbart zu einem Drain-Bereich 250.
  • Die Halbleitervorrichtung umfasst darüber hinaus den Drain-Bereich 250, der mit dem Halbleitermaterial 425 des zweiten Leitfähigkeitstyps in den Driftzonengräben 420 elektrisch verbunden ist. Die Driftzonengebiete 260 grenzen an den Drain-Bereich 250 an. Beispielsweise kann der Drain-Bereich 250 an eine zweite Oberfläche 115 des Halbleitersubstrats angrenzen. Der Drain-Bereich 250 kann beispielsweise vom zweiten Leitfähigkeitstyp sein.
  • Die in 1A gezeigte Halbleitervorrichtung umfasst weiterhin Source-Bereiche 232, die angrenzend an die erste Oberfläche 110 des Halbleitersubstrats 150 ausgebildet sind. Die Source-Bereiche 232 sind beispielsweise vom zweiten Leitfähigkeitstyp. Die Source-Bereiche 232 sind über Source-Kontakte 235 mit einer Metallisierungsschicht, welche die Source-Elektrode 240 bildet, elektrisch verbunden. Wie in 1A dargestellt, können die Source-Kontakte 235 derart ausgestaltet sein, dass sie bis in das Body-Bereich 220 hereinreichen. In diesem Fall wird durch die Source-Kontakte 235 zusätzlich ein Kontakt des Body-Gebiets 220 zur Source-Elektrode 240 gewährleistet, durch den ein parasitärer bipolarer Transistor, der sich andernfalls an dieser Stelle ausbilden könnte, weitgehend unterdrückt wird.
  • Auf der zweiten Oberfläche 115 des Halbleitersubstrats 150 ist weiterhin eine Rückseiten-Metallisierung vorgesehen, die die Drain-Elektrode 255 bildet.
  • Die Halbleitervorrichtung kann ferner einen höher dotierten Bereich 130 enthalten, welcher in den Bereich des ersten Leitfähigkeitstyps eingebettet ist. Der höher dotierte Bereich 130 ist vom ersten Leitfähigkeitstyp und weist eine höhere Dotierstoffkonzentration als der angrenzende Bereich 120 auf. Der Bereich 130 kann beispielsweise eine Art "Sollbruchstelle" bilden, an der der Lawinendurchbruch stattfindet, wenn es zu einem Lawinendurchbruch kommen sollte. Der Bereich 130 kann eine um etwa 20 bis 30 % erhöhte Dotierstoffkonzentration als der Bereich 120 aufweisen.
  • Gemäß einer Ausgestaltung kann der Bereich 130 derart ausgeführt sein, dass er lediglich im Inneren des Zellenfelds vorliegt, während im Randbereich kein Bereich 130 vorgesehen ist.
  • Wenn die in 1 dargestellte Halbleitervorrichtung durch Anlegen einer geeigneten Gate-Spannung eingeschaltet wird, bildet sich eine leitende Inversionsschicht an der Grenzfläche zwischen dem Body-Bereich 220 und dem Gate-Dielektrikum 210. Es bildet sich somit ein leitender Kanal in einem Kanalbereich 217 aus, der einem Teil des Body-Bereichs bzw. des ersten Bereichs 120 an der Grenzfläche zum Gate-Dielektrikum 210 entspricht. Der Kanalbereich 217 ist weiterhin benachbart an das leitende Material 425 in den Driftzonengräben 420 angeordnet. Der Kanalbereich 217 überlappt weitgehend vollständig mit dem ersten Bereich 120. Der Kanalbereich 217 ist horizontal versetzt zu den Driftzonengräben 420 angeordnet.
  • Entsprechend ist der Transistor in einem leitenden Zustand vom Source-Bereich 232 zum Drain-Bereich 250 über das Driftzonengebiet 260. Beim Ausschalten bildet sich keine Inversionsschicht und somit kein leitender Kanal an der Grenzfläche zum Gate-Dielektrikum 210 aus. Weiterhin werden Ladungsträger in dem Driftzonengebiet 260 durch Ladungsträger vom ersten Leitfähigkeitstyp aus den Stegen 125 kompensiert. Folglich wird das Driftzonengebiet 260 an Ladungsträgern verarmt, was zu einem Blockieren eines Stromflusses bei einer hohen Durchbruchsspannung führt. Die Dotierung des Halbleitermaterials 425 innerhalb des Driftzonengebiets 260 ist dabei in Abhängigkeit der Dotierkonzentration des ersten Bereichs 120 so bemessen, dass die Ladungsträger innerhalb des Driftzonengebiets 260 kompensiert werden. Die beschriebene Halbleitervorrichtung stellt somit ein Superjunction-Bauelement dar. Der Ein-Widerstand hängt umgekehrt direkt von der Anzahl der Ladungsträger innerhalb des Driftzonengebiets 260 ab. Durch eine Erhöhung der Anzahl der Ladungsträger in dem Driftzonengebiet 260 durch eine Einstellung der Dotierstoffkonzentration auf einen Wert, der durch die Ladungsträger innerhalb des ersten Bereichs 120 noch kompensiert werden kann, lässt sich somit eine Reduzierung von Ron·A erzielen, ohne die Durchbruchsfestigkeit der Halbleitervorrichtung zu beeinträchtigen.
  • Bei der dargestellten Geometrie können die Driftzonengräben 420 bei einem niedrigen Abstand angeordnet werden. Weiterhin kann mit der dargestellten Geometrie eine hohe Dichte an Gateelektroden erzielt werden, wodurch ein geringerer Widerstand der Halbleitervorrichtung realisiert wird.
  • Zwischen den ersten Bereichen 120 des ersten Leitfähigkeitstyps ist eine Vielzahl von Driftzonengebieten 260 ausgebildet. Die Driftzonengebiete 260 können sich in einer zweiten Richtung parallel zur ersten Oberfläche 110 erstrecken, d.h. senkrecht zur Richtung des dargestellten Querschnitts von 1A. Sie können streifenförmig ausgebildet sein. Alternativ können sie aber auch als Löcher oder als ausgeweitete Löcher ausgebildet sein. Beispielsweise können die Driftzonengebiete einen kreisrunden oder einen mehreckigen Querschnitt haben. Beliebige Anordnungen der Löcher sind denkbar, beispielsweise eine hexagonale Anordnung der Löcher.
  • Bei der in 1A gezeigten Anordnung ist eine Vielzahl von Basistransistoren parallel zueinander geschaltet. 1A zeigt somit einen Ausschnitt aus einem Zellenfeld einer Vielzahl parallel geschalteter Transistoren. Wie vorstehend erwähnt, kann der höher dotierte Bereich 130 im Inneren des Zellenfelds ausgebildet sein, während im Randbereich des Zellenfelds kein Bereich 130 vorliegt.
  • 1B zeigt eine Querschnittsansicht, die parallel zur ersten Oberfläche 110 an der Position I-I' wie in 1A dargestellt aufgenommen ist. In der in 1B dargestellten Ansicht verlaufen die Gateelektroden 215 streifenförmig. Die Source-Kontakte 235 sind ebenfalls streifenförmig ausgebildet und verlaufen parallel zu den Gateelektroden 215. An der ersten Oberfläche 110 sind Streifen von Source-Bereichen 232 und Body-Bereichen 220 zueinander abwechselnd angeordnet. Dabei erstrecken sich die Streifen jeweils der Source-Bereiche 230 und der Body-Bereiche 220 senkrecht zu den Gateelektroden 215.
  • Gemäß einer weiteren Ausgestaltung, wie in 1C gezeigt, können die Body-Bereiche 220 auch so ausgebildet sein, dass sie nicht an die erste Oberfläche 110 angrenzen. Wie in 1A gezeigt, erstrecken sich die Source-Kontakte 235 bis in das Body-Gebiet 220 hinein, so dass die Unterdrückung des parasitären Transistors möglich ist, auch wenn die Body-Bereiche 220 nicht an die erste Oberfläche 110 und damit an die Source-Elektrode 240 heranreichen.
  • 1D zeigt eine Querschnittansicht, die zwischen II und II' wie in 1A dargestellt, aufgenommen ist. Wie zu sehen ist, sind Driftzonengebiete 260 abwechselnd zu Halbleiterstegen 125 angeordnet. In der in 1d gezeigten Anordnung sind die Driftzonengebiete 260 streifenartig ausgebildet. Die Driftzonengebiete 260 sind durch Halbleitermaterial 425 vom zweiten Leitfähigkeitstyp ausgebildet.
  • 2A zeigt eine weitere Ausführungsform, bei der der Grabenbereich 213, in dem die Gateelektrode 215 angeordnet ist, eine größere Breite als das Driftzonengebiet 260 hat. Gemäß dieser Ausführungsform kann aufgrund des größeren Durchmessers der Gateelektrode 215 der Gate-Widerstand reduziert werden. Weiterhin kann die Breite des Body-Bereichs 220 so weit reduziert werden, dass sich im eingeschalteten Zustand des Transistors die Verarmungszonen, die sich jeweils an der Grenzfläche zwischen Body-Bereich 220 und Gateelektrode ausbilden, berühren. Ensprechend kann der Transistor in einem sogenannten fully-depleted oder vollständig verarmten Zustand betrieben werden, bei dem die Unterschwellsteigung des Transistors optimiert ist, wodurch sich vorteilhafte Effekte ergeben.
  • Gemäß der in 2B gezeigten Ausgestaltung kann der Graben(bereich), in dem die Gateelektrode auszubilden ist, anstatt mit einer leitenden Füllung mit einem Schichtstapel, der eine leitende Schicht enthält gefüllt werden. Der Graben(bereich), in dem die Gateelektrode auszubilden ist, kann beispielsweise eine Breite von mehreren µm haben. In diesem Fall ist es prozesstechnisch schwierig, eine leitende Füllung einzubringen, die den Graben vollständig ausfüllt. Gemäß der in 2B gezeigten Ausgestaltung wird der Grabenbereich nach Aufbringen eines Gate-Dielektrikums 210 mit einer konformen dotierten Polysiliziumschicht, die eine geeignete Schichtdicke haben kann, und nachfolgend einer isolierenden Schicht 232 beispielsweise aus Siliziumoxid gefüllt.
  • Gemäß der in 2C gezeigten Ausführungsform kann der Grabenbereich 214, in dem die Gateelektrode auszubilden ist, zumindest an der Stelle der Grenzfläche zum Driftzonengebiet 260 eine kleinere Breite als das Driftzonengebiet 260 haben. Weiterhin kann der Grabenbereich 214 bis in das Driftzonengebiet hineinragen. Beispielsweise kann sich der Grabenbereich 214, in dem die Gateelektrode auszubilden ist, zu dem Driftzonengebiet 260 hin verjüngen. Dies kann durch geeignete Auswahl der Parameter zum Ätzen dieses Grabenbereichs erreicht werden. Bei der in 2C gezeigten Ausführungsform grenzt somit ein Teil der Driftzone 260 an den Bodybereich 220 an. Weiterhin kann ein Teil 210b des Gate-Dielektrikums 210 mit einer größeren Dicke als andere Teile des Gate-Dielektrikums 210 ausgebildet werden. Beispielsweise ist der Teil des Gate-Dielektrikums im Bodenbereich des Grabenbereichs 214 für die Gateelektrode dicker als andere Teile. Dadurch und durch die reduzierte Weite der Gateelektrode auf der Seite des Drain-Bereichs kann die Gate-Drain-Kapazität der Halbleitervorrichtung weiter reduziert werden.
  • 2D zeigt eine weitere Ausführungsform einer Halbleitervorrichtung, bei der der Grabenbereich 219, in dem die Gateelektrode 215 ausgebildet ist, eine geringere Weite als das darunterliegende Driftzonengebiet 260 aufweist. Durch eine derartige Anordnung wird die Weite der Gateelektrode auf der Seite des Drain-Bereichs verringert, was zu einer Verringerung der Gate-Drain-Kapazität führt.
  • Bei den in 1 und 2 gezeigten Ausführungsformen ist die Gateelektrode 215 jeweils selbstjustiert zu den Driftzonengebieten 260 angeordnet und mit diesen ausgerichtet.
  • Bei der in 3 dargestellten Ausführungsform ist die Gateelektrode 215 in Gate-Gräben 312 angeordnet, die sich senkrecht zu den Driftzonengebieten 260 erstrecken. Wie in 3A dargestellt, sind die Body-Bereiche 320 oberhalb der Driftzonengebiete 260 angeordnet. Vor oder hinter der gezeigten Zeichnungsebene sind die Gate-Gräben 312 angeordnet. Die an die erste Oberfläche 110 angrenzenden Source-Bereiche 330 sind über Source-Kontakte (in dieser Querschnittsansicht nicht dargestellt) mit der Source-Elektrode 340 verbunden. Die Lage der Querschnittsansicht zwischen III und III‘ ist aus der 3B ersichtlich.
  • 3B zeigt eine Querschnittsansicht der in 3A gezeigten Darstellung, wobei die in 3B gezeigte Querschnittsansicht zwischen I und I' aufgenommen ist, wie in 3A gekennzeichnet. Wie in 3B zu sehen ist, erstreckt sich die Gateelektrode 315 senkrecht zu den Driftzonengräben 420. Die Source-Bereiche 330 und die Body-Bereiche 320 können jeweils streifenartig angeordnet sein, wobei sich die Streifen senkrecht zur Gateelektrode 315 erstrecken.
  • Gemäß der in 3C gezeigten Ausgestaltung können aber auch lediglich die Source-Bereiche 330 an die erste Oberfläche 310 angrenzen. 3D zeigt eine Querschnittsansicht der Struktur zwischen II und II', wie auch in 3A gezeigt ist. Wie zu sehen ist, sind die Driftzonengebiete 260 mit dem Halbleitermaterial 425 alternierend zu den Stegen 125 angeordnet.
  • Im Folgenden wird ein Verfahren zur Herstellung der in 1 gezeigten Halbleitervorrichtung beschrieben werden. Über einer Substrat-Grundschicht 100 vom zweiten Leitfähigkeitstyp wird eine einkristalline Halbleiterschicht vom ersten Leitfähigkeitstyp 120 epitaktisch aufgewachsen. Beispielsweise kann die Substrat-Grundschicht 100 ein stark n+-dotierter Halbleiterwafer sein. Optional kann die Substrat-Grundschicht 100 auch ein n–-dotierter Halbleiterwafer sein, mit einem höher dotierten Bereich, der an die zweite Oberfläche 115 angrenzt. Auf der ersten Oberfläche der Substrat-Grundschicht 100 wird eine Schicht vom ersten Leitfähigkeitstyp, beispielsweise p-dotiertes Silizium, epitaktisch aufgewachsen. Beispielsweise kann die aufgewachsene Schicht eine Schichtdicke von 30 bis 60 µm, beispielsweise 40 µm haben. Optional kann eine höher dotierte Schicht 130 innerhalb dieser Schicht 120 vorgesehen werden. Beispielsweise kann die Schicht 130 durch Erhöhung der Dotierstoffkonzentration beim epitaktischen Aufwachsen erzeugt werden. Alternativ ist es aber auch möglich, die Schicht 130 durch gezielte Implantation zu erzeugen. Denkbar ist auch eine Kombination der beiden Verfahren zur Einstellung einer erwünschten Dotierstoffkonzentration. Insbesondere kann unter Verwendung einer photolithographisch erzeugten Maske ein Implantationsverfahren derart durchgeführt werden, dass der Bereich mit der vergrabenen Schicht 130 lediglich im Inneren des Zellenfelds vorliegt, während am Rand des Zellenfelds keine vergrabene dotierte Schicht 130 vorliegt. Die vergrabene dotierte Schicht 130 kann ungefähr innerhalb der Mitte der epitaktisch aufgewachsenen Schicht 120 vorliegen, Abweichungen nach oben oder nach unten sind aber auch möglich. Als Ergebnis liegt ein Substrat 150 mit einer ersten Oberfläche 110 und einer zweiten Oberfläche 115 vor. Der erste Bereich 120 des ersten Leitfähigkeitstyps grenzt an die erste Oberfläche 110 an, und ein Bereich des zweiten Leitfähigkeitstyps grenzt an die zweite Oberfläche 115 an.
  • 4A zeigt ein Beispiel für ein Halbleitersubstrat. Anschließend wird eine Hartmaskenschicht über der ersten Oberfläche 110 ausgebildet. Die Hartmaske 410 kann beispielsweise eine Siliziumoxidschicht oder eine Siliziumnitridschicht oder eine Kombination dieser Schichten enthalten. Selbstverständlich können auch andere Hartmaskenmaterialien verwendet werden. Die Hartmaske wird nach Aufbringen einer Photoresistschicht 420 strukturiert. Beispielsweise kann die Hartmaskenschicht 410 unter Verwendung eines Streifenmusters strukturiert werden. Dabei können diese Streifen eine Rasterweite von 0,5 µm bis 10 µm aufweisen. Öffnungen zwischen benachbarten Hartmaskenstreifen können eine Weite von ungefähr einer halben Rasterweite aufweisen. Entsprechend beträgt eine typische Öffnungsweite zwischen benachbarten Hartmaskenstreifen ungefähr 200 nm bis 5 µm.
  • 4B zeigt eine Ansicht eines Beispiels einer sich ergebenden Struktur. Als Nächstes werden Driftzonengräben 420 unter Verwendung der Hartmaske 410 als Ätzmaske geätzt. Beispielsweise kann ein Trockenätzverfahren, beispielsweise reaktives Ionenätzen als Ätzverfahren verwendet werden. Die geätzten Driftzonengräben 420 haben eine Tiefe von etwa 40 bis 50 µm, was beispielsweise für eine Sperrspannung von 600 V üblich ist. Die Driftzonengräben 420 werden so geätzt, dass sie an die Grundschicht 100 heranreichen und mit dieser verbunden sind. Die Ätzung kann derart durchgeführt werden, dass der Boden der Driftzonengräben abgerundet ist, wie in 4C dargestellt ist. Dies kann beispielsweise durch eine isotrope Ätzung gegen Ende des Ätzverfahrens, durch eine Oberflächenbehandlung oder durch Ausbilden einer Oxidschicht (z.B. durch thermische Oxidation) und einen nachfolgenden Schritt zum Ätzen der abgeschiedenen Oxidschicht erfolgen. Wie vorstehend beschrieben, können die Driftzonengräben in beliebiger Geometrie ausgeführt werden, beispielsweise als Löcher mit beliebigem Querschnitt, längliche Löcher oder Gräben, die sich über eine gewisse Länge in einer zweiten Richtung senkrecht zur dargestellten Querschnittsansicht erstrecken.
  • Anschließend wird Halbleitermaterial vom zweiten Leitfähigkeitstyp epitaktisch in den Driftzonengräben 420 aufgewachsen. Dabei kann das Halbleitermaterial entweder durch ein selektives Epitaxieverfahren aufgebracht werden, wodurch verhindert wird, dass das epitaktisch aufgewachsene Material auch auf der Hartmaskenschicht 410 aufwächst. Alternativ kann das Halbleitermaterial auch unselektiv aufgewachsen werden. In diesem Fall kann das Halbleitermaterial über der Hartmaskenschicht 410 nachfolgend beispielsweise durch ein CMP-Verfahren (chemisch-mechanisches Polieren) entfernt werden. Das Halbleitermaterial vom zweiten Leitfähigkeitstyp wird in-situ während des Aufwachsens dotiert. Dabei wird die Dotierstoffkonzentration niedriger als die Dotierstoffkonzentration der Grundschicht 100 eingestellt. Die Schicht innerhalb der Driftzonengräben 420 kann mit variierender Dotierstoffkonzentration aufgewachsen werden, wobei die Dotierstoffkonzentration gezielt derart eingestellt wird, dass sich ein vorgegebenes Dotierprofil ergibt. Gemäß einem Beispiel kann zunächst eine höher dotierte Schicht konform abgeschieden werden und nachfolgend ein niedriger dotiertes Material aufgefüllt werden. Dadurch ergibt sich eine horizontal variierende Dotierstoffkonzentration. Ein horizontal variierendes Dotierstoffprofil ergibt sich auch, wenn beispielsweise nach konformen Abscheiden einer Halbleiterschicht ein isotropes Dotierverfahren wie beispielsweise PLAD (plasma assisted doping) durchgeführt wird, durch welches eine Dotierstoffkonzentration an der Grabenwand eingestellt wird, und nachfolgend ein Material mit niedrigerer Dotierstoffkonzentration aufgefüllt wird. Gemäß einem weiteren Beispiel kann auch in einem unteren Grabenbereich die Dotierstoffkonzentration höher als in einem oberen Grabenbereich sein. Dadurch ist es möglich, Variationen der Grabenbreite, die sich beispielsweise durch das Ätzverfahren ergeben können, auszugleichen. Insgesamt sollte die Dotierstoffkonzentration so bemessen sein, dass nach Kompensation der Ladungsträger in der Driftzone 260 durch Ladungsträger entgegengesetzter Polarität des angrenzenden ersten Bereichs 120 die verbleibende Anzahl der Ladungsträger in der Driftzone 260, also die Verarmungsladung, zu einer der Spannungsklasse entsprechenden Durchbruchsspannung führt.
  • 4D zeigt eine Querschnittsansicht eines Beispiels der sich ergebenden Struktur. Wie gezeigt ist, sind nunmehr die Driftzonengräben 420 mit Halbleitermaterial 425 vom zweiten Leitfähigkeitstyp gefüllt und bilden Driftzonengebiete 260. Zwischen benachbarten Driftzonengräben 420 sind Stege 125 angeordnet, die aus Halbleitermaterial vom ersten Leitfähigkeitstyp gebildet sind. Zur Ausbildung der Gateelektroden gemäß der in 1 dargestellten Ausführungsform wird der obere Teil der Grabenfüllung 425 nachfolgend zurückgeätzt. Dabei sind Reste der strukturierten Hartmaske 410 noch auf der ersten Oberfläche 110 des Halbleitersubstrats 150 vorhanden. Die Grabenöffnung 430 kann bis zu einer Tiefe von 0,5 bis 2 µm gebildet werden.
  • 4E zeigt ein Beispiel für eine sich ergebende Struktur. Gemäß weiterer Ausgestaltungen des Verfahrens kann das Verfahren zum Rückätzen einen isotropen Ätzschritt oder einen thermischen Oxidationsschritt gefolgt von Rückätzen des Oxids enthalten. Dadurch kann der obere Grabenbereich zur Bildung des aufgeweiteten Grabenbereichs 213 aufgeweitet werden. Gemäß einer weiteren Ausführungsform können die Ätzparameter so eingestellt werden, dass der sich ergebende Grabenbereich 214 an der Stelle, an der er den Driftzonengraben 420 berührt, einen kleineren Durchmesser als der Driftzonengraben hat. Beispielsweise kann sich der Grabenbereich 214 zum Driftzonengraben hin verjüngen. Durch den nachfolgenden Ionenimplantationsschritt zum Ausbilden des Bodybereichs 220 werden Dotierprofile im angrenzenden Steg 125 ausgeglichen, wie beispielsweise in 2C veranschaulicht ist.
  • Gemäß einer weiteren Ausgestaltung können zur Herstellung der in 2D gezeigten Ausführungsform ausgehend von 4D Spacer aus einem geeigneten Material, beispielsweise einem selektiv zum Material der Hartmaske 410 ätzbaren Material gebildet werden, zum Beispiel durch konforme Abscheidung dieses Materials und einen nachfolgenden anisotropen Ätzschritt. Dadurch wird der Durchmesser der durch die resultierende Hartmaske 410 freigelegten Öffnungen reduziert. Nachfolgend kann unter Verwendung dieser Hartmaske ein Ätzschritt zur Erzeugung der Grabenöffnung 430 erfolgen. Durch den späteren Dotierschritt zum Definieren der Bodybereiche 220 werden unerwünschte Dotierprofile angrenzend an die sich ergebende Grabenöffnung ausgeglichen.
  • Zur Herstellung der in 3 gezeigten Ausführungsform können alternativ die Reste der Hartmaske 410 entfernt werden und nachfolgend Gräben, die sich senkrecht zu den Driftzonengräben 420 erstrecken, lithographisch definiert werden. Nachfolgend kann eine Ätzung analog zu dem in 4E gezeigten Ätzverfahren durchgeführt werden. Die nachfolgenden Schritte zur Herstellung der Gateelektrode sind dabei gleich.
  • Anschließend wird ein Gate-Dielektrikum gebildet 210, beispielsweise durch thermische Oxidation. Die Schichtdicke des Gate-Dielektrikums 210 kann 10 bis 100 nm betragen. Nachfolgend wird ein leitendes Material in die Grabenöffnung 430 eingefüllt, beispielsweise dotiertes Polysilizium. Anschließend wird ein lithographischer Schritt durchgeführt, um das abgeschiedene Polysilizium zu strukturieren. Alternativ kann das Polysilizium auch unstrukturiert zurückgeätzt werden.
  • 4F zeigt eine Querschnittsansicht einer sich ergebenden Struktur. Wie gezeigt ist, sind nunmehr die Gateelektroden 215 an den oberen Bereichen der Driftzonengräben 420 angeordnet.
  • Anschließend wird ein Ionen-Implantationsverfahren zur Ausbildung der Body-Bereiche 220 durchgeführt. Die Body-Bereiche 220 können alternativ auch in anderen Prozessierungsstadien ausgebildet werden. Beispielsweise können sie vor der Rückätzung des einkristallinen Materials 425 in den Driftzonengräben 420 oder auch vor Ätzen der Driftzonengräben ausgebildet werden. Der genaue Zeitpunkt kann entsprechend den Anforderungen, die durch die konkrete Halbleitervorrichtung gegeben sind, ausgewählt werden. Dabei werden diese Bereiche mit Dotierstoffen des ersten Leitfähigkeitstyps dotiert, um eine höhere Dotierstoffkonzentration als im Bereich 120 vorzusehen. Ein entsprechender Dotierschritt wird auch zur Herstellung der in 3 gezeigten Struktur durchgeführt. Da die Dotierstoffkonzentration des Body-Bereichs 220, 320 wesentlich höher als die Dotierstoffkonzentration des Halbleitermaterials 425 ist, wird die Dotierung innerhalb der Gräben 420 durch die Dotierung des Body-Bereichs 320 überdeckt.
  • 4G zeigt eine Querschnittsansicht einer sich ergebenden Struktur. Nachfolgend werden die üblicherweise verwendeten Prozessschritte durchgeführt, um den Source-Bereich 230 auszubilden. Beispielsweise kann ein Ionen-Implantationsverfahren durchgeführt werden, um die Source-Bereiche 230 an der ersten Oberfläche 110 auszubilden. Anschließend kann eine isolierende Schicht 232, beispielsweise Siliziumdioxid, abgeschieden werden. Nach Ausbildung von Source-Kontakten 235 in üblicher Weise kann eine Metallisierungsschicht 240 zur Herstellung der Source-Elektrode 240 aufgebracht werden. 4H zeigt eine Querschnittansicht einer sich ergebenden Struktur.
  • Sodann wird die Rückseite der Halbleitervorrichtung weiter prozessiert. Gegebenenfalls können Schritte zur Waferdünnung durchgeführt werden. Gegebenenfalls kann ein Ionen-Implantationsschritt zur Verbesserung des Kontakts durchgeführt werden. Weiterhin kann eine Rückseitenmetallisierung aufgebracht werden, die die Drain-Elektrode 255 bildet. 4I zeigt eine Querschnittsansicht einer sich ergebenden Struktur.
  • 5 zeigt ein Flussdiagramm eines Verfahrens gemäß einer Ausführungsform.
  • Ein Verfahren zum Herstellen einer Halbleitervorrichtung umfasst das Bilden (S10) einer Vielzahl von Driftzonengräben 420 in einer ersten Oberfläche 110 eines Halbleitersubstrats 150, das einen ersten Bereich 120 eines ersten Leitfähigkeitstyps und einen Bodybereich 220 des ersten Leitfähigkeitstyps aufweist, wobei die Driftzonengräben 420 so gebildet werden, dass sie sich in einer ersten Richtung erstrecken, die eine Komponente senkrecht zu der ersten Oberfläche 110 aufweist, Einbringen (S20) von Halbleitermaterial 425 eines zweiten Leitfähigkeitstyps in den Driftzonengräben 420, wobei der zweite Leitfähigkeitstyp vom ersten Leitfähigkeitstyp verschieden ist, Bilden (S30) einer in einem Graben in dem Halbleitersubstrat 150 angeordneten Gateelektrode 215. Das Verfahren kann weiterhin das Ausbilden (S40) eines Drain-Bereichs 250 und elektrisches Verbinden des Drain-Bereichs 250 mit dem Halbleitermaterial 425 des zweiten Leitfähigkeitstyps in den Driftzonengräben 420 enthalten.
  • Wie gezeigt worden ist, kann mit dem beschriebenen Verfahren eine Halbleitervorrichtung, insbesondere eine Superjunction-Halbleitervorrichtung mit vernünftigem Prozessaufwand und geringen Prozesskosten realisiert werden. Dadurch, dass gemäß einer Ausführungsform die Driftzone und die Gateelektrode in einem gemeinsamen Driftzonengraben ausgebildet werden, kann das Verfahren in einfacher und kostengünstiger Weise und sehr robust realisiert werden. Weiterhin ist es in diesem Fall möglich, die Gateelektrode selbstjustiert zur Driftzone auszubilden.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Nicht-Patentliteratur
    • „Trench DMOS für Kompensationsbauelemente“ von O. Häberlen und M. Rüb (http://ip.com/IPCOM/000010537) [0003]

Claims (21)

  1. Halbleitervorrichtung, umfassend: ein Halbleitersubstrat (150) mit ersten Bereichen (120) eines ersten Leitfähigkeitstyps sowie Bodybereichen (220) des ersten Leitfähigkeitstyps, die jeweils auf einer Seite des ersten Bereichs (120), die einer ersten Oberfläche (110) des Halbleitersubstrats (150) zugewandt ist, angrenzend an den ersten Bereich angeordnet sind und mit diesem überlappen, und mit einer Vielzahl von zwischen den ersten Bereichen (120) angeordneten Driftzonengebieten (260) aus einem Halbleitermaterial (425) eines vom ersten Leitfähigkeitstyp verschiedenen zweiten Leitfähigkeitstyps, wobei die ersten Bereiche (120) und die Driftzonengebiete (260) alternierend angeordnet sind und eine Superjunction-Struktur ausbilden, und eine in einem Graben im Halbleitersubstrat ausgebildete Gateelektrode (215).
  2. Halbleitervorrichtung nach Anspruch 1, bei der jeweils ein Kanalbereich (217) in dem Bodybereich (220) benachbart zu der Gateelektrode (215) angeordnet ist, wobei der Kanalbereich (217) von der Gateelektrode (215) elektrisch isoliert ist und jeweils benachbart zu dem Halbleitermaterial vom zweiten Leitfähigkeitstyp in den Driftzonengebieten (260) angeordnet ist.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, bei der der Kanalbereich (217) mit dem ersten Bereich (120) überlappt.
  4. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, bei der der Kanalbereich (217) horizontal versetzt gegenüber dem Driftzonengebiet (260) angeordnet ist.
  5. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, bei der die Driftzonengebiete (260) durch Ausbilden von Driftzonengräben (420) in dem Halbleitersubstrat (150) und Auffüllen der Driftzonengräben (420) mit Halbleitermaterial (425) des zweiten Leitfähigkeitstyps herstellbar sind.
  6. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, bei der sich die Driftzonengebiete (260) weiterhin in einer zweiten Richtung parallel zu der ersten Oberfläche (110) des Halbleitersubstrats (150) erstrecken.
  7. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, bei der die Gateelektrode (215) jeweils in einem Graben selbstjustiert zu dem Driftzonengebiet (260) angeordnet ist und das Driftzonengebiet (260) jeweils unterhalb der Gateelektrode angeordnet ist.
  8. Halbleitervorrichtung nach Anspruch 6, bei der der Grabenbereich (213), in dem die Gateelektrode (215) angeordnet ist, eine größere Weite als das Driftzonengebiet (260) hat.
  9. Halbleitervorrichtung nach Anspruch 6, bei der der Grabenbereich (213), in dem die Gateelektrode (215) angeordnet ist, eine kleinere Weite als das Driftzonengebiet (260) hat.
  10. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, ferner mit in dem Halbleitersubstrat (150) ausgebildeten Gate-Gräben (312) in denen die Gateelektrode (215) angeordnet ist, wobei sich die Gate-Gräben (312) senkrecht zu den Driftzonengebieten (260) erstrecken.
  11. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, bei der jeweils die Gateelektrode (215) in einem an das Driftzonengebiet (260) angeschlossenen Grabenbereich (214) angeordnet ist, welcher sich zu dem Driftzonengebiet hin verjüngt und sich bis in dieses hinein erstreckt.
  12. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, ferner mit einem in dem ersten Bereich (120) vergrabenen Bereich (130) des ersten Leitfähigkeitstyps, der höher als der erste Bereich (120) dotiert ist.
  13. Integrierte Schaltung, umfassend die Halbleitervorrichtung nach einem der vorhergehenden Ansprüche.
  14. Verfahren zum Herstellen einer Halbleitervorrichtung, umfassend die folgenden Schritte: Bilden (S10) einer Vielzahl von Driftzonengräben (420) in einer ersten Oberfläche (110) eines Halbleitersubstrats (150), das einen ersten Bereich (120) eines ersten Leitfähigkeitstyps und einen Bodybereich (220) des ersten Leitfähigkeitstyps aufweist, wobei die Driftzonengräben (420) so gebildet werden, dass sie sich in einer ersten Richtung erstrecken, die eine Komponente senkrecht zu der ersten Oberfläche (110) aufweist, Einbringen (S20) von Halbleitermaterial (425) eines zweiten, vom ersten Leitfähigkeitstyp verschiedenen Leitfähigkeitstyps in den Driftzonengräben (420) zur Ausbildung von Driftzonengebieten (260), Bilden (S30) von jeweils in einem Graben in dem Halbleitersubstrat (150) angeordneten Gateelektroden (215).
  15. Verfahren nach Anspruch 14, ferner mit dem Schritt zum Ausbilden von vergrabenen Bereichen (130), die innerhalb des ersten Bereichs (120) vergraben sind und eine höhere Dotierstoffkonzentration des ersten Leitfähigkeitstyps als der erste Bereich (120) aufweisen.
  16. Verfahren nach Anspruch 14 oder 15, bei dem das Halbleitermaterial vom zweiten Leitfähigkeitstyp in einen unteren Teil der Driftzonengräben (420) gefüllt wird und die Gateelektrode (215) in einem oberen Teil der Driftzonengräben (420) ausgebildet wird.
  17. Verfahren nach einem der Ansprüche 14 bis 16, bei dem die Driftzonengräben mit einem aufgeweiteten Grabenbereich (213) angrenzend an die erste Oberfläche (110) ausgebildet werden und die Gateelektrode (215) jeweils in diesem aufgeweiteten Grabenbereich ausgebildet wird.
  18. Verfahren nach einem der Ansprüche 14 bis 16, bei dem jeweils die Gateelektrode (215) in einem an den Driftzonengraben (420) angeschlossenen Grabenbereich (214) ausgebildet wird, welcher sich zu dem Driftzonengraben (420) hin verjüngt und sich bis in diesen hinein erstreckt.
  19. Verfahren nach einem der Ansprüche 14 bis 16, bei dem die Driftzonengräben mit einem verschmälerten Grabenbereich (219) angrenzend an die erste Oberfläche (110) ausgebildet werden und die Gateelektrode (215) jeweils in diesem verschmälerten Grabenbereich (219) ausgebildet wird.
  20. Verfahren nach Anspruch 14 oder 15, ferner mit dem Schritt zum Ausbilden von Gate-Gräben (312) in dem Halbleitersubstrat (150), in denen die Gateelektrode ausgebildet wird, wobei sich die Gate-Gräben (312) senkrecht zu den Driftzonengräben (420) erstrecken.
  21. Verfahren nach einem der Ansprüche 14 bis 20, bei dem eine Dotierstoffkonzentration des zweiten Leitfähigkeitstyps in den Driftzonengräben (420) gezielt eingestellt wird, um ein vorgegebenes Dotierprofil zu erreichen.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108110039B (zh) * 2016-11-25 2020-04-24 深圳尚阳通科技有限公司 超结器件及其制造方法
CN108258052B (zh) * 2018-01-11 2021-01-22 上海华虹宏力半导体制造有限公司 超级结器件的工艺方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070018243A1 (en) * 2005-07-13 2007-01-25 Kabushiki Kaisha Toshiba Semiconductor element and method of manufacturing the same
US20080017897A1 (en) * 2006-01-30 2008-01-24 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing same
US20090057713A1 (en) * 2007-08-31 2009-03-05 Infineon Technologies Austria Ag Semiconductor device with a semiconductor body
US20090108303A1 (en) * 2007-10-30 2009-04-30 Infineon Technologies Austria Ag Semiconductor component and method
US20100314682A1 (en) * 2009-06-12 2010-12-16 Hamza Yilmaz Configurations and methods for manufacturing devices with trench-oxide-nano-tube super-junctions
US20120168856A1 (en) * 2010-12-29 2012-07-05 University Of Electronic Science And Technology Of China Trench-type semiconductor power devices
US20130026560A1 (en) * 2010-01-29 2013-01-31 Fuji Electric Co., Ltd. Semiconductor device
US20130299900A1 (en) * 2012-04-05 2013-11-14 Icemos Technology Ltd. Superjunction devices having narrow surface layout of terminal structures, buried contact regions and trench gates, and methods of manufacturing the devices

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4764987B2 (ja) * 2000-09-05 2011-09-07 富士電機株式会社 超接合半導体素子
JP4595327B2 (ja) 2003-01-16 2010-12-08 富士電機システムズ株式会社 半導体素子
JP2005175220A (ja) * 2003-12-11 2005-06-30 Toyota Central Res & Dev Lab Inc 半導体装置とその製造方法
JP4768259B2 (ja) * 2004-12-21 2011-09-07 株式会社東芝 電力用半導体装置
JP2006269720A (ja) * 2005-03-24 2006-10-05 Toshiba Corp 半導体素子及びその製造方法
JP5201307B2 (ja) * 2005-12-22 2013-06-05 富士電機株式会社 半導体装置
JP5571306B2 (ja) * 2008-12-17 2014-08-13 ローム株式会社 半導体装置
US7871882B2 (en) * 2008-12-20 2011-01-18 Power Integrations, Inc. Method of fabricating a deep trench insulated gate bipolar transistor
JP5560897B2 (ja) * 2010-05-20 2014-07-30 富士電機株式会社 超接合半導体装置の製造方法
JP5757101B2 (ja) * 2011-02-17 2015-07-29 富士電機株式会社 超接合半導体素子
US8889532B2 (en) * 2011-06-27 2014-11-18 Semiconductor Components Industries, Llc Method of making an insulated gate semiconductor device and structure
US8642425B2 (en) * 2012-05-29 2014-02-04 Semiconductor Components Industries, Llc Method of making an insulated gate semiconductor device and structure
US9219149B2 (en) * 2013-07-05 2015-12-22 Infineon Technologies Dresden Gmbh Semiconductor device with vertical transistor channels and a compensation structure
US20150035002A1 (en) * 2013-07-31 2015-02-05 Infineon Technologies Austria Ag Super Junction Semiconductor Device and Manufacturing Method

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070018243A1 (en) * 2005-07-13 2007-01-25 Kabushiki Kaisha Toshiba Semiconductor element and method of manufacturing the same
US20080017897A1 (en) * 2006-01-30 2008-01-24 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing same
US20090057713A1 (en) * 2007-08-31 2009-03-05 Infineon Technologies Austria Ag Semiconductor device with a semiconductor body
US20090108303A1 (en) * 2007-10-30 2009-04-30 Infineon Technologies Austria Ag Semiconductor component and method
US20100314682A1 (en) * 2009-06-12 2010-12-16 Hamza Yilmaz Configurations and methods for manufacturing devices with trench-oxide-nano-tube super-junctions
US20130026560A1 (en) * 2010-01-29 2013-01-31 Fuji Electric Co., Ltd. Semiconductor device
US20120168856A1 (en) * 2010-12-29 2012-07-05 University Of Electronic Science And Technology Of China Trench-type semiconductor power devices
US20130299900A1 (en) * 2012-04-05 2013-11-14 Icemos Technology Ltd. Superjunction devices having narrow surface layout of terminal structures, buried contact regions and trench gates, and methods of manufacturing the devices

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
"Trench DMOS für Kompensationsbauelemente" von O. Häberlen und M. Rüb (http://ip.com/IPCOM/000010537)

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