JP4768259B2 - 電力用半導体装置 - Google Patents

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Description

本発明は、大電力の制御に用いられる電力用半導体装置（Power semiconductor device）に関し、特に縦型の電界効果トランジスタ（ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor））に関する。
縦型パワーＭＯＳＦＥＴのオン抵抗は、伝導層（ドリフト層）部分の電気抵抗に大きく依存する。このドリフト層の電気抵抗を決定するドープ濃度は、ベース層とドリフト層とが形成するｐｎ接合の耐圧に応じて限界以上には上げられない。このため、装置耐圧とオン抵抗との間には、トレードオフの関係が存在する。このトレードオフを改善することが低消費電力の装置を実現する上で重要となる。このトレードオフには、装置の材料により決まる限界が有り、この限界を越えることが既存の装置を越える低オン抵抗のパワーＭＯＳＦＥＴの実現への道である。
上述のような問題を解決する縦型パワーＭＯＳＦＥＴの一例として、ドリフト層に対応して、スーパージャンクション構造と呼ばれるｐ型ピラー層とｎ型ピラー層とを埋め込んだ構造が知られている。スーパージャンクション構造では、ｐ型ピラー層とｎ型ピラー層とに含まれるチャージ量（不純物量）を同じとすることで、擬似的にノンドープ層を作り出して高耐圧を保持する。また、これと共に、高ドープされたｎ型ピラー層を通して電流を流すことで、材料限界を越えた低オン抵抗を実現する。更に、スーパージャンクション構造の下に、ｎ−型層を挿入することで、スーパージャンクション構造のみの場合よりも、更にオン抵抗と耐圧とのトレードオフを改善することが可能である。
スーパージャンクション構造の関連技術として、特許文献１乃至５に簡単に言及する。
特許文献１は、ｎ型層とｐ型リサーフ層とで形成される縦型スーパージャンクション構造を有するパワーＭＯＳＦＥＴを開示する。この装置では、ドレイン側にｎ型層よりも不純物濃度度が低いｎ−型ドリフト層が挿入される。高電圧が加わると、ｎ型層とｐ型リサーフ層とが完全に空乏化する。
特許文献２は、ｎ−型ドリフト層とｐ型リサーフ層とで形成される縦型スーパージャンクション構造を有するパワーＭＯＳＦＥＴを開示する。この装置では、ｐ型リサーフ層の不純物濃度度が深さ方向に小さくなる分布を（傾斜プロファイル）を有する。これにより、ｐ型リサーフ層の不純物量とｎ−型ドリフト層の不純物量とのアンバランスによる耐圧低下を防止する。
特許文献３は、ｎ型ドリフト領域とｐ型仕切り領域とで形成される縦型スーパージャンクション構造を有するパワーＭＯＳＦＥＴを開示する。この装置では、不純物濃度が、基板表面側ではｐ型仕切り領域のほうがｎ型ドリフト領域よりも大きく、基板裏面側ではその反対となるように設定される．これにより、アバランシェ破壊耐量が向上する。
特許文献４は、ｎ型ピラー層とｐ型ピラー層とで形成される縦型スーパージャンクション構造を有するパワーＭＯＳＦＥＴを開示する。この装置では、ドレイン側にｎ型ピラー層よりも不純物濃度度が低いｎ−型ドリフト層が挿入される。ｎ−型ドリフト層とスーパージャンクション構造との合計の厚さｔ＋ｄに対する、ｎ−型ドリフト層の厚さｔの比（ｔ／ｔ＋ｄ）が、０．７２以下に設定される．
特許文献５は、ｎ型第２ドリフト層とｐ型リサーフ層とで形成される縦型スーパージャンクション構造を有するパワーＭＯＳＦＥＴを開示する。ここに開示される１つのタイプの装置では、ドレイン側にｎ型層よりも不純物濃度度が低いｎ−型ドリフト層が挿入される。また、開示される別のタイプの装置では、ｎ−型ドリフト層を設けずに、ｐ型リサーフ層の内部構造や深さが様々に変更される。
特開２００３−１０１０２２公報 特開２００４−１１９６１１公報 特開２００４−７２０６８公報 特開２００４−２１４５１１公報 米国特許第６，６９３，３３８号明細書
本発明は、スーパージャンクション構造を有する電力用半導体装置において、プロセスを複雑にすることなく耐圧を向上させることを目的とする。
実施形態に係る電力用半導体装置は、
深さ方向の上下に第１面及び第２面を有する第１導電型の第１半導体層と、
前記第１半導体層の前記第１面上に、前記深さ方向と直交する横方向において間隔をおいて配設された、第１導電型の複数の第２半導体層と、
前記第２半導体層間に夫々配設された第２導電型の複数の第３半導体層と、
前記第２半導体層間で前記第３半導体層の上部と夫々接するように配設された第２導電型の複数の第４半導体層と、
前記第４半導体層の表面に夫々形成された第１導電型の複数の第５半導体層と、
前記第１半導体層の前記第２面に電気的に接続された第１主電極と、
前記第４半導体層及び前記第５半導体層に電気的に接続された第２主電極と、
前記第５半導体層と前記第２半導体層との間に位置する前記第４半導体層の部分であるチャネル領域に第１絶縁膜を介して対向するゲート電極と、
を具備し、前記第１半導体層は前記第２半導体層よりも第１導電型の不純物の濃度が低く、且つ前記第３半導体層は、基本部分と、前記深さ方向において不純物量が前記基本部分よりも大きくなるように局所的に形成された高不純物量部分と含み、ここで前記不純物量は、前記横方向の断面における第２導電型の不純物の総量で規定され、前記高不純物量部分は、前記第２の主電極から前記第１の主電極に向かう深さ方向で前記第３半導体層の中央よりも前記第１の主電極に近い位置に形成されていることを特徴とする。
更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。

更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
本発明によれば、スーパージャンクション構造を有する電力用半導体装置において、プロセスを複雑にすることなく耐圧を向上させることができる。
本発明者等は、本発明の開発の過程において、特許文献１乃至５の縦型パワーＭＯＳＦＥＴ等について研究を行った。その結果、以下に述べるような知見を得た。
上述のように、スーパージャンクション構造とその下側のｎ−型ドリフト層とを組み合わせることで材料限界を越えたオン抵抗と耐圧とのトレードオフの改善を実現することが可能となる。しかし、この種の装置では、更なる性能の改善とプロセスの簡易化とが求められている。例えば、オン抵抗を低減するためには、スーパージャンクション構造の横方向周期を狭くすることが有効となる．しかし、高密度なスーパージャンクション構造を形成することはプロセスを複雑にしてしまう。
また、スーパージャンクション構造を用いる場合、耐圧を保持するために、ｎ型ピラー層及びｐ型ピラー層の不純物量を精度良く制御する必要がある。不純物量が変化することでアバランシェ降伏の起こる箇所が変化する。これにより、アバランシェ耐量も不純物量に依存する傾向がある。このため、製造上、ピラー不純物量のばらつきを抑えることは極めて重要となる。
以下に、このような知見に基づいて構成された本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下の全ての実施の形態において、第１導電型をｎ型、第２導電型をｐ型として説明する。
（第１の実施の形態）
図１（ａ）は、本発明の第１の実施の形態に係る電力用半導体装置（パワーＭＯＳＦＥＴ）を模式的に示す断面斜視図である。図１（ａ）に示すように、このＭＯＳＦＥＴは、半導体基板内に配設された高抵抗（低不純物濃度）のｎ−型ドリフト層（第１導電型の第１半導体層）１を有する。ｎ−型ドリフト層１の下側の面（深さ方向の第２面）上には、低抵抗（高不純物濃度）のｎ＋型ドレイン層１０が配設される。
ｎ−型ドリフト層１の上側の面（深さ方向の第１面）上に、深さ方向と直交する横方向において間隔をおいて複数のｎ型ピラー層（第１導電型の第２半導体層）２が配設される。ｎ型ピラー層２間には、複数のｐ型ピラー層（第２導電型の第３半導体層）３が配設される。ｎ型ピラー層２及びｐ型ピラー層３は、図１（ａ）の紙面に対して直角な方向に延在するようにストライプ状に形成される。ｐ型ピラー層３とｎ型ピラー層２とで、低オン抵抗を実現するスーパージャンクション構造が形成される。
ｎ型ピラー層２及びｐ型ピラー層３内の不純物の濃度は、ｎ−型ドリフト層内の不純物の濃度よりも高く設定される。ここで、不純物の濃度とは、キャリアとして活性な不純物の濃度を意味するものとする。具体的には、ｎ−型ドリフト層内のｎ型の不純物の濃度は８×１０１３〜２．５×１０１６ｃｍ−３、ｎ型ピラー層２内のｎ型の不純物の濃度は１×１０１５〜３×１０１６ｃｍ−３、ｐ型ピラー層３内のｐ型の不純物の濃度は１×１０１５〜４×１０１６ｃｍ−３に設定される。
ｎ型ピラー層２間でｐ型ピラー層３の上部と夫々接するように複数のｐ型ベース層（第２導電型の第４半導体層）４が配設される。ｐ型ベース層４の表面の夫々に対応して、複数の低抵抗（高不純物濃度）のｎ型ソース層（第１導電型の第５半導体層）５が配設される。ｐ型ベース層４及びｎ型ソース層５は夫々不純物拡散により形成される。なお、ｐ型ベース層４及びｎ型ソース層５も、ｐ型ピラー層３と同様、図１（ａ）の紙面に対して直角な方向に延在するようにストライプ状に形成される。
装置の上側で、ｎ型ピラー層２上には、例えば、膜厚約０．１μｍのＳｉ酸化膜からなるゲート絶縁膜６を介してストライプ状の複数のゲート電極７が配設される。ゲート電極７は、ｎ型ピラー層２の両側のｎ型ソース層５を橋渡しする幅を有する。従って、ゲート電極７は、ｎ型ソース層５とｎ型ピラー層２との間に位置するｐ型ベース層４の部分４ａに、ゲート絶縁膜６を介して対向する。ｐ型ベース層４の部分４ａが、このパワーＭＯＳＦＥＴのチャネル領域として機能する。
ゲート電極７間には、ｐ型ベース層４及びｎ型ソース層５と電気的にコンタクトするようにソース電極（第２主電極）８が配設される。一方、装置の下側には、ｎ＋型ドレイン層１０と電気的にコンタクトするようにドレイン電極（第１主電極）９が配設される。ドレイン電極９はｎ＋型ドレイン層１０を介してｎ−型ドリフト層１の下側の面に電気的に接続される。
図１（ｂ）は、図１（ａ）に示す装置の深さ方向の不純物濃度Ｃｉｍｐのプロファイルを示す図である。図１（ｂ）において、Ｃｎ１、Ｃｎ２、及びＣｐ３は、夫々、ｎ−型ドリフト層１のｎ型不純物濃度、ｎ型ピラー層２のｎ型不純物濃度、及びｐ型ピラー層３の基本部分３Ｆのｐ型不純物濃度を示す。ここで、ｎ型ピラー層２の濃度Ｃｎ２及びｐ型ピラー層３の基本部分３Ｆのｐ型不純物濃度Ｃｐ３の値は実質的に等しい。
図１（ｂ）に示すように、ｐ型ピラー層３は、基本部分３Ｆのｐ型不純物濃度ＣＰ３に比べて、底部の濃度がΔＣｐｘ１だけ高くなるように設定される。一方、図１（ａ）に示すように、ｐ型ピラー層３は、深さ方向の全体に亘って実質的に一定の幅を有する。これにより、ｐ型ピラー層３は、深さ方向において不純物量が局所的に大きい所定部分（高不純物量部分）３Ｈを底部に含むこととなる。ここで「不純物量」とは、ｐ型ピラー層３の深さ方向と直交する横方向の断面におけるｐ型の不純物の総量（断面積×濃度）で規定される。即ち、本実施の形態においては、高不純物量部分３Ｈを形成するための因子として、ｐ型ピラー層３の深さ方向の不純物濃度のプロファイルを変化させることが利用される。
図１（ｃ）は、図１（ａ）に示す装置の深さ方向の電界強度Ｅの分布を示す図である。図１（ｃ）中、実線Ｌ１１は、高不純物量部分３Ｈをｐ型ピラー層３の底部に形成した場合の電界強度分布を示す。破線Ｌ１２は、ｐ型ピラー層３の不純物量を均一にした場合の電界強度分布を示す。ハッチング部分Ａ１３は、電界強度分布の変化による耐圧増加分を示す。
図１（ｃ）に示すように、本実施の形態に係る装置においては、不純物濃度のプロファイルに起因して、ｐ型ピラー層３の底部における電界強度が高くなる。これにより、ｎ−型ドリフト層１における電界強度も高くなり、実線Ｌ１１で示すような電界強度分布が形成される。この結果、ｎ−型ドリフト層１で保持する電圧が大きくなり、耐圧が向上する。また、オン抵抗を決めるｎ型ピラー層２やｎ−型ドリフト層１の不純物濃度を変化させずに耐圧を大きくすることができるので、オン抵抗と耐圧とのトレードオフが改善される。更に、この装置では、以下に述べるように、高いアバランシェ耐量を高い再現性で得ることができる。
即ち、通常、アバランシェ耐量には、ｎ型ピラー層２、ｐベース層４、及びｎソース層５で構成される寄生バイポーラトランジスタの動作が大きく影響する。ｐ型ピラー層３の濃度が一定の場合、アバランシェ降伏が起こる箇所は、ｐベース層４の底部若しくはｐ型ピラー層３底部である。ｐベース層４底部でアバランシェ降伏が起こる場合は、寄生バイポーラトランジスタが動作し易く、アバランシェ耐量が低い。一方、ｐ型ピラー層３底部でアバランシェ降伏が起こる場合は、寄生トランジスタは動作し難く、アバランシェ耐量は高い。このようにアバランシェ耐量は降伏箇所に大きく依存する。しかし、降伏箇所はスーパージャンクション構造内の電界強度分布で決まるので、ｎ型ピラー層２及びｐ型ピラー層３の不純物濃度がばらついて電界強度分布が変化すると、降伏箇所もシフトする。このため、アバランシェ降伏が起こる箇所及びアバランシェ耐量はプロセスに依存してばらつく（再現性が低くなる）可能性が高い。
これに対して、本実施の形態の装置では、高不純物量部分３Ｈに対応して、ｐ型ピラー層３の底部で最も電界強度が高くなる。このため、ｎ型ピラー層２ｐ及びｐ型ピラー層３の不純物濃度が多少ばらついても、アバランシェ降伏は、常にｐ型ピラー層３の底部で起こるようになる。即ち、アバランシェ降伏が起こる箇所が一定となり、従ってまたアバランシェ耐量の変動も小さくなる。このため、複数の装置間において、これらの特性を高い再現性で得ることができる。
図１（ｄ）は、図１（ａ）に示す装置の製造工程を装置の深さ方向の不純物濃度Ｃｉｍｐで説明するための図である。局所的に不純物濃度が高い図１（ｂ）に示すようなプロファイルを有するｐ型ピラー層３は、イオン注入と埋め込み結晶成長とを繰り返すプロセスにより、容易に形成することができる。即ち、ボロンのイオン注入と埋め込み結晶成長とを繰り返した後、アニールを行うと、図１（ｄ）に示すような波状のプロファイルＭＣｐが得られる。この際、一番初めのボロンのイオン注入量を大きくすることで、底部のみが不純物濃度が高いｐ型ピラー層３を形成することができる。
図２（ａ）は、本発明の第１の実施の形態の変更例に係る電力用半導体装置（パワーＭＯＳＦＥＴ）を模式的に示す断面斜視図である。図２（ｂ）は、図２（ａ）に示す装置の深さ方向の不純物濃度Ｃｉｍｐのプロファイルを示す図である。図２（ｂ）に示すように、この変更例のｐ型ピラー層３は、基本部分３Ｆのｐ型不純物濃度ＣＰ３に比べて、中央部の濃度がΔＣｐｘ２だけ高くなるように設定される。一方、図２（ａ）に示すように、ｐ型ピラー層３は、深さ方向の全体に亘って実質的に一定の幅を有する。これにより、ｐ型ピラー層３は、深さ方向において不純物量が局所的に大きい所定部分（高不純物量部分）３Ｈを中央部に含むこととなる。このように、ｐ型ピラー層３の底部ではなく中央部付近に高不純物量部分３Ｈを形成した場合も、上記と同様な効果を得ることができる。また、高不純物量部分３Ｈに対応してアバランシェ降伏が起こるようになるため、高いアバランシェ耐量を高い再現性で得ることができる。
図３は、ｐ型ピラー層の高不純物量部分の不純物濃度と装置の耐圧との関係を示すグラフである。ここで、横軸は、ｐ型ピラー３層の基本部分３Ｆのｐ型不純物濃度ＣＰ３に対する、高不純物量部分３Ｈにおける濃度の増加分ΔＣｐｘ（ΔＣｐｘ１またはΔＣｐｘ２）の割合ΔＣｐｘ／ＣＰ３を示す。縦軸は、装置の耐圧ＶＢを示す。曲線Ｌ３１は、高不純物量部分３Ｈが底部に位置する図１（ｂ）に示す濃度プロファイルの特性を示す。曲線Ｌ３２は、高不純物量部分３Ｈが中央部に位置する図２（ｂ）に示す濃度プロファイルの特性を示す。
図３に示すように、高不純物量部分３Ｈの不純物濃度の増加分ΔＣｐｘが大き過ぎると、その部分の電界強度が高くなり、かえって耐圧ＶＢが低下してしまう。曲線Ｌ３１の場合、増加分ΔＣｐｘが０．３５を越えると、即ち、ｐ型ピラー３層の底部の濃度が他の部分の濃度の１．３５倍以上となると、不純物濃度が一定の場合よりも耐圧ＶＢが低下する。従って、この場合、底部の高不純物量部分３Ｈの不純物濃度は、基本部分３Ｆの１〜１．３５倍以下とすることが望ましい。一方、曲線Ｌ３２の場合、増加分ΔＣｐｘが０．１５を越えると、即ち、ｐ型ピラー３層の中央部の濃度が他の部分の濃度の１．１５倍以上となると、不純物濃度が一定の場合よりも耐圧ＶＢが低下する。従って、この場合、中央部の高不純物量部分３Ｈの不純物濃度は、基本部分３Ｆの１〜１．１５倍以下とすることが望ましい。
このように高不純物量部分３Ｈは、ｐ型ピラー層３の中央部よりも底部に配置する方が耐圧ＶＢの増加の効果が大きくなる。従って、高不純物量部分３Ｈは、ｐ型ピラー層３の中央部よりも下側に配置することが望ましい。この主な理由は、ｎ−型ドリフト層１の電界強度に対して高不純物量部分３Ｈが及ぼす影響が、同部分３Ｈの位置がｐ型ピラー層３の底部に近づくほど大きくなるためである。
図４は、ｎ−型ドリフト層の厚さとオン抵抗／耐圧トレードオフとの関係を示すグラフである。ここで、横軸は、ｎ型ピラー層２とｎ−型ドリフト層１との合計の厚さｔＢに対する、ｎ−型ドリフト層１の厚さｔＡの比ｔＡ／ｔＢを示す。縦軸は、オン抵抗を耐圧の２．５乗で割った値Ｆｔｄを示し、これは、オン抵抗が耐圧の２．５乗に比例するという理由に基づくものである。従って、図４において、値Ｆｔｄが小さいほど、装置が望ましい特性を有することを意味する。
ｎ−型ドリフト層１の不純物濃度を下げると共に、その厚さを大きくすることで高耐圧化を図ることができる。しかし、反面、ｎ−型ドリフト層１を厚くなるほど、これによる電流通路の抵抗が大きくなり、オン抵抗が大きくなる。即ち、ｎ−型ドリフト層１の厚さをパラメータとして、オン抵抗と耐圧との間にはトレードオフの関係がある。図４に示すように、ｔＡ／ｔＢが４１％を越えると、ｎ−型ドリフト層１がない場合よりも値Ｆｔｄが大きくなる。従って、ｎ型ピラー層２とｎ−型ドリフト層１との合計の厚さ（ドリフト層全体の厚さ）に対する、ｎ−型ドリフト層１の厚さの比は、０〜０．４１とすることが望ましい。
なお、本実施の形態においては、高不純物量部分３Ｈを形成するための因子として、ｐ型ピラー層３の深さ方向の不純物濃度のプロファイルを変化させることが利用される。しかし、後述の実施の形態で示されるように、高不純物量部分３Ｈを形成するための因子として、他の因子を利用することもできる。このような別の実施の形態の場合も、高不純物量部分３Ｈにおける不純物量の増加分ΔＣｐｘの割合や、高不純物量部分３Ｈの位置に関する望ましい範囲は、図３を参照して説明したものと同様となる。また、ｎ型ピラー層２とｎ−型ドリフト層１との合計の厚さｔＢに対する、ｎ−型ドリフト層１の厚さｔＡの比ｔＡ／ｔＢに関する望ましい範囲は、図４を参照して説明したものと同様となる。
（第２の実施の形態）
図５は、本発明の第２の実施の形態に係る電力用半導体装置（パワーＭＯＳＦＥＴ）を模式的に示す断面斜視図である。図５に示すように、この装置では、ｐ型ピラー層３の幅が底部に向かって次第に大きくなるように設定される。一方、ｐ型ピラー層３は、深さ方向の全体に亘って実質的に一定のｐ型不純物濃度を有する。これにより、ｐ型ピラー層３は、深さ方向において不純物量が局所的に大きい所定部分（高不純物量部分）３Ｈを底部に含むこととなる。ここで「不純物量」とは、前述のように、ｐ型ピラー層３の深さ方向と直交する横方向の断面におけるｐ型の不純物の総量（断面積×濃度）で規定される。即ち、本実施の形態においては、高不純物量部分３Ｈを形成するための因子として、ｐ型ピラー層３の深さ方向の実効的な幅のプロファイルを変化させることが利用される。
このように、ｐ型ピラー層３の深さ方向の実効的な幅のプロファイルを変化させることによって高不純物量部分３Ｈを形成した場合も、上記と同様な効果を得ることができる。また、高不純物量部分３Ｈに対応してアバランシェ降伏が起こるようになるため、高いアバランシェ耐量を高い再現性で得ることができる。なお、図５に示すスーパージャンクション構造は、ｎ−型層上にｐ型層が積層された基板を調製し、ｐ型層の表面にテーパ状のトレンチ溝を形成し、その溝内をｎ型半導体で埋め込むことで形成することができる。
（第３の実施の形態）
図６は、本発明の第３の実施の形態に係る電力用半導体装置（パワーＭＯＳＦＥＴ）を模式的に示す断面斜視図である。図６に示すように、この装置では、ｐ型ピラー層３内に、導電型を有しないノンドープ層１１がｐ型ピラー層３の底部に到達しない長さで深さ方向に延在する。一方、ｐ型ピラー層３自体は、深さ方向の全体に亘って実質的に一定のｐ型不純物濃度を有する。これにより、ｐ型ピラー層３は、深さ方向において不純物量が局所的に大きい所定部分（高不純物量部分）３Ｈを底部に含むこととなる。
図６に示す構造では、高不純物量部分３Ｈより上側の部分は、ノンドープ層１１の存在により、ｐ型ピラー層３の深さ方向の実効的な幅が高不純物量部分３Ｈよりも小さくなる。即ち、この観点からすると、第３の実施の形態では、第２の実施の形態と同様に、ｐ型ピラー層３の深さ方向の実効的な幅のプロファイルを変化させることにより、高不純物量部分３Ｈを形成しているということができる。
また、ノンドープ層１１に代えて、ｐ型ピラー層３よりもｐ型不純物濃度の低いｐ−型層をｐ型ピラー層３内に配置した場合も、高不純物量部分３Ｈをｐ型ピラー層３の底部に形成することができる。このような変更例では、第１の実施の形態と同様に、ｐ型ピラー層３の深さ方向の不純物濃度のプロファイルを変化させることにより、高不純物量部分３Ｈを形成しているということができる。
このように、ｐ型ピラー層３内にｐ型不純物濃度の低い層（ｐ−型層或いはノンドープ層１１）を配設することによって高不純物量部分３Ｈを形成した場合も、上記と同様な効果を得ることができる。また、高不純物量部分３Ｈに対応してアバランシェ降伏が起こるようになるため、高いアバランシェ耐量を高い再現性で得ることができる。なお、図６に示す構造は、ｎ−型層上にｎ型層が積層された基板を調製し、ｎ型層の表面にトレンチ溝を形成し、その溝内をｐ型半導体で埋め込む途中でドープ量を下げる若しくはドープを停止することで形成することができる。
（第４の実施の形態）
図７（ａ）は、本発明の第４の実施の形態に係る電力用半導体装置（パワーＭＯＳＦＥＴ）を模式的に示す断面斜視図である。図７（ｂ）は、図７（ａ）に示す装置の深さ方向の不純物濃度Ｃｉｍｐのプロファイルを示す図である。図７（ａ）に示すように、この装置では、ｐ型ピラー層３が、ｎ型ピラー層２とｎ−型ドリフト層１との間の境界位置Ｉｎｔ１２を越えてｎ−型ドリフト層１内に延在する延長底部３Ｊを含む。一方、図７（ａ）、（ｂ）に示すように、ｐ型ピラー層３は、深さ方向の全体に亘って実質的に一定の幅及び実質的に一定のｐ型不純物濃度を有する。ここで、ｎ型ピラー層２の濃度Ｃｎ２及びｐ型ピラー層３のｐ型不純物濃度Ｃｐ３の値は実質的に等しい。
図７（ｃ）は、図７（ａ）に示す装置の深さ方向の電界強度Ｅの分布を示す図である。図７（ｃ）中、実線Ｌ７１は、延長底部３Ｊをｐ型ピラー層３の底部に形成した場合の電界強度分布を示す。破線Ｌ７２は、ｐ型ピラー層に延長底部３Ｊを形成しない場合の電界強度分布を示す。ハッチング部分Ａ７３は、電界強度分布の変化による耐圧増加分を示す。
図７（ｃ）に示すように、本実施の形態に係る装置においては、延長底部３Ｊとその周囲のｎ−型ドリフト層１との間の不純物濃度の差が大きいため、ｐ型ピラー層３の延長底部３Ｊにおける電界強度が高くなる。これにより、ｎ−型ドリフト層１における電界強度も高くなり、実線Ｌ７１で示すような電界強度分布が形成される。この結果、ｎ−型ドリフト層１で保持する電圧が大きくなり、耐圧が向上する。また、オン抵抗を決めるｎ型ピラー層２やｎ−型ドリフト層１の不純物濃度を変化させずに耐圧を大きくすることができるので、オン抵抗と耐圧とのトレードオフが改善される。更に、アバランシェ降伏が起こる箇所が、電界強度が高くなる延長底部３Ｊに固定され、従ってまたアバランシェ耐量の変動も小さくなる。このため、複数の装置間において、これらの特性を高い再現性で得ることができる。
なお、境界位置Ｉｎｔ１２から延長底部３Ｊの下端部までの深さ方向における距離ΔＬは、ｎ型ピラー層２の厚さｔＣの０〜０．３５倍、望ましくは０〜０．１倍に設定される。距離ΔＬがｔＣの０．３５倍より大きいと、耐圧が低下するという問題が生じる。
（第５の実施の形態）
図８（ａ）は、本発明の第５の実施の形態に係る電力用半導体装置（パワーＭＯＳＦＥＴ）を模式的に示す断面斜視図である。図８（ｂ）は、図８（ａ）に示す装置の深さ方向の不純物濃度Ｃｉｍｐのプロファイルを示す図である。図８（ａ）に示すように、この装置では、ｐ型ピラー層３が、ｎ型ピラー層２とｎ−型ドリフト層１との間の境界位置Ｉｎｔ１２を越えてｎ−型ドリフト層１内に延在する延長底部３ＪＨを含む。また、図８（ｂ）に示すように、ｐ型ピラー層３は、基本部分３Ｆのｐ型不純物濃度ＣＰ３に比べて、延長底部３ＪＨの濃度がΔＣｐｓだけ高くなるように設定される。一方、図８（ａ）に示すように、ｐ型ピラー層３は、深さ方向の全体に亘って実質的に一定の幅を有する。即ち、本実施の形態は、第１及び第４の実施の形態を組み合わせた構成を有する。
図８（ｃ）は、図８（ａ）に示す装置の深さ方向の電界強度Ｅの分布を示す図である。図８（ｃ）中、実線Ｌ８１は、高不純物濃度の延長底部３ＪＨをｐ型ピラー層３の底部に形成した場合の電界強度分布を示す。破線Ｌ８２は、ｐ型ピラー層に延長底部３ＪＨを形成しない場合の電界強度分布を示す。ハッチング部分Ａ８３は、電界強度分布の変化による耐圧増加分を示す。
図８（ｃ）に示すように、本実施の形態に係る装置においても、延長底部３ＪＨとその周囲のｎ−型ドリフト層１との間の不純物濃度の差が大きいため、ｐ型ピラー層３の延長底部３ＪＨにおける電界強度が高くなる。これにより、ｎ−型ドリフト層１における電界強度も高くなり、実線Ｌ８１で示すような電界強度分布が形成される。ここで、延長底部３ＪＨはｎ−型層１に包囲されているため、図１（ｂ）に示す不純物濃度の増加分ΔＣｐｘ１よりも小さな増加分ΔＣｐｓで第１の実施の形態と同様な効果が得られる。
（第６の実施の形態）
図９（ａ）は、本発明の第６の実施の形態に係る電力用半導体装置（パワーＭＯＳＦＥＴ）を模式的に示す断面斜視図である。図９（ｂ）は、図９（ａ）に示す装置の深さ方向の不純物濃度Ｃｉｍｐのプロファイルを示す図である。図９（ｂ）において、Ｃｎ１、Ｃｎ２、及びＣｐ３ｒは、夫々、ｎ−型ドリフト層１のｎ型不純物濃度、ｎ型ピラー層２のｎ型不純物濃度、及びｐ型ピラー層３の基本部分３Ｆのｐ型不純物濃度を示す。ここで、第１乃至第５の実施の形態とは異なり、ｐ型ピラー層３の基本部分３Ｆの濃度Ｃｐ３ｒは、ｎ型ピラー層２の濃度Ｃｎ２よりも低い。
図１（ｂ）に示すように、ｐ型ピラー層３は、基本部分３Ｆのｐ型不純物濃度ＣＰ３に比べて、底部の濃度がΔＣｐｙだけ高くなるように設定される（Ｃｎ２＜Ｃｐ３ｒ＋ΔＣｐｙ）。一方、図１（ａ）に示すように、ｐ型ピラー層３は、深さ方向の全体に亘って実質的に一定の幅を有する。これにより、ｐ型ピラー層３は、深さ方向において不純物量が局所的に大きい所定部分（高不純物量部分）３Ｈを底部に含むこととなる。
通常、スーパージャンクション構造は、ｐ型ピラー層とｎ型ピラー層との不純物の総量が等しいことで最大耐圧が得られる。この点に関し、図１（ｂ）に示す濃度プロファイルでは、ｐ型ピラー層３のｐ型不純物の総量は、底部の濃度が増えた分だけｎ型ピラー層２のｎ型不純物の総量よりも多くなる。この場合、ｐ型ピラー層の不純物濃度の増加に起因して耐圧が低下する可能性があるため、不純物の総量に対するプロセスマージンが小さい。
これに対して、図９（ｂ）に示す濃度プロファイルでは、ｐ型ピラー層３の不純物の総量がｎ型ピラー層２の不純物の総量と等しくなるように、ｐ型ピラー層３の基本部分３Ｆの濃度Ｃｐ３ｒがｎ型ピラー層２の濃度Ｃｎ２よりも低く設定される。なお、濃度Ｃｐ３ｒは濃度Ｃｎ２の０．９〜１．０倍、望ましくは０．９５〜１．０倍に設定される。この比Ｃｐ３ｒ／Ｃｎ２が０．９より小さいと、耐圧が著しく低下するという問題が生じる。
図９（ｃ）は、図９（ａ）に示す装置の深さ方向の電界強度Ｅの分布を示す図である。図９（ｃ）中、実線Ｌ９１は、高不純物量部分３Ｈをｐ型ピラー層３の底部に形成すると共に、ｐ型ピラー層３の基本部分３Ｆの濃度を低下させた場合の電界強度分布を示す。破線Ｌ９２は、ｐ型ピラー層３の不純物濃度を低下させず且つ均一にした場合の電界強度分布を示す。ハッチング部分Ａ９３、Ａ９４は、夫々、電界強度分布の変化による耐圧増加分及び耐圧減少分を示す。
図９（ｃ）に示すように、本実施の形態に係る装置においては、スーパージャンクション構造での保持電圧は若干下がり、耐圧減少分Ａ９４が現れるが、その分は、ｎ−型ドリフト層１における耐圧増加分Ａ９３で十分カバーすることができる。また、ｐ型ピラー層３の不純物の総量がｎ型ピラー層２の不純物の総量と等しくなるように設定されるため、ｐ型ピラー層３の不純物の総量の変動に対する耐圧の変動は小さく、プロセスマージンを大きくすることが可能となる。
（第７の実施の形態）
図１０（ａ）は、本発明の第７の実施の形態に係る電力用半導体装置（パワーＭＯＳＦＥＴ）を模式的に示す断面斜視図である。図１０（ｂ）は、図１０（ａ）に示す装置の深さ方向の不純物濃度Ｃｉｍｐのプロファイルを示す図である。図１０（ａ）、（ｂ）に示すように、第７の実施の形態は、第４及び第６の実施の形態を組み合わせた構成を有する。
図１０（ｃ）は、図１０（ａ）に示す装置の深さ方向の電界強度Ｅの分布を示す図である。図１０（ｃ）中、実線Ｌ１０１は、延長底部３Ｊをｐ型ピラー層３の底部に形成すると共に、ｐ型ピラー層３の濃度を低下させた場合の電界強度分布を示す。破線Ｌ１０２は、ｐ型ピラー層に延長底部３Ｊを形成せず且つｐ型ピラー層３の濃度を低下させない場合の電界強度分布を示す。ハッチング部分Ａ１０３、Ａ１０４は、夫々、電界強度分布の変化による耐圧増加分及び耐圧減少分を示す。
第７の実施の形態によれば、第６の実施の形態と同様な効果を第４の実施の形態の効果に追加することができる。
（第８の実施の形態）
図１１（ａ）は、本発明の第８の実施の形態に係る電力用半導体装置（パワーＭＯＳＦＥＴ）を模式的に示す断面斜視図である。図１１（ｂ）は、図１１（ａ）に示す装置の深さ方向の不純物濃度Ｃｉｍｐのプロファイルを示す図である。図１１（ａ）、（ｂ）に示すように、第８の実施の形態は、第５及び第６の実施の形態を組み合わせた構成を有する。
図１１（ｃ）は、図１１（ａ）に示す装置の深さ方向の電界強度Ｅの分布を示す図である。図１１（ｃ）中、実線Ｌ１１１は、高不純物濃度の延長底部３ＪＨをｐ型ピラー層３の底部に形成すると共に、ｐ型ピラー層３の基本部分３Ｆの濃度を低下させた場合の電界強度分布を示す。破線Ｌ１１２は、ｐ型ピラー層に延長底部３ＪＨを形成せず且つｐ型ピラー層３の濃度を低下させない場合の電界強度分布を示す。ハッチング部分Ａ１１３、Ａ１１４は、夫々、電界強度分布の変化による耐圧増加分及び耐圧減少分を示す。
第８の実施の形態によれば、第６の実施の形態と同様な効果を第５の実施の形態の効果に追加することができる。
（第１乃至第８の実施の形態に共通の事項）
第１乃至第８の実施の形態において、スーパージャンクション構造は種々の方法で形成することができる。例えば、実施の形態において説明したように、イオン注入と埋め込みエピタキシャル成長とを繰り返すマルチエピタキシャル法や、トレンチ内を結晶成長により埋め戻す方法などを採用することができる。その他、トレンチの側壁に斜め方向からのイオン注入を用いる方法を採用することができる。装置の半導体材料は、シリコン（Ｓｉ）に限らず、他の材料、例えばシリコンカーバイト（ＳｉＣ）や窒化ガリウム（ＧａＮ）等の化合物半導体や、ダイアモンドなどのワイドバンドギャップ半導体を用いることができる。
第１乃至第８の実施の形態において、第１の導電型をｎ型、第２の導電型をｐ型として説明をしている。これに代え、以上の実施の形態は、第１の導電型をｐ型、第２の導電型をｎ型とした場合にも適用可能である。ＭＯＳゲート部やスーパージャンクション構造の平面パターンは、ストライプ状に限らず、格子状や千鳥状に形成してもよい。ＭＯＳゲート構造はプレナー構造にて説明したが、トレンチ構造でも実施可能である。また、装置終端部の構造を特に記述していないが、フィールドプレート構造、ＲＥＳＵＲＦ構造、ガードリング構造など、どの終端構造においても影響を受けることなく実施可能である。
第１乃至第８の実施の形態において、スーパージャンクション構造を有する縦型のＭＯＳＦＥＴを例示している。これに代え、以上の実施の形態は、スーパージャンクション構造を有し且つＭＯＳ若しくはＭＩＳ（Metal-Insulator-Semiconductor）ゲートを有する他の電力用半導体装置、例えば、ＳＢＤ（Schottky Barrier Diode）、ＭＯＳＦＥＴとＳＢＤとの混載装置、ＳＩＴ（Static Induction Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などにも同様に適用することが可能である。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
図１（ａ）は、本発明の第１の実施の形態に係る電力用半導体装置（パワーＭＯＳＦＥＴ）を模式的に示す断面斜視図である。図１（ｂ）は、図１（ａ）に示す装置の深さ方向の不純物濃度Ｃｉｍｐのプロファイルを示す図である。図１（ｃ）は、図１（ａ）に示す装置の深さ方向の電界強度Ｅの分布を示す図である。図１（ｄ）は、図１（ａ）に示す装置の製造工程を装置の深さ方向の不純物濃度Ｃｉｍｐで説明するための図である。 図２（ａ）は、本発明の第１の実施の形態の変更例に係る電力用半導体装置（パワーＭＯＳＦＥＴ）を模式的に示す断面斜視図である。図２（ｂ）は、図２（ａ）に示す装置の深さ方向の不純物濃度Ｃｉｍｐのプロファイルを示す図である。 図３は、ｐ型ピラー層の高不純物量部分の不純物濃度と装置の耐圧との関係を示すグラフである。 図４は、ｎ−型ドリフト層の厚さとオン抵抗／耐圧トレードオフとの関係を示すグラフである。 図５は、本発明の第２の実施の形態に係る電力用半導体装置（パワーＭＯＳＦＥＴ）を模式的に示す断面斜視図である。 図６は、本発明の第３の実施の形態に係る電力用半導体装置（パワーＭＯＳＦＥＴ）を模式的に示す断面斜視図である。 図７（ａ）は、本発明の第４の実施の形態に係る電力用半導体装置（パワーＭＯＳＦＥＴ）を模式的に示す断面斜視図である。図７（ｂ）は、図７（ａ）に示す装置の深さ方向の不純物濃度Ｃｉｍｐのプロファイルを示す図である。図７（ｃ）は、図７（ａ）に示す装置の深さ方向の電界強度Ｅの分布を示す図である。 図８（ａ）は、本発明の第５の実施の形態に係る電力用半導体装置（パワーＭＯＳＦＥＴ）を模式的に示す断面斜視図である。図８（ｂ）は、図８（ａ）に示す装置の深さ方向の不純物濃度Ｃｉｍｐのプロファイルを示す図である。図８（ｃ）は、図８（ａ）に示す装置の深さ方向の電界強度Ｅの分布を示す図である。 図９（ａ）は、本発明の第６の実施の形態に係る電力用半導体装置（パワーＭＯＳＦＥＴ）を模式的に示す断面斜視図である。図９（ｂ）は、図９（ａ）に示す装置の深さ方向の不純物濃度Ｃｉｍｐのプロファイルを示す図である。図９（ｃ）は、図９（ａ）に示す装置の深さ方向の電界強度Ｅの分布を示す図である。 図１０（ａ）は、本発明の第７の実施の形態に係る電力用半導体装置（パワーＭＯＳＦＥＴ）を模式的に示す断面斜視図である。図１０（ｂ）は、図１０（ａ）に示す装置の深さ方向の不純物濃度Ｃｉｍｐのプロファイルを示す図である。図１０（ｃ）は、図１０（ａ）に示す装置の深さ方向の電界強度Ｅの分布を示す図である。 図１１（ａ）は、本発明の第８の実施の形態に係る電力用半導体装置（パワーＭＯＳＦＥＴ）を模式的に示す断面斜視図である。図１１（ｂ）は、図１１（ａ）に示す装置の深さ方向の不純物濃度Ｃｉｍｐのプロファイルを示す図である。図１１（ｃ）は、図１１（ａ）に示す装置の深さ方向の電界強度Ｅの分布を示す図である。
符号の説明
１…ｎ−型ドリフト層（第１半導体層）、２…ｎ型ピラー層（第２半導体層）、３…ｐ型ピラー層（第３半導体層）、４…ｐベース層（第４半導体層）、５…ｎソース層（第５半導体層）、６…Ｓｉ酸化膜（ゲート絶縁膜）、７…ゲート電極、８…ソース電極（第２主電極）、９…ドレイン電極（第１主電極）、１０…ｎ＋型ドレイン層、１１…ノンドープ層、３Ｆ…ｐ型ピラー層の基本部分、３Ｈ…高不純物量部分、３Ｊ…延長底部、３ＪＨ…高不純物濃度の延長底部。

Claims (4)

  1. 深さ方向の上下に第１面及び第２面を有する第１導電型の第１半導体層と、
    前記第１半導体層の前記第１面上に、前記深さ方向と直交する横方向において間隔をおいて配設された、第１導電型の複数の第２半導体層と、
    前記第２半導体層間に夫々配設された第２導電型の複数の第３半導体層と、
    前記第２半導体層間で前記第３半導体層の上部と夫々接するように配設された第２導電型の複数の第４半導体層と、
    前記第４半導体層の表面に夫々形成された第１導電型の複数の第５半導体層と、
    前記第１半導体層の前記第２面に電気的に接続された第１主電極と、
    前記第４半導体層及び前記第５半導体層に電気的に接続された第２主電極と、
    前記第５半導体層と前記第２半導体層との間に位置する前記第４半導体層の部分であるチャネル領域に第１絶縁膜を介して対向するゲート電極と、
    を具備し、前記第１半導体層は前記第２半導体層よりも第１導電型の不純物の濃度が低く、且つ前記第３半導体層は、基本部分と、前記深さ方向において不純物量が前記基本部分よりも大きくなるように局所的に形成された高不純物量部分と含み、ここで前記不純物量は、前記横方向の断面における第２導電型の不純物の総量で規定され、前記高不純物量部分は、前記第２の主電極から前記第１の主電極に向かう深さ方向で前記第３半導体層の中央よりも前記第１の主電極に近い位置に形成されていることを特徴とする電力用半導体装置。
  2. 前記高不純物量部分は、前記基本部分と比較して、前記不純物量の値が１倍より大きく、１．３５倍以下であることを特徴とする請求項１に記載の電力用半導体装置。
  3. 前記第２半導体層と前記第１半導体層との合計の厚さｔＢに対する、前記第１半導体層の厚さｔＡの比（ｔＡ／ｔＢ）が、０＜ｔＡ／ｔＢ≦０．４であることを特徴とする請求項１または２に記載の電力用半導体装置。
  4. 前記基本部分内の第２導電型の不純物の濃度は、前記第２半導体層内の第１導電型の不純物の濃度よりも低いことを特徴とする請求項１乃至３のいずれかに記載の電力用半導体装置。
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