JP2019054169A - 半導体装置 - Google Patents

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Abstract

【課題】スイッチング動作時のノイズを抑制することができ、スイッチング速度の向上とノイズの抑制とのバランス調整が可能な半導体装置を提供する。【解決手段】ＭＯＳＦＥＴ８００において、ｐ−型の高抵抗領域３０は、スーパージャンクション構造をシングルエピタキシャル法で形成する際に、半導体層１０の中の高抵抗領域３０の形成予定箇所に、あらかじめ、ｎ型不純物濃度の高い領域を、ｘｙ平面に平行な層状に設けておくことで形成できる。すなわち、高抵抗領域３０の形成予定箇所では、ｐピラー領域形成１６ａ、１６ｂのために、トレンチ内を埋め込んだｐ型半導体の側面にｎ型不純物濃度の高い領域１８が位置することになる。この領域から、熱拡散によってｎ型不純物を拡散させ、ｐピラー領域の幅を狭めることにより、高抵抗領域３０を形成することが可能である。【選択図】図１４

Description

本発明の実施形態は、半導体装置に関する。
高い耐圧と低いオン抵抗を両立させる半導体装置として、半導体層の中にｎ型領域とｐ型領域を交互に配列させたスーパージャンクション構造（以下「ＳＪ構造」とも称する）を備えるＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）がある。ＳＪ構造では、ｎ型領域に含まれるｎ型不純物量とｐ型領域に含まれるｐ型不純物量を等しくすることで、疑似的にノンドープ領域を作り高い耐圧を実現する。同時に、ｎ型領域の不純物濃度を高くできるため、低いオン抵抗を実現できる。
しかし、ＳＪ構造のＭＯＳＦＥＴでは、スイッチング動作時のノイズが増大するおそれがある。ＭＯＳＦＥＴのターンオフ時にｎ型領域とｐ型領域が急激に空乏化することで、ドレイン・ソース間容量（Ｃｄｓ）及びゲート・ドレイン間容量（Ｃｇｄ）が急激に低下する。このため、ドレイン電圧の時間変化量（ｄｖ／ｄｔ）及びドレイン電流の時間変化量（ｄｉ／ｄｔ）が大きくなる。その結果、寄生インダクタンスによる逆起電力、及び、寄生キャパシタンスによる変位電流が発生し、スイッチング動作時のノイズが増大する。
スイッチング動作時のノイズが増大すると、周囲の電子機器や人体に悪影響を与えるおそれがある。したがって、ＳＪ構造のＭＯＳＦＥＴのスイッチング動作時のノイズを抑制することが求められる。
特開２００８−１０８９６２号公報
本発明が解決しようとする課題は、スイッチング動作時のノイズを抑制することが可能な半導体装置を提供することにある。
一つの実施形態の半導体装置は、第１の面と第２の面を有する半導体層と、前記半導体層の中に設けられた第１導電型の第１の半導体領域と、前記第１の半導体領域と前記第１の面との間に設けられた第２導電型の複数の第２の半導体領域と、前記第１の半導体領域と前記第１の面との間に設けられ、複数の前記第２の半導体領域の間に設けられた第１導電型の複数の第３の半導体領域と、前記第２の半導体領域と前記第１の面との間に設けられ、少なくとも一部が前記第１の面に接して設けられ、前記第２の半導体領域よりも第２導電型不純物濃度が高い第４の半導体領域と、前記第４の半導体領域と前記第１の面との間に設けられた第１導電型の第５の半導体領域と、前記第２の半導体領域と前記第４の半導体領域との間に設けられ、単位深さ当たりの電気抵抗が、前記第２の半導体領域の単位深さ当たりの電気抵抗よりも高い第６の半導体領域と、ゲート電極と、前記第４の半導体領域の前記少なくとも一部と前記ゲート電極との間に設けられたゲート絶縁膜と、を備える。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式平面図。 第１の実施形態の半導体装置のｐ型不純物濃度の分布を示す模式図。 比較例の半導体装置の模式断面図。 第１の実施形態の半導体装置の課題の説明図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第２の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式断面図。 第５の実施形態の半導体装置の模式断面図。 第６の実施形態の半導体装置の模式断面図。 第７の実施形態の半導体装置の模式断面図。 第８の実施形態の半導体装置の模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ−、ｎ――、及び、ｐ＋、ｐ、ｐ−、ｐ−−の表記で、各導電型における不純物濃度の相対的な高低を表す場合がある。すなわち、ｎ＋はｎよりもｎ型不純物濃度が相対的に高く、ｎ−はｎよりもｎ型不純物濃度が相対的に低く、ｎ――はｎ−よりもｎ型不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型不純物濃度が相対的に高く、ｐ−はｐよりもｐ型不純物濃度が相対的に低く、ｐ−−はｐ−よりもｐ型不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型、ｎ――型を単にｎ型、ｐ＋型、ｐ−型、ｐ−−型を単にｐ型と記載する場合もある。
本明細書中、ｐ型不純物濃度とは正味（ｎｅｔ）のｐ型不純物濃度を意味する。正味のｐ型不純物濃度とは、半導体領域の実際のｐ型不純物濃度から実際のｎ型不純物濃度を差し引いた濃度である。同様に、本明細書中、ｎ型不純物濃度とは正味（ｎｅｔ）のｎ型不純物濃度を意味する。正味のｎ型不純物濃度とは、半導体領域の実際のｎ型不純物濃度から実際のｐ型不純物濃度を差し引いた濃度である。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の面と第２の面を有する半導体層と、半導体層の中に設けられた第１導電型の第１の半導体領域と、第１の半導体領域と第１の面との間に設けられた第２導電型の複数の第２の半導体領域と、第１の半導体領域と第１の面との間に設けられ、複数の第２の半導体領域の間に設けられた第１導電型の複数の第３の半導体領域と、第２の半導体領域と第１の面との間に設けられ、少なくとも一部が第１の面に接して設けられ、第２の半導体領域よりも第２導電型不純物濃度が高い第４の半導体領域と、第４の半導体領域と第１の面との間に設けられた第１導電型の第５の半導体領域と、第２の半導体領域と第４の半導体領域との間に設けられ、単位深さ当たりの電気抵抗が、第２の半導体領域の単位深さ当たりの電気抵抗よりも高い第６の半導体領域と、ゲート電極と、第４の半導体領域の少なくとも一部とゲート電極との間に設けられたゲート絶縁膜と、を備える。
図１は、第１の実施形態の半導体装置の模式断面図である。図２は、第１の実施形態の半導体装置の模式平面図である。図２は、ｘｙ平面に平行な面の断面図である。図２（ａ）は、半導体装置の上面（図１中のＰ１）の位置での半導体領域のパターンを示す。図２（ｂ）は、半導体装置の図１中のＡの位置での半導体領域のパターンを示す。
第１の実施形態の半導体装置は、ＳＪ構造を有する縦型のＭＯＳＦＥＴ１００である。ＭＯＳＦＥＴ１００は、半導体層の表面にＭＯＳ構造を有するプレーナゲート型のＭＯＳＦＥＴである。ＭＯＳＦＥＴ１００は、例えば、２５０Ｖ以上の耐圧を備える高耐圧ＭＯＳＦＥＴである。
ＭＯＳＦＥＴ１００は、電子をキャリアとするｎ型ＭＯＳＦＥＴである。第１の実施形態では、第１導電型がｎ型、第２導電型がｐ型である。
ＭＯＳＦＥＴ１００は、半導体層１０、ｎ＋型のドレイン領域１２（第１の半導体領域）、ｎ型のバッファ領域１４、ｐ−型のｐピラー領域１６（第２の半導体領域）、ｎ−型のｎピラー領域１８（第３の半導体領域）、ｐ型のベース領域２０（第４の半導体領域）、ｎ＋型のソース領域２２（第５の半導体領域）、ｐ＋型のコンタクト領域２４、ｎ型のＪＦＥＴ領域２６、ｎ−−型の高抵抗領域３０（第６の半導体領域）、ゲート電極３２、ゲート絶縁膜３４、層間絶縁膜３６、ソース電極３８、ドレイン電極４０を備える。
半導体層１０は、第１の面（図１中のＰ１）と、第１の面に対向する第２の面（図１中のＰ２）を備えている。図１においては、第１の面とは図の上側の面であり、第２の面とは図の下側の面である。
半導体層１０は、例えば、単結晶シリコンである。
ｎ＋型のドレイン領域１２は、半導体層１０の中に設けられる。ドレイン領域１２は、半導体層１０の第２の面に接して設けられる。
ドレイン領域１２は、ｎ型不純物を含有する。ｎ型不純物は、例えば、リン（Ｐ）である。ｎ型不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ドレイン領域１２は、ドレイン電極４０に電気的に接続される。ドレイン領域１２は、半導体層１０とドレイン電極４０との間のコンタクト抵抗を低減する機能を有する。
ｎ型のバッファ領域１４は、半導体層１０の中に設けられる。バッファ領域１４は、ドレイン領域１２の上に設けられる。
バッファ領域１４は、ｎ型不純物を含有する。ｎ型不純物は、例えば、リン（Ｐ）である。
バッファ領域１４のｎ型不純物濃度は、ドレイン領域１２のｎ型不純物濃度よりも低い。ｎ型不純物濃度は、例えば、１×１０１５ｃｍ−３以上１×１０１７ｃｍ−３以下である。
バッファ領域１４は、ＭＯＳＦＥＴ１００のオフ動作時に伸びる空乏層を抑制する機能を有する。
ｐ−型の複数のｐピラー領域１６は、ドレイン領域１２と第１の面との間に設けられる。ｐピラー領域１６は、バッファ領域１４の上に設けられる。
ｐピラー領域１６は、図２（ｂ）に示すように、ｘ方向に伸長する。ｐピラー領域１６は、ｘｚ平面に平行な平板状の形状を有する。ｐピラー領域１６の第１の面の側の端部から、ｐピラー領域１６の第２の面の側の端部までの距離（図１中のｄ１）は、例えば、２０μｍ以上である。
ｐピラー領域１６は、ｐ型不純物を含有する。ｐ型不純物は、例えば、ボロン（Ｂ）である。ｐ型不純物濃度は、例えば、１×１０１５ｃｍ−３以上８×１０１６ｃｍ−３以下である。
図３は、第１の実施形態の半導体装置のｐ型不純物濃度の分布を示す模式図である。図３は、ｐピラー領域１６の深さ方向（ｚ方向）のｐ型不純物濃度の分布を示す。図３に示すように、ｐピラー領域１６の深さ方向のｐ型不純物濃度は、略一定である。
ｎ−型の複数のｎピラー領域１８は、ドレイン領域１２と第１の面との間に設けられる。ｎピラー領域１８は、バッファ領域１４の上に設けられる。ｎピラー領域１８は、ｐピラー領域１６の間に設けられる。
ｎピラー領域１８は、図２（ｂ）に示すように、ｘ方向に伸長する。ｎピラー領域１８は、ｘｚ平面に平行な平板状の形状を有する。
ｎピラー領域１８は、ｎ型不純物を含有する。ｎ型不純物は、例えば、リン（Ｐ）である。
ｎピラー領域１８のｎ型不純物濃度は、例えば、１×１０１５ｃｍ−３以上８×１０１６ｃｍ−３以下である。ｎピラー領域１８のｎ型不純物濃度は、深さ方向に略一定である。
ｎピラー領域１８は、ＭＯＳＦＥＴ１００のオン動作時に電流パスとして機能する。
ｐピラー領域１６とｎピラー領域１８は、ｙ方向に交互に配置される。ｐピラー領域１６とｎピラー領域１８は、ＳＪ構造を形成する。ＳＪ構造により、ＭＯＳＦＥＴ１００は耐圧の向上、及び、オン抵抗が低減する。ｐピラー領域１６とｎピラー領域１８のｙ方向の配置ピッチ（図１中のｄ２）は、例えば、４μｍ以上２０μｍ以下である。
ｐ型のベース領域２０は、ｐピラー領域１６と第１の面との間に設けられる。ベース領域２０の少なくとも一部は、第１の面に接する。ベース領域２０は、ｘ方向に伸長する。
ベース領域２０は、ｐ型不純物を含有する。ｐ型不純物は、例えば、ボロン（Ｂ）である。ベース領域２０のｐ型不純物濃度は、ｐピラー領域１６のｐ型不純物濃度よりも高い。ｐ型不純物濃度は、例えば、５×１０１６ｃｍ−３以上５×１０１８ｃｍ−３以下である。
ＭＯＳＦＥＴ１００のオン動作時にベース領域２０のゲート電極３２直下の領域に反転層が形成される。反転層は、ＭＯＳＦＥＴ１００のチャネルとして機能する。
ｎ＋型のソース領域２２は、ベース領域２０と第１の面との間に設けられる。ソース領域２２は、ｘ方向に伸長する。ソース領域２２は、ｎ型不純物を含有する。ｎ型不純物は、例えば、リン（Ｐ）である。ｎ型不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下である。
ソース領域２２は、ソース電極３８に電気的に接続される。
ｐ＋型のコンタクト領域２４は、ベース領域２０と第１の面との間に設けられる。コンタクト領域２４は、ソース領域２２に隣接して設けられる。コンタクト領域２４は、ｘ方向に伸長する。
コンタクト領域２４は、ｐ型不純物を含有する。ｐ型不純物は、例えば、ボロン（Ｂ）である。ｐ型不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下である。
コンタクト領域２４は、ソース電極３８に電気的に接続される。コンタクト領域２４は、半導体層１０と、ソース電極３８との間のコンタクト抵抗を低減する機能を有する。
ｎ型のＪＦＥＴ領域２６は、ｎピラー領域１８と第１の面との間に設けられる。ＪＦＥＴ領域２６の少なくとも一部は第１の面に接する。ＪＦＥＴ領域２６は、ベース領域２０の間に挟まれる。
ＪＦＥＴ領域２６は、ｎ型不純物を含有する。ｎ型不純物は、例えば、リン（Ｐ）である。ＪＦＥＴ領域２６のｎ型不純物濃度は、ｎピラー領域１８のｎ型不純物濃度より高い。ｎ型不純物濃度は、例えば、１×１０１５ｃｍ−３以上５×１０１７ｃｍ−３以下である。
ＪＦＥＴ領域２６は、ＭＯＳＦＥＴ１００のオン動作時に電流パスとして機能する。
ｎ−−型の高抵抗領域３０は、ｐピラー領域１６とベース領域２０との間に設けられる。高抵抗領域３０の単位深さ当たりの電気抵抗は、ｐピラー領域１６の単位深さ当たりの電気抵抗よりも高い。単位深さとは、第１の面から第２の面に向かう方向、すなわち、図１のｚ方向の所定の距離である。
高抵抗領域３０は、ｎ型不純物を含有する。ｎ型不純物は、例えば、リン（Ｐ）である。ｎ型不純物濃度は、例えば、１×１０１５ｃｍ−３以下である。
高抵抗領域３０のｎ型不純物濃度は、ｎピラー領域１８のｎ型不純物濃度よりも低い。高抵抗領域３０の深さ方向（ｚ方向の）の長さ（図１中のｄ３）は、例えば、ｐピラー領域１６の第１の面の側の端部から、ｐピラー領域１６の第２の面の側の端部までの距離（図１中のｄ１）の１０分の１以下である。
ゲート電極３２は、半導体層１０の第１の面の上に設けられる。ゲート電極３２は、導電層である。ゲート電極３２は、ｘ方向に伸長する。ゲート電極３２は、例えば、ｎ型不純物又はｐ型不純物を含有する多結晶シリコンである。
ゲート絶縁膜３４は、ゲート電極３２と半導体層１０との間に設けられる。ゲート絶縁膜３４は、ゲート電極３２とベース領域２０が第１の面に接する部分との間に設けられる。ゲート絶縁膜３４は、例えば、酸化シリコンである。
層間絶縁膜３６は、ゲート電極３２の上に設けられる。層間絶縁膜３６は、例えば、酸化シリコンである。
ソース電極３８は、半導体層１０の第１の面に接する。ソース電極３８は、層間絶縁膜３６に設けられた開口部で、第１の面に接する。ソース電極３８は、ソース領域２２及びコンタクト領域２４に接する。ソース電極３８とソース領域２２及びコンタクト領域２４との間のコンタクトは、オーミックコンタクトである。
ソース電極３８は金属である。ソース電極３８は、例えば、チタン（Ｔｉ）やタングステン（Ｗ）とアルミニウム（Ａｌ）の積層膜である。
ドレイン電極４０は、半導体層１０の第２の面に接する。ドレイン電極４０は、ドレイン領域１２に接する。ドレイン電極４０とドレイン領域１２と間のコンタクトは、オーミックコンタクトである。
半導体領域中の不純物濃度及び不純物濃度の分布は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＳＩＭＳ）を用いて求めることが可能である。
半導体領域中の不純物濃度の分布及び不純物濃度の大小関係は、例えば、走査型静電容量顕微鏡法（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ：ＳＣＭ）を用いて求めることも可能である。
なお、半導体領域の間の不純物濃度の大小を比較する場合、例えば、それぞれの半導体領域の中央付近の不純物濃度を、その半導体領域の不純物濃度とみなして比較する。
半導体領域の深さや幅等の距離は、例えば、ＳＩＭＳで求めることが可能である。また。半導体領域の深さや幅等の距離は、例えば、ＳＣＭ像とＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）像との合成画像から求めることが可能である。
高抵抗領域３０の単位深さ当たりの電気抵抗と、ｐピラー領域１６の単位深さ当たりの電気抵抗の大小関係の判定は、例えば、走査拡がり抵抗顕微鏡法（Ｓｃａｎｎｉｎｇ Ｓｐｒｅａｄｉｎｇ Ｒｅｓｉｓｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ：ＳＳＲＭ）を用いて電気抵抗の分布を２次元的に計測することで可能である。また、ＳＣＭを用いて不純物濃度の分布を２次元的に計測することで可能である。
なお、第１の実施形態のＳＪ構造は、例えば、ｐピラー領域形成のために、半導体層１０のｎ型半導体領域に形成したトレンチ内をｐ型半導体で埋め込む、いわゆるシングルエピタキシャル法で形成することが可能である。また、ＳＪ構造は、例えば、ｎ型のエピタキシャル層の形成とｐ型不純物のイオン注入を複数回繰り返して行う、いわゆるマルチエピタキシャル法で形成することも可能である。
ｎ−−型の高抵抗領域３０は、例えば、ＳＪ構造の形成後、ｐピラー領域１６とベース領域２０との間の領域にｎ型不純物をイオン注入することで形成できる。ｎ型不純物をイオン注入することで、ｐピラー領域１６のｐ型不純物が補償され、ｎ型に転換される。
次に、第１の実施形態の半導体装置の作用及び効果について説明する。
スイッチング電源などの電源回路で使用されるＭＯＳＦＥＴでは、電源回路の小型化の要請により、オン抵抗の低減と、スイッチング速度の向上が求められる。ＭＯＳＦＥＴのスイッチング速度を向上させることで、電源回路内のインダクタンスやキャパシタンスなどの受動デバイスのサイズを縮小でき、電源回路の小型化が実現できる。
しかし、ＭＯＳＦＥＴのスイッチング速度を速くすると、スイッチング動作時のノイズが増大するおそれがある。特に、ＳＪ構造のＭＯＳＦＥＴでは、ＭＯＳＦＥＴのターンオフ時にｎ型領域とｐ型領域が急激に空乏化することで、ドレイン・ソース間容量（Ｃｄｓ）及びゲート・ドレイン間容量（Ｃｇｄ）が急激に低下する。このため、ドレイン電圧の時間変化量（ｄｖ／ｄｔ）及びドレイン電流の時間変化量（ｄｉ／ｄｔ）が大きくなる。その結果、寄生インダクタンスによる逆起電力、及び、寄生キャパシタンスによる変位電流が発生し、スイッチング動作時のノイズが増大する。
図４は、比較例の半導体装置の模式断面図である。比較例の半導体装置は、ＳＪ構造を有する縦型のＭＯＳＦＥＴである。比較例のＭＯＳＦＥＴ９００は、ｎ−−型の高抵抗領域３０を備えない点以外は、第１の実施形態のＭＯＳＦＥＴ１００と同様である。
図５は、第１の実施形態の半導体装置の課題の説明図である。図５（ａ）は比較例のＭＯＳＦＥＴ９００のＳＪ構造の模式図、図５（ｂ）は、比較例のＭＯＳＦＥＴ９００のドレイン電圧（Ｖｄｓ）とドレイン・ソース間容量（Ｃｄｓ）の関係を示す図である。
ＭＯＳＦＥＴのオン抵抗を低減するためには、ＳＪ構造のピッチを微細化し、単位面積当たりのオン抵抗を低減することが考えられる。例えば、図５（ａ）のパターンＡから、ＳＪ構造のピッチを２分の１にしたパターンＢに変更し、オン抵抗を低減させる場合を考える。図５（ａ）には点線でＳＪ構造の空乏化状況も模式的に示す。
パターンＡから微細化したパターンＢに変更すると、図５（ｂ）に示すように、ドレイン電圧（Ｖｄｓ）に対してドレイン・ソース間容量（Ｃｄｓ）が急激に低下する。これは、ＳＪ構造のピッチが小さくなることで、ＳＪ構造が更に急激に空乏化するためである。したがって、ＳＪ構造のピッチを微細化すると、更にノイズの増大に対する懸念が大きくなる。
図６は、第１の実施形態の半導体装置の作用及び効果の説明図である。図６（ａ）は、第１の実施形態のＭＯＳＦＥＴ１００と比較例のＭＯＳＦＥＴ９００の、ドレイン電圧（Ｖｄｓ）とドレイン・ソース間容量（Ｃｄｓ）の関係のシミュレーション結果を示す図である。図６（ｂ）は、第１の実施形態のＭＯＳＦＥＴ１００と比較例のＭＯＳＦＥＴ９００の、ドレイン電圧（Ｖｄｓ）とゲート・ドレイン間容量（Ｃｇｄ）の関係のシミュレーション結果を示す図である。
図６から明らかなように、第１の実施形態のＭＯＳＦＥＴ１００の場合、比較例のＭＯＳＦＥＴ９００に比べて、ドレイン電圧（Ｖｄｓ）に対するドレイン・ソース間容量（Ｃｄｓ）及びゲート・ドレイン間容量（Ｃｇｄ）の変化が緩やかになる。これは、ｎ−−型の高抵抗領域３０を設けることで、ＭＯＳＦＥＴ１００のターンオフ時のＳＪ構造の空乏化速度が緩和されるからであると考えられる。より具体的には、ターンオフ時のｐピラー領域１６からソース電極３８への正孔の引き抜き速度が、ｎ−−型の高抵抗領域３０の存在により緩和されるからであると考えられる。
図７は、第１の実施形態の半導体装置の作用及び効果の説明図である。図７は、第１の実施形態のＭＯＳＦＥＴ１００と比較例のＭＯＳＦＥＴ９００の、ドレイン電圧の時間変化量（ｄｖ／ｄｔ）のシミュレーション結果を示す図である。
図７から明らかなように、第１の実施形態のＭＯＳＦＥＴ１００の場合、比較例のＭＯＳＦＥＴ９００に比べてドレイン電圧の時間変化量（ｄｖ／ｄｔ）が低減する。これは、図６に示したように、ＭＯＳＦＥＴ１００の場合、ドレイン電圧（Ｖｄｓ）に対するドレイン・ソース間容量（Ｃｄｓ）及びゲート・ドレイン間容量（Ｃｇｄ）の変化が緩やかになるからである。したがって、第１の実施形態のＭＯＳＦＥＴ１００によれば、スイッチング動作時のノイズを抑制することが可能となる。
また、図７から明らかなように、ドレイン電圧の時間変化量（ｄｖ／ｄｔ）の外部ゲート抵抗依存性が大きくなる。したがって、第１の実施形態のＭＯＳＦＥＴ１００では、外部ゲート抵抗を調整することにより、ＭＯＳＦＥＴ１００のスイッチング速度の向上と、ノイズの抑制とのバランスを調整することが容易となる。
第１の実施形態のＭＯＳＦＥＴ１００によれば、スイッチング動作時のノイズを抑制することが可能となるため、ＳＪ構造のピッチの縮小による単位面積当たりのオン抵抗の低減も容易に実現できる。
ｐピラー領域１６の第１の面の側の端部から、ｐピラー領域１６の第２の面の側の端部までの距離（図１中のｄ１）は、所望の耐圧に依存する。例えば耐圧が２５０Ｖ以上とするためには２０μｍ以上であることが好ましく、例えば耐圧が６００Ｖ以上とするためには、３０μｍ以上であることがより好ましい。上記範囲を下回ると、所望の耐圧を実現できないおそれがある。
ｐピラー領域１６とｎピラー領域１８のｙ方向の配置ピッチ（図１中のｄ２）は、４μｍ以上２０μｍ以下であることが好ましく、５μｍ以上１０μｍ以下であることがより好ましい。上記範囲を下回ると、所望の耐圧とを実現できないおそれがある。また、上記範囲を上回ると、単位面積当たりのオン抵抗が増大するおそれがある。
高抵抗領域３０の深さ方向（ｚ方向の）の長さ（図１中のｄ３）は、ｐピラー領域１６の第１の面の側の端部から、ｐピラー領域１６の第２の面の側の端部までの距離（図１中のｄ１）の１０分の１以下であることが好ましい。上記範囲を上回ると、ＳＪ構造のチャージバランスが崩れ、耐圧が低下するおそれがある。
第１の実施形態のＭＯＳＦＥＴ１００によれば、スイッチング動作時のノイズを抑制することができる。また、スイッチング速度の向上と、ノイズの抑制とのバランスを調整することが容易となる。また、ＳＪ構造のピッチの縮小による単位面積当たりのオン抵抗の低減が容易になる。
（第２の実施形態）
第２の実施形態の半導体装置は、第６の半導体領域は第２導電型であり、第６の半導体領域の第２導電型不純物濃度は、第２の半導体領域の第２導電型不純物濃度よりも低い点以外は、第１の実施形態と同様である。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図８は、第２の実施形態の半導体装置の模式断面図である。第２の実施形態の半導体装置は、ＳＪ構造を有する縦型のＭＯＳＦＥＴ２００である。
ＭＯＳＦＥＴ２００は、半導体層１０、ｎ＋型のドレイン領域１２（第１の半導体領域）、ｎ型のバッファ領域１４、ｐ−型のｐピラー領域１６（第２の半導体領域）、ｎ−型のｎピラー領域１８（第３の半導体領域）、ｐ型のベース領域２０（第４の半導体領域）、ｎ＋型のソース領域２２（第５の半導体領域）、ｐ＋型のコンタクト領域２４、ｎ型のＪＦＥＴ領域２６、ｐ−−型の高抵抗領域３０（第６の半導体領域）、ゲート電極３２、ゲート絶縁膜３４、層間絶縁膜３６、ソース電極３８、ドレイン電極４０を備える。
ｐ−−型の高抵抗領域３０は、ｐピラー領域１６とベース領域２０との間に設けられる。高抵抗領域３０の単位深さ当たりの電気抵抗は、ｐピラー領域１６の単位深さ当たりの電気抵抗よりも高い。
高抵抗領域３０は、ｐ型不純物を含有する。ｐ型不純物は、例えば、ボロン（Ｂ）である。ｐ型不純物濃度は、例えば、１×１０１５ｃｍ−３以下である。
高抵抗領域３０のｐ型不純物濃度は、ｐピラー領域１６のｐ型不純物濃度よりも低い。
ｐ−−型の高抵抗領域３０は、例えば、ＳＪ構造の形成後、ｐピラー領域１６とベース領域２０との間の領域にｎ型不純物をイオン注入することで形成が可能である。ｎ型不純物をイオン注入することで、ｐピラー領域１６のｐ型不純物が補償され、ｐ型不純物濃度が低減される。
第２の実施形態のＭＯＳＦＥＴ２００によれば、第１の実施形態と同様、スイッチング動作時のノイズを抑制することができる。また、スイッチング速度の向上と、ノイズの抑制とのバランスを調整することが容易となる。また、ＳＪ構造のピッチの縮小による単位面積当たりのオン抵抗の低減が容易になる。
（第３の実施形態）
第３の実施形態の半導体装置は、第６の半導体領域は第２導電型であり、第６の半導体領域の幅は、第２の半導体領域の幅よりも狭い点以外は、第１の実施形態と同様である。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図９は、第３の実施形態の半導体装置の模式断面図である。第３の実施形態の半導体装置は、ＳＪ構造を有する縦型のＭＯＳＦＥＴ３００である。
ＭＯＳＦＥＴ３００は、半導体層１０、ｎ＋型のドレイン領域１２（第１の半導体領域）、ｎ型のバッファ領域１４、ｐ−型のｐピラー領域１６（第２の半導体領域）、ｎ−型のｎピラー領域１８（第３の半導体領域）、ｐ型のベース領域２０（第４の半導体領域）、ｎ＋型のソース領域２２（第５の半導体領域）、ｐ＋型のコンタクト領域２４、ｎ型のＪＦＥＴ領域２６、ｐ−型の高抵抗領域３０（第６の半導体領域）、ゲート電極３２、ゲート絶縁膜３４、層間絶縁膜３６、ソース電極３８、ドレイン電極４０を備える。
ｐ−型の高抵抗領域３０は、ｐピラー領域１６とベース領域２０との間に設けられる。高抵抗領域３０の単位深さ当たりの電気抵抗は、ｐピラー領域１６の単位深さ当たりの電気抵抗よりも高い。
高抵抗領域３０のｙ方向の幅（図９中のｗ１）は、ｐピラー領域１６のｙ方向の幅（図９中のｗ２）よりも狭い。例えば、高抵抗領域３０のｙ方向の幅（図９中のｗ１）は、ｐピラー領域１６のｙ方向の幅（図９中のｗ２）の２分の１以下である。
高抵抗領域３０は、ｐ型不純物を含有する。ｐ型不純物は、例えば、ボロン（Ｂ）である。
高抵抗領域３０のｐ型不純物濃度は、例えば、ｐピラー領域１６のｐ型不純物濃度と略同一である。ｐ型不純物濃度は、例えば、５×１０１４ｃｍ−３以上１×１０１６ｃｍ−３以下である。
ｐ−型の高抵抗領域３０は、例えば、ＳＪ構造の形成後、ｐピラー領域１６とベース領域２０との間の領域の、高抵抗領域３０を形成しない領域にｎ型不純物をイオン注入することで形成できる。ｎ型不純物をイオン注入することで、ｐピラー領域１６のｐ型不純物が補償され、高抵抗領域３０以外の領域がｎ型に転換される。
高抵抗領域３０のｙ方向の幅（図９中のｗ１）は、ｐピラー領域１６のｙ方向の幅（図９中のｗ２）の２分の１以下であることが好ましい。上記範囲を上回ると、スイッチング動作時のノイズの抑制効果が不十分になるおそれがある。
第３の実施形態のＭＯＳＦＥＴ３００によれば、第１の実施形態と同様、スイッチング動作時のノイズを抑制することができる。また、スイッチング速度の向上と、ノイズの抑制とのバランスを調整することが容易となる。また、ＳＪ構造のピッチの縮小による単位面積当たりのオン抵抗の低減が容易になる。
（第４の実施形態）
第４の実施形態の半導体装置は、第２の半導体領域の第２導電型不純物濃度が、第１の面の側の端部から第２の面の側の端部に向かって単調に低下する点以外は、第１の実施形態と同様である。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図１０は、第４の実施形態の半導体装置の模式断面図である。第４の実施形態の半導体装置は、ＳＪ構造を有する縦型のＭＯＳＦＥＴ４００である。図１０には、第４の実施形態の半導体装置のｐ型不純物濃度の分布も示す。
ＭＯＳＦＥＴ４００は、半導体層１０、ｎ＋型のドレイン領域１２（第１の半導体領域）、ｎ型のバッファ領域１４、ｐ−型のｐピラー領域１６（第２の半導体領域）、ｎ−型のｎピラー領域１８（第３の半導体領域）、ｐ型のベース領域２０（第４の半導体領域）、ｎ＋型のソース領域２２（第５の半導体領域）、ｐ＋型のコンタクト領域２４、ｎ型のＪＦＥＴ領域２６、ｎ−−型の高抵抗領域３０（第６の半導体領域）、ゲート電極３２、ゲート絶縁膜３４、層間絶縁膜３６、ソース電極３８、ドレイン電極４０を備える。
図１０に示すように、ｐピラー領域１６のｐ型不純物濃度は、ｐピラー領域１６の第１の面の側の端部から、ｐピラー領域１６の第２の面の側の端部に向かって単調に低下する。
ｐピラー領域１６のｐ型不純物濃度の最大値は、例えば、ｐピラー領域１６のｐ型不純物濃度の最小値の５倍以下である。
ＭＯＳＦＥＴ４００のｐ−型のｐピラー領域１６のｐ型不純物濃度の分布は、例えば、ｐピラー領域１６をシングルエピタキシャル法で形成する際のトレンチを順テーパ形状にすることで形成できる。
第４の実施形態のＭＯＳＦＥＴ４００によれば、第１の実施形態と同様、スイッチング動作時のノイズを抑制することができる。また、スイッチング速度の向上と、ノイズの抑制とのバランスを調整することが容易となる。また、ＳＪ構造のピッチの縮小による単位面積当たりのオン抵抗の低減が容易になる。
（第５の実施形態）
第５の実施形態の半導体装置は、ｎピラー領域１８とｎ型のＪＦＥＴ領域２６との間に、ｎ＋型の中間領域を、更に備える点以外は、第１の実施形態と同様である。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図１１は、第５の実施形態の半導体装置の模式断面図である。第５の実施形態の半導体装置は、ＳＪ構造を有する縦型のＭＯＳＦＥＴ５００である。
ＭＯＳＦＥＴ５００は、半導体層１０、ｎ＋型のドレイン領域１２（第１の半導体領域）、ｎ型のバッファ領域１４、ｐ−型のｐピラー領域１６（第２の半導体領域）、ｎ−型のｎピラー領域１８（第３の半導体領域）、ｐ型のベース領域２０（第４の半導体領域）、ｎ＋型のソース領域２２（第５の半導体領域）、ｐ＋型のコンタクト領域２４、ｎ型のＪＦＥＴ領域２６、ｎ−−型の高抵抗領域３０（第６の半導体領域）、ｎ＋型の中間領域３１、ゲート電極３２、ゲート絶縁膜３４、層間絶縁膜３６、ソース電極３８、ドレイン電極４０を備える。
ｎ＋型の中間領域３１は、ｎ型不純物を含有する。中間領域３１のｎ型不純物濃度は、ｎピラー領域１８のｎ型不純物濃度より高い。中間領域３１のｎ型不純物濃度は、ＪＦＥＴ領域２６のｎ型不純物濃度よりも高い。
ｎ型不純物は、例えば、リン（Ｐ）である。ｎ型不純物濃度は、例えば、５×１０１５ｃｍ−３以上５×１０１７ｃｍ−３以下である。
中間領域３１は、ＭＯＳＦＥＴ５００のオン動作時に電流パスとして機能する。
ｎ＋型の中間領域３１は、例えば、ｎ−−型の高抵抗領域３０を形成する際の、ｎ型不純物のイオン注入を、ｎピラー領域１８とＪＦＥＴ領域２６との間にも同時に行うことで形成できる。
第５の実施形態のＭＯＳＦＥＴ５００によれば、第１の実施形態と同様、スイッチング動作時のノイズを抑制することができる。また、スイッチング速度の向上と、ノイズの抑制とのバランスを調整することが容易となる。また、ＳＪ構造のピッチの縮小による単位面積当たりのオン抵抗の低減が容易になる。
（第６の実施形態）
第６の実施形態の半導体装置は、第６の半導体領域と第４の半導体領域との間に設けられ、第４の半導体領域よりも第２導電型不純物濃度が低い第７の半導体領域を更に備え、第６の半導体領域の単位深さ当たりの電気抵抗が、第７の半導体領域の単位深さ当たりの電気抵抗よりも高い点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図１２は、第６の実施形態の半導体装置の模式断面図である。第６の実施形態の半導体装置は、ＳＪ構造を有する縦型のＭＯＳＦＥＴ６００である。
ＭＯＳＦＥＴ６００は、半導体層１０、ｎ＋型のドレイン領域１２（第１の半導体領域）、ｎ型のバッファ領域１４、ｐ−型の下部ｐピラー領域１６ａ（第２の半導体領域）、ｐ−型の上部ｐピラー領域１６ｂ（第７の半導体領域）、ｎ−型のｎピラー領域１８（第３の半導体領域）、ｐ型のベース領域２０（第４の半導体領域）、ｎ＋型のソース領域２２（第５の半導体領域）、ｐ＋型のコンタクト領域２４、ｎ型のＪＦＥＴ領域２６、ｎ−−型の高抵抗領域３０（第６の半導体領域）、ゲート電極３２、ゲート絶縁膜３４、層間絶縁膜３６、ソース電極３８、ドレイン電極４０を備える。
ｐ−型の複数の下部ｐピラー領域１６ａは、ドレイン領域１２と第１の面との間に設けられる。下部ｐピラー領域１６ａは、バッファ領域１４の上に設けられる。下部ｐピラー領域１６ａは、ｘ方向に伸長する。下部ｐピラー領域１６ａは、ｘｚ平面に平行な平板状の形状を有する。
下部ｐピラー領域１６ａは、ｐ型不純物を含有する。ｐ型不純物は、例えば、ボロン（Ｂ）である。ｐ型不純物濃度は、例えば、１×１０１５ｃｍ−３以上５×１０１７ｃｍ−３以下である。
ｐ−型の複数の上部ｐピラー領域１６ｂは、ドレイン領域１２と第１の面との間に設けられる。上部ｐピラー領域１６ｂは、ｎ−−型の高抵抗領域３０とｐ型のベース領域２０との間に設けられる。上部ｐピラー領域１６ｂは、ｘ方向に伸長する。上部ｐピラー領域１６ｂは、ｘｚ平面に平行な平板状の形状を有する。
上部ｐピラー領域１６ｂは、ｐ型不純物を含有する。ｐ型不純物は、例えば、ボロン（Ｂ）である。
上部ｐピラー領域１６ｂのｐ型不純物濃度は、ベース領域２０のｐ型不純物濃度よりも低い。ｐ型不純物濃度は、例えば、１×１０１５ｃｍ−３以上５×１０１７ｃｍ−３以下である。
ＭＯＳＦＥＴ６００のピラー領域は、下部ｐピラー領域１６ａと上部ｐピラー領域１６ｂとで構成される。下部ｐピラー領域１６ａと上部ｐピラー領域１６ｂとの間にｎ−−型の高抵抗領域３０が挟まれる。
上部ｐピラー領域１６ｂの第１の面の側の端部から、下部ｐピラー領域１６ａの第２の面の側の端部までの距離（図１２中のｄ４）は、例えば、２０μｍ以上である。
ｎ−−型の高抵抗領域３０の単位深さ当たりの電気抵抗は、下部ｐピラー領域１６ａ及び上部ｐピラー領域１６ｂの単位深さ当たりの電気抵抗よりも高い。
高抵抗領域３０は、ｎ型不純物を含有する。ｎ型不純物は、例えば、リン（Ｐ）である。ｎ型不純物濃度は、例えば、１×１０１５ｃｍ−３以下である。
高抵抗領域３０のｎ型不純物濃度は、ｎピラー領域１８のｎ型不純物濃度よりも低い。
ｎ−−型の高抵抗領域３０は、例えば、マルチエピタキシャル法でＳＪ構造を形成する際に、一部のエピタキシャル層に対してイオン注入するｐ型不純物量を低減させることで形成が可能である。
第６の実施形態のＭＯＳＦＥＴ６００によれば、第１の実施形態と同様、スイッチング動作時のノイズを抑制することができる。また、スイッチング速度の向上と、ノイズの抑制とのバランスを調整することが容易となる。また、ＳＪ構造のピッチの縮小による単位面積当たりのオン抵抗の低減が容易になる。
（第７の実施形態）
第７の実施形態の半導体装置は、第６の半導体領域は第２導電型であり、第６の半導体領域の第２導電型不純物濃度は、第７の半導体領域の第２導電型不純物濃度よりも低い点以外は、第６の実施形態と同様である。以下、第６の実施形態と重複する内容については、一部記述を省略する。
図１３は、第７の実施形態の半導体装置の模式断面図である。第７の実施形態の半導体装置は、ＳＪ構造を有する縦型のＭＯＳＦＥＴ７００である。
ＭＯＳＦＥＴ７００は、半導体層１０、ｎ＋型のドレイン領域１２（第１の半導体領域）、ｎ型のバッファ領域１４、ｐ−型の下部ｐピラー領域１６ａ（第２の半導体領域）、ｐ−型の上部ｐピラー領域１６ｂ（第７の半導体領域）、ｎ−型のｎピラー領域１８（第３の半導体領域）、ｐ型のベース領域２０（第４の半導体領域）、ｎ＋型のソース領域２２（第５の半導体領域）、ｐ＋型のコンタクト領域２４、ｎ型のＪＦＥＴ領域２６、ｐ−−型の高抵抗領域３０（第６の半導体領域）、ゲート電極３２、ゲート絶縁膜３４、層間絶縁膜３６、ソース電極３８、ドレイン電極４０を備える。
ＭＯＳＦＥＴ７００のピラー領域は、下部ｐピラー領域１６ａと上部ｐピラー領域１６ｂとで構成される。下部ｐピラー領域１６ａと上部ｐピラー領域１６ｂとの間にｐ−−型の高抵抗領域３０が挟まれる。
ｐ−−型の高抵抗領域３０の単位深さ当たりの電気抵抗は、下部ｐピラー領域１６ａ及び上部ｐピラー領域１６ｂの単位深さ当たりの電気抵抗よりも高い。
高抵抗領域３０は、ｐ型不純物を含有する。ｐ型不純物は、例えば、ボロン（Ｂ）である。ｐ型不純物濃度は、例えば、１×１０１５ｃｍ−３以下である。
高抵抗領域３０のｐ型不純物濃度は、下部ｐピラー領域１６ａ及び上部ｐピラー領域１６ｂのｐ型不純物濃度よりも低い。
ｐ−−型の高抵抗領域３０は、例えば、マルチエピタキシャル法でＳＪ構造を形成する際に、一部のエピタキシャル層に対してイオン注入するｐ型不純物量を低減させることで形成が可能である。
なお、複数の高抵抗領域３０がピラー領域の間に挟まれる構成とすることも可能である。
第７の実施形態のＭＯＳＦＥＴ７００によれば、第６の実施形態と同様、スイッチング動作時のノイズを抑制することができる。また、スイッチング速度の向上と、ノイズの抑制とのバランスを調整することが容易となる。また、ＳＪ構造のピッチの縮小による単位面積当たりのオン抵抗の低減が容易になる。
（第８の実施形態）
第８の実施形態の半導体装置は、第６の半導体領域は第２導電型であり、第６の半導体領域の幅は、第２の半導体領域の幅及び第７の半導体領域の幅よりも狭い点以外は、第６の実施形態と同様である。以下、第６の実施形態と重複する内容については、一部記述を省略する。
図１４は、第８の実施形態の半導体装置の模式断面図である。第８の実施形態の半導体装置は、ＳＪ構造を有する縦型のＭＯＳＦＥＴ８００である。
ＭＯＳＦＥＴ８００は、半導体層１０、ｎ＋型のドレイン領域１２（第１の半導体領域）、ｎ型のバッファ領域１４、ｐ−型の下部ｐピラー領域１６ａ（第２の半導体領域）、ｐ−型の上部ｐピラー領域１６ｂ（第７の半導体領域）、ｎ−型のｎピラー領域１８（第３の半導体領域）、ｐ型のベース領域２０（第４の半導体領域）、ｎ＋型のソース領域２２（第５の半導体領域）、ｐ＋型のコンタクト領域２４、ｎ型のＪＦＥＴ領域２６、ｐ−型の高抵抗領域３０（第６の半導体領域）、ゲート電極３２、ゲート絶縁膜３４、層間絶縁膜３６、ソース電極３８、ドレイン電極４０を備える。
ＭＯＳＦＥＴ８００のピラー領域は、下部ｐピラー領域１６ａと上部ｐピラー領域１６ｂとで構成される。下部ｐピラー領域１６ａと上部ｐピラー領域１６ｂとの間にｐ−型の高抵抗領域３０が挟まれる。
ｐ−型の高抵抗領域３０の単位深さ当たりの電気抵抗は、下部ｐピラー領域１６ａ及び上部ｐピラー領域１６ｂの単位深さ当たりの電気抵抗よりも高い。
高抵抗領域３０は、ｐ型不純物を含有する。高抵抗領域３０のｙ方向の幅（図１４中のｗ３）は、下部ｐピラー領域１６ａのｙ方向の幅（図１４中のｗ４）、及び、上部ｐピラー領域１６ｂのｙ方向の幅（図１４中のｗ５）よりも狭い。例えば、高抵抗領域３０のｙ方向の幅（図１４中のｗ３）は、下部ｐピラー領域１６ａのｙ方向の幅（図１４中のｗ４）、及び、上部ｐピラー領域１６ｂのｙ方向の幅（図１４中のｗ５）の２分の１以下である。
ｐ型不純物は、例えば、ボロン（Ｂ）である。ｐ型不純物濃度は、例えば、５×１０１４ｃｍ−３以上１×１０１６ｃｍ−３以下である。
高抵抗領域３０のｐ型不純物濃度は、例えば、下部ｐピラー領域１６ａと上部ｐピラー領域１６ｂのｐ型不純物濃度と略同一である。
ｐ−型の高抵抗領域３０は、例えば、ＳＪ構造をシングルエピタキシャル法で形成する際に、半導体層１０の中の高抵抗領域３０の形成予定箇所に、あらかじめｎ型不純物濃度の高い領域をｘｙ平面に平行な層状に設けておくことで形成できる。すなわち、高抵抗領域３０の形成予定箇所では、ｐピラー領域形成のために、トレンチ内を埋め込んだｐ型半導体の側面にｎ型不純物濃度の高い領域が位置することになる。この領域から、熱拡散によってｎ型不純物を拡散させ、ｐピラー領域の幅を狭めることにより、高抵抗領域３０を形成することが可能である。
第８の実施形態のＭＯＳＦＥＴ８００によれば、第６の実施形態と同様、スイッチング動作時のノイズを抑制することができる。また、スイッチング速度の向上と、ノイズの抑制とのバランスを調整することが容易となる。また、ＳＪ構造のピッチの縮小による単位面積当たりのオン抵抗の低減が容易になる。
以上、実施形態では、半導体層１０がシリコンである場合を例に説明したが、半導体層１０は、ＳｉＣ、ＧａＮ系半導体など、その他の半導体であってもかまわない。
また、実施形態では、第１導電型がｎ型、第２導電型がｐ型の場合を例に説明したが、第１導電型をｐ型、第２導電型をｎ型とすることも可能である。その場合、ＭＯＳＦＥＴは、正孔をキャリアとするｐ型ＭＯＳＦＥＴとなる。
また、実施形態では、高抵抗領域３０が、ｎ型半導体又はｐ型半導体の場合を例に説明したが、高抵抗領域３０は真性半導体であっても構わない。
また、実施形態では、ＳＪ構造を構成するｐピラー領域１６及びｎピラー領域１８が、ｘ方向、すなわち、ゲート電極と同一の方向に伸長する場合を例に説明したが、ｐピラー領域１６及びｎピラー領域１８が、ｙ方向、すなわち、ゲート電極と直交する方向に伸長する構成とすることも可能である。
また、実施形態では、ＳＪ構造を形成するｐピラー領域１６及びｎピラー領域１８が、ｘ方向、すなわち、ゲート電極と同一の方向に伸長する場合を例に説明したが、ｐピラー領域１６はｘ−ｙ面において、ドット状に配置されていても、ｎピラー領域１８とのチャージバランスが損なわれることが無ければＳＪ構造として機能する。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 半導体層
１２ ドレイン領域（第１の半導体領域）
１６ ｐピラー領域（第２の半導体領域）
１６ａ 下部ｐピラー領域（第２の半導体領域）
１６ｂ 上部ｐピラー領域（第７の半導体領域）
１８ ｎピラー領域（第３の半導体領域）
２０ ベース領域（第４の半導体領域）
２２ ソース領域（第５の半導体領域）
３０ 高抵抗領域（第６の半導体領域）
３２ ゲート電極
３４ ゲート絶縁膜
１００ ＭＯＳＦＥＴ（半導体装置）
２００ ＭＯＳＦＥＴ（半導体装置）
３００ ＭＯＳＦＥＴ（半導体装置）
４００ ＭＯＳＦＥＴ（半導体装置）
５００ ＭＯＳＦＥＴ（半導体装置）
６００ ＭＯＳＦＥＴ（半導体装置）
７００ ＭＯＳＦＥＴ（半導体装置）
８００ ＭＯＳＦＥＴ（半導体装置）

Claims (12)

  1. 第１の面と第２の面を有する半導体層と、
    前記半導体層の中に設けられた第１導電型の第１の半導体領域と、
    前記第１の半導体領域と前記第１の面との間に設けられた第２導電型の複数の第２の半導体領域と、
    前記第１の半導体領域と前記第１の面との間に設けられ、複数の前記第２の半導体領域の間に設けられた第１導電型の複数の第３の半導体領域と、
    前記第２の半導体領域と前記第１の面との間に設けられ、少なくとも一部が前記第１の面に接して設けられ、前記第２の半導体領域よりも第２導電型不純物濃度が高い第４の半導体領域と、
    前記第４の半導体領域と前記第１の面との間に設けられた第１導電型の第５の半導体領域と、
    前記第２の半導体領域と前記第４の半導体領域との間に設けられ、単位深さ当たりの電気抵抗が、前記第２の半導体領域の単位深さ当たりの電気抵抗よりも高い第６の半導体領域と、
    ゲート電極と、
    前記第４の半導体領域の前記少なくとも一部と前記ゲート電極との間に設けられたゲート絶縁膜と、
    を備える半導体装置。
  2. 前記第６の半導体領域は第１導電型であり、前記第６の半導体領域の第１導電型不純物濃度は、前記第３の半導体領域の第１導電型不純物濃度よりも低い請求項１記載の半導体装置。
  3. 前記第６の半導体領域は第２導電型であり、前記第６の半導体領域の第２導電型不純物濃度は、前記第２の半導体領域の第２導電型不純物濃度よりも低い請求項１記載の半導体装置。
  4. 前記第６の半導体領域は第２導電型であり、前記第６の半導体領域の幅は、前記第２の半導体領域の幅よりも狭い請求項１記載の半導体装置。
  5. 前記第２の半導体領域の前記第１の面の側の端部から前記第２の半導体領域の前記第２の面の側の端部までの距離が２０μｍ以上である請求項１乃至請求項４いずれか一項記載の半導体装置。
  6. 前記第２の半導体領域の深さ方向の第２導電型不純物濃度は略一定である請求項１乃至請求項５いずれか一項記載の半導体装置。
  7. 前記第２の半導体領域の第２導電型不純物濃度は、前記第１の面の側の端部から前記第２の面の側の端部に向かって単調に低下する請求項１乃至請求項５いずれか一項記載の半導体装置。
  8. 前記第６の半導体領域と前記第４の半導体領域との間に設けられ、前記第４の半導体領域よりも第２導電型不純物濃度が低い第７の半導体領域を更に備え、
    前記第６の半導体領域の単位深さ当たりの電気抵抗が、前記第７の半導体領域の単位深さ当たりの電気抵抗よりも高い請求項１記載の半導体装置。
  9. 前記第６の半導体領域は第１導電型であり、前記第６の半導体領域の第１導電型不純物濃度は、前記第３の半導体領域の第１導電型不純物濃度よりも低い請求項８記載の半導体装置。
  10. 前記第６の半導体領域は第２導電型であり、前記第６の半導体領域の第２導電型不純物濃度は、前記第７の半導体領域の第２導電型不純物濃度よりも低い請求項８記載の半導体装置。
  11. 前記第６の半導体領域は第２導電型であり、前記第６の半導体領域の幅は、前記第２の半導体領域の幅及び前記第７の半導体領域の幅よりも狭い請求項８記載の半導体装置。
  12. 前記第７の半導体領域の前記第１の面の側の端部から前記第２の半導体領域の前記第２の面の側の端部までの距離が２０μｍ以上である請求項８乃至請求項１１いずれか一項記載の半導体装置。
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