JP4443884B2 - 半導体装置 - Google Patents

Description

本発明は、例えばモータをインバータ制御する場合等に用いられる半導体装置に関し、特に、高いオフ耐圧特性と高いオン耐圧特性を兼ね備えた半導体装置に関する。

高いオフ耐圧特性を実現することに主眼をおいた半導体装置が数多く提案されており、その一つにいわゆるリサーフ（Reduced Surface Field: RESURF:表面電界緩和）構造を備えた半導体装置が提案されている。
図１２はその一例を示し、ｐ型半導体基板１０と、そのｐ型半導体基板１０上に積層されたｎ型のエピタキシャル層２０と、そのエピタキシャル層２０内に形成されたｐ型のボディ領域５０と、そのボディ領域５０内に形成されたｎ型のソース領域６０と、ｎ型のエピタキシャル層２０内においてボディ領域５０から離反した位置に形成されているｎ型のドレイン領域４０とを備えている。ボディ領域５０内にはｐ^＋型のボディコンタクト領域９０が形成されている。
ソース領域６０とボディコンタクト領域９０にソース電極Ｓが接触している。エピタキシャル層２０とソース領域６０の間に介在するボディ領域５０には、ゲート絶縁膜７１を介してゲート電極７０が対向している。ドレイン領域４０にドレイン電極Ｄが接触している。なお図示３０は絶縁膜である。
この半導体装置１は、ゲート電極７０にオン電圧が印加されると、エピタキシャル層２０とソース領域６０の間に介在するボディ領域５０のゲート電極７０に対向する部分がｎ型に反転し、そのｎ型反転層とｎ型エピタキシャル層２０を介して、ｎ型ソース領域６０とｎ型ドレイン領域４０が導通する。

図１２に示す半導体装置１は、ダブルリサーフ構造を備えており、エピタキシャル層２０の下層に存在する半導体基板１０は、ボディ領域５０と同電位に維持される。さらに、エピタキシャル層２０の表面に沿ってｐ型のトップ層８０が形成されている。トップ層８０は、ボディ領域５０からドレイン領域４０に至るまで伸びている。トップ層８０の不純物濃度と層厚は、ボディ領域５０からドレイン領域４０に亘るまで均質化されている。
半導体装置１に逆バイアス電圧が印加されると、ｎ型のエピタキシャル層２０とｐ型の半導体基板１０のｐｎ接合面と、ｎ型のエピタキシャル層２０とｐ型のトップ層８０のｐｎ接合面と、ｎ型のエピタキシャル層２０とｐ型のボディ領域５０のｐｎ接合面のそれぞれからエピタキシャル層２０に向けて空乏層が伸びる。このとき、エピタキシャル層２０の層厚（Ｄｅ）と不純物濃度（Ｎｅ）の積（Ｄｅ×Ｎｅ）が、所謂リサーフ条件を満たすように設定されていれば、エピタキシャル層２０は、ボディ領域５０からドレイン領域４０に亘って、広く空乏化される。ダブルリサーフ構造を備える半導体装置１は、オフ耐圧特性が高い。
図１３に、半導体装置１のエピタキシャル層２０の層厚と不純物濃度が、リサーフ条件に従って最適化された場合に得られる等電位線分布（Ａ参照）と、エピタキシャル層２０の表面に沿った電界強度分布を概念的に示す（Ｂ参照）。エピタキシャル層２０が完全空乏化されると、エピタキシャル層２０の表面に沿った電界強度分布は均一化される。図１３（Ｂ）に示すように、エピタキシャル層２０の表面に沿って電界強度を測定すると、ドレイン領域４０との近傍とボディ領域５０との近傍にわずかな電界集中が観測されるが、全体としては均一化される。電界強度分布が均一化されると、局所的な電界集中によって半導体装置がブレークダウンすることが抑制され、半導体装置のオフ耐圧特性は向上する。

特許文献１には、トップ層８０の不純物濃度をドレイン領域４０側に向けて段階的に低くする構成を採用すると、半導体装置の表面に沿った電界強度分布をさらに均一にでき、オフ耐圧が向上する旨が記載されている。

特開２００１−２７４３９０号公報（その公報の図１参照）。

図１４に、特許文献１の半導体装置の要部拡大図（Ａ参照）と、エピタキシャル層２０の表面に沿った電界強度分布を概念的に示す（Ｂ参照）。破線で示す電界強度分布は、図１３に例示した半導体装置１の電界強度分布である。
特許文献１の半導体装置のトップ層８０は、ボディ領域５０からドレイン領域４０に向けて段階的に不純物濃度が低くなっている。その結果、特許文献１の半導体装置のエピタキシャル層２０の表面の電界強度分布は、全領域に亘ってさらに均一化される。
特許文献１の半導体装置は、エピタキシャル層２０の表面に沿った電界強度分布をさらに均一化にすることで更なるオフ耐圧特性の向上を図ろうとする技術である。

例えば半導体装置がハイブリッド型自動車のモータ制御に用いられる場合、車載用の半導体装置の使用環境は苛酷であり、高レベルノイズなどの電気的過渡現象に晒される。そのような状況においても半導体装置が破壊されないだけの高耐圧特性が求められる。この種の高耐圧半導体装置には、オフ状態での高耐圧特性とオン状態での高耐圧特性がともに要求される。
ここでいうオフ状態での耐圧特性とは、ゲート電極にオフ電圧を印加した状態でソース・ドレイン間に印加する電圧を増大させていったときに、ソース・ドレイン間の絶縁性が失われるときのソース・ドレイン間の電圧をいう。また、オン状態での耐圧特性とは、ゲート電極にオン電圧を印加した状態でソース・ドレイン間に印加する電圧を増大させていったときに、ソース・ドレイン間に流れる電流が急激に増大するときのソース・ドレイン間の電圧をいう。ソース・ドレイン間に流れる電流が急激に増大する範囲では、半導体装置を安心して使用することができない。このために、この種の半導体装置では、オフ状態での耐圧特性のみならず、オン状態での耐圧特性も重要である。
例えば、図１２に示す従来の半導体装置１のオン状態では、ドレイン・ソース間を流れるキャリアによって、エピタキシャル層２０内のキャリアバランスが崩れる。キャリアバランスが崩れると等電位線分布がドレイン領域４０側に偏り、ドレイン領域４０の近傍において電界強度が高くなる。その結果、ドレイン領域４０近傍でインパクトイオンが発生し、アバランシェ降伏が生じ、半導体装置のオン耐圧は低くなることがわかってきた。
従来の半導体装置の開発は、専らオフ耐圧を向上させることに主眼をおいており、オフ耐圧のみならずオン耐圧をも向上させることを意図した開発は行われていない。

本発明の目的は、半導体装置の寸法を大きくすることなく、従来のこの種の半導体装置と同等のオフ耐圧特性を維持しながら、オン耐圧特性をも向上した半導体装置を提供することである。本発明では、等電位線分布を敢えて偏在させることで、高いオフ耐圧特性と高いオン耐圧特性の両方を具備する半導体装置を実現する。

従来の半導体装置では、ドレイン・ソース間の等電位線分布を均一化し、最大電界強度を低下させることを重視していた。本発明の基本思想は、従来のものと全く異なる。本発明ではドレイン・ソース間の等電位線分布を均一化しない。逆に、敢えて偏在させる点に特徴がある。
本発明の第１の半導体装置は、第１導電型半導体層と、その第１導電型半導体層上に積層された第２導電型半導体層と、その第２導電型半導体層内に形成された第１導電型のボディ領域と、そのボディ領域内に形成された第２導電型のソース領域と、第２導電型半導体層内においてボディ領域から離反した位置に形成された第２導電型のドレイン領域と、ソース領域に接触するソース電極と、第２導電型半導体層とソース領域の間に介在するボディ領域にゲート絶縁膜を介して対向するゲート電極と、ドレイン領域に接触するドレイン電極とを有している。
本発明の半導体装置は、耐圧を高めるために、ボディ領域からドレイン領域に向けて第２導電型半導体層の表面に沿って伸びる第１導電型のトップ層を有している。そのトップ層はボディ領域には接してドレイン領域からは離反しており、ソース電極とドレイン電極間に電圧が印加されてゲート電極にオフ電圧が印加されたときに第２導電型半導体層内に形成される等電位線分布が、表面にトップ層が形成されている第２導電型半導体層内に偏在していることを特徴としている。
第１導電型半導体層は半導体基板で構成されることが多いが、半導体基板上に結晶成長した層で構成してもよい。第２導電型半導体層はエキタピシャル層で構成されることが多いが、その他手法（例えばイオン注入）で形成された半導体層で構成してもよい。第２導電型半導体層は、ボディ領域を完全に取囲む必要はなく、ボディ領域と第１導電型半導体層が接触していることが好ましい。ボディ領域は、ソース領域と第２導電型半導体層が直接接触することを禁止することが重要であり、ソース領域と第２導電型半導体層の間に介在している。

本発明の半導体装置の一つの特徴は、リサーフ効果を実現するトップ層がドレイン領域にまでは達せず、ドレイン領域から所定の間隔をあけて離反していることである。トップ層がドレイン領域から離反しているために、半導体装置をオフした状態でソース電極とドレイン電極間に電圧を印加したときに形成させる等電位線分布が、表面にトップ層が形成されている第２導電型半導体層内に偏在する。
なお、前記した所定間隔は、第２導電型半導体層やトップ層の不純物濃度や層厚などによってその最適値が変わるために、第２導電型半導体層やトップ層の構成に合わして適宜調整するのが好ましい。

上記の半導体装置のオフ状態では、表面にトップ層が形成されている第２導電型半導体層内に等電位線分布が偏在する。等電位線分布が偏在しても、第２導電型半導体層表面の最大電界強度が、半導体装置の許容値を超えるまで上昇することはない。最大電界強度は増大せず、表面にトップ層が形成されている範囲の電界強度分布が一様に大きくなるために、トップ層の長さが短くされたにもかかわらず、従来の半導体装置と同等のオフ耐圧を維持することができる。
一方、トップ層が形成されていないドレイン領域側では、等電位線分布が疎になっており電界強度が小さい。この場合、半導体装置がオンされてドレイン・ソース間に電流が流れ、そのキャリアによって第２導電型半導体層内のキャリアバランスが崩れても、ドレイン領域近傍に等電位線が集中して過度に大きな電界強度が現われることがない。半導体装置のオン状態において、オンアバランシェ降伏がおきることが防止され、オン耐圧を向上することができる。
このことより、上記の半導体装置では、寸法を大きくすることなく、所望のオフ耐圧特性とオン耐圧特性の両方を具備した半導体装置を実現することができる。

本発明の半導体装置の特徴は、ゲート電極にオフ電圧が印加された状態でソース・ドレイン間に電圧が印加したときに形成される等電位線分布が、表面にトップ層が形成されている第２導電型半導体層内に偏在することであるが、表面にトップ層が形成されている範囲内では等電位線分布が均質化されていることが好ましい。
このためには、表面にトップ層が形成されている第２導電型半導体層のリサーフ条件が最適化されるように、トップ層の不純物濃度及び／又は層厚が設定されていることが好ましい。
リサーフ条件には、トップ層の不純物濃度と層厚と第２導電型半導体層の不純物濃度と層厚の相対的関係が関係する。したがって、トップ層と第２導電型半導体層のいずれか一方の不純物濃度と層厚を他方に合わして適値に設定することによってリサーフ条件に調整することができる。

トップ層の長さは、ボディ領域とドレイン領域の間隔の長さの0.7倍以下であることが好ましい。
第２導電型半導体層の表面に形成されるトップ層が上記の範囲で形成されていると、オン状態において過渡的に大きな電流が流れた場合でも、インパクトイオンの発生する箇所をドレイン領域から十分に偏移させることが可能になり、効果的にオン耐圧特性を向上させることができる。
また、トップ層の長さは、ボディ領域とドレイン領域の間隔の長さの0.5以上あることが好ましい。この場合、従来の半導体装置と同等のオフ耐圧を確保しながらオン耐圧を向上させることができる。

トップ層をキャリアの経路に利用することもできる。
本発明の第２の半導体装置は、この形式のものであり、第１導電型半導体層と、その第１導電型半導体層上に積層された第２導電型半導体層と、その第２導電型半導体層内に形成された第２導電型のボディ領域と、そのボディ領域内に形成された第１導電型のソース領域と、第２導電型半導体層内においてボディ領域から離反した位置に形成された第１導電型のドレイン領域と、ドレイン領域からボディ領域に向けて前記第２導電型半導体層の表面に沿って伸びている第１導電型のトップ層を備えている。トップ層は、ドレイン領域に接している。
ソース領域にはソース電極が接触しており、トップ層とソース領域の間に介在するボディ領域と第２導電型半導体層にはゲート絶縁膜を介してゲート電極が対向しており、ドレイン領域にドレイン電極が接触している。
トップ層は、ドレイン領域に接してボディ領域に向けて伸びる第１トップ層と、その第１トップ層のボディ側端部からボディ領域に向けてさらに伸びる第２トップ層を備えている。第２トップ層の不純物濃度は第１トップ層の不純物濃度よりも低く形成されている。
ソース電極とドレイン電極間に電圧が印加されてゲート電極にオフ電圧が印加されたときに第２導電型半導体層内に形成される等電位線分布は、表面に第１トップ層が形成されている第２導電型半導体層内に偏在していることを特徴とする。

上記の半導体装置では、ソース電極に高電位を印加し、ドレイン電極に低電位を印加すし、トップ層がキャリアの流れるドリフト領域となる。この結果、本発明の第２の半導体装置の電界強度分布は、本発明の第１の半導体装置の場合と実質的に同一の分布となる。本発明の第２の半導体装置は、高いオフ耐圧特性と高いオン耐圧特性の両方を具備する。

本発明の第１の半導体装置と第２の半導体装置は、同一導電型の半導体基板上に形成することができる。すなわち、同一半導体基板上にｎ型チャネルの半導体装置とｐ型チャネルの半導体装置を容易に形成することができる。同一半導体基板上にｎ型チャネルの半導体装置とｐ型チャネルの半導体装置を形成することができれば、高電圧側回路と低電圧回路の間で用いられるレベルシフト用のＩＣを生産することが可能となる。

本発明は、電界効果トランジスタのみならず、ダイオードにも利用できる。本発明の半導体装置は、一般的に、第１導電型半導体層と、その第１導電型半導体層上に積層された第２導電型半導体層と、その第２導電型半導体層内に形成された第１導電型の局所領域と、その第２導電型半導体層内において第１導電型局所領域から離反した位置に形成された第２導電型の局所領域と、その第２導電型半導体層の表面に沿って第１導電型局所領域から第２導電型局所領域に向けて伸びる第１導電型のトップ層を有している。
トップ層は第１導電型局所領域に接して第２導電型局所領域から離反しており、第１導電型局所領域と第２導電型局所領域間に逆バイアス電圧が印加されたときに第２導電型半導体層内に形成される等電位線分布が、表面にトップ層が形成されている第２導電型半導体層内に偏在していることを特徴とする。
第１導電型の局所領域は、ボディ領域であったりドレイン領域であったりアノード領域であったりする。第２導電型の局所領域は、ドレイン領域であったりボディ領域であったりカソード領域であったりする。
いずれの場合でも、第１導電型局所領域と第２導電型局所領域の間に逆バイアス電圧が印加されると、第２導電型半導体層の表面側の電界強度分布は、表面にトップ層が形成されている箇所に偏在することになる。このことが、高いオン耐圧特性を実現する。

トップ層の長さは、第１導電型局所領域と第２導電型局所領域の間隔の長さの0.7倍以下であることが好ましい。
実験によって、第２導電型半導体層の表面側と裏面側の電界強度分布がバランスよく緩和され、高い耐圧が得られることが検証されている。

本発明の半導体装置によれば、半導体装置の寸法を大きくすることなく、従来のこの種の半導体装置と同等のオフ耐圧特性を維持しつつ、オン耐圧特性を向上させる。

最初に実施例の主要な特徴を列記する。
（実施形態１） 第１導電型半導体層は半導体基板で構成され、第２導電型半導体層はエピタキシャル層で構成され、エピタキシャル層がキャリアの流れるドリフト領域として機能する。そのエピタキシャル層の表面にトップ層が形成されている。
（実施形態２） 第１導電型半導体層は半導体基板で構成され、第２導電型半導体層はエピタキシャル層で構成され、エピタキシャル層の表面にトップ層が形成されている。トップ層がキャリアの流れるドリフト領域として機能する。
（実施形態３） トップ層の不純物濃度は、ボディ領域からドレイン領域に向けて一様である。
（実施形態４） トップ層の層厚は、ボディ領域からドレイン領域に向けて一様である。
（実施形態５） ボディ領域とドレイン領域の間隙の一部にトップ層が形成され、そのトップ層と表面に露出する第２導電型半導体層の表面は、絶縁層で被覆されている。
（実施形態６） ソース電極は、その絶縁層上まで伸びている。
（実施形態７） トップ層にキャリアが流れない半導体装置と、トップ層にキャリアが流れる半導体装置が同一の半導体基板に形成され、レベルシフト回路を構成する。

以下に本発明を具現化した半導体装置の実施例を、図面を参照して説明する。なお導電型のｐ型とｎ型は特に限定するものではなく、逆の導電型の構成であっても実施可能である。

（第１実施例） 図１には、本発明の第１実施例の半導体装置２の要部断面図が示されている。第１実施例の半導体装置２は、ｐ⁻型（第１導電型）の半導体基板１１０と、その上にエピタキシャル成長して積層されたｎ型（第２導電型）の単結晶シリコンからなるエピタキシャル層１２０と、そのエピタキシャル層１２０内に形成されたｐ型（第１導電型）のボディ領域１５０と、ボディ領域１５０内に形成されたｎ^＋型（第２導電型）のソース領域１６０と、ボディ領域１５０内に形成されたｐ^＋型（第１導電型）のボディコンタクト領域１９０と、エピタキシャル層１２０内においてボディ領域１５０から離反した位置に形成されているｎ^＋型（第２導電型）のドレイン領域１４０を備えている。
ソース領域１６０とボディコンタクト領域１９０にソース電極Ｓが接触している。エピタキシャル層１２０とソース領域１６０の間に介在するボディ領域１５０には、ゲート絶縁膜１７１を介してゲート電極１７０が向い合っている。ドレイン領域１４０にはドレイン電極Ｄが接触している。
ボディ領域１５０からドレイン領域１４０に向けて、エピタキシャル層１２０の表面に沿って、ｐ⁻型（第１導電型）のトップ層１８０が伸びている。トップ層１８０は、ボディ領域１５０に接してドレイン領域１４０からは所定の間隔をあけて離反している。
ボディ領域１５０とドレイン領域１４０間のエピタキシャル層１２０とトップ層１８０の表面にＬＯＣＯＳ酸化膜１３１が形成されており、さらにそのＬＯＣＯＳ酸化膜１３１上に絶縁層１３０が形成されている。ＬＯＣＯＳ酸化膜１３１と絶縁膜１３０を合わせた層厚は数μｍになる。
半導体基板１１０の比抵抗と不純物濃度は半導体装置の耐圧に影響し、比抵抗が大きく不純物濃度が小さいほど半導体装置の耐圧は大きくなる。例えば、所望する半導体装置２の耐圧が約１２００Ｖである場合、基板１１０の比抵抗は約１５０Ωｃｍに設定するのが好適である。
エピタキシャル層１２０はドリフト領域となり、キャリアが流れる経路となる。エピタキシャル層１２０の不純物濃度は約１〜３０×１０^１４ｃｍ^−３であり、好ましくは７×１０^１４ｃｍ^−３であり、その層厚は約１０〜３０μｍであり、好ましくは２８μｍである。エピタキシャル層１２０の不純物濃度と層厚の積は、表面にトップ層１８０が形成されている領域において空乏化して所謂リサーフ効果が得られる値に設定されている。なお、トップ層１８０がドレイン領域１４０に接して形成されている場合（従来の半導体装置１）の所謂リサーフ効果が得られる値と比較すると、本実施例の半導体装置２のリサーフ効果が得られる値は異なっている。
エピタキシャル層１２０に代えて、半導体基板１１０の上部にｎ型の不純物をドープして、第２導電型の半導体層を形成してもよい。ｎ型の半導体結晶層であればよい。

本実施例では、ボディ領域１５０がゲート電極１７０の下方において２分されており、ドレイン領域１４０から遠い側のボディ領域１５０は半導体基板１１０と電気的に接続している。ソース領域１６０と、ボディコンタクト領域１９０と、ボディ領域１５０と、半導体基板１１０と、トップ層１８０は、ソース電極Ｓに接触している。
ボディ領域１５０は、エピタキシャル層１２０に、例えばボロンをイオン注入して形成され、そのドーズ量は１×１０^１３ｃｍ^−２のオーダーであり、その接合深さは数μｍである。
ドレイン領域１４０は、エピタキシャル層１２０に、例えばリンをイオン注入されて形成されており、その表面の不純物濃度は約１×１０^２０ｃｍ^−３であり、その接合深さは１μｍ程度である。
ソース領域１６０は、ボディ領域１５０に、リンをイオン注入することよって形成され、表面の不純物濃度が約１×１０^２０ｃｍ^−３である。
ボディコンタクト領域１９０は、ボディ領域１５０に、ボロンをイオン注入することよって形成され、表面の不純物濃度が約１×１０^２０ｃｍ^−３である。
ｐ型のトップ層１８０は、エピタキシャル層１２０に、例えばボロンをイオン注入することによって形成され、そのドーズ量は約１×１０^１２ｃｍ^−２であり、その接合深さは数μｍである。
トップ層１８０は、ドレイン領域１４０とボディ領域１５０の間隙に選択的に形成されている。トップ層１８０は、ボディ領域１５０に接しており、ドレイン領域１４０からは離反している。トップ層１８０がドレイン領域１４０から離反する長さは、半導体装置２の耐圧に影響するので、適宜調節する必要がある。トップ層１８０はボディ領域１５０に直接接触していてもよいし、間接的に接触していてもよいが、トップ層１８０がフローティング状態にならないように、ボディ領域１５０に接触している。

エピタキシャル層１２０とソース領域１６０の間に介在するボディ領域１５０の表面はゲート絶縁膜１７１に覆われ、ゲート絶縁膜１７１上にポリシリコンからなるゲート電極１７０が形成されている。ゲート絶縁膜１７１の層厚は、数十ｎｍ〜数百ｎｍの厚みで形成されている。ゲート電極１７０にオン電圧が印加されると、ゲート電極１７０に対向するボディ領域１５０はｎ型に反転してｎ型チャネルが形成され、ｎ型ソース領域１６０とｎ型ドレイン領域１４０が、ｎ型チャネルとｎ型ドリフト領域（ｎ型エピタキシャル層１２０）を介して導通する。

ソース電極Ｓは、例えばアルミで形成され、ｎ型ソース領域１６０とｐ^＋型のボディコンタクト領域１９０に接触している。ボディコンタクト領域１９０がソース電位に固定されるために、ボディ領域１５０、半導体基板１１０、トップ層１８０がソース電極に接続される。ソース電極Ｓのアルミ配線は、ドレイン領域１４０に向けて約１５μｍの長さで絶縁膜１３０上に伸びている。絶縁膜１３０上の一部を覆うように伸びるソース電極Ｓは、フィールドプレートとして機能し、ＬＯＣＯＳ酸化膜１３１のバーズピーク（ボディ領域１５０に向けて厚みが減少している領域）直下における半導体層に電界が集中するのを緩和する。

図２には、第１実施例の半導体装置２のゲート電極１７０にオフ電位（０Ｖ）を印加し、ソース電極Ｓを接地し、ドレイン電極Ｄに正電圧が印加された場合に、半導体装置２がブレークダウンしたときの等電位線分布が模式的に示されている。なお、ボディ領域１５０からドレイン領域１４０までの横方向の長さは１２５μｍであり、トップ層１８０の長さはボディ領域１６０から横方向へ８５μｍの長さで形成されている。
図１３で例示した従来の半導体装置１と比較すれば、等電位線分布が明白に異なることが分かる。従来の半導体装置１では、エピタキシャル層の表面側における等電位線が等間隔で形成されて電界強度が均一化されるのに対し、第１実施例の半導体装置２では、エピタキシャル層１２０の表面側における等電位線が等間隔では形成されず、電界強度が均一化されない。

図３（ａ）には、図２のＡ−Ａ’線に沿った電界強度分布（エピタキシャル層の表面側における電界強度分布にほぼ等しい）が概念的に示されている。図３（ａ）に示す破線は、図１４に例示した従来の半導体装置１において得られる、図２のＡ−Ａ’線に沿った電界強度分布である。図の縦軸が電界強度の大きさを示している。
第１実施例の半導体装置２では、従来の半導体装置１に比して、ボディ領域１５０側に電界強度が高くなっており、とくにトップ層１８０に対応する領域では広い範囲において電界強度が高くなっている。広い範囲で電界強度が高くなっているが、電界強度の最大値はあまり増大しない。
一方、ドレイン領域１４０側では電界強度はほとんど無い状態である。この領域はアバランシェ降伏の発生が生じ易いが、半導体装置２では電界強度の無い状態なのでブレークダウンの発生を効果的に抑制することができる。第１実施例の半導体装置２では、従来の半導体装置１のように、半導体装置の表面に沿った全領域に亘って電界強度の分布を均一にするのではなく、ドレイン領域１４０側では低くし、ソース領域１６０側では高くする。
この結果、本実施例の半導体装置２は、従来の半導体装置１と同等の電界を保持するためオフ耐圧は維持されている。

図３（ｂ）には、図２のＢ−Ｂ’線に沿った電界強度分布（エピタキシャル層の裏面側における電界強度分布にほぼ等しい）が示されている。図３に示す破線は、図１４に例示した従来の半導体装置１において得られる、図２のＢ−Ｂ’線に沿った電界強度分布を示す。
第１実施例の半導体装置２は、従来の半導体装置１に比して、半導体基板１１０とエピタキシャル層１２０のｐｎ接合面の広い範囲に亘って比較的大きな電界強度が分布していることが分かる。とくにトップ層１８０を形成していない領域の下方の広い範囲に亘って電界強度が分散している。
従来の半導体装置１によると、図３（ｂ）の破線に示すように、ドレイン領域下層のｐｎ接合面に電界が集中するのに対し、第１実施例の半導体装置２によると、図３（ｂ）の実線に示すように、ｐｎ接合面の広い範囲に亘って電界強度が均一化される。本実施例ではエピタキシャル層１２０の裏面側のｐｎ接合面において電界集中を緩和するという効果を有する。

図４には、トップ層の長さと不純物濃度に対するブレークダウン電圧の関係が示されている。なお、トップ層以外の半導体装置の基本的な構成は図１に示す半導体装置２と同一である。図中のｇの表面不純物濃度は３．０×１０^１５cm^-3であり、図中のｈは４．０×１０^１５cm^-3であり、図中のiは５．０×１０^１５cm^-3である。図中のｇのトップ層１８０の不純物濃度は、トップ層１８０がドレイン領域１４０に接している場合に、エピタキシャル層１２０においてリサーフ効果が得られる場合の不純物濃度に設定されている。したがって、図中のｇの右端は従来の半導体装置に対応しており、その設定値においてトップ層１８０を短くしていった結果である。

図４のｇの結果から、トップ層１８０がドレイン領域１４０に接している状態のリサーフ条件を維持しながら、トップ層１８０を短くしていくとオフ耐圧は劣化することが分かる。つまり、従来の半導体装置１では、トップ層の長さが短くなるほどオフ耐圧が低下する。
一方、図中のｈとiの結果から、トップ層１８０をドレイン領域１４０から離反させた場合には、トップ層１８０の不純物濃度を高く設定することで従来の半導体装置１（図中ｇの右端に対応）と同等のオフ耐圧を維持できることが分かる。
トップ層１８０がドレイン領域１４０から離反している場合では、トップ層１８０の不純物濃度を高くすることが好ましい。トップ層１８０の不純物濃度を高く設定することで、エピタキシャル層１２０の表面にトップ層１８０が形成されている領域でリサーフ効果が得られる条件に調整することができる。このように、エピタキシャル層１２０の表面にトップ層１８０が形成されている領域でリサーフ効果が得られる条件で設定されていると、その領域で電界強度が均一化され、従来と同等のオフ耐圧を実現する（図３で説明されている）。なお、離反するトップ層１８０の領域において、リサーフ効果を得られるように調整するには、トップ層１８０の不純物濃度を高くする以外に、トップ層１８０の層厚を調整したり、またエピタキシャル層１２０の不純物濃度や層厚を調整したりして対処してもよい。またトップ層１８０とエピタキシャル層１２０の両方を調整して対処してもよい。
なお、トップ層１８０の長さが短すぎてもオフ耐圧は低下する。実験によって、トップ層１８０の長さが、ボディ領域１５０とドレイン領域１４０の間隔の長さのおよそ５５〜７０％のときに、従来と同等のオフ耐圧が得られることが判明している。
なお、トップ層１８０がドレイン領域１４０から離反した場合において、トップ層１８０やエピタキシャル層１２０などの不純物濃度や層厚などを最適化した場合には、オフ耐圧が従来の半導体装置１に比して向上し得ることも実験的に検証されている。

図５には、従来の半導体装置１と第１実施例の半導体装置２のゲート電極にオン電位（１５Ｖ）を印加し、ソース電極を接地し、ドレイン電極Ｄ１０００Ｖの正電圧を印加されたときのブレークダウンの発生指標であるインパクトイオン化率の分布が模式的に示されている。図５（ａ）は従来の半導体装置１の要部拡大断面図であり、図５（ｂ）は第１実施例の半導体装置２の要部拡大断面図である。なお、図中の破線で囲まれた領域でインパクトイオン化率は高くなっている。
従来の半導体装置１のインパクトイオン化率分布は、電界強度の高い領域に対応して、ドレイン領域４０近傍で高くなっている。一方、図５（ｂ）に示す第１実施例の半導体装置２では、図５（ａ）に示す従来の半導体装置１に比して、インパクトイオン化率の高い領域がドレイン領域１４０側から離れて偏移していることが分かる。これは電界集中がドレイン領域１４０側で緩和されたことによる影響と考えられる。ブレークダウンの発生する箇所がドレイン領域１４０側から離れた位置に偏移するため、オン耐圧は向上する。なお、ゲート電極１７０に印加するオン電圧の大きさに関係なく、インパクトイオン化率の分布は、従来の半導体装置に比してドレイン領域側から離れた位置に偏移することになる。

図６の縦軸には、従来の半導体装置１と第１実施例の半導体装置２を流れるドレイン電流（Ｉｄ）の大きさが示されており、横軸にはドレイン・ソース間の電圧（Ｖｄ）の大きさが示されている。
図６には、ゲート電圧を変化させたときの複数のグラフが示されている。図６中のグラフａ、ｂ、ｃが、第１実施例の半導体装置２の場合のグラフであり、ゲート電圧が５、１０、１５Ｖに対応している。図６中のグラフｄ、ｅ、ｆが、従来の半導体装置１の場合のグラフであり、ゲート電圧が５、１０、１５Ｖに対応している。
図６において、急激に電流が増大するドレイン・ソース間の電圧（Ｖｄ）で半導体装置にブレークダウンが発生しており、この場合、そのドレイン・ソース間の電圧がオン耐圧となる。
図６から、ゲート・ソース間の電圧が、５、１０、１５Ｖのいずれの場合においても、第１実施例の半導体装置２の方が従来の半導体装置１のオン耐圧よりも高い値になっている。ゲート電圧が１５Ｖのときを比較すると、従来の半導体装置１のオン耐圧は１０６５Ｖであるのに対し、第１実施例の半導体装置２のオン耐圧は１４２０Ｖであった。第１実施例の半導体装置２は従来の半導体装置１に比してオン耐圧が大幅に向上できる。

従来の半導体装置１でオフ耐圧やオン耐圧の向上を図ろうとすると、ボディ領域とドレイン領域の間隔を長くする必要があった。その結果、半導体装置は大型化し、オン抵抗が増大する。第１実施例の半導体装置２では、ボディ領域１５０とドレイン領域１４０の間隔を長くしないでもオフ耐圧を維持しながら、オン耐圧を向上することができる。半導体装置を大型化する必要がなく、オン抵抗の増大も抑制できる。

半導体装置２のトップ層１８０は、ドレイン領域１４０と離反して形成されている。トップ層１８０が形成されていない領域では、従来の半導体装置に比してエピタキシャル層１２０が広く形成されている。エピタキシャル層１２０はキャリアの流れる領域であり、電流経路が広く確保されることになる。半導体装置２はオン抵抗が低く、大電流動作に適している。

第１実施例の半導体装置２では、トップ層１８０に水平方向の濃度勾配を形成する必要がなく、ボディ領域１５０側からドレイン領域１４０側まで一様な濃度で伸びていればよい。トップ層１８０を形成するためのイオン注入は１回の工程ですむ。
第１実施例の半導体装置２によれば、ボディ領域１５０からドレイン領域１４０に向けて伸びるトップ層１８０に不純物濃度の勾配を形成したり、トップ層１８０の層厚に段差を設ける等の煩雑な工程を必要とせず、シンプルな構造で所望のオフ耐圧を維持しながら、オン耐圧を向上させることができる。

（第２実施例） 図７には、第２実施例の半導体装置３の要部断面図が示されている。第２実施例の半導体装置３は、ｐ⁻型（第１導電型）の半導体基板１１５と、その上にエピタキシャル成長して積層されたｎ型（第２導電型）のエピタキシャル層１２５と、エピタキシャル層１２５内に形成されたｎ型（第２導電型）のボディ領域１５５と、ボディ領域１５５内に形成されたｐ^＋型（第１導電型）のソース領域１６５と、ボディ領域１５５内に形成されたｎ^＋型（第２導電型）のボディコンタクト領域１９５と、エピタキシャル層１２５内においてボディ領域１５５から離反した位置に形成されているｐ^＋型（第１導電型）のドレイン領域１４５を備えている。なお、ボディ領域１５５は、エピタキシャル層１２５と同一の導電型で不純物濃度が高い領域をいう。したがって、ボディ領域１５５とエピタキシャル層１２５の境界は不明確であり、図中ではボディ領域１５５を破線で示されている。
ドレイン領域１４５からボディ領域１５５に向けて、エピタキシャル層１２５の表面に沿って、ｐ^＋型（第１導電型）の第１トップ層１８５と第２トップ層１８６が伸びている。トップ層１８５，１８６は、ドレイン領域１４５に接している。ボディ領域１５５とエピタキシャル層１２５の境界が不明確なので、そのトップ層１８５、１８６がボディ層１５５に接しているとも言えるし、また離反しているとも言える。
ソース領域１６５とボディコンタクト領域１９５にソース電極Ｓが接触している。ソース領域１６５と第２トップ層１８６の間に介在するボディ領域１５５とエピタキシャル層１２５には、ゲート絶縁膜１７６を介してゲート電極１７５が向い合っている。ドレイン領域１４５にはドレイン電極Ｄが接触している。エピタキシャル層１２５の不純物濃度は約１〜３０×１０^１４ｃｍ^−３であり、その層厚は約１０〜３０μｍである。
第２実施例の半導体装置３の半導体基板１１５とエピタキシャル層１２５は、第１実施例の半導体装置２の半導体基板１１０とエピタキシャル層１２０と同一のものを用いることができる。
ボディ領域１５５は、エピタキシャル層１２５に、例えばリンをイオン注入して形成され、そのドーズ量は１×１０^１３ｃｍ^−２のオーダーであり、その接合深さは数μｍである。
ドレイン領域１４５は、エピタキシャル層１２５に、例えばボロンをイオン注入されて形成されており、その表面の不純物濃度は約１×１０^２０ｃｍ^−３であり、その接合深さは数μｍである。
ソース領域１６５は、ボディ領域１５５に、ボロンをイオン注入することよって形成され、表面の不純物濃度が約１×１０^２０ｃｍ^−３である。
ボディコンタクト領域１９５は、ボディ領域１５５に、リンをイオン注入することよって形成され、表面の不純物濃度が約１×１０^２０ｃｍ^−３である。
ｐ⁻型の第１トップ層１８５がエピタキシャル層１２５の表面に形成されている。第１トップ層１８５は、エピタキシャル層１２０に、例えばボロンをイオン注入することによって形成され、そのドーズ量は約１×１０^１２ｃｍ^−２であり、その接合深さは数μｍである。
第１トップ層１８５は、ドレイン領域１４５とボディ領域１５５の間隙に選択的に形成されている。第１トップ層１８５は、ドレイン領域１４５に接しており、ボディ領域１５５からは離反している。
第１トップ層１８５のボディ領域１５５側の端部から、ボディ領域１５５に向けて第２トップ層１８６が形成されている。第２トップ層１８６は、ボディ領域１５５から所定の間隔で離反している。
第２トップ層１８５は、エピタキシャル層１２０に、例えばボロンをイオン注入することによって形成され、その不純物濃度は第１トップ層１８５よりも低く、その接合深さは第１トップ層１８５よりも浅い。
トップ層１８５、１８６は、直接又は間接的にドレイン領域１４５に接触し、ドレイン電位に固定される。半導体基板１１５もドレイン電位に維持される。

ソース領域１６５と第２トップ層１８６の間に介在するボディ領域１５５の表面とエピタキシャル層１２５の表面はゲート絶縁膜１７６に覆われ、ゲート絶縁膜１７６上にポリシリコンからなるゲート電極１７５が形成されている。ゲート絶縁膜１７６の層厚は、数十ｎｍ〜数百ｎｍの厚みで形成されている。
ゲート電極１７５にオン電位が印加されると、ゲート電極１７５に対向するボディ領域１５５とエピタキシャル層１２５はｐ型に反転してｐ型チャネルが形成され、ｐ型ソース領域１６５とｐ型ドレイン領域１４５が、ｐ型チャネルと第２トップ層１８６と第１トップ層１８５を介して導通する。

図８にブレークダウンの指標であるインパクトイオン化率の分布を示す。（ａ）（ｂ）ともに、ドレイン領域１４５からボディ領域１５５までの横方向の間隔の長さは１４０μｍであり、（ａ）では一様な厚さと不純物濃度を持つトップ層１８５がドレイン領域１４５からボディ領域１５５に向けて１２５μｍの長さに亘って形成されており、（ｂ）では（ａ）と同一の厚さと不純物濃度を持つ第１トップ層１８５がドレイン領域１４５からボディ領域１５５に向けて８５μｍの長さに亘って形成されており、さらに第２トップ層１８６がボディ領域１５５に向けて４０μｍの長さに亘って形成されている。
この実験例では、ゲート電極に−１５Ｖのオン電位が印加され（オン状態）、ドレイン−ソース間に−１０００Ｖの電圧が印加されている。図中の破線で囲まれた領域がインパクトイオン化率の高い領域である。
図８（ａ）の場合、インパクトイオン化率の高い領域は、トップ層１８５のうちドレイン領域１４５の近傍の位置に形成されている。一方、図８（ｂ）に示す半導体装置では、第２トップ層１８６を設けることでインパクトイオン化率の高い領域がドレイン領域１４５近傍から離れた位置に偏移している。これは電界強度の分布が偏移した影響であると考えられる。インパクトイオン化率の高い領域がドレイン領域１４５から離れた位置に偏移したことで半導体装置のオン耐圧は向上する。なお、ゲート電極１７５に印加するオン電圧の大きさに関係なく、インパクトイオン化率の分布は、第２トップ層１８６を形成することによって、第２トップ層１８６が形成されていない場合に比して、ドレイン領域１４５側から離れた位置に偏移することになる。

図９には、縦軸にドレイン電流（Ｉｄ）の大きさが示されており、横軸にドレイン・ソース間の電圧（Ｖｄ）の大きさが示されている。ドレイン電流（Ｉｄ）の絶対値は、図面下方に向かうほど大きく、ドレイン・ソース間の電圧（Ｖｄ）の絶対値は、図面左方に向かうほど大きい。
図９（ａ）は図８（ａ）の構造による場合を示し、図９（ｂ）は図８（ｂ）の構造による場合を示す。図９（ｂ）には第２トップ層の不純物濃度が１．５×１０^１５ｃｍ^−３の場合と２．０×１０^１５ｃｍ^−３の場合が示されている。複数のグラフは、オン電位を変えた場合の特性を示している。
図９（ａ）中のｊ、ｋ、ｌは、それぞれオン電位が−５、−１０、−１５Ｖの場合に対応している。図９（ｂ）中のｍ、ｎ、ｏは、第２トップ層１８６の不純物濃度が１．５×１０^１５ｃｍ^−３であって、ゲート電圧が−５、−１０、−１５Ｖの場合に対応している。図９（ｂ）中のｐ、ｑ、ｒは、第２トップ層１８６の不純物濃度が２．０×１０^１５ｃｍ^−３であって、ゲート電圧が−５、−１０、−１５Ｖの場合に対応している。
図９において急激に電流が増大する点で、半導体装置にブレークダウンが発生しており、この場合、そのドレイン−ソース間の電圧がオン耐圧となる。
図９（ａ）に示すように、第２トップ層１８６を設けない場合は、ゲート電極に印加するオン電圧が小さくなるに伴い、オン耐圧は小さくなっており、とくにゲート電圧が−１０と−１５Ｖでは、著しくオン耐圧は小さい。一方、第２トップ層を設けた場合、ゲート電極に印加するオン電圧が小さい場合でも、高いオン耐圧を維持してことが分かる。また第２トップ層の不純物濃度は低い方がオン耐圧は向上する。これは、第１実施例の半導体装置２のトップ層１８０の場合に対応させれば理解できる。つまり、第２実施例の半導体装置３のオン耐圧が向上する事象が、第１実施例の半導体装置２と同様であると考えられる。なお、第２トップ層１８６を形成しない場合と、第２トップ層の不純物濃度が１．５×１０^１５ｃｍ^−３の場合で、オン電圧が−１５Ｖのときのオン耐圧を比較すると、第２トップ層１８６を設けない場合のオン耐圧は−５００Ｖであるのに対し、第２トップ層１８６を設けた場合のオン耐圧は−１２００Ｖであった。

（第３実施例） 図１０には、第３実施例の半導体装置４（ダイオード）の要部断面図が示されている。半導体装置４は、ｐ型（第１導電型）の半導体基板２１０と、その半導体基板２１０に積層されたｎ型（第２導電型）のエピタキシャル層２２０と、そのエピタキシャル層２２０内に形成されたｐ^＋型のアノード領域２５０と、そのエピタキシャル層２２０内においてｐ^＋型のアノード領域２５０から離反した位置に形成されたｎ^＋型のカソード領域２４０と、そのエピタキシャル層２２０の表面に沿って、前記アノード領域２５０から前記カソード領域２４０に向けて伸びるトップ層２８０を有している。
カソード領域２４０とアノード領域２５０間の半導体層の表面は、絶縁層２３０で被覆されている。
カソード領域２４０にはカソード電極が接続され、アノード領域２５０にはアノード電極が接続されている。ｐ型の半導体基板２１０と、ｐ型（第１導電型）のトップ層２８０は、アノード領域２５０と同電位に維持されている。
トップ層２８０はアノード領域２５０に接触してカソード領域２４０からは所定の間隔をあけて離反している。
アノード電極を接地し、カソード電極に正電圧を印加すると（逆バイアス状態）、アノード領域２５０とエピタキシャル層２２０のｐｎ接合と、トップ層２８０とエピタキシャル層２２０のｐｎ接合と、基板２１０とエピタキシャル層２２０のｐｎ接合からエピタキシャル層２２０に空乏層が広がる。

図１１には、第３実施例のダイオードに逆バイアス電圧が印加されたときの等電位線分布が模式的に示されている。エピタキシャル層２２０の表面側では、アノード領域２５０側に等電位線分布が密になり、カソード領域２４０側の等電位線分布は疎になっていることがわかる。また、エピタキシャル層２２０の裏面側では半導体基板２１０とのｐｎ接合面の広い範囲に亘って電界強度が分布していることがわかる。第１実施例の半導体装置２の等電位線分布と実質同様な結果が得られている。
第３実施例のダイオードは、第１実施例の半導体装置２と比較すると、ゲート電極やゲート絶縁膜等を備えていない。しかしながら、ダイオードにおいても、アノード領域２５０側に偏在するトップ層２８０を利用することによって等電位線分布の偏移が生じ、エピタキシャル層２２０の裏面側の電界強度が緩和される事象は同様に生じる。第３実施例のダイオードにおいても、アノード領域２５０側に偏在するトップ層２８０を利用することによって、耐圧が向上する。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

第１実施例の半導体装置２の要部断面図を示す。 第１実施例の半導体装置２の等電位線分布を示す。 （ａ）第１実施例の半導体装置２の半導体装置表面部における電界強度を示す。（ｂ）第１実施例の半導体装置２の基板とエピタキシャル層の界面近傍における電界強度を示す。 第１実施例のトップ層の長さと耐圧の関係を示す。 （ａ）従来の半導体装置１のインパクトイオン化率の高い領域を示す。（ｂ）第１実施例の半導体装置２のインパクトイオン化率の高い領域を示す。 従来の半導体装置１と第１実施例の半導体装置２のドレイン・ソース間電圧とドレイン電流の関係を示す。 第２実施例の半導体装置３の要部断面図を示す。 （ａ）第２トップ層を設けない場合のインパクトイオン化率の高い領域を示す。（ｂ）第２実施例の半導体装置３のインパクトイオン化率の高い領域を示す。 （ａ）第２実施例の第２トップ層を設けない場合のドレイン・ソース間電圧とドレイン電流の関係を示す。（ｂ）第２実施例の半導体装置３のドレイン・ソース間電圧とドレイン電流の関係を示す。 第３実施例のダイオードの要部断面図を示す。 第３実施例の等電位線分布を示す。 従来の半導体装置１の要部断面図を示す。 （Ａ）従来の半導体装置１の等電位線分布を示す。（Ｂ）従来の半導体装置１の半導体装置表面部での電界強度を示す。 特許文献１の半導体装置のトップ層と半導体装置表面部での電界強度を示す。

符号の説明

１１０：半導体基板
１２０：エピタキシャル層
１３０：絶縁層
１４０：ドレイン領域
１５０：ボディ領域
１６０：ソース領域
１７０：ゲート電極
１７１：ゲート絶縁膜
１８０：トップ層
１９０：ボディコンタクト領域

Claims (7)

1. 第１導電型半導体層と、
   その第１導電型半導体層上に積層された第２導電型半導体層と、
   その第２導電型半導体層内に形成された第１導電型のボディ領域と、
   そのボディ領域内に形成された第２導電型のソース領域と、
   前記第２導電型半導体層内において前記ボディ領域から離反した位置に形成された第２導電型のドレイン領域と、
   前記ソース領域に接触するソース電極と、
   前記第２導電型半導体層と前記ソース領域の間に介在する前記ボディ領域にゲート絶縁膜を介して対向するゲート電極と、
   前記ドレイン領域に接触するドレイン電極と、
   前記ボディ領域から前記ドレイン領域に向けて前記第２導電型半導体層の表面に沿って伸びる第１導電型のトップ層を有している半導体装置において、
   そのトップ層は前記ボディ領域に接して前記ドレイン領域から離反しており、
   前記ソース電極と前記ドレイン電極間に電圧が印加されて前記ゲート電極にオフ電圧が印加されたときに前記第２導電型半導体層内に形成される等電位線分布が、表面に前記トップ層が形成されている前記第２導電型半導体層内に偏在していることを特徴とする半導体装置。
2. 表面に前記トップ層が形成されている前記第２導電型半導体層のリサーフ条件が最適化されるように、前記トップ層の不純物濃度及び／又は層厚が設定されていることを特徴とする請求項１の半導体装置。
3. 前記トップ層の長さは、前記ボディ領域と前記ドレイン領域の間隔の長さの0.7倍以下であることを特徴とする請求項１又は２の半導体装置。
4. 第１導電型半導体層と、
   その第１導電型半導体層上に積層された第２導電型半導体層と、
   その第２導電型半導体層内に形成された第２導電型のボディ領域と、
   そのボディ領域内に形成された第１導電型のソース領域と、
   前記第２導電型半導体層内において前記ボディ領域から離反した位置に形成された第１導電型のドレイン領域と、
   前記ドレイン領域から前記ボディ領域に向けて前記第２導電型半導体層の表面に沿って伸び、前記ドレイン領域に接している第１導電型のトップ層と、
   前記ソース領域に接触するソース電極と、
   前記トップ層と前記ソース領域の間に介在する前記ボディ領域と前記第２導電型半導体層にゲート絶縁膜を介して対向するゲート電極と、
   前記ドレイン領域に接触するドレイン電極とを有している半導体装置において、
   前記トップ層は、前記ドレイン領域に接して前記ボディ領域に向けて伸びる第１トップ層と、前記第１トップ層の前記ボディ側端部から前記ボディ領域に向けて伸びる第２トップ層を備え、
   その第２トップ層の不純物濃度は前記第１トップ層の不純物濃度よりも低く形成されており、
   前記ソース電極と前記ドレイン電極間に電圧が印加されて前記ゲート電極にオフ電圧が印加されたときに前記第２導電型半導体層内に形成される等電位線分布が、表面に前記第１トップ層が形成されている前記第２導電型半導体層内に偏在していることを特徴とする半導体装置。
5. 請求項１〜３のいずれかの半導体装置と請求項４の半導体装置が同一半導体基板に形成されていことを特徴とする半導体装置。
6. 第１導電型半導体層と、
   その第１導電型半導体層上に積層された第２導電型半導体層と、
   その第２導電型半導体層内に形成された第１導電型の局所領域と、
   その第２導電型半導体層内において前記第１導電型局所領域から離反した位置に形成された第２導電型の局所領域と、
   その第２導電型半導体層の表面に沿って、前記第１導電型局所領域から前記第２導電型局所領域に向けて伸びる第１導電型のトップ層を有している半導体装置において、
   そのトップ層は前記第１導電型局所領域に接して前記第２導電型局所領域から離反しており、
   前記第１導電型局所領域と前記第２導電型局所領域間に逆バイアス電圧が印加されたときに前記第２導電型半導体層内に形成される等電位線分布が、表面に前記トップ層が形成されている前記第２導電型半導体層内に偏在していることを特徴とする半導体装置。
7. 前記トップ層の長さは、前記第１導電型局所領域と前記第２導電型局所領域の間隔の長さの0.7倍以下であることを特徴とする請求項６の半導体装置。
   

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