JP4695961B2 - 高耐圧半導体スイッチング素子及びそれを用いたスイッチング電源装置 - Google Patents

Description

本発明は、スイッチング電源装置に関するものであり、更にはスイッチング電源装置に使用され且つ主電流を繰り返し開閉する高耐圧半導体スイッチング素子に関するものである。

近年、地球温暖化防止対策の見地から、家電製品等のスタンバイ電力の削減が注目されており、スタンバイ時における消費電力がより低いスイッチング電源装置が強く要求されている。

以下に従来のスイッチング電源装置について説明する。

図１３は従来のスイッチング電源装置の回路構成の一例を示している。図１３に示すように、従来のスイッチング電源装置は、一次側整流平滑回路１１１と、本体回路１１２と、トランス１０４と、二次側整流平滑回路１２１とを有している。

具体的には、一次側整流平滑回路１１１の入力端子１１６及び１１７間に入力された交流電圧は、一次側整流平滑回路１１１によって整流平滑され、入力直流電圧として本体回路１１２に供給される。ここで、一次側整流平滑回路１１１は、ダイオードブリッジ１３１と入力コンデンサ１３２とを有しており、ダイオードブリッジ１３１によって全波整流された電圧が、入力コンデンサ１３２によって平滑されて本体回路１１２に供給されている。

本体回路１１２内には、半導体スイッチング素子１１３と電圧制御回路１１４とが設けられている。この半導体スイッチング素子１１３と電圧制御回路１１４とはワンチップに集積化可能である。トランス１０４内には一次巻線１４１が設けられており、当該一次巻線１４１と半導体スイッチング素子１１３とは直列接続されており、当該直列接続回路に一次側整流平滑回路１１１からの入力直流電圧が供給されている。

半導体スイッチング素子１１３の制御端子は電圧制御回路１１４に接続されており、電圧制御回路１１４が出力するゲート信号によって半導体スイッチング素子１１３の導通と遮断とが制御されるように構成されている。

トランス１０４内には、一次巻線１４１と磁気結合した二次巻線１４２と、一次巻線１４１及び二次巻線１４２と磁気結合した補助巻線１４３が設けられている。半導体スイッチング素子１１３がスイッチング動作し、一次巻線１４１に断続的に電流が流れると、二次巻線１４２と補助巻線１４３とに電圧が誘起される。

二次側整流平滑回路１２１は、二次巻線１４２に誘起された電圧を整流平滑して直流出力電圧を生成し、出力端子１２６及び１２７から出力する。具体的には、二次側整流平滑回路１２１は、ダイオード１２２と、チョークコイル１２３と、第１及び第２の出力コンデンサ１２４及び１２５とを有している。チョークコイル１２３と、第１及び第２の出力コンデンサ１２４及び１２５とはπ型接続されており、二次巻線１４２に誘起された電圧は、ダイオード１２２によって半波整流されると共にチョークコイル１２３と第１及び第２の出力コンデンサ１２４及び１２５とによって平滑されるようになっている。

補助巻線１４３の両端に生じる電圧は、電圧制御回路１１４を介して、半導体スイッチング素子１１３の制御端子に入力されている。すなわち、図１３に示すスイッチング電源装置は、リンギングチョークコンバータ（ＲＣＣ）方式であり、半導体スイッチング素子１１３は補助巻線１４３に生じた電圧によって、自励でスイッチング動作するようになっている。

出力端子１２６及び１２７間の電圧は、フォトカプラ１２９を介して電圧制御回路１１４にフィードバックされている。例えば出力端子１２６及び１２７間の電圧が低下した場合には、電圧制御回路１１４は、半導体スイッチング素子１１３の導通期間を強制的に長くし、逆に、出力端子１２６及び１２７間の電圧が上昇した場合には、電圧制御回路１１４は、スイッチング素子１１３の導通期間を強制的に短くする。これにより、出力端子１２６及び１２７に現れる電圧が一定値に維持されるようになっている。

電圧制御回路１１４の内部では、補助巻線１４３に誘起された電圧を利用して補助的な直流電圧が生成されているので、電圧制御回路１１４はスイッチング電源装置の始動時を除き、その補助的な直流電圧によって動作するようになっている。

尚、スイッチング電源装置の始動時、つまり入力端子１１６及び１１７間に交流電圧を投入した時には、半導体スイッチング素子１１３がスイッチング動作をしていないために、補助巻線１４３への電圧の誘起がなく、電圧制御回路１１４は無電源の状態である。従って、半導体スイッチング素子１１３にスイッチングを開始させるために、一次側整流平滑回路１１１から外付けの抵抗１５１（高耐圧、高電力）を通して、電圧制御回路１１４を起動させるのに見合う低電圧を供給する。

上記のようなスイッチング電源では、損失は主として半導体スイッチング素子１１３で生じる。このスイッチング素子１１３には、通常ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect Transistor ）が用いられている。一般に、バイポーラトランジスタでは、導通状態から遮断状態に切り替わるときのスイッチング損失が大きいが、ＭＯＳＦＥＴでは、スイッチング速度が速いためにスイッチング損失は小さい。その反面、ＭＯＳＦＥＴは、バイポーラトランジスタとは異なり、導通抵抗が大きいために導通損失が無視できない。従って、ＭＯＳＦＥＴに大電流が流れると、損失が大きくなってしまう。

近年では、スイッチング電源の技術分野においても、ユニポーラ型のＭＯＳＦＥＴに対して、ドリフト層に少数キャリアを注入するバイポーラ型のＩＧＢＴ（Insulated Gate Bipolar Transistor ）が注目されている。図１３に示す従来のスイッチング電源装置において、ＩＧＢＴをスイッチング素子１１３に用いた場合、バイポーラトランジスタと同様に伝導度変調が生じるため、導通抵抗は小さくなるものの、少数キャリアを利用するため、スイッチング速度が遅くなってスイッチング損失が大きくなる。

ところで、上記のようなＲＣＣ方式のスイッチング電源では、出力端子１２６及び１２７に接続される負荷が重い場合には、スイッチング素子１１３のスイッチング周波数が低下すると共にスイッチング素子１１３の導通期間が長くなり、その結果、一次巻線１４１に大電流が流れることによって出力端子１２６及び１２７間の電圧が一定値に維持される。逆に、待機モードのような軽負荷時には、スイッチング素子１１３のスイッチング周波数が高くなると共に導通期間が短くなり、その結果、一次巻線１４１に流れる電流が減少することによって出力端子１２６及び１２７間の電圧が一定値に維持される。

従って、スイッチング損失及び導通損失の両方を総合的にみた場合、重負荷の場合には、低周波・大電流になるため、ＭＯＳＦＥＴが不利になり、ＩＧＢＴが有利になる。逆に、待機モードのような軽負荷時には、高周波・低電流になるため、ＭＯＳＦＥＴが有利になり、ＩＧＢＴが不利になる。

図１４は、ＭＯＳＦＥＴ（横型、ドリフト領域はリサーフ構造）及びＩＧＢＴ（横型）をそれぞれスイッチング電源に使用した場合における負荷と損失との関係を比較した結果を示す図である。図１４に示すように、低出力（軽負荷）側ではスイッチング周波数が高くなるためにＩＧＢＴの損失が大きくなっており、高出力（重負荷）側ではスイッチング周波数が低くなるためにＭＯＳＦＥＴの損失が大きくなっている。
特開平７−１５３９５１号公報 特開２００２−３４５２４２号公報

前述のように、スイッチング素子としてＭＯＳＦＥＴを用いた場合、重負荷での導通損失が大きくなる一方、スイッチング素子としてＩＧＢＴを用いた場合、待機時や軽負荷時でのスイッチング損失が増えるので、軽負荷から重負荷までの全域にわたって損失を低減することは、従来の半導体スイッチング素子では困難であった。

前記に鑑み、本発明は、軽負荷から重負荷までの全域にわたって損失を低減できる高耐圧半導体スイッチング素子及びそれを用いたスイッチング電源装置を提供することを目的とする。

前記の目的を達成するために、つまり、軽負荷から重負荷までの全域にわたって損失を低減するために、本願発明者らは、ひとつのスイッチング電源においてＭＯＳＦＥＴ及びＩＧＢＴの二種類を使い分けることを検討してみた。

ところで、特許文献１には、スイッチング素子１チップ内に縦型ＩＧＢＴと縦型パワーＭＯＳＦＥＴとを共存させる構成が提案されている。しかしながら、この構成では縦型ＩＧＢＴの駆動能力に対して縦型パワーＭＯＳＦＥＴの電流能力が小さすぎ、その結果、軽負荷時にパワーＭＯＳＦＥＴを駆動させることは実用的に難しい。さらに、当該構成においては、半導体基板裏面に段差を形成しなければならないので、作製プロセスが困難である。

また、特許文献２には、スイッチング素子としてショットキー接合型のＩＧＢＴを用いる構成が提案されている。しかし、このショットキー接合型ＩＧＢＴにおいては、軽負荷時の損失はパワーＭＯＳＦＥＴよりも大きく、また、重負荷時の損失も従来のＩＧＢＴよりも大きいため、特許文献２の構成は必ずしも低損失化を進展させるものとは言えない。

さらに、特許文献１及び２のいずれのスイッチング素子も縦型構造であるため、例えば、図１３に示す従来のスイッチング電源装置の半導体スイッチング素子１１３として、これらの縦型構造のスイッチング素子を用いた場合には電圧制御回路１１４と半導体スイッチング素子１１３とのワンチップ化が困難になるという問題もある。

以上の知見に基づき、本願発明者らは、以下に述べるような、ひとつの素子でＭＯＳＦＥＴ及びＩＧＢＴの二種類の使い分けが可能であり且つ制御回路等ともワンチップ化が可能である横型の高耐圧半導体スイッチング素子及びそれを用いたスイッチング電源装置を発明するに至った。

すなわち、本発明に係る高耐圧半導体スイッチング素子は、第１導電型の半導体基板の表面部に形成された第２導電型のリサーフ領域と、前記半導体基板内に前記リサーフ領域と隣り合うように形成された第１導電型のベース領域と、前記ベース領域内に前記リサーフ領域とは離隔して形成された第２導電型のエミッタ／ソース領域と、前記エミッタ／ソース領域上から前記ベース領域をまたいで少なくとも前記リサーフ領域上まで形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記リサーフ領域内に前記ベース領域とは離隔して形成された第２導電型のドレイン領域と、前記リサーフ領域内に前記ベース領域とは離隔して形成された第１導電型のコレクタ領域と、前記半導体基板上に形成され且つ前記コレクタ領域及び前記ドレイン領域の両方に電気的に接続されたコレクタ／ドレイン電極と、前記半導体基板上に形成され且つ前記ベース領域及び前記エミッタ／ソース領域の両方に電気的に接続されたエミッタ／ソース電極とを備えている。

本発明の高耐圧半導体スイッチング素子によると、素子に流れるコレクタ電流が比較的小さい時にはＭＯＳＦＥＴ動作をさせることができると共に、当該コレクタ電流が大きくなるとＩＧＢＴ動作をさせることができるので、ひとつの素子でＭＯＳＦＥＴ及びＩＧＢＴの二種類を使い分けることができる。従って、待機時や軽負荷時にはＭＯＳＦＥＴ動作をさせることができると共に重負荷時にはＩＧＢＴ動作をさせることができ、それによって軽負荷から重負荷までの全域にわたって損失を低減できる高耐圧半導体スイッチング素子を実現することができる。

また、本発明の高耐圧半導体スイッチング素子によると、延長ドレイン領域（例えば第１の実施形態のＮ型リサーフ領域２０２に相当し、主に耐圧を保持する領域）がリサーフ構造であるため、高不純物濃度のリサーフ層によってＭＯＳＦＥＴ動作時の抵抗を低くすることができる。このため、従来の横型素子と比較してＭＯＳＦＥＴ動作においてより大きなコレクタ（ドレイン）電流を流すことができる。

また、本発明の高耐圧半導体スイッチング素子は、コレクタ電極（コレクタ／ドレイン電極）とエミッタ電極（エミッタ／ソース電極）とが基板の同じ主面上に設けられた横型素子であるので、ゲート信号制御回路等ともワンチップ化することが可能である。

本発明の高耐圧半導体スイッチング素子において、前記コレクタ領域及び前記ドレイン領域はそれぞれ分離した複数の部分から構成され、前記コレクタ領域から前記エミッタ／ソース領域へと向かう方向に対して垂直な方向において、前記コレクタ領域の各部分と前記ドレイン領域の各部分とが交互に接触するように配置されていることが好ましい。

このようにすると、例えばコレクタ領域の各部分とドレイン領域の各部分とが、コレクタ領域からエミッタ／ソース領域へと向かう方向に沿って配置されている場合と比べて、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へ切り換わりにくくなるので、ＭＯＳＦＥＴ動作においてより大きなコレクタ（ドレイン）電流を流すことができる。また、コレクタ領域の各部分の長さを変えることによって、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へと切り換わるときのコレクタ電圧Ｖｃｈを変えることが可能である。

この場合、前記コレクタ領域から前記エミッタ／ソース領域へと向かう方向に対して垂直な方向における前記コレクタ領域の各部分の長さは４８μｍ以下であると、コレクタ領域の各部分の長さを４８μｍよりも大きく設定する場合と比べて、フォールタイム（ｔｆ）を短くできるため、スイッチング損失を低減できる。また、コレクタ領域の各部分の長さを４８μｍよりも大きくする場合と比べて、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へと切り換わるときのコレクタ電圧Ｖｃｈを大きくすることができるから、軽負荷時により実用的なＭＯＳＦＥＴ動作をさせることが可能となる。

また、この場合、前記コレクタ領域の各部分と前記ドレイン領域の各部分との配列は、前記ドレイン領域の一部である終端部によって終端されており、前記リサーフ領域内には前記ベース領域とは離隔して第２導電型の他のドレイン領域が形成されており、前記半導体基板上には、前記他のドレイン領域に電気的に接続された他のドレイン電極が形成されており、前記他のドレイン領域と前記ドレイン領域の終端部とは前記リサーフ領域を介して電気的に接続されており、前記リサーフ領域のうち前記他のドレイン領域と前記ドレイン領域の終端部との間に位置する領域の少なくとも一部分は他の部分と比べて幅が細くなっており、それによって前記コレクタ／ドレイン電極に所定値以上の電圧が印加された場合には前記ドレイン領域の終端部から前記他のドレイン領域への電流経路が電界効果によりピンチオフされることが好ましい。このようにすると、コレクタ電極（コレクタ／ドレイン電極）に高電圧が印加されても、他のドレイン電極に現れる電圧を、半導体基板からリサーフ領域へと拡がる空乏層によってピンチオフ（低く）することができる。従って、他のドレイン電極の電圧を例えば１０Ｖ程度にピンチオフすることにより、他のドレイン電極を低電圧回路の素子に接続して当該素子へ電力を供給することが可能となる。

本発明の高耐圧半導体スイッチング素子において、前記コレクタ領域と前記リサーフ領域との間に、前記リサーフ領域よりも不純物濃度が高い第２導電型のバッファ層が設けられていることが好ましい。

このようにすると、コレクタ領域からリサーフ領域へのホールへの注入効率が低減されるので、例えばフォールタイム（ｔｆ）を短く改善することができる。

本発明の高耐圧半導体スイッチング素子において、前記リサーフ領域内に、前記ベース領域と電気的に接続される第１導電型の半導体層が１層又は複数層形成されていることが好ましい。

このようにすると、第１導電型の半導体層を形成しない場合と比べて、リサーフ領域の不純物濃度をより高くできるから、ＭＯＳＦＥＴ動作時の導通抵抗が小さくなる。その結果、ＭＯＳＦＥＴ動作時のコレクタ（ドレイン）電流をより大きくできるから、より実用的な軽負荷時ＭＯＳＦＥＴ動作が可能となる。加えて、ＩＧＢＴ動作におけるターンオフ時には、この第１導電型の半導体層からホールを引き抜けるため、フォールタイム（ｔｆ）を短くすることができる。さらに、リサーフ領域の不純物濃度をより高くできるから、リサーフ領域内でホールのライフタイムが短くなり、それによりフォールタイム（ｔｆ）をより短くできるという効果が得られる。

本発明に係るスイッチング電源装置は、入力直流電圧が印加される半導体スイッチング素子と、前記半導体スイッチング素子の開閉を制御する電圧制御回路と、前記半導体スイッチング素子の出力端子に電気的に接続された一次巻線と、前記一次巻線に磁気結合された二次巻線と、前記二次巻線に誘起された電圧を整流平滑して負荷に出力直流電圧を供給する整流平滑回路とを備えたスイッチング電源装置であって、前記半導体スイッチング素子として、本発明に係る高耐圧半導体スイッチング素子を用いている。

本発明のスイッチング電源装置によると、本発明の高耐圧半導体スイッチング素子を用いているため、軽負荷時にはＭＯＳＦＥＴ動作をさせることによってスイッチング損失を少なくすることができると共に、重負荷時にはＩＧＢＴ動作をさせることによって導通損失を少なくすることができる。従って、軽負荷から重負荷までの全域にわたって損失を低減できるスイッチング電源を実現することができる。

本発明のスイッチング電源装置に用いられる本発明の高耐圧半導体スイッチング素子おいて、前記コレクタ領域及び前記ドレイン領域はそれぞれ分離した複数の部分から構成され、前記コレクタ領域から前記エミッタ／ソース領域へと向かう方向に対して垂直な方向において、前記コレクタ領域の各部分と前記ドレイン領域の各部分とが交互に接触するように配置されていることが好ましい。ここで、当該高耐圧半導体スイッチング素子おいては、前記コレクタ領域の各部分と前記ドレイン領域の各部分との配列は、前記ドレイン領域の一部である終端部によって終端されており、前記リサーフ領域内には前記ベース領域とは離隔して第２導電型の他のドレイン領域が形成されており、前記半導体基板上には、前記他のドレイン領域に電気的に接続された他のドレイン電極が形成されており、前記他のドレイン領域と前記ドレイン領域の終端部とは前記リサーフ領域を介して電気的に接続されており、前記リサーフ領域のうち前記他のドレイン領域と前記ドレイン領域の終端部との間に位置する領域の少なくとも一部分は他の部分と比べて幅が細くなっており、それによって前記コレクタ／ドレイン電極に所定値以上の電圧が印加された場合には前記ドレイン領域の終端部から前記他のドレイン領域への電流経路が電界効果によりピンチオフされることが好ましく、また、本発明のスイッチング電源装置は、前記電圧制御回路を起動する起動回路をさらに備え、前記高耐圧半導体スイッチング素子の前記他のドレイン電極と前記起動回路とが電気的に接続されていることが好ましい。

このようにすると、電源投入時に必要な起動用の低圧のバイアス電圧を高耐圧半導体スイッチング素子内部で生成できるので、従来必要とされてきた電力供給用の高耐圧且つ高電力の抵抗を用いることなく電源装置を構成することができる。

本発明のスイッチング電源装置において、前記一次巻線及び前記二次巻線の両方に磁気結合された補助巻線をさらに備え、前記補助巻線に誘起された電圧が前記電圧制御回路を介して前記半導体スイッチング素子のゲート端子に印加されるリンギングチョークコンバータ方式が用いられていることが好ましい。

このようにすると、軽負荷時にはスイッチング周波数が上昇すると共に重負荷時には逆にスイッチング周波数が減少するから、軽負荷時にＭＯＳＦＥＴ動作し且つ重負荷時にＩＧＢＴ動作する本発明の高耐圧半導体スイッチング素子をより効果的に用いることができる。

本発明によると、軽負荷から重負荷までの全域にわたって損失を低減できる高耐圧半導体スイッチング素子及びそれを用いたスイッチング電源装置を実現することができる。

（第１の実施形態）
以下、本発明の第１の実施形態に係る横型高耐圧半導体スイッチング素子及びそれを用いたスイッチング電源装置について、図面を参照しながら説明する。

図１〜図３はそれぞれ、本実施形態の高耐圧半導体スイッチング素子の構成の一例を示す図面であり、図２は平面図であり、図１は図２におけるＡ−Ａ’線の断面図であり、図３は図２におけるＢ−Ｂ’線の断面図である。尚、図２においては、一部の構成要素の図示を省略している。

図１〜図３に示す本実施形態の高耐圧半導体スイッチング素子においては、例えば濃度１×１０¹⁴／ｃｍ³ 程度のＰ^- 型半導体基板２０１の表面部に、例えば濃度１×１０¹⁶／ｃｍ³ 程度で深さ７μｍ程度のＮ型リサーフ領域２０２が形成されている。また、半導体基板２０１内にリサーフ領域２０２と隣り合うように例えば濃度１×１０¹⁷／ｃｍ³ 程度のｐ型ベース領域２０４が形成されている。ベース領域２０４内にはリサーフ領域２０２と離隔して例えば濃度１×１０¹⁹／ｃｍ³ 程度のＰ⁺ 型コンタクト領域２０５及び例えば濃度１×１０²⁰／ｃｍ³ 程度のＮ⁺ 型エミッタ／ソース領域２０６が互いに隣接するように形成されている。ここで、リサーフ領域２０２から見てコンタクト領域２０５の方がエミッタ／ソース領域２０６よりも遠くに配置されている。エミッタ／ソース領域２０６上からベース領域２０４をまたいで少なくともリサーフ領域２０２の端部上までゲート絶縁膜２０９が形成されている。ゲート絶縁膜２０９の上にはゲート電極２１０が形成されている。

また、図１に示すように、リサーフ領域２０２内にベース領域２０４とは離隔して例えば濃度１×１０¹⁹／ｃｍ³ 程度のｐ⁺ 型コレクタ領域２０３が形成されていると共に、図３に示すように、リサーフ領域２０２内にベース領域２０４とは離隔して例えば濃度１×１０²⁰／ｃｍ³ 程度のＮ⁺ 型ドレイン領域２１３が形成されている。ここで、図２に示すように、コレクタ領域２０３及びドレイン領域２１３はそれぞれ分離した複数の部分から構成されており、コレクタ領域２０３からエミッタ／ソース領域２０６へと向かう方向に対して垂直な方向において、コレクタ領域２０３の各部分とドレイン領域２１３の各部分とが交互に接触するように配置されている。

また、図１及び図３に示すように、半導体基板２０１上には、コレクタ領域２０３及びドレイン領域２１３の両方に電気的に接続されたコレクタ／ドレイン電極２１１が形成されていると共に、半導体基板２０１上には、ベース領域２０４及びエミッタ／ソース領域２０６の両方に電気的に接続されたエミッタ／ソース電極２１２が形成されている。尚、エミッタ／ソース電極２１２はコンタクト領域２０５を介してベース領域２０４と電気的に接続している。また、リサーフ領域２０２上にはフィールド絶縁膜２０７を介して層間膜２０８が形成されており、コレクタ／ドレイン電極２１１及びエミッタ／ソース電極２１２はそれぞれ層間膜２０８上に引き出されている。

本実施形態の高耐圧半導体スイッチング素子においては、コレクタ／ドレイン電極２１１とエミッタ／ソース電極２１２との間に正バイアス（以下、コレクタ電圧と称することもある）を印加し、ゲート電極２１０に正の電圧を印加すると、ドレイン領域２１３からリサーフ領域２０２、ベース領域２０４（チャネル領域となる部分）及びエミッタ／ソース領域２０６を通ってエミッタ／ソース電極２１２へと電流（以下、コレクタ電流と称することもある）が流れ始める（ＭＯＳＦＥＴ動作）。コレクタ電圧を大きくすることによりコレクタ電流がある程度大きくなり、コレクタ領域２０３周囲のリサーフ領域２０２の電位がコレクタ領域２０３と比べて例えば０．６Ｖ程度下がると、コレクタ領域２０３からリサーフ領域２０２にホールが注入されるようになり、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へと移行する。このとき、コレクタ電流は、コレクタ領域２０３からリサーフ領域２０２（又は半導体基板２０１）、ベース領域２０４及びコンタクト領域２０５を通ってエミッタ／ソース電極２１２へ流れる。図６は、本実施形態の高耐圧半導体スイッチング素子におけるコレクタ電圧とコレクタ電流との相関を示している。

ところで、本実施形態の高耐圧半導体スイッチング素子において、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へと切り替わるコレクタ電圧をＶｃｈとすると、Ｖｃｈは図２におけるコレクタ領域長Ｘ（コレクタ領域２０３からエミッタ／ソース領域２０６へと向かう方向に対して垂直な方向におけるコレクタ領域２０３の各部分の長さ）によって変えることができる。尚、図２において、Ｙはドレイン領域長（コレクタ領域２０３からエミッタ／ソース領域２０６へと向かう方向に対して垂直な方向におけるドレイン領域２１３の各部分の長さ）を示している。

図７は、本実施形態の高耐圧半導体スイッチング素子におけるコレクタ領域長Ｘとターンオフ時のフォールタイム（降下時間ｔｆ：ターンオフ後、コレクタ電流がピーク値の９０％から１０％まで小さくなる（変化する）のに要する時間）及びＶｃｈとの相関を示している。図７に示すように、コレクタ領域長Ｘを短くすると、ホールの注入効率が下がってｔｆが小さくなる。また、コレクタ領域長Ｘを短くすると、コレクタ領域２０３とその周囲のリサーフ領域２０２との間に電位差が生じにくくなるので、Ｖｃｈは大きくなる。逆に、コレクタ領域長Ｘを長くすると、Ｖｃｈは小さくなる。また、コレクタ領域長Ｘを短くするほどｔｆが減少し、スイッチング損失が小さくなる。尚、実用的な軽負荷時ＭＯＳＦＥＴ動作を実現するためには、Ｖｃｈは２Ｖ程度かそれよりも大きくする必要がある。従って、本実施形態の高耐圧半導体スイッチング素子においては、コレクタ領域長Ｘを４８μｍ以下に設計することが望ましい。

以上に説明した、本実施形態の高耐圧半導体スイッチング素子によると、素子に流れるコレクタ電流が比較的小さい時にはＭＯＳＦＥＴ動作をさせることができると共に、当該コレクタ電流が大きくなるとＩＧＢＴ動作をさせることができるので、ひとつの素子でＭＯＳＦＥＴ及びＩＧＢＴの二種類を使い分けることができる。従って、待機時や軽負荷時にはＭＯＳＦＥＴ動作をさせることができると共に重負荷時にはＩＧＢＴ動作をさせることができ、それによって軽負荷から重負荷までの全域にわたって損失を低減できる高耐圧半導体スイッチング素子を実現することができる。

また、本実施形態の高耐圧半導体スイッチング素子によると、Ｎ型リサーフ領域２０２を用いているため、高不純物濃度のリサーフ領域２０２によってＭＯＳＦＥＴ動作時の導通抵抗を低くすることができる。このため、図６に示すように、従来の横型素子と比較してＭＯＳＦＥＴ動作においてより大きなコレクタ（ドレイン）電流を流すことができる。

また、本実施形態の高耐圧半導体スイッチング素子によると、コレクタ領域２０３及びドレイン領域２１３はそれぞれ分離した複数の部分から構成され、コレクタ領域２０３からエミッタ／ソース領域２０６へと向かう方向に対して垂直な方向において、コレクタ領域２０３の各部分とドレイン領域２１３の各部分とが交互に接触するように配置されている。従って、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へ切り換わりにくくなるので、ＭＯＳＦＥＴ動作においてより大きなコレクタ（ドレイン）電流を流すことができる。具体的には、例えばコレクタ領域２０３の各部分とドレイン領域２１３の各部分とが、本実施形態と異なり、コレクタ領域２０３からエミッタ／ソース領域２０６へと向かう方向に沿って配置されている場合には、ＭＯＳＦＥＴ動作時にコレクタ領域２０３の各部分の下側が電流経路となって、コレクタ領域２０３周囲のリサーフ領域２０２に電圧降下が起こりやすくなる。このため、ほとんどＭＯＳＦＥＴ動作しないうちにコレクタ領域２０３からリサーフ領域２０２にホール注入が開始されてしまい、ＩＧＢＴ動作に移行してしまうので、軽負荷から重負荷までの全域にわたって損失を低減することは難しくなる。それに対して、本実施形態においては、コレクタ領域２０３及びドレイン領域２１３の前述の構成によってＭＯＳＦＥＴ動作からＩＧＢＴ動作へ切り換わりにくくなり、より実用的な軽負荷時ＭＯＳＦＥＴ動作が可能となる。

また、本実施形態の高耐圧半導体スイッチング素子は、コレクタ／ドレイン電極２１１とエミッタ／ソース電極２１２とが半導体基板２０１の同じ主面上に設けられた横型素子であるので、ゲート信号制御回路等ともワンチップ化することが可能である。

尚、本実施形態の高耐圧半導体スイッチング素子において、コレクタ領域２０３及びドレイン領域２１３はそれぞれ分離した複数の部分から構成され、コレクタ領域２０３からエミッタ／ソース領域２０６へと向かう方向に対して垂直な方向において、コレクタ領域２０３の各部分とドレイン領域２１３の各部分とが交互に接触するように配置されていた。しかし、コレクタ領域２０３及びドレイン領域２１３の両方又は一方が単一領域であってもよい。また、コレクタ領域２０３及びドレイン領域２１３の各配置は、前述のようなＭＯＳＦＥＴ動作からＩＧＢＴ動作への切り換わりが容易に生じるような配置を除き、特に限定されるものではない。

図４は、本実施形態の高耐圧半導体スイッチング素子における図２の平面図で示していない領域を示す平面図であり、図５は、図４におけるＣ−Ｃ’線の断面図である。

図４及び図５に示すように、コレクタ領域２０３の各部分とドレイン領域２１３の各部分との配列は、ドレイン領域２１３の一部である例えば濃度１×１０²⁰／ｃｍ³ 程度のＮ⁺ 型ドレイン領域（終端ドレイン領域）２１８によって終端されている。また、リサーフ領域２０２内にはベース領域２０４とは離隔して例えば濃度１×１０²⁰／ｃｍ³ 程度のＮ⁺ 型第２ドレイン領域２１９が形成されている。半導体基板２０１上には第２ドレイン領域２１９に電気的に接続された第２ドレイン電極２２０が形成されている。第２ドレイン電極２２０は層間膜２０８上に引き出されている。第２ドレイン領域２１９と終端ドレイン領域２１８とはリサーフ領域２０２を介して電気的に接続されている。ここで、リサーフ領域２０２のうち第２ドレイン領域２１９と終端ドレイン領域２１８との間に位置する領域の少なくとも一部分（以下、ＪＦＥＴ（Junction Field-Effect Transistor）部と称する）５１は他の部分と比べて幅が細くなっており、それによってコレクタ／ドレイン電極２１１に所定値以上の電圧が印加された場合には終端ドレイン領域２１８から第２ドレイン領域２１９への電流経路が電界効果によりピンチオフされる。

本実施形態の高耐圧半導体スイッチング素子においては、図４及び図５に示す構成によって、コレクタ／ドレイン電極２１１に高電圧が印加されても、第２ドレイン電極２２０に現れる電圧を、半導体基板２０１からリサーフ領域２０２へと拡がる空乏層によってピンチオフ（低く）することができる。従って、第２ドレイン電極２２０の電圧を例えば１０Ｖ程度にピンチオフすることにより、第２ドレイン電極２２０を低電圧回路の素子に接続して当該素子へ電力を供給することが可能となる。

図８は、図１〜図５に示す本実施形態の高耐圧半導体スイッチング素子を用いたスイッチング電源装置の回路構成の一例を示している。図８に示すように、本実施形態のスイッチング電源は、リンギングチョークコンバータ（ＲＣＣ）方式のスイッチング電源であり、一次側整流平滑回路１１と、本体回路１２と、トランス４と、二次側整流平滑回路２１とを有している。

具体的には、一次側整流平滑回路１１は、ダイオードブリッジ３１と入力コンデンサ３２とを有しており、一次側整流平滑回路１１の入力端子１６及び１７は商用電源に接続される。入力端子１６及び１７間に印加された交流電圧は、ダイオードブリッジ３１によって全波整流された後、入力コンデンサ３２に入力されて平滑され、それにより入力直流電圧（本体回路１２に供給される入力直流電圧）が生成される。

本体回路１２内には、前述の本実施形態の高耐圧半導体スイッチング素子１３と電圧制御回路１４とが設けられている。ここで、当該本実施形態のスイッチング素子１３、電圧制御回路１４、後述する起動回路１５、高耐圧のＪＦＥＴ部５１、及びＪＦＥＴ部５１から起動回路１５まで延びる第２ドレイン電極２２０は全てワンチップに集積化されている。トランス４内には一次巻線４１が設けられており、当該一次巻線４１の一端と本実施形態のスイッチング素子１３のコレクタ／ドレイン電極２１１とが接続されており、一次巻線４１の他端と一次側整流平滑回路１１の入力コンデンサ３２の高電位側の端子とが接続されている。また、スイッチング素子１３のエミッタ／ソース電極２１２は入力コンデンサ３２の接地電位側の端子に接続されており、これによって、一次側整流平滑回路１１から出力される入力直流電圧は、一次巻線４１とスイッチング素子１３とからなる直列接続回路に印加される。

トランス４内には、一次巻線４１と磁気結合した二次巻線４２と、一次巻線４１及び二次巻線４２と磁気結合した補助巻線４３が設けられている。すなわち、トランス４は、一次巻線４１に断続的に電流が流れた場合、二次巻線４２と補助巻線４３とに電圧が誘起されるように構成されている。

補助巻線４３に誘起された電圧は、電圧制御回路１４を介してスイッチング素子１３のゲート電極２１０に入力されている。すなわち、図８に示すスイッチング電源装置は、補助巻線４３に誘起される電圧によって自励発振が生じるように構成されている。スイッチング素子１３が自励発振によってスイッチング動作すると、一次巻線４１に断続的に電流が流れ、二次巻線４２と補助巻線４３とに電圧が誘起される。

二次側整流平滑回路２１内には、整流ダイオード２２と、チョークコイル２３と、第１及び第２の出力コンデンサ２４及び２５とが設けられている。二次巻線４２の一端は、整流ダイオード２２のアノード端子に接続されており、整流ダイオード２２のカソード端子は、第１の出力コンデンサ２４の高電位側の端子に接続されている。また、整流ダイオード２２のカソード端子はチョークコイル２３の一端にも接続されており、チョークコイル２３の他端は高電位側の出力端子２６に接続されている。二次巻線４２の他端は低電位側の出力端子２７に接続されており、当該低電位側の出力端子２７には、第１の出力コンデンサ２４の低電位側の端子及び第２の出力コンデンサ２５の低電位側の出力端子も接続されている。二次巻線４２に誘起される電圧の極性は、スイッチング素子１３が導通状態から遮断状態に転じたときに、整流ダイオード２２のアノード端子に正電圧が印加される極性に設定されており、このとき、整流ダイオード２２が順バイアスされて電流が流れる。

整流ダイオード２２を流れた電流は第１の出力コンデンサ２４を充電すると共に、チョークコイル２３を流れて第２の出力コンデンサ２５を充電する。出力端子２６及び２７間に負荷が接続されていた場合には、チョークコイル２３を流れた電流は当該負荷にも供給される。この状態では、第１及び第２の出力コンデンサ２４及び２５とチョークコイル２３とによって、二次巻線４２に誘起された電圧が平滑化される。

スイッチング素子１３が遮断状態から導通状態に転じた時には、二次巻線４２には、整流ダイオード２２を逆バイアスする電圧が誘起されるため、整流ダイオード２２には電流は流れない。この状態では、第１及び第２の出力コンデンサ２４及び２５に蓄積された静電エネルギーと、チョークコイル２３に蓄積された磁気エネルギーとによって、出力端子２６及び２７間に接続された負荷に電流が供給される。

また、出力端子２６及び２７間の電圧は、フォトカプラ２９を介して電圧制御回路１４にフィードバックされている。電圧制御回路１４は、フォトカプラ２９から入力される電圧の大きさによって、スイッチング素子１３の導通期間を制御している。具体的には、電圧制御回路１４は、出力端子２６及び２７間の電圧が低下した場合にはスイッチング素子１３の導通期間を長くし、逆に、出力端子２６及び２７間の電圧が上昇した場合にはスイッチング素子１３の導通期間を強制的に短くする。これによって、出力端子２６及び２７間に現れる電圧が一定値に維持されるようになっている。

二次巻線４２に電圧が誘起される状態では、補助巻線４３にも電圧が誘起されている。電圧制御回路１４の内部では、補助巻線４３に誘起された電圧を利用して補助的な直流電圧が生成されており、電圧制御回路１４は、スイッチング電源装置の始動時を除き、その補助的な直流電圧によって動作するようになっている。

しかし、スイッチング電源装置の始動時には、スイッチング素子１３がスイッチング動作をしていないため、補助巻線４３への電圧の誘起がなく、電圧制御回路１４は無電源の状態である。ここで、入力端子１６及び１７に交流電源からの電圧が投入されると、一次側整流平滑回路１１で発生しトランス４内の一次巻線４１を通った直流電流の一部が高耐圧ＪＦＥＴ部５１、第２ドレイン電極２２０及び起動回路１５を経て電圧制御回路１４に達し、電圧制御回路１４を起動させる。すると、スイッチング素子１３は開閉動作を繰り返すので、トランス４の二次巻線４２に電圧が誘起されて電圧制御回路１４は定常の動作状態になる。

このように、本実施形態の高耐圧半導体スイッチング素子をスイッチング電源装置に用いると、電源投入時に必要な起動用の低電圧を高耐圧ＪＦＥＴ部５１で生成できるので、従来必要となっていた電力供給用の高耐圧且つ高電力の抵抗（例えば図１３の抵抗１５１）が不要になる。その結果、配線の簡素化、コスト削減及び電源回路の小型化が可能となる。

また、本実施形態のスイッチング電源装置では、出力端子２６及び２７間に接続される負荷が重い場合には、スイッチング素子１３のスイッチング周波数が低下すると共にスイッチング素子１３の導通期間が長くなり、それにより一次巻線４１に大電流が流れることによって出力端子２６及び２７間の電圧が一定値に維持される。逆に、待機モードのような軽負荷時には、スイッチング素子１３のスイッチング周波数が高くなると共にスイッチング素子１３の導通期間が短くなり、それにより一次巻線４１に流れる電流が減少することによって出力端子２６及び２７間の電圧が一定値に維持される。

ここで、本実施形態のスイッチング電源装置では、スイッチング素子１３として本実施形態の高耐圧半導体スイッチング素子を用いているので、図９（太線）に示すように、軽負荷時にはＭＯＳＦＥＴ動作によってスイッチング損失を少なくすることができると共に、重負荷時にはＩＧＢＴ動作によって導通損失を少なくすることができる。従って、軽負荷から重負荷までの全域にわたって損失を低減できるという効果が得られる。尚、図９においては、比較のため、図１４に示すＭＯＳＦＥＴ及びＩＧＢＴのそれぞれの損失を合わせて示している。

また、本実施形態のスイッチング電源装置はＲＣＣ方式のスイッチング電源であるため、軽負荷時にはスイッチング周波数が上昇すると共に重負荷時には逆にスイッチング周波数が減少するから、軽負荷時にＭＯＳＦＥＴ動作し且つ重負荷時にＩＧＢＴ動作する本実施形態の高耐圧半導体スイッチング素子をより効果的に用いることができる。

（第２の実施形態）
以下、本発明の第２の実施形態に係る横型高耐圧半導体スイッチング素子及びそれを用いたスイッチング電源装置について、図面を参照しながら説明する。

図１０は、本実施形態の高耐圧半導体スイッチング素子の構成の一例を示す断面図である。図１０に示すように、本実施形態の高耐圧半導体スイッチング素子が、図１に示す第１の実施形態と異なっている点は、第１の実施形態のリサーフ領域２０２に代えて、例えば濃度１×１０¹⁶／ｃｍ³ 程度のｐ型半導体層２１６が内部に設けられたＮ型リサーフ領域２１７を備えていることである。尚、ｐ型半導体層２１６は、リサーフ領域２１７におけるフィールド絶縁膜２０７の直下（リサーフ領域２１７の表面部）に形成されていると共に、図示しない箇所でベース領域２０４（つまりエミッタ／ソース領域２０６）と電気的に接続されている。

第２の実施形態によると、第１の実施形態の効果に加えて、次の様な効果が得られる。すなわち、逆バイアス時に、リサーフ領域２１７内に空乏層がより拡がりやすくなるため、リサーフ領域２１７を、例えば図１に示す第１の実施形態のリサーフ領域２０２と比べてより高い不純物濃度で形成することができる。このように、リサーフ領域２１７の濃度をより高く形成できれば、ＭＯＳＦＥＴ動作時の導通抵抗が小さくなるから、より大きなコレクタ（ドレイン）電流を流すことができる。すなわち、本実施形態の高耐圧半導体スイッチング素子をスイッチング電源に用いた場合には、実用的な軽負荷時ＭＯＳＦＥＴ動作が可能となる。加えて、ＩＧＢＴ動作におけるターンオフ時には、ｐ型半導体層２１６からホールを引き抜けるため、フォールタイム（ｔｆ）を短くすることができる。さらに、リサーフ領域２１７の不純物濃度が高いと、リサーフ領域２１７内でホールのライフタイムが短くなり、それによりフォールタイム（ｔｆ）をより短くできるという効果が得られる。

尚、本実施形態において、リサーフ領域２１７にｐ型半導体層２１６を１層設けたが、これに代えて、複数層のｐ型半導体層を設けてもよい。

（第３の実施形態）
以下、本発明の第３の実施形態に係る横型高耐圧半導体スイッチング素子及びそれを用いたスイッチング電源装置について、図面を参照しながら説明する。

図１１は、本実施形態の高耐圧半導体スイッチング素子の構成の一例を示す断面図である。図１１に示すように、本実施形態の高耐圧半導体スイッチング素子が、図１０に示す第２の実施形態と異なっている点は、第２の実施形態のリサーフ領域２１７に代えて、例えば濃度１×１０¹⁶／ｃｍ³ 程度のｐ型半導体層２２１をより深い位置に有するＮ型リサーフ領域２２２を備えていることである。具体的には、ｐ型半導体層２２１は、第２の実施形態のリサーフ領域２１７におけるｐ型半導体層２１６よりも深い位置に形成されていると共に、第２の実施形態と同様に、図示しない箇所でベース領域２０４（つまりエミッタ／ソース領域２０６）と電気的に接続されている。

第３の実施形態によると、図１０に示す第２の実施形態と比べて、逆バイアス時に、リサーフ領域２２２内に空乏層がより一層拡がりやすくなるため、リサーフ領域２２２を、第２の実施形態のリサーフ領域２１７と比べてより一層高い不純物濃度で形成することができるので、第２の実施形態と同様の効果がより顕著に得られる。

尚、本実施形態において、リサーフ領域２２２にｐ型半導体層２２１を１層設けたが、これに代えて、複数層のｐ型半導体層を設けてもよい。

（第４の実施形態）
以下、本発明の第４の実施形態に係る横型高耐圧半導体スイッチング素子及びそれを用いたスイッチング電源装置について、図面を参照しながら説明する。

図１２は、本実施形態の高耐圧半導体スイッチング素子の構成の一例を示す平面図である。図１２に示すように、本実施形態の高耐圧半導体スイッチング素子が、図１〜図３に示す第１の実施形態と異なっている点は、第１の実施形態のｐ⁺ 型コレクタ領域２０３に代えて、ｐ⁺ 型コレクタ領域２０３よりも幅の細い例えば濃度１×１０¹⁹／ｃｍ³ 程度のｐ⁺ 型コレクタ領域２１５が形成されていること、及びｐ⁺ 型コレクタ領域２１５とリサーフ領域２０２との間に、リサーフ領域２０２よりも不純物濃度が高い例えば濃度１×１０¹⁷／ｃｍ³ 程度のＮ型バッファ層２１４が設けられていることである。すなわち、本実施形態のコレクタ領域２１５の周囲にはＮ型バッファ層２１４が配置されている。

第４の実施形態によると、コレクタ領域２１５からリサーフ領域２０２へのホールへの注入効率が低減されるので、例えばフォールタイム（ｔｆ）を短く改善することができる。

尚、本実施形態では、本発明の半導体スイッチング素子におけるコレクタ側の変形例を説明したが、その他、本発明の主旨を逸脱しない範囲で様々な変形を行ってもよいことは言うまでもない。

また、第１〜第４の実施形態において、Ｎ型リサーフ領域２０２、２１７又は２２２が形成されたＰ型半導体基板２０１に本発明の半導体スイッチング素子を設けたが、これに代えて、Ｐ型リサーフ領域が形成されたＮ型半導体基板に本発明の半導体スイッチング素子を設けてもよい。

本発明は、高耐圧半導体スイッチング素子及びそれを用いたスイッチング電源装置に関し、軽負荷から重負荷までの全域にわたって損失を低減できるという特別の効果が得られ、非常に有用である。

図１は本発明の第１の実施形態に係る高耐圧半導体スイッチング素子の断面図である。 図２は本発明の第１の実施形態に係る高耐圧半導体スイッチング素子の平面図である。 図３は本発明の第１の実施形態に係る高耐圧半導体スイッチング素子の断面図である。 図４は本発明の第１の実施形態に係る高耐圧半導体スイッチング素子のＪＦＥＴ部を示す平面図である。 図５は本発明の第１の実施形態に係る高耐圧半導体スイッチング素子のＪＦＥＴ部を示す断面図である。 図６は本発明の第１の実施形態に係る高耐圧半導体スイッチング素子におけるコレクタ電圧とコレクタ電流との相関を示す図である。 図７は本発明の第１の実施形態に係る高耐圧半導体スイッチング素子におけるコレクタ領域長Ｘとフォールタイムｔｆ及びＩＧＢＴ動作に切り替わるコレクタ電圧Ｖｃｈとの相関を示す図である。 図８は本発明の第１の実施形態に係るスイッチング電源装置の回路構成の一例を示す図である。 図９は本発明の第１の実施形態に係る高耐圧半導体スイッチング素子をスイッチング電源装置に使用した場合における負荷と損失との関係を示す図である。 図１０は本発明の第２の実施形態に係る高耐圧半導体スイッチング素子の断面図である。 図１１は本発明の第３の実施形態に係る高耐圧半導体スイッチング素子の断面図である。 図１２は本発明の第４の実施形態に係る高耐圧半導体スイッチング素子の平面図である。 図１３は従来のスイッチング電源装置の回路構成の一例を示す図である。 図１４はＭＯＳＦＥＴ（横型、ドリフト領域はリサーフ構造）及びＩＧＢＴ（横型）をそれぞれスイッチング電源に使用した場合における負荷と損失との関係を比較した結果を示す図である。

符号の説明

４ トランス
１１ 一次側整流平滑回路
１２ 本体回路
１３ 高耐圧半導体スイッチング素子
１４ 電圧制御回路
１５ 電圧制御回路１４の起動回路
１６、１７ 入力端子
２１ 二次側整流平滑回路
２２ 整流ダイオード
２３ チョークコイル
２４ 第１の出力コンデンサ
２５ 第２の出力コンデンサ
２６ 高電位側の出力端子
２７ 低電位側の出力端子
２９ フォトカプラ
３１ ダイオードブリッジ
３２ 入力コンデンサ
４１ 一次巻線
４２ 二次巻線
４３ 補助巻線
５１ 高耐圧ＪＦＥＴ部
２０１ Ｐ^- 型半導体基板
２０２ Ｎ型リサーフ領域
２０３ ｐ⁺ 型コレクタ領域
２０４ ｐ型ベース領域
２０５ Ｐ⁺ 型コンタクト領域
２０６ Ｎ⁺ 型エミッタ／ソース領域
２０７ フィールド絶縁膜
２０８ 層間膜
２０９ ゲート絶縁膜
２１０ ゲート電極
２１１ コレクタ／ドレイン電極
２１２ エミッタ／ソース電極
２１３ Ｎ⁺ 型ドレイン領域
２１４ Ｎ型バッファ層
２１５ ｐ⁺ 型コレクタ領域
２１６ ｐ型半導体層
２１７ 高濃度Ｎ型リサーフ領域
２１８ Ｎ⁺ 型終端ドレイン領域
２１９ Ｎ⁺ 型第２ドレイン領域
２２０ 第２ドレイン電極
２２１ ｐ型半導体層
２２２ 高濃度Ｎ型リサーフ領域

Claims (7)

1. Ｐ型の半導体基板の表面部に形成されたＮ型のリサーフ領域と、
   前記半導体基板内に前記リサーフ領域と隣り合うように形成されたＰ型のベース領域と、
   前記ベース領域内に前記リサーフ領域とは離隔して形成されたＮ型のエミッタ／ソース領域と、
   前記エミッタ／ソース領域と前記リサーフ領域との間の部分の前記ベース領域を覆うように形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート電極と、
   前記リサーフ領域内に前記ベース領域とは離隔して形成されたＮ型のドレイン領域と、
   前記リサーフ領域内に前記ベース領域とは離隔して形成されたＰ型のコレクタ領域と、
   前記半導体基板上に形成され且つ前記コレクタ領域及び前記ドレイン領域の両方に電気的に接続されたコレクタ／ドレイン電極と、
   前記半導体基板上に形成され且つ前記ベース領域及び前記エミッタ／ソース領域の両方に電気的に接続されたエミッタ／ソース電極とを備え、
   前記コレクタ領域及び前記ドレイン領域はそれぞれ分離した複数の部分から構成され、
   前記コレクタ領域から前記エミッタ／ソース領域へと向かう方向に対して垂直な方向において、前記コレクタ領域の各部分と前記ドレイン領域の各部分とが交互に接触するように配置されており、
   前記コレクタ領域の各部分と前記ドレイン領域の各部分との配列は、前記ドレイン領域の一部である終端部によって終端されており、
   前記リサーフ領域内には前記ベース領域とは離隔してＮ型の他のドレイン領域が形成されており、
   前記半導体基板上には、前記他のドレイン領域に電気的に接続された他のドレイン電極が形成されており、
   前記他のドレイン領域と前記ドレイン領域の終端部とは前記リサーフ領域を介して電気的に接続されており、
   前記リサーフ領域のうち前記他のドレイン領域と前記ドレイン領域の終端部との間に位置する領域の少なくとも一部分は他の部分と比べて幅が細くなっており、それによって前記コレクタ／ドレイン電極に所定値以上の電圧が印加された場合には前記ドレイン領域の終端部から前記他のドレイン領域への電流経路が電界効果によりピンチオフされることを特徴とする高耐圧半導体スイッチング素子。
2. 請求項１に記載の高耐圧半導体スイッチング素子において、
   前記コレクタ領域から前記エミッタ／ソース領域へと向かう方向に対して垂直な方向における前記コレクタ領域の各部分の長さは４８μｍ以下であることを特徴とする高耐圧半導体スイッチング素子。
3. 請求項１又は２に記載の高耐圧半導体スイッチング素子において、
   前記コレクタ領域と前記リサーフ領域との間に、前記リサーフ領域よりも不純物濃度が高いＮ型のバッファ層が設けられていることを特徴とする高耐圧半導体スイッチング素子。
4. 請求項１〜３のいずれか１項に記載の高耐圧半導体スイッチング素子において、
   前記リサーフ領域内に、前記ベース領域と電気的に接続されるＰ型の半導体層が１層又は複数層形成されていることを特徴とする高耐圧半導体スイッチング素子。
5. 入力直流電圧が印加される半導体スイッチング素子と、前記半導体スイッチング素子の開閉を制御する電圧制御回路と、前記半導体スイッチング素子の出力端子に電気的に接続された一次巻線と、前記一次巻線に磁気結合された二次巻線と、前記二次巻線に誘起された電圧を整流平滑して負荷に出力直流電圧を供給する整流平滑回路とを備えたスイッチング電源装置であって、
   前記半導体スイッチング素子として、請求項１〜４のいずれか１項に記載の高耐圧半導体スイッチング素子を用いていることを特徴とするスイッチング電源装置。
6. 請求項５に記載のスイッチング電源装置において、
   前記半導体スイッチング素子として、請求項１に記載の高耐圧半導体スイッチング素子を用いており、
   前記電圧制御回路を起動する起動回路をさらに備え、
   前記高耐圧半導体スイッチング素子の前記他のドレイン電極と前記起動回路とが電気的に接続されていることを特徴とするスイッチング電源装置。
7. 請求項５又は６に記載のスイッチング電源装置において、
   前記一次巻線及び前記二次巻線の両方に磁気結合された補助巻線をさらに備え、
   前記補助巻線に誘起された電圧が前記電圧制御回路を介して前記半導体スイッチング素子のゲート端子に印加されるリンギングチョークコンバータ方式が用いられていることを特徴とするスイッチング電源装置。

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