JP6903799B2 - スイッチング素子 - Google Patents
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Description
この発明は、より高電圧をより高速にスイッチングできる、スイッチング電源回路のためのスイッチング素子を提供する。
一つの実施形態において、前記半導体層がSiC半導体からなる。
一つの実施形態において、前記入力容量は、ゲート−ソース間寄生容量とゲート−ドレイン間寄生容量との和であり、前記出力容量は、ドレイン−ソース間寄生容量と前記ゲート−ドレイン間寄生容量との和である。
一つの実施形態において、前記MISFETは、入力容量が700pF未満、出力容量が600pF未満、かつ帰還容量が400pF未満である。
一つの実施形態において、前記MISFETのドレイン−ソース間の電圧を0.1Vとし、前記MISFETのゲートに1MHzの振動周波数の信号を与えて測定したときに、前記MISFETの入力容量が700pF未満であり、前記MISFETの出力容量が600pF未満である。
一つの実施形態において、前記MISFETの動作電圧が100V〜300Vであり、前記MISFETの破壊電圧が900V以上である。
一つの実施形態において、前記MISFETのゲート−ソース間電圧が18Vのときに、前記MISFETのオン抵抗が4mΩcm2以下である。
一つの実施形態において、前記ゲート電極の寄生ゲート抵抗が30Ω以下である。
一つの実施形態において、前記MISFETは、前記ゲート電極およびソース電極にそれぞれゲートワイヤおよびソースワイヤが接続されていて、前記ゲートワイヤは、直径100μm以上、長さ5mm以下であり、前記ソースワイヤは、直径300μm以上、長さ5mm以下である。
一つの実施形態において、前記スイッチング素子は、前記ゲート電極が電気的に接続されるゲートリードと、前記ソース電極が電気的に接続されるソースリードと、前記ドレイン電極が電気的に接続されるドレインリードと、前記チップと前記各リードの一部を封止する封止樹脂とを有する。前記ゲートリード、前記ソースリードおよび前記ドレインリードは、同一平面上に配置されている。
一つの実施形態において、前記チップ支持部には、前記ゲートリードから前記MISFETの前記ゲート電極に至る経路に対応した切り欠き部が形成されている。
一つの実施形態において、前記ゲートリードの延長部の先端部は、前記MISFETの前記ゲート電極に対向する位置に達している。
一つの実施形態において、前記先端部に、接合材を用いて前記MISFETの前記ゲート電極が接合されている。
図1は、この発明の第1の実施形態に係る高速スイッチング動作回路であるDC/DCコンバータの電気回路図である。DC/DCコンバータ1は、電源端子2,3に供給される直流電源電圧を変換して(この実施形態では降圧して)、変換後の直流電圧を出力端子4,5の間に出力するように構成されている。電源端子2,3の間には直流電源6が接続される。より具体的には、電源端子2に直流電源6の正極が接続され、電源端子3に直流電源6の負極が接続される。一方、出力端子4,5の間には変換後の直流電圧を供給すべき負荷7が接続される。
図2は、スイッチング素子10の構造を説明するための図解的な平面図である。スイッチング素子10は、MOSFETチップ20と、リードフレーム21と、モールド樹脂22(図2では二点鎖線で示す)とを含む。
リードフレーム21は、ゲート端子を構成するゲートリード26と、ソース端子を構成するソースリード27と、ドレイン端子を構成するドレインリード28とを有している。この実施形態では、ゲートリード26、ソースリード27およびドレインリード28は、同一平面上に位置するように配置された板状体からなっていて、ドレインリード28がゲートリード26およびソースリード27の間に配置されている。ドレインリード28には、MOSFETチップ20を支持するチップ支持部(アイランド)29が一体的に形成されている。
この実施形態ではMOSFETチップ20は、平面視においてほぼ矩形に形成されている。そして、その矩形のMOSFETチップ20の一方表面において、一辺の中央付近にゲート電極23が形成されている。そして、その他の領域を覆うようにソース電極24が形成されており、このソース電極24は、ゲート電極23に対応する凹部を一辺の中央付近に有している。
図5は、SiCで活性領域を構成したMOSFETチップ20と、Si(シリコン)半導体で活性領域を構成したスーパージャンクション型MOSFETとの性能指数比較結果を示す。性能指数として、オン抵抗Ronと、全ゲート電荷量Qgとの積Ron・Qgを用い、耐圧900Vで設計したSiC・MOSFETチップ20および耐圧600VのSiスーパージャンクション型MOSFETについて比較を行った。オン抵抗Ronは、MOSFETがオン状態のときのソース・ドレイン間の電気抵抗であり、全ゲート電荷量Qgは、MOSFETをオンからオフに切り換えるときにゲートに注入する必要がある電荷量である。すなわち、全ゲート電荷量Qgが少ないほど、高速なスイッチングが可能である。オン抵抗Ronはチップ面積が大きいほど小さくなり、全ゲート電荷量Qgはチップ面積が大きくなるほど大きくなる。すなわち、オン抵抗Ronと全ゲート電荷量Qgとはトレードオフの関係にあって、これらの積Ron・Qgが小さいほど高性能なMOSFETであるといえる。
リードフレーム61は、ゲートリード62、ソースリード63、およびドレインリード64を含む。ゲートリード62、ソースリード63およびドレインリード64は、たとえば同一平面上に位置するように配列された板状体からなる。ドレインリード64は、ゲートリード62およびソースリード63の間に配置されており、ドレインワイヤ65を介してMOSFETチップ20のドレイン電極25に接続されている。すなわち、ドレインワイヤ65の一端がドレインリード64に接続されており、その他端がドレイン電極25に接続されている。
出力高電圧ライン98には、整流素子としてのダイオード83が介装されている。より具体的には、ダイオード83のアノードが2次側巻線79sに接続されており、そのカソードが出力端子74に接続されている。また、出力低電圧ライン99は出力端子75接続されている。出力高電圧ライン98と出力低電圧ライン99との間には、平滑用の電解コンデンサ84が接続されている。電解コンデンサ84の正極側端子は、ダイオード83と出力端子74との間において出力高電圧ライン98に接続されている。
スイッチング素子80がターンオンすると、高周波トランス79の1次側巻線79pに電流が流れ、その2次側巻線79sに誘導起電力が生じる。この誘導起電力は、ダイオード83に対して逆方向の電流を流そうとする向きの起電力であるため、高周波トランス79の2次側では電流が流れず、2次側巻線79sにエネルギーが蓄えられる。その後、スイッチング素子80がターンオフすると、ダイオード83に対して順方向の電流を流そうとする起電力が2次側巻線79sに生じ、ダイオード83が導通する。こうして、フライバック方式によって、高周波トランス79の1次側巻線79pから2次側巻線79sへとエネルギーが伝達され、1次側巻線79pおよび2次側巻線79sの巻数の比に応じて変圧された電圧が2次側巻線79sに生じる。この電圧が、ダイオード83によって整流され、かつ電解コンデンサ84によって平滑化されることにより、出力端子74,75には、予め定められたレベルの直流電圧が導出される。
第1および第2制御信号は、第1スイッチング素子121および第2スイッチング素子122を、交互にオン/オフさせるための矩形波信号である。第1制御信号がハイレベルの期間には第2制御信号がローレベルとなり、第2制御信号がハイレベルの期間には第1制御信号がローレベルとなる。第1制御信号のハイレベル期間と第2制御信号のハイレベル期間との間には、所定長のデッドタイムが確保されている。
第1スイッチング素子121が遮断されると、第1一次側巻線127はグランドライン120から第1分岐ライン119Aに向かって電流を流そうとする起電力を生じ、この起電力と第2スイッチング素子122の導通によって第2一次側巻線128に現れる電圧とが加算されて、大きな振幅の電圧が発生する。同様に、第2スイッチング素子122が遮断されると、第2一次側巻線128はグランドライン120から第2分岐ライン119Bに向かって電流を流そうとする起電力を生じ、第1スイッチング素子121の導通によって第1一次側巻線127に現れる電圧がこれに加算されることによって、大きな電圧が生じる。
図15は、ワイヤレス給電装置111の具体的な構成例を説明するための図解的な斜視図である。複数の出力電極132は、プラスチック等の絶縁材料で構成された電極保持板155に配列されて固定されている。より具体的には、電極保持板155の表面には、複数の出力電極132をそれぞれ埋設するための凹所156が所定の配列パターンで間隔をあけて形成されている。各凹所156に出力電極132が1つずつ埋設されて固定されている。その状態で、電極保持板155の表面には、絶縁材料からなるシート体157(図15では明瞭化のために電極保持板155から分離した状態で表してある。)が貼り付けられ、これによって、出力電極132が凹所156内に保持されている。
受電機器112側に設けられる入力電極133は、少なくとも一対設けられればよいが、広い面積の電極保持板155の表面上のいずれの位置においても効率的な高周波給電を可能とするためには、複数対の入力電極133を受電機器112に設けることが好ましい。多数の入力電極133を設けることによって、電極保持板155の表面上のいずれの位置に受電機器112が置かれた場合であっても、出力電極132と入力電極133とによって形成されるコンデンサ135の容量をある程度一定にすることができる。これによって、共振回路115における共振を保証することができるので、高周波回路から受電機器112への効率的なワイヤレス給電が可能となる。とくに、第1および第2スイッチング素子121,122にSiC半導体のMOSFETを適用して、大電力を高周波で伝達するには、共振回路115における共振を保証することが重要であり、この観点から、多数対の入力電極133を受電機器112に備えることが好ましい。
第1電源電圧パターン181において第1一次側巻線127とは反対側の端部は、幅狭に形成されており、これによって、第1電源電圧パターン181には平面視矩形の切り欠き部181aが形成されている。同様に、第2電源電圧パターン182は、第2一次側巻線128とは反対側の端部に幅狭部を有していて、これにより平面視矩形の切り欠き部182aが形成されている。第2配線層172は、第1および第2電源電圧パターン181,182から分離された第3電源電圧パターン200を有している。第3電源電圧パターン200は、切り欠き部181a,182aにそれぞれ入り込む第1接続部198および第2接続部199を有している。
ゲート用ランド203,207には、信号ケーブル160(図15参照)が接続される。また、電源接続用ランド210およびグランド用ランド209には、電源ケーブル159(図15参照)が接続される。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
項1.活性領域がSiC半導体からなるMISFET(Metal-Insulator-Semiconductor Field-Effect-Transistor)で構成されたスイッチング素子を有し、前記スイッチング素子が1MHz以上の駆動周波数で駆動され、かつスイッチング時の電圧変化速度が5×109V/秒以上である、高速スイッチング動作回路。
項3.前記MISFETの動作電圧が100V以上である、項1または項2に記載の高速スイッチング動作回路。
項5.前記絶縁膜は、前記トレンチの底面を覆う底面被覆部の厚さが、前記トレンチの壁面を覆う壁面被覆部の厚さよりも厚い、項1〜4のいずれか一項に記載の高速スイッチング動作回路。
項7.前記MISFETのドレイン−ソース間の電圧を0.1Vとし、前記MISFETのゲートに1MHzの振動周波数の信号を与えて測定したときに、前記MISFETの入力容量が700pF未満であり、前記MISFETの出力容量が600pF未満であり、かつ前記MISFETの帰還容量が400pF未満である、項1〜6のいずれか一項に記載の高速スイッチング動作回路。
項9.前記MISFETは、オン抵抗Ronと全ゲート電荷量Qgとの積で表される性能指数Ron・Qgが5ΩnC未満である、項1〜8のいずれか一項に記載の高速スイッチング動作回路。
項11.前記MISFETは、前記活性領域の一方表面にゲート電極およびソース電極を有し、他方表面にドレイン電極を有するチップからなり、前記ドレイン電極を支持基板に接合したフェースアップ方式で前記チップが実装されており、前記ゲート電極およびソース電極にそれぞれゲートワイヤおよびソースワイヤが接続されていて、前記ゲートワイヤは、直径100μm以上、長さ5mm以下であり、前記ソースワイヤは、直径300μm以上、長さ5mm以下である、項1〜10のいずれか一項に記載の高速スイッチング動作回路。
項13.前記スイッチング素子に一端が接続されたチョークコイルを有する、項1〜12のいずれか一項に記載の高速スイッチング動作回路。
項15.前記グランドラインが形成された第1配線層と、前記電源電圧ラインが前記グランドラインにオーバレイするように形成された第2配線層とを含む多層配線基板上に前記MISFETが実装されている、項14に記載の高速スイッチング動作回路。
項18.一つの実施形態では、前記共振回路は、前記電極保持板に保持され、一端が前記出力電極に接続され、他端が前記高周波回路に接続されたコイルを含む。
項19.一つの実施形態では、前記電極保持板の表面側に前記出力電極が固定されており、前記電極保持板の裏面側に前記コイルが保持されており、前記出力電極の裏面側に前記コイルの前記一端が直付けされている。
項21.一つの実施形態では、前記スイッチング素子が、前記活性領域に形成されたトレンチと、前記トレンチの底面および壁面を覆う絶縁膜と、前記絶縁膜を介して前記活性領域に対向するゲート電極とを含む、トレンチゲート構造を有しているMISFET(Metal-Insulator-Semiconductor Field-Effect-Transistor)である。
項23.一つの実施形態においては、前記MISFETの動作電圧が100V〜300Vであり、前記MISFETの破壊電圧が900V以上である。
項24.一つの実施形態においては、前記MISFETのドレイン−ソース間の電圧を0.1Vとし、前記MISFETのゲートに1MHzの振動周波数の信号を与えて測定したときに、前記MISFETの入力容量が700pF未満であり、前記MISFETの出力容量が600pF未満であり、かつ前記MISFETの帰還容量が400pF未満である。
項26.一つの実施形態においては、前記MISFETは、オン抵抗Ronと全ゲート電荷量Qgとの積で表される性能指数Ron・Qgが5ΩnC未満である。
項27.前記MISFETの寄生ゲート抵抗は、30Ω以下であることが好ましい。
項30.一つの実施形態においては、前記高周波トランスの一端が前記スイッチング素子に接続されており、前記高周波トランスに繋がる共振インダクタがさらに備えられている。
項32.一つの実施形態においては、前記グランドラインが形成された第1配線層と、前記電源電圧ラインが前記グランドラインにオーバレイするように形成された第2配線層とを含む多層配線基板上に前記MISFETが実装されている。
項35.一つの実施形態では、前記二次側巻線の両端にそれぞれ接続された一対の出力電圧ラインの間に接続された平滑用コンデンサがさらに備えられる。
項36.その他、スイッチング素子に関して、前記ワイヤレス給電装置の場合について説明したのと同様に、様々な形態での実施が可能である。
活性領域がSiC半導体からなるスイッチング素子と、
前記スイッチング素子を400kHz以上の駆動周波数で駆動する駆動回路と、
前記スイッチング素子に流れる電流に応じた電流を平滑し、負荷に供給する平滑回路と、を含み、
前記スイッチング素子は、前記活性領域に形成されたトレンチと、前記トレンチの底面および壁面を覆う絶縁膜と、前記絶縁膜を介して前記活性領域に対向するゲート電極とを含む、トレンチゲート構造を有するMISFETであり、
前記MISFETは、オン抵抗Ronとゲート電荷量Qgとの積で表される性能指数Ron・Qgが5ΩnC未満である、スイッチング電源回路。
項39.前記MISFETの動作電圧が100V〜300Vであり、前記MISFETの破壊電圧が900V以上である、項37または38に記載のスイッチング電源回路。
項40.前記MISFETのドレイン−ソース間の電圧を0.1Vとし、前記MISFETのゲートに1MHzの振動周波数の信号を与えて測定したときに、前記MISFETの入力容量が700pF未満であり、前記MISFETの出力容量が600pF未満であり、かつ前記MISFETの帰還容量が400pF未満である、項37〜39のいずれか一項に記載のスイッチング電源回路。
項42.前記MISFETの寄生ゲート抵抗が30Ω以下である、項37〜41のいずれか一項に記載のスイッチング電源回路。
項44.前記MISFETは、前記ゲート電極およびソース電極にそれぞれゲートワイヤおよびソースワイヤが接続されていて、前記ゲートワイヤは、直径100μm以上、長さ5mm以下であり、前記ソースワイヤは、直径300μm以上、長さ5mm以下である、項43に記載のスイッチング電源回路。
項46.前記スイッチング素子は、前記ゲート電極が接続されるゲートリードと、前記ソース電極が接続されるソースリードと、前記ドレイン電極が接続されるドレインリードとを有し、
前記ゲートリード、前記ソースリードおよび前記ドレインリードは、同一平面上に配置されている、項43〜45のいずれか一項に記載のスイッチング電源回路。
前記ゲートリード、前記ソースリードおよび前記ドレインリードは、同一平面上に配置されており、
前記ソースリードは、前記MISFETを支持するためのチップ支持部を一体的に有しており、前記チップ支持部にダイボンディング材を用いて前記ソース電極がダイボンディングされている、項45に記載のスイッチング電源回路。
項49.前記ゲートリードには、前記切り欠き部によって区画された領域に沿って延びるゲートリード延長部が一体的に形成されている、項48に記載のスイッチング電源回路。
項51.前記先端部に、ダイボンディング材を用いて前記MISFETの前記ゲート電極がダイボンディングされている、項50に記載のスイッチング電源回路。
項52.SiC基板と、
前記SiC基板に形成されたゲートトレンチと、
前記ゲートトレンチの底面および側面を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲートトレンチに埋め込まれた埋込ゲートと、
前記埋込ゲートを覆うように形成され、その側面がテーパーを有するように形成されたゲート上絶縁膜と、
前記ゲート上絶縁膜を覆うように形成された電極と、
平面視において、前記ゲートトレンチから前記ゲート上絶縁膜の端部までの領域よりも広く形成されたソース領域と、
を含む、スイッチング素子であって、
前記スイッチング素子のオン抵抗Ronとゲート電荷量Qgとの積で表される性能指数Ron・Qgが5ΩnC未満である、スイッチング素子。
項54.ゲート−ソース間電圧が18Vのときの前記オン抵抗が4mΩcm2以下である、項52または53に記載のスイッチング素子。
項55.動作電圧が100V〜300Vであり、破壊電圧が900V以上である、項52〜54のいずれか一項に記載のスイッチング素子。
項57.負荷に電流を供給するスイッチング電源回路であって、
活性領域がSiC半導体からなるスイッチング素子と、
前記スイッチング素子を駆動(好ましくは400kHz以上の駆動周波数で駆動)する駆動回路と、
前記スイッチング素子に流れる電流に応じた電流を平滑し、負荷に供給するコンデンサと、を含み、
前記スイッチング素子は、前記活性領域に形成されたトレンチと、前記トレンチの底面および壁面を覆う絶縁膜と、前記絶縁膜を介して前記トレンチに埋め込まれた埋込ゲートと、前記埋込ゲートを覆うように形成されたゲート上絶縁膜と、前記ゲート上絶縁膜を覆うように形成された電極と、を含む、トレンチゲート構造を有するMISFET(Metal-Insulator-Semiconductor Field-Effect-Transistor)であり、
前記MISFETは、オン時において、面積で規格化したオン抵抗が4mΩcm2以下であり、
前記MISFETは、入力容量が700pF未満、出力容量が600pF未満、かつ帰還容量が400pF未満である、スイッチング電源回路。
項59.前記MISFETの動作電圧が100V〜300Vであり、前記MISFETの破壊電圧が900V以上である、項57または58に記載のスイッチング電源回路。
項60.前記MISFETの寄生ゲート抵抗が30Ω以下である、項57〜59のいずれか一項に記載のスイッチング電源回路。
項62.前記MISFETは、前記ゲート電極およびソース電極にそれぞれゲートワイヤおよびソースワイヤが接続されていて、前記ゲートワイヤは、直径100μm以上、長さ5mm以下であり、前記ソースワイヤは、直径300μm以上、長さ5mm以下である、項61に記載のスイッチング電源回路。
項64.前記スイッチング素子は、前記ゲート電極が接続されるゲートリードと、前記ソース電極が接続されるソースリードと、前記ドレイン電極が接続されるドレインリードとを有し、
前記ゲートリード、前記ソースリードおよび前記ドレインリードは、同一平面上に配置されている、項61〜63のいずれか一項に記載のスイッチング電源回路。
前記ゲートリード、前記ソースリードおよび前記ドレインリードは、同一平面上に配置
されており、
前記ソースリードは、前記MISFETを支持するためのチップ支持部を一体的に有しており、前記チップ支持部にダイボンディング材を用いて前記ソース電極がダイボンディングされている、項63に記載のスイッチング電源回路。
項67.前記ゲートリードには、前記切り欠き部によって区画された領域に沿って延びるゲートリード延長部が一体的に形成されている、項66に記載のスイッチング電源回路。
項69.前記先端部に、ダイボンディング材を用いて前記MISFETの前記ゲート電極がダイボンディングされている、項68に記載のスイッチング電源回路。
項70.SiC半導体層と、
前記SiC半導体層の表面側に形成されたゲートトレンチと、
前記ゲートトレンチの底面および側面を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲートトレンチに埋め込まれた埋込ゲートと、
前記埋込ゲートを覆うように形成されたゲート上絶縁膜と、
前記ゲート上絶縁膜を覆うように形成された電極と、
を含む、スイッチング素子であって、
前記スイッチング素子のオン時において、面積で規格化したオン抵抗が4mΩcm2以下であり、
入力容量が700pF未満、出力容量が600pF未満、かつ帰還容量が400pF未満である、スイッチング素子。
項72.動作電圧が100V〜300Vであり、破壊電圧が900V以上である、項70または71に記載のスイッチング素子。
項73.平面視において、複数のソース領域が前記ゲートトレンチに沿って前記SiC半導体層の表面側に配列されている、項70〜72のいずれか一項に記載のスイッチング素子。
活性領域がSiC半導体からなるスイッチング素子と、
前記スイッチング素子を駆動する駆動回路と、
前記スイッチング素子に流れる電流に応じた電流を平滑し、負荷に供給するコンデンサと、を含み、
前記スイッチング素子は、前記活性領域に形成されたトレンチと、前記トレンチの底面および壁面を覆う絶縁膜と、前記絶縁膜を介して前記トレンチに埋め込まれた埋込ゲートと、前記埋込ゲートを覆うように形成されたゲート上絶縁膜と、前記ゲート上絶縁膜を覆うように形成された電極と、を含む、トレンチゲート構造を有するMISFETであり、
前記MISFETは、入力容量が700pF未満、出力容量が600pF未満、かつ帰還容量が400pF未満である、スイッチング電源回路。
前記SiC基板に形成されたゲートトレンチと、
前記ゲートトレンチの底面および側面を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲートトレンチに埋め込まれた埋込ゲートと、
前記埋込ゲートを覆うように形成されたゲート上絶縁膜と、
前記ゲート上絶縁膜を覆うように形成された電極と、
を含む、スイッチング素子であって、
入力容量が700pF未満、出力容量が600pF未満、かつ帰還容量が400pF未満である、スイッチング素子。
6 直流電源
7 負荷
10 スイッチング素子
11 駆動回路
12 ダイオード(整流用素子)
13 平滑回路
14 電解コンデンサ
16 チョークコイル
17 電解コンデンサ
20 MOSFETチップ
21 リードフレーム
22 モールド樹脂
23 ゲート電極
24 ソース電極
25 ドレイン電極
26 ゲートリード
27 ソースリード
28 ドレインリード
29 チップ支持部
30 ゲートワイヤ
31 ソースワイヤ
35 ゲートトレンチ
40 n+型SiC基板
41 SiCエピタキシャル層
42 n−型ドレイン領域
43 p型ボディ領域
44 n+型ソース領域
46 ゲート絶縁膜
47 底面被覆部
48 側壁被覆部
50 ポリシリコンゲート
51 層間絶縁膜
61 リードフレーム
62 ゲートリード
63 ソースリード
64 ドレインリード
65 ドレインワイヤ
66 チップ支持部
71 AC/DC電源回路
76 交流電源
77 整流回路
78 平滑コンデンサ
79 高周波トランス
79p 一次側巻線
79s 二次側巻線
80 スイッチング素子
81 駆動回路
82 スナバ回路
83 ダイオード(整流素子)
84 電解コンデンサ
111 ワイヤレス給電装置
112 受電機器
113 高周波回路
114 駆動回路
115 共振回路
116 直流電源
119 電源電圧ライン
119A 第1分岐ライン
119B 第2分岐ライン
120 グランドライン
121 第1スイッチング素子
122 第2スイッチング素子
123 高周波トランス
124 共振インダクタ
125 平滑コンデンサ
127 第1一次側巻線
128 第2一次側巻線
129 二次側巻線
131 コイル
132 出力電極
133 入力電極
135 コンデンサ
140 整流回路
141 平滑コンデンサ
142 DC/DCコンバータ
143 負荷
146 npnトランジスタ
147 スイッチング駆動回路
148 ダイオード
149 チョークコイル
150 平滑コンデンサ
155 電極保持板
156 凹所
157 シート体
158 ケーブル
159 電源ケーブル
160 信号ケーブル
161 貫通孔
167 多層プリント配線基板
171 第1配線層
172 第2配線層
173 第3配線層
175 第1グランドパターン
176 第2グランドパターン
181 第1電源電圧パターン
182 第2電源電圧パターン
220 電極保持板
Claims (20)
- 負荷に電流を供給するスイッチング電源回路に用いるスイッチング素子であって、
前記スイッチング素子は、一方表面および他方表面を有する半導体層と、前記半導体層の一方表面側から形成されたトレンチと、前記トレンチの底面および壁面を覆う絶縁膜と、前記絶縁膜を介して前記トレンチに埋め込まれた埋込ゲートと、前記埋込ゲートを覆うように形成されたゲート上絶縁膜と、前記埋込ゲートと電気的に接続されたゲート電極と、前記ゲート上絶縁膜を覆うように形成されたソース電極と、前記半導体層の他方表面側に形成されたドレイン電極とを含むMISFETであり、
前記MISFETは、入力容量および出力容量がいずれも1000pF未満である、スイッチング素子。 - 前記半導体層がSiC半導体からなり、前記MISFETは、帰還容量も1000pF未満である、請求項1に記載のスイッチング素子。
- 前記入力容量は、ゲート−ソース間寄生容量とゲート−ドレイン間寄生容量との和であり、前記出力容量は、ドレイン−ソース間寄生容量と前記ゲート−ドレイン間寄生容量との和である、請求項1または2に記載のスイッチング素子。
- 前記MISFETは、入力容量が700pF未満、出力容量が600pF未満、かつ帰還容量が400pF未満である、請求項1〜3のいずれか一項に記載のスイッチング素子。
- 負荷に電流を供給するスイッチング電源回路に用いるスイッチング素子であって、
前記スイッチング素子は、一方表面および他方表面を有するSiC半導体からなる半導体層と、前記半導体層の一方表面側から形成されたトレンチと、前記トレンチの底面および壁面を覆う絶縁膜と、前記絶縁膜を介して前記半導体層に対向するゲート電極と、前記ゲート電極によりスイッチングされるソース領域およびドレイン領域にそれぞれ電気的に接続されたソース電極およびドレイン電極とを含むMISFETであり、
前記MISFETは、オン抵抗Ronとゲート電荷量Qgとの積で表される性能指数Ron・Qgが5ΩnC未満である、スイッチング素子。 - 前記MISFETのドレイン−ソース間の電圧を0.1Vとし、前記MISFETのゲートに1MHzの振動周波数の信号を与えて測定したときに、前記MISFETの入力容量が700pF未満であり、前記MISFETの出力容量が600pF未満である、請求項5に記載のスイッチング素子。
- 前記絶縁膜は、前記トレンチの底面を覆う底面被覆部の厚さが、前記トレンチの壁面を覆う壁面被覆部の厚さよりも厚い、請求項1〜6のいずれか一項に記載のスイッチング素子。
- 前記MISFETの動作電圧が100V〜300Vであり、前記MISFETの破壊電圧が900V以上である、請求項1〜7のいずれか一項に記載のスイッチング素子。
- 前記MISFETのゲート−ソース間電圧が18Vのときに、前記MISFETのオン抵抗が4mΩcm2以下である、請求項1〜8のいずれか一項に記載のスイッチング素子。
- 前記ゲート電極の寄生ゲート抵抗が30Ω以下である、請求項1〜9のいずれか一項に記載のスイッチング素子。
- 前記MISFETは、前記半導体層の一方表面側に前記ゲート電極および前記ソース電極を有し、他方表面側に前記ドレイン電極を有するチップからなり、前記ドレイン電極を支持基板に接合したフェースアップ方式で前記チップが実装されている、請求項1〜10のいずれか一項に記載のスイッチング素子。
- 前記MISFETは、前記ゲート電極およびソース電極にそれぞれゲートワイヤおよびソースワイヤが接続されていて、前記ゲートワイヤは、直径100μm以上、長さ5mm以下であり、前記ソースワイヤは、直径300μm以上、長さ5mm以下である、請求項11に記載のスイッチング素子。
- 前記MISFETは、前記半導体層の一方表面側に前記ゲート電極および前記ソース電極を有し、他方表面側に前記ドレイン電極を有するチップからなり、前記ゲート電極およびソース電極を支持基板に接合したフェースダウン方式で前記チップが実装されている、請求項1〜10のいずれか一項に記載のスイッチング素子。
- 前記スイッチング素子は、前記ゲート電極が電気的に接続されるゲートリードと、前記ソース電極が電気的に接続されるソースリードと、前記ドレイン電極が電気的に接続されるドレインリードと、前記チップと前記各リードの一部を封止する封止樹脂とを有し、
前記ゲートリード、前記ソースリードおよび前記ドレインリードは、同一平面上に配置されている、請求項11〜13のいずれか一項に記載のスイッチング素子。 - 前記スイッチング素子は、前記ゲート電極が電気的に接続されるゲートリードと、前記ソース電極が電気的に接続されるソースリードと、前記ドレイン電極が電気的に接続されるドレインリードとを有し、
前記ゲートリード、前記ソースリードおよび前記ドレインリードは、同一平面上に配置されており、
前記ソースリードは、前記チップを支持するためのチップ支持部を一体的に有しており、前記チップ支持部に接合材を用いて前記ソース電極が接合されている、請求項13に記載のスイッチング素子。 - 前記チップ支持部には、前記ゲートリードから前記MISFETの前記ゲート電極に至る経路に対応した切り欠き部が形成されている、請求項15に記載のスイッチング素子。
- 前記ゲートリードには、前記切り欠き部によって区画された領域に沿って延びるゲートリード延長部が一体的に形成されている、請求項16に記載のスイッチング素子。
- 前記ゲートリードの延長部の先端部は、前記MISFETの前記ゲート電極に対向する位置に達している、請求項17に記載のスイッチング素子。
- 前記先端部に、接合材を用いて前記MISFETの前記ゲート電極が接合されている、請求項18に記載のスイッチング素子。
- 平面視において、前記半導体層に、複数のソース領域が前記トレンチに沿って配列されている、請求項1〜19のいずれか一項に記載のスイッチング素子。
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